JP3994936B2 - 積層型セラミック電子部品およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、積層型セラミック電子部品およびその製造方法に関するもので、特に、たとえば多層セラミック基板のような積層型セラミック電子部品の外部端子電極の構造およびその形成方法に関するものである。
【０００２】
【従来の技術】
たとえば、チップアンテナ、ディレイライン、高周波複合スイッチモジュール、受信デバイス用デバイスなどの電子部品は、積層型セラミック電子部品をもって構成されることが多い。このような積層型セラミック電子部品は、適宜の実装基板上に実装された状態で用いられ、そのため、実装基板と電気的に接続される外部端子電極を備えている。
【０００３】
図１１は、この発明にとって興味ある従来の積層型セラミック電子部品１の一部であって、外部端子電極２が形成された部分を断面図で示している（たとえば、特許文献１参照）。
【０００４】
図１１には、全体的な構成が現れていないが、積層型セラミック電子部品１は、積層された複数のセラミック層３をもって構成される、部品本体４と、部品本体４の内部に設けられる、内部回路要素としての内部導体膜５およびビアホール導体６とを備えている。そして、前述した外部端子電極２は、セラミック層３の延びる方向に延びる部品本体４の第１主面７上に設けられ、図示しない実装基板に電気的に接続されるように用いられる。
【０００５】
外部端子電極２は、通常、導電性ペーストを焼き付けることによって形成されるものである。
【０００６】
なお、このような外部端子電極２は、焼結後の部品本体４の主面７上に導電性ペーストを付与し、これを焼き付けることによって形成されることもあるが、外部端子電極２のための導電性ペーストを焼き付ける工程を、セラミックの焼成工程と同時に行なうのが工程の能率化および低コスト化にとって有利である。そのため、外部端子電極２を形成するための導電性ペーストは、セラミック層３を与えるセラミックグリーンシート上に付与されたり、焼成前の生の状態にある部品本体４の主面７上に付与されたりすることによって、焼結後の部品本体４を得るための焼成工程において、この導電性ペーストが同時に焼成されるようにすることが好ましい。
【０００７】
また、上述のように、焼き付けによって形成された外部端子電極２上には、必要に応じて、ニッケルめっきおよび金めっきまたはニッケルめっきおよび錫めっきが施されることがある。
【０００８】
【特許文献１】
特開２００１−２６７７４４号公報
【０００９】
【発明が解決しようとする課題】
このような積層型セラミック電子部品１が、特に数１００ＭＨｚないし数ＧＨｚの高周波帯で使用されるとき、高周波信号の挿入損失を低減するため、内部導体膜５やビアホール導体６のような内部回路要素についても言えることではあるが、特に、外部端子電極２が低抵抗であり、緻密であり、表面の平滑性が良好であることに加えて、外部端子電極２のエッジ角度θが比較的大きいことが望まれる。
【００１０】
上述した要望のうち、外部端子電極２が低抵抗であることについては、外部端子電極２を形成するために用いられる導電性ペーストの導電成分として銀や銅のような低抵抗材料を用いることによって、これを満たすことができる。なお、このような銀や銅は、その融点が比較的低いことから、前述したように、外部端子電極２の形成のための焼付けとセラミック層３を得るための焼成とが同時に行なわれる場合には、セラミック層３を構成するセラミック材料として、約１０００℃以下の温度で焼結し得る、いわゆる低温焼結セラミック材料が用いられる。
【００１１】
また、上述した要望のうち、外部端子電極２が緻密であることおよび表面の平滑性が良好であることについては、外部端子電極２を形成するために用いられる導電性ペーストの組成や添加物あるいは導電性ペーストの焼き付け条件等を適正化することにより、これらの要望を比較的容易に満たすことができる。
【００１２】
しかしながら、外部端子電極２のエッジ角度θを大きくすることについては、以下に説明するように、それほど容易に解決され得るものではない。
【００１３】
外部端子電極２のエッジ角度θが小さくなるのは、次の原因による。
【００１４】
まず、外部端子電極２を形成するための導電性ペーストがスクリーン印刷によって付与されるとき、スクリーン版における導電性ペーストの通過を許容するパターン部の周縁部に導電性ペーストが付着したまま残り、外部端子電極２を与える導電性ペースト膜がその周囲部分において厚みが薄くなる傾向があるためである。
【００１５】
また、プレス工程によって導電性ペースト膜が厚み方向に潰されるためである。その結果、外部端子電極２のエッジ角度θは、通常、１０〜２５度程度となる。
【００１６】
なお、外部端子電極２において、エッジ角度θを規定する先細り部分の寸法Ａは、外部端子電極２の厚みや面積または形状にもよるが、平均的には約３０μｍ程度である。
【００１７】
前述したエッジ角度θを大きくするには、たとえば、（１）導電性ペースト膜を厚くすること、（２）プレスによって導電性ペースト膜が潰れないように、導電性ペースト内に硬化樹脂を添加し、乾燥後の導電性ペースト膜がより固くなるようにすること、（３）金属箔のエッチング、フォトリソグラフィ技術およびアディティブめっきによる金属箔の形成、または、感光性ペーストを用いてのエッチングを適用したりして、形成された外部端子電極２のエッジを立ち上がらせ、エッジ角度θを大きくすることが考えられる。
【００１８】
しかしながら、上記（１）の方法が採用される場合、外部端子電極２を形成するための導電性ペーストとセラミック層３を与えるセラミックとの間での焼成収縮挙動の差がより大きくなる。
【００１９】
そのため、焼結後の部品本体４においてクラックが生じたり、外部端子電極２の下にボイド（空洞）が生じたり、部品本体４の強度を低下させたり、めっき液の浸入によってセラミック層３の電気絶縁性が劣化したり部品本体４のＱが劣化したりして、高周波特性を劣化させることがある。また、部品本体４にうねりや反りが生じて、コプラナリティが悪化し、この積層型セラミック電子部品１を適宜の実装基板上に実装する際の積層型セラミック電子部品１と実装基板との接続信頼性や部品本体４上にＩＣ等の搭載部品を実装する際の搭載部品と部品本体４との接続信頼性を悪化させる。
【００２０】
また、上記（２）の方法が採用される場合には、スクリーン版上に導電性ペーストを供給したとき、局所的または経時的に導電性ペーストの硬化が進み、印刷性を悪化させることがある。
【００２１】
また、焼成工程において、硬化樹脂を円滑に飛ばすことが困難になり、そのため、ボイドやデラミネーションの原因となることがある。
【００２２】
さらに、通常の導電性ペーストの場合には、それを乾燥させるため、たとえば１００℃の温度を２分間付与すれば足りていたのに対し、硬化樹脂を添加した場合には、この硬化樹脂を硬化させることが必要となり、そのため、乾燥させるため、たとえば１５０℃の温度を５分間付与するというように、乾燥条件をより厳しくしなければならない。その結果、セラミックグリーンシート上に導電性ペーストを付与する場合には、セラミックグリーンシート内に含有されている可塑剤が乾燥工程において抜けてしまうことがあり、そのため、セラミックグリーンシートが脆くなり、これを取り扱う際、欠けたり破断したり割れたりすることがある。また、セラミックグリーンシートにおいて、乾燥のための収縮が比較的大きく生じ、複数のセラミックグリーンシートを積層した際、積層の位置ずれを引き起こすこともある。
【００２３】
また、上記（３）の方法を採用する場合、たとえば、フォトレジストのコート、露光、レジスト剥離、エッチング、水洗等の工程が増える。その結果、コストの上昇を招き、あまり実用的ではない。
【００２４】
このように、外部端子電極２のエッジ角度θを小さくするのに有効な方法がないのが現状である。
【００２５】
さらに、積層型セラミック電子部品１がたとえば多層セラミック基板である場合、その小型化かつ配線の高密度化の要望のため、種々の回路が内蔵され、また機能が複合化されることによって、外部端子電極２の数を増やす必要があり、そのため、各外部端子電極２の面積はより小さくなる傾向がある。このような小さい面積の外部端子電極２を形成しようとすると、外部端子電極２のための導電性ペースト膜の厚みはより薄くなり、その結果、エッジ角度θもより小さくなる傾向がある。
【００２６】
外部端子電極２のエッジ角度θが小さい場合、より具体的には、次のような問題を引き起こす。
【００２７】
図１２は、図１１に示した積層型セラミック電子部品１におけるビアホール導体６に接続された外部端子電極２を図解的に示す断面図である。
【００２８】
図１２を参照して、微弱電流がビアホール導体６から外部端子電極２へと流れる場合、この微弱電流が高周波になればなるほど、表皮効果がより顕著に現れ、矢印８で示すように、外部端子電極２の表面近傍を流れることになる。そのため、外部端子電極２のエッジ角度θが小さいほど、損失が大きくなる。このエッジ角度θと損失との関係を求めた結果が表１に示されている。
【００２９】
【表１】
【００３０】
表１には、外部端子電極２を高周波信号が通過するときの損失が示され、この損失は、エッジ角度θが１７度の場合を１．００としたときの相対値で表わされている。
【００３１】
表１から、損失を小さくするためには、エッジ角度θをより大きくすることが望ましいことがわかる。
【００３２】
図１３は、図１１に示した積層型セラミック電子部品１における２つのビアホール導体６にそれぞれ接続された隣り合う２つの外部端子電極２を図解的に示す断面図である。
【００３３】
図１３を参照して、たとえば多層セラミック基板を構成する積層型セラミック電子部品１の小型化かつ高密度化または複合化による外部端子電極２の数の増加に伴い、隣り合う外部端子電極２間のギャップ９は、たとえば０．１〜０．４ｍｍというように小さくなってきている。このような場合、外部端子電極２のエッジ角度θが小さいと、このエッジの先端に電界が集中し、隣り合う外部端子電極２間で電流が流れやすくなり、耐電圧性が低下する。たとえば、通信機の送信系や自動車用部品等の大電流が流れる用途に、積層型セラミック電子部品１が向けられる場合、特に、上述の問題が深刻になる。
【００３４】
図１４は、図１１に示した積層型セラミック電子部品１が実装基板１０に実装された状態を図解的に示している。
【００３５】
図１４において、積層型セラミック電子部品１に備える部品本体４は省略的に図示され、また、実装基板１０も省略的に図示されている。部品本体４上には搭載部品１１が実装され、また、搭載部品１１を覆うように、金属カバー１２が部品本体４上に装着されている。
【００３６】
積層型セラミック電子部品１が高周波用途に向けられる場合、これが実装されたとき、グラウンドを強化することが電気的特性の向上にとって重要である。そのため、積層型セラミック電子部品１にあっては、部品本体４における実装基板１０の近傍にグラウンド導体（図示せず。）を配置し、他方、実装基板１０にあっては、部品本体４側のグラウンド導体と同電位にすべく、その表面近傍にグラウンド導体１３が配置される。
【００３７】
図１４に示した実装構造において、外部端子電極２は、マイクロストリップラインとして機能する。このマイクロストリップラインの損失は、マイクロストリップラインのエッジ部分すなわち外部端子電極２の図１４において破線の円によって囲まれたエッジ部分におけるエッジ角度θの影響を受け、エッジ角度θが小さいほど、損失がより大きくなる。
【００３８】
再び図１１を参照して、外部端子電極２のエッジ角度θが小さく、そのため、このエッジ部分が薄くなると、このエッジ部分での電極カバレッジが低下する。そのため、たとえば、ガラス成分を含む低温焼結セラミック材料がセラミック層３を構成するために用いられると、このエッジ部分にガラス成分が浮き出て、めっき付与性を悪くする。そのため、外部端子電極２上に錫などのめっき膜を適正に析出させることが困難になり、その結果、半田付け性が低下し、実装基板との接続信頼性を低下させてしまう。また、外部端子電極２において、その導電成分として、酸化されやすい銅が用いられると、上述のようにめっき付与性が悪いと、銅が剥き出しになり、酸化されやすく、このことも、接続信頼性の低下につながる。
【００３９】
以上のように、外部端子電極２のエッジ角度θが小さいと、種々の問題を引き起こす。しかしながら、一方では、外部端子電極２のエッジ角度θを、実用的な方法によって大きくすることは容易ではない。
【００４０】
そこで、この発明の目的は、上述のような問題を解決し得る、積層型セラミック電子部品およびその製造方法を提供しようとすることである。
【００４１】
【課題を解決するための手段】
この発明は、外部端子電極のエッジ角度が小さいことによって引き起こされる問題を、このエッジ角度をより大きくすることによらずに、他の手段によって解決しようとするものである。
【００４２】
この発明は、まず、適宜の実装基板上に実装される積層型セラミック電子部品部品に向けられる。この積層型セラミック電子部品は、積層された複数のセラミック層をもって構成される、部品本体と、部品本体の内部に設けられる、内部回路要素と、セラミック層の延びる方向に延びる部品本体の第１主面上に設けられ、実装基板に電気的に接続されるように用いられる、外部端子電極とを備えている。
【００４３】
上述の外部端子電極は、導電性ペーストを焼き付けることによって得られたものであるが、前述した技術的課題を解決するため、部品本体の第１主面に露出する露出部と、その周縁部の少なくとも一部において、部品本体の内部に埋まるように延びる埋設部とを有していることを特徴としている。
【００４４】
さらに、この発明の第１の局面では、上述の埋設部は、外部端子電極の露出部の周縁に第１折り曲げ部分が与えられ、さらに、第１折り曲げ部分に連なる第２折り曲げ部分が与えられることによって形成されることを特徴としている。
この発明の第２の局面では、外部端子電極の周縁部は、その平面形状において、円弧状に延びる部分を有していることを特徴としている。
【００４５】
埋設部は、部品本体の第１主面に平行な方向に３０μｍ以上の長さで延びていることが好ましい。
【００４６】
外部端子電極は、好ましくは、たとえばビアホール導体等によって、内部回路要素と電気的に接続されている。
【００４８】
前述のように、外部端子電極の埋設部が、その露出部の周縁に第１折り曲げ部分が与えられることによって形成されている場合、この発明の第３の局面では、第１折り曲げ部分は、折り曲げ状態での外側に位置する外側屈曲部と内側に位置する内側屈曲部とを有し、外側屈曲部は、第１主面に対して垂直な第１仮想直線上にあり、内側屈曲部は、第１仮想直線と平行でかつそれと重ならない第２仮想直線上にあることを特徴としている。
【００４９】
上述の場合、第１仮想直線は、第２仮想直線よりも埋設部側にあり、第１仮想直線と第２仮想直線との間の距離は、２〜２０μｍであることが好ましい。
【００５０】
この発明に係る積層型セラミック電子部品において、外部端子電極の埋設部の平均厚みは、露出部の厚みよりも小さいことが好ましい。この場合、より好ましくは、埋設部の平均厚みが２〜２０μｍであり、露出部の厚みが４〜３０μｍである。
【００５１】
また、この発明に係る積層型セラミック電子部品において、外部端子電極の埋設部の、部品本体の内部に向く側は、円弧状に形成されていることが好ましい。
【００５２】
また、この発明に係る積層型セラミック電子部品において、グラウンド電極が、部品本体の内部に、外部端子電極に対向するように設けられているとき、グラウンド電極には、外部端子電極の埋設部の形状に対応する凹部が形成されていることが好ましい。
【００５３】
この発明は、上述のような特徴的構成を備える積層型セラミック電子部品の製造方法にも向けられる。
【００５４】
この発明に係る積層型セラミック電子部品の製造方法は、第１の実施態様では、次のような構成を備えることを特徴としている。
【００５５】
すなわち、この発明に係る積層型セラミック電子部品の製造方法は、まず、積層された複数のセラミックグリーンシートをもって構成され、かつ内部に内部回路要素が設けられた、生の積層体本体を作製する工程と、セラミックグリーンシートの延びる方向に延びる生の積層体本体の第１主面上に、実装基板に電気的に接続されるための外部端子電極を形成する工程とを備えている。
【００５６】
上述の生の積層体本体を作製する工程は、生の積層体本体の第１主面側であって外部端子電極を形成すべき領域が凸部となるように、生の積層体本体を成形すする工程を備えている。
【００５７】
また、外部端子電極を形成する工程は、キャリアフィルムによって裏打ちされ、かつ前述の凸部に対応する領域においてキャリアフィルムを部分的に露出させる穴が設けられた外層用セラミックグリーンシートを用意する工程と、穴内に露出するキャリアフィルム上から外層用セラミックグリーンシートの穴を規定する周縁部にまで延びるように、外部端子電極となる導電性ペースト膜を形成する工程と、穴と凸部とが位置合わせされた状態で、キャリアフィルムによって裏打ちされた外層用セラミックグリーンシートと生の積層体本体とを積み重ねることによって、生の部品本体を得る工程と、キャリアフィルムを外層用セラミックグリーンシートから剥離する工程と、生の部品本体を積層方向にプレスする工程とを備えている。
【００５８】
そして、さらに、生の部品本体を焼成する工程が実施される。
【００５９】
このような第１の実施態様において、外層用セラミックグリーンシートを用意する工程は、キャリアフィルムによって裏打ちされた外層用セラミックグリーンシートを、凸部に対応する領域においてキャリアフィルムから除去し、それによって、穴を外層用セラミックグリーンシートに設ける工程を備えることが好ましい。
【００６０】
また、第１の実施態様において、導電性ペースト膜は、外層用セラミックグリーンシートの穴を規定する周縁部において３０μｍ以上の幅をもって延びるように形成されることが好ましい。
【００６１】
また、外層用セラミックグリーンシート上には、穴を規定する周縁部を除いて、導電性ペースト膜が形成されないことが好ましい。
【００６２】
また、生の積層体本体を成形する工程では、凸部に対応する凹部を有する金型を用いて、生の積層体本体を積層方向にプレスする工程が実施されることが好ましい。
【００６３】
この発明に係る積層型セラミック電子部品の製造方法は、第２の実施態様では、次のような構成を備えることを特徴としている。
【００６４】
すなわち、まず、積層された複数のセラミックグリーンシートをもって構成され、かつ内部に内部回路要素が設けられ、さらにセラミックグリーンシートの延びる方向に延びる第１主面上に、実装基板に電気的に接続されるための外部端子電極となる導電性ペースト膜が形成された、生の積層体本体が作製される。
【００６５】
次に、生の積層体本体の第１主面側であって導電性ペースト膜が形成された領域に凸部が形成されかつ外部端子電極を形成すべきでない領域に凹部が形成されるとともに、凸部と凹部との境界部分にも導電性ペーストが位置するように、生の積層体本体が成形される。
【００６６】
他方、上述の凸部に対応する領域において穴が設けられた外層用セラミックグリーンシートが用意される。
【００６７】
そして、穴と凸部とが位置合わせされた状態で、外層用セラミックグリーンシートと前述した生の積層体本体とを積み重ねることによって、生の部品本体が得られる。
【００６８】
次に、生の部品本体が積層方向にプレスされる。
【００６９】
そして、この生の部品本体を焼成する工程を経て、目的とする積層型セラミック電子部品が得られる。
【００７０】
このような第２の実施態様において、導電性ペースト膜は、外部端子電極を形成すべき領域より３０μｍ以上の幅で広い領域に形成されることが好ましい。
【００７１】
また、生の積層体本体の第１主面上であって外部端子電極を形成すべきでない領域には、凸部と凹部との境界部分を除いて、導電性ペースト膜が形成されないことが好ましい。
【００７２】
また、生の積層体本体を成形する工程では、生の積層体本体に形成されるべき凸部に対応する凹部および生の積層体本体に形成されるべき凹部に対応する凸部を有する金型を用いて、生の積層体本体を積層方向にプレスする工程が実施されることが好ましい。
【００７３】
【発明の実施の形態】
図１は、この発明の第１の実施形態を説明するためのもので、図１（４）には、積層型セラミック電子部品２１が断面図で示され、図１（１）ないし（３）は、この積層型セラミック電子部品２１を製造するために実施される工程が順次断面図で示されている。
【００７４】
図１（４）を参照して、積層型セラミック電子部品２１は、積層された複数のセラミック層２２をもって構成される、部品本体２３と、部品本体２３の内部に設けられる、内部回路要素としてのいくつかの内部導体膜２４およびいくつかのビアホール導体２５とを備えている。これら内部導体膜２４およびビアホール導体２５は、互いに電気的に接続され、この積層型セラミック電子部品２１において必要とする配線を与えたり、コンデンサおよび／またはインダクタのような受動素子を構成したりしている。
【００７５】
セラミック層２２の延びる方向に延びる部品本体２３の第１主面２６上には、いくつかの外部端子電極２７が設けられている。外部端子電極は、特定のビアホール導体２５と電気的に接続される。これら外部端子電極２７は、この積層型セラミック電子部品２１を適宜の実装基板（図示せず。）上に実装する際、実装基板に電気的に接続されるように用いられるものである。
【００７６】
部品本体２３の第２主面２８上には、いくつかの外部導体膜２９が設けられている。外部導体膜２９は、特定のビアホール導体２５と電気的に接続されている。外部導体膜２９は、この積層型セラミック電子部品２１において必要とする配線を与えたり、破線で示すように、部品本体２３上に搭載されるＩＣまたは他のチップ部品等の搭載部品３０を電気的に接続するための導電ランドとして用いられる。
【００７７】
また、上述の搭載部品３０を覆うように、破線で示すように、金属カバー３１が、必要に応じて、部品本体２３に装着される。
【００７８】
この積層型セラミック電子部品２１において、第１主面２６上に形成されている外部端子電極２７は、導電性ペーストを焼き付けることによって得られたものである。そして、この外部端子電極２７は、部品本体２３の第１主面２６に露出している露出部３３と、その周縁部の少なくとも一部において、部品本体２３の内部に埋まるように延びる埋設部３２とを有している。
【００７９】
このような積層型セラミック電子部品２１を製造するため、次のような工程が実施される。
【００８０】
まず、図１（１）に示すように、複数のセラミックグリーンシート４１が用意される。セラミックグリーンシート４１は、たとえば低温焼結セラミック材料のようなセラミック原料粉末に、バインダ、可塑剤、分散剤および溶剤を混合して得られたスラリーをシート状に成形することによって得られるもので、たとえば１０〜２００μｍ程度の厚みを有している。スラリーをシート状に成形するため、たとえばポリエチレンテレフタレート等の樹脂からなる厚み５０〜１００μｍ程度のキャリアフィルムが用いられ、このキャリアフィルム上で、スラリーに対して、ドクターブレード、ダイコーターまたはリバースロールコーター等を適用することが行なわれる。
【００８１】
次に、特定のセラミックグリーンシート４１に、ビアホール導体２５のための貫通孔が、たとえば直径５０〜２００μｍ程度の大きさをもって設けられ、各貫通孔に、たとえば銀または銅を導電成分として含む導電性ペーストが充填され、ビアホール導体２５となるべき導電性ペースト体４２が形成される。
【００８２】
また、上述の導電性ペーストと同様の導電性ペーストを用いて、これをたとえばスクリーン印刷することによって、セラミックグリーンシート４１の特定のものに、内部導体膜２４となる導電性ペースト膜４３が形成され、また、最も上に積層されるセラミックグリーンシート４１上には、外部導体膜２９となる導電性ペースト膜４４が形成される。
【００８３】
次に、図１（２）の上部に示すように、複数のセラミックグリーンシート４１が積層され、それによって生の積層体本体４５が作製される。
【００８４】
この生の積層体本体４５に対しては、上述の積層の後、セラミックグリーンシート４１の延びる方向に延びる第１主面４６側であって図１（４）に示した外部端子電極２７を形成すべき領域が凸部４７となるように成形するための工程が実施される。この成形にあたっては、たとえば、上述の凸部４７に対応する凹部を有する金型（図示せず。）を用いて、生の積層体本体４５を積層方向にプレスすることが行なわれる。このプレスには、たとえば、１００〜１５００ｋｇ／ｃｍ2 の圧力および常温から１５０℃程度までの温度が付与される。
【００８５】
なお、凸部４７を与えるための立ち上がり面は、図１（２）に示すように、斜面を形成していることが好ましい。
【００８６】
他方、図１（２）の下部に示すように、セラミックグリーンシート４１と同様の組成を有する外層用セラミックグリーンシート４８が用意される。外層用セラミックグリーンシート４８は、その成形時に用いたキャリアフィルム４９によって裏打ちされた状態のまま、以下のように処理される。
【００８７】
まず、たとえばレーザを用いて、キャリアフィルム４９を貫通させないように外層用セラミックグリーンシート４８に連続的な穴を設け、この連続的な穴によって囲まれた部分をキャリアフィルム４９から剥ぎ取ることによって、前述した凸部４７に対応する領域において外層用セラミックグリーンシート４８がキャリアフィルム４９から除去される。これによって、キャリアフィルム４９を部分的に露出させる穴５０が外層用セラミックグリーンシート４８に設けられる。
【００８８】
なお、穴５０が設けられた外層用セラミックグリーンシート４８を得るため、キャリアフィルム４９上で、たとえばスクリーン印刷を適用するなどして、当初から穴５０を形成した状態で外層用セラミックグリーンシート４８を形成するようにしてもよい。
【００８９】
次に、穴５０内に露出するキャリアフィルム４９上から外層用セラミックグリーンシート４８の穴５０を規定する周縁部にまで延びるように、前述した導電性ペーストと同様の導電性ペーストをたとえばスクリーン印刷することによって、外部端子電極２７となる導電性ペースト膜５１が形成される。
【００９０】
この導電性ペースト膜５１においても、その周縁部において先細り部分が形成される。したがって、導電性ペースト膜５１は、外層用セラミックグリーンシート４８の穴５０を規定する周縁部において３０μｍ以上（たとえば３０〜２００μｍ、好ましくは３０〜１００μｍ）の幅をもって延びるように形成されることが好ましい。これは、前述したように、エッジ角度を規定する先細り部分の寸法Ａ（図１１参照）が平均的には約３０μｍ程度であるので、このような先細り部分が穴５０内に位置されないようにするためである。
【００９１】
外層用セラミックグリーンシート４８上には、図１（２）に示すように、穴５０を規定する周縁部を除いて、導電性ペースト膜が形成されないようにすることが、電気的信頼性を高める上で好ましいが、必要に応じて、内部導体膜２４と同様の機能を果たす内部導体膜を与えるための導電性ペースト膜が形成されてもよい。
【００９２】
次に、図１（２）に示した位置関係をもって、すなわち、穴５０と凸部４７とが位置合わせされた状態で、キャリアフィルム４９によって裏打ちされた外層用セラミックグリーンシート４８と生の積層体本体４５とが積み重ねられ、それによって、図１（３）に示すように、生の部品本体５２が得られる。
【００９３】
なお、図１（３）に示した生の部品本体５２は、上述した外層用セラミックグリーンシート４８と生の積層体本体４５との積み重ねの後、キャリアフィルム４９を外層用セラミックグリーンシート４８から剥離し、さらに、これを積層方向にプレスした後の段階にある。上述のプレスにあたっては、たとえば、１００〜１５００ｋｇ／ｃｍ2 の圧力および常温から１５０℃程度まで温度が付与される。
【００９４】
上述したプレス工程において生じる挙動について、図２を参照して説明する。図２は、生の部品本体５２における外部端子電極２７となる導電性ペースト膜５１が形成された部分を拡大して示す断面図である。
【００９５】
生の積層体本体４５は、外層用セラミックグリーンシート４８と積み重ねられる前の段階で、凸部４７を形成するためのプレスが既に施されているので、外層用セラミックグリーンシート４８と比較して、その密度が２０〜４０％程度高く、それゆえ固い。
【００９６】
他方、外部端子電極２７となる導電性ペースト膜５１は、金属粉末を含有しているが、この金属粉末の粒径はサブミクロンないし数μｍと小さく、また、樹脂成分を体積で数１０％含有しているので、熱プレスによって流動し得る。
【００９７】
したがって、前述したように、生の積層体本体４５と外層用セラミックグリーンシート４８とを積み重ねた後、熱プレスすれば、生の積層体本体４５については、それが固く、それゆえ、あまり変形しないが、外層用セラミックグリーンシート４８および導電性ペースト膜５１については、生の積層体本体４５の凸部４７が形成された主面４６の形状になぞるように比較的容易に変形する。その結果、導電性ペースト膜５１は、露出部５４ａを形成するとともに、その周縁部において第１折り曲げ部分５３を形成し、生の部品本体５２の内部に埋まるように延びる埋設部５４を形成する。この埋設部５４は、図１（４）を参照して前述した外部端子電極２７の周縁部において形成された埋設部３２に対応している。
【００９８】
他方、生の積層体本体４５と外層用セラミックグリーンシート４８との積み重ねの後に実施されるプレス工程において、平板状の金型を用いることにより、導電性ペースト膜５１が露出する生の部品本体５２の第１主面５５を平坦な状態とすることができる。
【００９９】
上述したような外層用セラミックグリーンシート４８および導電性ペースト膜５１の変形は、生の積層体本体４５に形成された凸部４７が、前述したように、斜面からなる立ち上がり面を有している方が、より円滑に生じ得る。
【０１００】
なお、図２に示すように、第１折り曲げ部分５３は、折り曲げ状態での外側に位置する第１主面５５側の外側屈曲部５３ａと内側に位置する内側屈曲部５３ｂとを有している。そして、図２の例では、外側屈曲部５３ａは、第１主面５５に対して垂直な第１仮想直線Ｌ１上にあって、内側屈曲部５３ｂは、第１仮想直線Ｌ１と平行でかつそれと重ならない第２仮想直線Ｌ２上にある。このような場合、第１仮想直線Ｌ１が埋設部５４側、第２仮想直線Ｌ２が露出部５４ａ側にあることが好ましく、第１仮想直線Ｌ１と第２仮想直線Ｌ２との間の距離Ｄは、２〜２０μｍであることが好ましい。
【０１０１】
距離Ｄが２μｍを下回る、すなわち距離Ｄが小さくなると、幾何学的に埋設部５４の先端角度はシャープになり、電界集中しやすくなる。そのため、この積層型セラミック電子部品を用いた加工工程での静電破壊電圧等のサージ電圧で絶縁体が破壊され、ＩＲが落ちたり、最悪の場合には、ショートパスといった致命不良になったりすることがある。
【０１０２】
他方、距離Ｄが２０μｍを超えると、埋設部５４と周囲セラミックとの焼成収縮差が大きく、それら界面でのデラミネーション（層剥れ）が起こり、所望の電気的特性を取得できないとか、湿式めっき時のめっき液や洗浄液が浸入し、ＩＲ劣化や、最悪の場合には、ショートパスといった致命不良になってしまうことがある。
【０１０３】
なお、第１仮想直線Ｌ１と第２仮想直線Ｌ２との間の距離Ｄは、図１（２）の導電性ペースト膜５１の厚みによって変えることができる。特に、穴５０内の側壁部分上に付与される部分での導電性ペースト膜５１の厚みが、この距離Ｄに大きく影響を与える。すなわち、導電性ペースト膜５１の厚み（特に、穴５０内の側壁部分上での厚み）が大きくなるほど、距離Ｄは大きくなり、その厚みが小さくなるほと、距離Ｄは小さくなる。
【０１０４】
図３は、図２に対応する図であって、導電性ペースト膜５１の形成態様の変形例を示している。
【０１０５】
図３に示した導電性ペースト膜５１は、第１折り曲げ部分５３に加えて、もう１つの折り曲げ部分すなわち第２折り曲げ部分５６を有していて、これら２つの連なる折り曲げ部分５３および５６が与えられることによって、埋設部５４が形成されている。図３に示すような導電性ペースト膜５１の形成態様は、図１（２）に示した導電性ペースト膜５１の形成工程において、その形成領域をより広くし、生の積層体本体４５の凸部４７が形成された領域を越えて延びるように導電性ペースト膜５１が形成された場合にもたらされる。
【０１０６】
なお、この例では、折り曲げ部分５３および５６の各々の外側屈曲部および内側屈曲部は、両者ともに第１主面５５に垂直な１つの仮想直線上にある。ただし、図２に示した第１折り曲げ部分５３の場合と同様に、第２折り曲げ部分５６についても、その外側屈曲部および内側屈曲部は、それぞれ異なる仮想直線（第１主面５５に垂直な仮想直線）上に存在することが好ましい。
【０１０７】
また、図３に示すように、埋設部５４（第１折り曲げ部５３を基準として、これよりも図中左側部分）における電極の平均厚みＴ２は、露出部５４ａにおける電極の平均厚みＴ１よりも小さいことが好ましい。その理由は、厚いとその部分が局部的に低抵抗になり高周波信号が流れやすくなり、図５を参照して説明するような効果が得られにくくなるからである。具体的に言えば、埋設部５４の平均厚みＴ２が２〜２０μｍであり、露出部５４ａの厚みＴ１が４〜３０μｍであることが好ましい。
【０１０８】
再び図１を参照して、次に、図１（３）に示した生の部品本体５２が焼成され、それによって、図１（４）に示すような焼結後の部品本体２３が得られる。このとき、生の部品本体５２に備えるセラミックグリーンシート４１および外層用セラミックグリーンシート４８は焼結されて、部品本体２３におけるセラミック層２２を構成する。また、生の部品本体５２に備える導電性ペースト体４２ならびに導電性ペースト膜４３、４４および５１は、各々の形状を実質的に維持しながら焼き付けられて、それぞれ、部品本体２３に備えるビアホール導体２５、内部導体膜２４、外部導電体膜２９および外部端子電極２７を構成する。また、導電性ペースト膜５２に形成された埋設部５４および露出部５４ａは、それぞれ、外部端子電極２７に形成された埋設部３２および露出部３３となる。
【０１０９】
次に、部品本体２３の外表面上に現れる外部端子電極２７および外部導体膜２９に対して、必要に応じて、電気めっきまたは無電解めっきが施されることによって、ニッケルめっき膜が形成され、さらにその上に、金または錫めっき膜が形成される。
【０１１０】
次に、外部導体膜２９の特定のものに電気的に接続されるように、破線で示すような搭載部品３０が実装される。この搭載部品３０の実装にあたっては、たとえば、半田リフロー法やワイヤボンディング法やバンプ接続法などが適用される。
【０１１１】
さらに、必要に応じて、上述の搭載部品３０を覆うように、破線で示した金属カバー３１が部品本体２３に装着される。
【０１１２】
図４は、この発明の第２の実施形態を説明するためのもので、前述の図１（２）に対応する工程が示されている。図４において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【０１１３】
この第２の実施形態においても、前述した第１の実施形態の場合と同様、積層された複数のセラミックグリーンシート４１をもって構成され、内部にビアホール導体２５となる導電性ペースト体４２および内部導体膜２４となる導電性ペースト膜４３が設けられた、生の積層体本体４５が作製される。この生の積層体４５には、また、外部導体膜２９となる導電性ペースト膜４４が形成されるとともに、外部端子電極２７となる導電性ペースト膜５１が形成されている。
【０１１４】
導電性ペースト膜５１は、積層前のセラミックグリーンシート４１の段階で形成されても、生の積層体本体４５を得た後で形成されてもよい。
【０１１５】
次に、上述の生の積層体本体４５に対して、図４に示すような形態を与えるための成形工程が実施される。
【０１１６】
すなわち、生の積層体本体４５の第１主面４６側であって導電性ペースト膜５１が形成された領域に凸部５７が形成されかつ外部端子電極２７（図１（４）参照）を形成すべきでない領域に凹部５８が形成されるとともに、凸部５７と凹部５８との境界部分にも導電性ペースト膜５１が位置するように、生の積層体本体４５が成形される。
【０１１７】
この成形にあたっては、凸部５７に対応する凹部および凹部５８に対応する凸部を有する金型（図示せず。）を用いて、生の積層体本体４５を積層方向にプレスする工程が実施される。このプレス工程では、たとえば、１００〜１５００ｋｇ／ｃｍ2 の圧力および常温から１５０℃程度までの温度が付与される。
【０１１８】
外部端子電極２７となる導電性ペースト膜５１は、外部端子電極２７を形成すべき領域より３０μｍ以上の幅で広い領域に形成されることが好ましい。
【０１１９】
また、生の積層体本体４５の第１主面４６上であって外部端子電極２７を形成すべきでない領域、すなわち凹部５８が形成された領域には、凸部５７と凹部５８との境界部分を除いて、導電性ペースト膜が形成されないことが好ましい。これによって、電気絶縁性に関して高い信頼性を与えることができる。しかしながら、必要に応じて、凹部５８が形成された領域にも導電性ペースト膜が形成されてもよい。
【０１２０】
他方、図４の下部に示すように、凸部５７に対応する領域において穴５０が設けられた外層用セラミックグリーンシート４８が用意される。この外層用セラミックグリーンシート４８は、前述したキャリアフィルム４９によって裏打ちされている必要はない。また、外層用セラミックグリーンシート４８に穴５０を形成するため、たとえば、パンチングによる打ち抜きを適用することもできる。
【０１２１】
次に、穴５０と凸部５７とが位置合わせされた、図４に示すような位置関係をもって、外層用セラミックグリーンシート４８と生の積層体本体４５とが積み重ねられ、次いで積層方向にプレスされることによって、図１（３）に示したような生の部品本体５２が得られる。
【０１２２】
以後、第１の実施形態の場合と同様の工程を実施すれば、図１（４）に示すような積層型セラミック電子部品２１を得ることができる。
【０１２３】
以上のように、第１または第２の実施形態によって得られた積層型セラミック電子部品２１によれば、次のような効果が奏される。
【０１２４】
図５は、前述した図１２に対応する図であって、積層型セラミック電子部品２１におけるビアホール導体２５に接続された外部端子電極２７を図解的に示す断面図である。
【０１２５】
図５に示すように、微弱電流がビアホール導体２５から外部端子電極２７へと流れる場合、この微弱電流が高周波になればなるほど、表皮効果がより顕著に現れ、外部端子電極２７の表面近傍を流れることになるが、この実施形態では、外部端子電極２７の周縁部が折れ曲がっているので、電流は、矢印５９で示すように流れ、外部端子電極２７のエッジ部分の影響を受けにくい。そのため、エッジ角度θが擬似的に１８０度になったかのように電流が挙動し、損失を小さくすることができる。
【０１２６】
また、図１３を参照して前述したような問題も解決することができる。すなわち、図１３に示した外部端子電極２のように、隣り合う２つの外部端子電極２７が互いに近接して配置されても、外部端子電極２７のエッジ部分は電気絶縁性の高いセラミックの内部に埋設されるので、耐電圧性を高めることができる。
【０１２７】
また、図１４を参照して前述したような問題も解決することができる。図６は、積層型セラミック電子部品２１が実装基板６０上に実装された場合の外部端子電極２７と実装基板６０側のグラウンド導体６１との位置関係を図解的に示す断面図である。
【０１２８】
図６を参照して、積層型セラミック電子部品２１に設けられる外部端子電極２７は、その周縁部に埋設部３２を形成しているので、グラウンド導体６１により近い部分、すなわち、外部端子電極２７の露出部３３に対応する、外部端子電極２７の第１主面２６側に露出する長さＢの部分においてしか電流が流れない。したがって、外部端子電極２７のエッジ角度θの影響を受けなくなり、エッジ角度θが小さくなることによる損失の増大を防止することができる。
【０１２９】
また、外部端子電極２７上にめっきが施される場合、図６を参照して説明すれば、外部端子電極２７の露出した長さＢの部分においてのみめっきを施せばよいことになる。このように露出した長さＢの部分は、外部端子電極２７の肉薄のエッジ部分ではないので、良好なカバレッジを有し、そのため、良好なめっき付与性を与えることができる。
【０１３０】
上述した理由を考慮すると、外部端子電極２７をある断面で切ったとき、外部端子電極２７の露出部３３の長さ（第１主面２６に平行方向の長さ）Ｂと、埋設部３２の長さ（第１主面２６に平行方向の長さ）Ｃの比率は、Ｃ：Ｂ＝1 ：２〜１：３０であることが好ましい。また、埋設部３２の長さＣは、３０μｍ以上かつ２００μｍ以下であることが好ましい。
【０１３１】
以上説明した実施形態において、外部端子電極２７は、通常、矩形の平面形状を有している。これは実装基板との間での電気的接続のための面積をできるだけ広くしたいという要望を満たすためである。このように矩形の外部端子電極２７の場合、その４辺において埋設部３２を形成していることが好ましい。
【０１３２】
なお、高周波特性上の観点からは、外部端子電極２７の周縁部は、その平面形状において、円弧状に延びる部分を有していることが好ましく、たとえば円形または楕円形であることがより好ましい。この場合であっても、外部端子電極２７は、その全周にわたって埋設部３２を形成していることが好ましい。
【０１３３】
この発明において、外部端子電極は、部品本体の第１主面の特定の辺に沿う位置に設けられることもある。このような実施形態について、以下に、図７および図８を参照して説明する。
【０１３４】
図７および図８は、それぞれ、この発明の第３および第４の実施形態を説明するためのもので、ともに、部品本体２３の一部を第１主面２６側から示している。
【０１３５】
図７に示した第３の実施形態では、外部端子電極２７は、部品本体２３の主面２６上に位置する部分６２と側面６３上に位置する部分６４とを有し、これらが連続して形成されている。すなわち、図７は、部品本体２３の第１主面２６、側面６３および第２主面（図示省略）にわたってコの字状に形成された外部端子電極２７を、第１主面２６側から見たときの概略図である。ここで、外部端子電極２７の部分６４は、側面６３に盛り上がる外部端子電極２７の厚みを見せており、また、外部端子電極２７の、第１主面２６上に位置する部分６２は、部品本体２３のエッジ部をカバーするために設けられた延長部分である。本実施形態では、外部端子電極２７のうち、図示した半円６８よりも図中左側が部品本体２３の第１主面２６に露出している部分となり、半円６８よりも図中右側が埋設部となっている。
【０１３６】
図８に示した第４の実施形態では、部品本体２３の側面に切欠き６５が設けられている。外部端子電極２７は、主面２６上に位置する部分６６と切欠き６５の内面上に位置する部分６７とを有し、これらが連続して形成されている。すなわち、図８は、部品本体２３の第１主面２６、側面６３、第２主面（図示省略）にわたってコの字状に形成され、かつ、その側面６３側には切欠き６５を有した外部端子電極２７を、第１主面側から見たときの概略図である。ここで、外部端子電極２７の部分６７は、側面６３の切欠き６５側に盛り上がる外部端子電極２７の厚みを見せており、また、外部端子電極２７の、第１主面２６上に位置する部分６６は、部品本体２３のエッジ部をカバーするために設けられた延長部分である。本実施形態では、外部端子電極２７のうち、図示した半円６９よりも図中左側が部品本体２３の第１主面２６に露出している部分となり、半円６９よりも図中右側が埋設部となっている。
【０１３７】
これら第３および第４の実施形態では、外部端子電極２７は、主面２６上に位置する部分６２および６６においてのみ、その周縁部に埋設部を形成している。これら外部端子電極２７は、側面６３上に位置する部分６４および切欠き６５の内面上に位置する部分６７を連続して形成しているので、これらの部分ではエッジ部分での損失という問題には遭遇しない。
【０１３８】
なお、外部端子電極２７の主面上に位置する部分６２および６６は、その周縁部が、平面形状において、円弧状に延びる部分を有していてもよい。
【０１３９】
次に、図９を参照して、この発明の第５の実施形態を説明する。
【０１４０】
図９に示す積層型セラミック電子部品７１において、外部端子電極７３は、部品本体７２の第１主面７７に露出する露出部７４と、部品本体７２の内部に埋まるように延びる埋設部７５とを有している。ここで、埋設部７５の部品本体７２の内部に向く側７６は、円弧状に形成されている。
【０１４１】
このように、埋設部７５の、部品本体７２の内部に向く側７６が円弧状に形成されていると、すなわち、埋設部７５の、部品本体７２の内部に向く側７６が与える面にアールが付けられていると、互いに異なる材料からなるセラミック層７８と外部端子電極７３の特に埋設部７５とが焼成工程において互いに異なる収縮挙動を示すことが原因となって生じ得る、界面での応力集中を緩和することができ、クラックの発生を防止することができる。
【０１４２】
次に、図１０を参照して、この発明の第６の実施形態を説明する。
【０１４３】
図１０に示す積層型セラミック電子部品８１において、部品本体８２内には、外部端子電極８３に対向するように、部品本体８２の第１主面８４とほぼ平行に、グラウンド電極８５が形成されている。このグラウンド電極８５は、複数の外部端子電極８３に対向配置されており、外部端子電極８３の埋設部８６に対向する部分には、埋設部８６の形状に対応する凹部８７が形成されている。
【０１４４】
このように構成することにより、グラウンド電極８５と埋設部８６との間の距離をほぼ一定にすることができるので、その間に発生する浮遊容量が一定になり、電気的特性が向上する。また、静電破壊電圧等のサージ電圧が加わった場合であっても、電界集中せずに均一に電界が加わるようにすることができるので、耐電圧が向上するというメリットを有する。
【０１４５】
【発明の効果】
以上のように、この発明に係る積層型セラミック電子部品によれば、外部端子電極が導電性ペーストを焼き付けることによって形成され、そのため、その周縁部にエッジ角度の小さい先細り部分が形成されても、外部端子電極は、その周縁部の少なくとも一部において、部品本体の内部に埋まるように延びる埋設部を形成しているので、先細り部分の影響をなくすことができ、したがって、高周波の下で使用されても、先細り部分による損失を小さくすることができ、高周波特性を向上させることができる。
【０１４６】
また、２つの外部端子電極が互いに近接して配置されても、先細り状の周縁部が電気絶縁性の部品本体の内部に埋設されるので、耐電圧性に対する信頼性を向上させることができる。
【０１４７】
また、外部端子電極にめっきを施す場合、外部端子電極の部品本体から露出した部分では、十分な肉厚を得ることができ、カバレッジを良好なものとすることができるので、良好なめっき付与性を与えることができる。
【０１４８】
この発明に係る積層型セラミック電子部品において、外部端子電極の埋設部が、部品本体の内部に向かって３０μｍ以上の長さで延びるようにされると、周縁部における先細り部分を確実に部品本体の内部に位置させることができ、上述したような効果をより確実に発揮させることができる。
【０１４９】
この発明に係る積層型セラミック電子部品において、外部端子電極の埋設部の、部品本体の内部に向く側が円弧状に形成されていると、セラミック層と外部端子電極の特に埋設部との界面での応力集中を緩和することができ、クラックの発生を防止することができる。
【０１５０】
この発明に係る積層型セラミック電子部品において、グラウンド電極が外部端子電極に対向配置されているとき、グラウンド電極における、外部端子電極の埋設部に対向する部分に、埋設部の形状に対応する凹部が形成されていると、グラウンド電極と埋設部との間の距離がほぼ一定にすることができる。したがって、その間に発生する浮遊容量が一定になり、電気的特性が向上する。また、静電破壊電圧等のサージ電圧が加わった場合であっても、電界集中せずに均一に電界が加わるようになり、耐電圧を向上させることができる。
【０１５１】
この発明に係る積層型セラミック電子部品の製造方法の第１の実施態様によれば、生の積層体本体の第１主面側であって外部端子電極を形成すべき領域が凸部となるように、生の積層体本体を成形した上で、外部端子電極を形成するにあたって、キャリアフィルムによって裏打ちされ、かつ上述した凸部に対応する領域においてキャリアフィルムを部分的に露出させる穴が設けられた外層用セラミックグリーンシートを用意し、穴内に露出するキャリアフィルム上から外層用セラミックグリーンシートの穴を規定する周縁部にまで延びるように、外部端子電極となる導電性ペースト膜を形成し、穴と凸部とが位置合わせされた状態で、キャリアフィルムによって裏打ちされた外層用セラミックグリーンシートと生の積層体本体とを積み重ねることによって、生の部品本体を得、キャリアフィルムを外層用セラミックグリーンシートから剥離し、次いで、生の部品本体を積層方向にプレスするようにしているので、前述したような埋設部を形成する外部端子電極を容易に形成することができる。
【０１５２】
また、この発明に係る積層型セラミック電子部品の製造方法の第２の実施態様によれば、その第１主面上に、外部端子電極となる導電性ペースト膜を形成した、生の積層体本体を作製し、この生の積層体本体の第１主面側であって導電性ペースト膜が形成された領域に凸部が形成されかつ外部端子電極を形成すべきでない領域に凹部が形成されるとともに、凸部と凹部との境界部分にも導電性ペースト膜が位置するように、生の積層体本体を成形し、凸部に対応する領域において穴が設けられた外層用セラミックグリーンシートを用意し、穴と凸部とが位置合わせされた状態で、外層用セラミックグリーンシートと生の積層体とを積み重ねることによって、生の部品本体を得、次いで、生の部品本体を積層方向にプレスするようにしているので、前述したような埋設部を備える外部端子電極を容易に形成することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態を説明するためのもので、（４）に示した積層型セラミック電子部品２１を製造するために実施される工程を順次断面図で示している。
【図２】図１（３）に示した生の部品本体５２の一部を拡大して示す断面図であり、特に外部端子電極２７のための導電性ペースト膜５１が形成された部分を示している。
【図３】図２に対応する図であって、導電性ペースト膜５１の形成態様の変形例を示している。
【図４】この発明の第２の実施形態を説明するためのもので、図１（２）に示した工程に対応する工程を示す断面図である。
【図５】この発明による効果を説明するためのもので、図１（４）に示した積層型セラミック電子部品２１におけるビアホール導体２５に接続された外部端子電極２７を図解的に示す断面図である。
【図６】この発明による他の効果を説明するためのもので、実装基板６０上に積層型セラミック電子部品２１が実装された状態における外部端子電極２７とグラウンド導体６１との位置関係を図解的に示す断面図である。
【図７】この発明の第３の実施形態を説明するためのもので、部品本体２３の一部を主面２６側から示す図である。
【図８】この発明の第４の実施形態を説明するためのもので、部品本体２３の一部を主面２６側から示す図である。
【図９】この発明の第５の実施形態を説明するためのもので、部品本体７２の一部を拡大して示す断面図である。
【図１０】この発明の第６の実施形態を説明するためのもので、部品本体８２の一部を拡大して示す断面図である。
【図１１】この発明にとって興味ある従来の積層型セラミック電子部品１の一部であって、特に外部端子電極２が形成された部分を示す断面図である。
【図１２】図１１に示した積層型セラミック電子部品１において遭遇する問題を説明するためのもので、ビアホール導体６に接続された外部端子電極２を図解的に示す断面図である。
【図１３】図１１に示した積層型セラミック電子部品１において遭遇する他の問題を説明するためのもので、２つのビアホール導体６にそれぞれ接続された、隣り合う２つの外部端子電極２を図解的に示す断面図である。
【図１４】図１１に示した積層型セラミック電子部品１において遭遇する問題を説明するためのもので、この積層型セラミック電子部品１が実装基板１０上に実装された状態を図解的に示す断面図である。
【符号の説明】
２１ 積層型セラミック電子部品
２２，７８ セラミック層
２３ 部品本体
２４ 内部導体膜
２５ ビアホール導体
２６，４６，５５，７７，８４ 第１主面
２７，７３，８３ 外部端子電極
２８ 第２主面
３２，５４，７５，８６ 埋設部
３３，５４ａ，７４ 露出部
４１ セラミックグリーンシート
４５ 生の積層体本体
４７，５７ 凸部
４８ 外層用セラミックグリーンシート
４９ キャリアフィルム
５０ 穴
５１ 導電性ペースト膜
５２ 生の部品本体
５３ 第１折り曲げ部分
５３ａ 外側屈曲部
５３ｂ 内側屈曲部
５６ 第２折り曲げ部分
５８ 凹部
６０ 実装基板
７６ 内部に向く側
８５ グラウンド電極
８７ グラウンド電極の凹部
【発明の属する技術分野】
この発明は、積層型セラミック電子部品およびその製造方法に関するもので、特に、たとえば多層セラミック基板のような積層型セラミック電子部品の外部端子電極の構造およびその形成方法に関するものである。
【０００２】
【従来の技術】
たとえば、チップアンテナ、ディレイライン、高周波複合スイッチモジュール、受信デバイス用デバイスなどの電子部品は、積層型セラミック電子部品をもって構成されることが多い。このような積層型セラミック電子部品は、適宜の実装基板上に実装された状態で用いられ、そのため、実装基板と電気的に接続される外部端子電極を備えている。
【０００３】
図１１は、この発明にとって興味ある従来の積層型セラミック電子部品１の一部であって、外部端子電極２が形成された部分を断面図で示している（たとえば、特許文献１参照）。
【０００４】
図１１には、全体的な構成が現れていないが、積層型セラミック電子部品１は、積層された複数のセラミック層３をもって構成される、部品本体４と、部品本体４の内部に設けられる、内部回路要素としての内部導体膜５およびビアホール導体６とを備えている。そして、前述した外部端子電極２は、セラミック層３の延びる方向に延びる部品本体４の第１主面７上に設けられ、図示しない実装基板に電気的に接続されるように用いられる。
【０００５】
外部端子電極２は、通常、導電性ペーストを焼き付けることによって形成されるものである。
【０００６】
なお、このような外部端子電極２は、焼結後の部品本体４の主面７上に導電性ペーストを付与し、これを焼き付けることによって形成されることもあるが、外部端子電極２のための導電性ペーストを焼き付ける工程を、セラミックの焼成工程と同時に行なうのが工程の能率化および低コスト化にとって有利である。そのため、外部端子電極２を形成するための導電性ペーストは、セラミック層３を与えるセラミックグリーンシート上に付与されたり、焼成前の生の状態にある部品本体４の主面７上に付与されたりすることによって、焼結後の部品本体４を得るための焼成工程において、この導電性ペーストが同時に焼成されるようにすることが好ましい。
【０００７】
また、上述のように、焼き付けによって形成された外部端子電極２上には、必要に応じて、ニッケルめっきおよび金めっきまたはニッケルめっきおよび錫めっきが施されることがある。
【０００８】
【特許文献１】
特開２００１−２６７７４４号公報
【０００９】
【発明が解決しようとする課題】
このような積層型セラミック電子部品１が、特に数１００ＭＨｚないし数ＧＨｚの高周波帯で使用されるとき、高周波信号の挿入損失を低減するため、内部導体膜５やビアホール導体６のような内部回路要素についても言えることではあるが、特に、外部端子電極２が低抵抗であり、緻密であり、表面の平滑性が良好であることに加えて、外部端子電極２のエッジ角度θが比較的大きいことが望まれる。
【００１０】
上述した要望のうち、外部端子電極２が低抵抗であることについては、外部端子電極２を形成するために用いられる導電性ペーストの導電成分として銀や銅のような低抵抗材料を用いることによって、これを満たすことができる。なお、このような銀や銅は、その融点が比較的低いことから、前述したように、外部端子電極２の形成のための焼付けとセラミック層３を得るための焼成とが同時に行なわれる場合には、セラミック層３を構成するセラミック材料として、約１０００℃以下の温度で焼結し得る、いわゆる低温焼結セラミック材料が用いられる。
【００１１】
また、上述した要望のうち、外部端子電極２が緻密であることおよび表面の平滑性が良好であることについては、外部端子電極２を形成するために用いられる導電性ペーストの組成や添加物あるいは導電性ペーストの焼き付け条件等を適正化することにより、これらの要望を比較的容易に満たすことができる。
【００１２】
しかしながら、外部端子電極２のエッジ角度θを大きくすることについては、以下に説明するように、それほど容易に解決され得るものではない。
【００１３】
外部端子電極２のエッジ角度θが小さくなるのは、次の原因による。
【００１４】
まず、外部端子電極２を形成するための導電性ペーストがスクリーン印刷によって付与されるとき、スクリーン版における導電性ペーストの通過を許容するパターン部の周縁部に導電性ペーストが付着したまま残り、外部端子電極２を与える導電性ペースト膜がその周囲部分において厚みが薄くなる傾向があるためである。
【００１５】
また、プレス工程によって導電性ペースト膜が厚み方向に潰されるためである。その結果、外部端子電極２のエッジ角度θは、通常、１０〜２５度程度となる。
【００１６】
なお、外部端子電極２において、エッジ角度θを規定する先細り部分の寸法Ａは、外部端子電極２の厚みや面積または形状にもよるが、平均的には約３０μｍ程度である。
【００１７】
前述したエッジ角度θを大きくするには、たとえば、（１）導電性ペースト膜を厚くすること、（２）プレスによって導電性ペースト膜が潰れないように、導電性ペースト内に硬化樹脂を添加し、乾燥後の導電性ペースト膜がより固くなるようにすること、（３）金属箔のエッチング、フォトリソグラフィ技術およびアディティブめっきによる金属箔の形成、または、感光性ペーストを用いてのエッチングを適用したりして、形成された外部端子電極２のエッジを立ち上がらせ、エッジ角度θを大きくすることが考えられる。
【００１８】
しかしながら、上記（１）の方法が採用される場合、外部端子電極２を形成するための導電性ペーストとセラミック層３を与えるセラミックとの間での焼成収縮挙動の差がより大きくなる。
【００１９】
そのため、焼結後の部品本体４においてクラックが生じたり、外部端子電極２の下にボイド（空洞）が生じたり、部品本体４の強度を低下させたり、めっき液の浸入によってセラミック層３の電気絶縁性が劣化したり部品本体４のＱが劣化したりして、高周波特性を劣化させることがある。また、部品本体４にうねりや反りが生じて、コプラナリティが悪化し、この積層型セラミック電子部品１を適宜の実装基板上に実装する際の積層型セラミック電子部品１と実装基板との接続信頼性や部品本体４上にＩＣ等の搭載部品を実装する際の搭載部品と部品本体４との接続信頼性を悪化させる。
【００２０】
また、上記（２）の方法が採用される場合には、スクリーン版上に導電性ペーストを供給したとき、局所的または経時的に導電性ペーストの硬化が進み、印刷性を悪化させることがある。
【００２１】
また、焼成工程において、硬化樹脂を円滑に飛ばすことが困難になり、そのため、ボイドやデラミネーションの原因となることがある。
【００２２】
さらに、通常の導電性ペーストの場合には、それを乾燥させるため、たとえば１００℃の温度を２分間付与すれば足りていたのに対し、硬化樹脂を添加した場合には、この硬化樹脂を硬化させることが必要となり、そのため、乾燥させるため、たとえば１５０℃の温度を５分間付与するというように、乾燥条件をより厳しくしなければならない。その結果、セラミックグリーンシート上に導電性ペーストを付与する場合には、セラミックグリーンシート内に含有されている可塑剤が乾燥工程において抜けてしまうことがあり、そのため、セラミックグリーンシートが脆くなり、これを取り扱う際、欠けたり破断したり割れたりすることがある。また、セラミックグリーンシートにおいて、乾燥のための収縮が比較的大きく生じ、複数のセラミックグリーンシートを積層した際、積層の位置ずれを引き起こすこともある。
【００２３】
また、上記（３）の方法を採用する場合、たとえば、フォトレジストのコート、露光、レジスト剥離、エッチング、水洗等の工程が増える。その結果、コストの上昇を招き、あまり実用的ではない。
【００２４】
このように、外部端子電極２のエッジ角度θを小さくするのに有効な方法がないのが現状である。
【００２５】
さらに、積層型セラミック電子部品１がたとえば多層セラミック基板である場合、その小型化かつ配線の高密度化の要望のため、種々の回路が内蔵され、また機能が複合化されることによって、外部端子電極２の数を増やす必要があり、そのため、各外部端子電極２の面積はより小さくなる傾向がある。このような小さい面積の外部端子電極２を形成しようとすると、外部端子電極２のための導電性ペースト膜の厚みはより薄くなり、その結果、エッジ角度θもより小さくなる傾向がある。
【００２６】
外部端子電極２のエッジ角度θが小さい場合、より具体的には、次のような問題を引き起こす。
【００２７】
図１２は、図１１に示した積層型セラミック電子部品１におけるビアホール導体６に接続された外部端子電極２を図解的に示す断面図である。
【００２８】
図１２を参照して、微弱電流がビアホール導体６から外部端子電極２へと流れる場合、この微弱電流が高周波になればなるほど、表皮効果がより顕著に現れ、矢印８で示すように、外部端子電極２の表面近傍を流れることになる。そのため、外部端子電極２のエッジ角度θが小さいほど、損失が大きくなる。このエッジ角度θと損失との関係を求めた結果が表１に示されている。
【００２９】
【表１】
表１には、外部端子電極２を高周波信号が通過するときの損失が示され、この損失は、エッジ角度θが１７度の場合を１．００としたときの相対値で表わされている。
【００３１】
表１から、損失を小さくするためには、エッジ角度θをより大きくすることが望ましいことがわかる。
【００３２】
図１３は、図１１に示した積層型セラミック電子部品１における２つのビアホール導体６にそれぞれ接続された隣り合う２つの外部端子電極２を図解的に示す断面図である。
【００３３】
図１３を参照して、たとえば多層セラミック基板を構成する積層型セラミック電子部品１の小型化かつ高密度化または複合化による外部端子電極２の数の増加に伴い、隣り合う外部端子電極２間のギャップ９は、たとえば０．１〜０．４ｍｍというように小さくなってきている。このような場合、外部端子電極２のエッジ角度θが小さいと、このエッジの先端に電界が集中し、隣り合う外部端子電極２間で電流が流れやすくなり、耐電圧性が低下する。たとえば、通信機の送信系や自動車用部品等の大電流が流れる用途に、積層型セラミック電子部品１が向けられる場合、特に、上述の問題が深刻になる。
【００３４】
図１４は、図１１に示した積層型セラミック電子部品１が実装基板１０に実装された状態を図解的に示している。
【００３５】
図１４において、積層型セラミック電子部品１に備える部品本体４は省略的に図示され、また、実装基板１０も省略的に図示されている。部品本体４上には搭載部品１１が実装され、また、搭載部品１１を覆うように、金属カバー１２が部品本体４上に装着されている。
【００３６】
積層型セラミック電子部品１が高周波用途に向けられる場合、これが実装されたとき、グラウンドを強化することが電気的特性の向上にとって重要である。そのため、積層型セラミック電子部品１にあっては、部品本体４における実装基板１０の近傍にグラウンド導体（図示せず。）を配置し、他方、実装基板１０にあっては、部品本体４側のグラウンド導体と同電位にすべく、その表面近傍にグラウンド導体１３が配置される。
【００３７】
図１４に示した実装構造において、外部端子電極２は、マイクロストリップラインとして機能する。このマイクロストリップラインの損失は、マイクロストリップラインのエッジ部分すなわち外部端子電極２の図１４において破線の円によって囲まれたエッジ部分におけるエッジ角度θの影響を受け、エッジ角度θが小さいほど、損失がより大きくなる。
【００３８】
再び図１１を参照して、外部端子電極２のエッジ角度θが小さく、そのため、このエッジ部分が薄くなると、このエッジ部分での電極カバレッジが低下する。そのため、たとえば、ガラス成分を含む低温焼結セラミック材料がセラミック層３を構成するために用いられると、このエッジ部分にガラス成分が浮き出て、めっき付与性を悪くする。そのため、外部端子電極２上に錫などのめっき膜を適正に析出させることが困難になり、その結果、半田付け性が低下し、実装基板との接続信頼性を低下させてしまう。また、外部端子電極２において、その導電成分として、酸化されやすい銅が用いられると、上述のようにめっき付与性が悪いと、銅が剥き出しになり、酸化されやすく、このことも、接続信頼性の低下につながる。
【００３９】
以上のように、外部端子電極２のエッジ角度θが小さいと、種々の問題を引き起こす。しかしながら、一方では、外部端子電極２のエッジ角度θを、実用的な方法によって大きくすることは容易ではない。
【００４０】
そこで、この発明の目的は、上述のような問題を解決し得る、積層型セラミック電子部品およびその製造方法を提供しようとすることである。
【００４１】
【課題を解決するための手段】
この発明は、外部端子電極のエッジ角度が小さいことによって引き起こされる問題を、このエッジ角度をより大きくすることによらずに、他の手段によって解決しようとするものである。
【００４２】
この発明は、まず、適宜の実装基板上に実装される積層型セラミック電子部品部品に向けられる。この積層型セラミック電子部品は、積層された複数のセラミック層をもって構成される、部品本体と、部品本体の内部に設けられる、内部回路要素と、セラミック層の延びる方向に延びる部品本体の第１主面上に設けられ、実装基板に電気的に接続されるように用いられる、外部端子電極とを備えている。
【００４３】
上述の外部端子電極は、導電性ペーストを焼き付けることによって得られたものであるが、前述した技術的課題を解決するため、部品本体の第１主面に露出する露出部と、その周縁部の少なくとも一部において、部品本体の内部に埋まるように延びる埋設部とを有していることを特徴としている。
【００４４】
さらに、この発明の第１の局面では、上述の埋設部は、外部端子電極の露出部の周縁に第１折り曲げ部分が与えられ、さらに、第１折り曲げ部分に連なる第２折り曲げ部分が与えられることによって形成されることを特徴としている。
この発明の第２の局面では、外部端子電極の周縁部は、その平面形状において、円弧状に延びる部分を有していることを特徴としている。
【００４５】
埋設部は、部品本体の第１主面に平行な方向に３０μｍ以上の長さで延びていることが好ましい。
【００４６】
外部端子電極は、好ましくは、たとえばビアホール導体等によって、内部回路要素と電気的に接続されている。
【００４８】
前述のように、外部端子電極の埋設部が、その露出部の周縁に第１折り曲げ部分が与えられることによって形成されている場合、この発明の第３の局面では、第１折り曲げ部分は、折り曲げ状態での外側に位置する外側屈曲部と内側に位置する内側屈曲部とを有し、外側屈曲部は、第１主面に対して垂直な第１仮想直線上にあり、内側屈曲部は、第１仮想直線と平行でかつそれと重ならない第２仮想直線上にあることを特徴としている。
【００４９】
上述の場合、第１仮想直線は、第２仮想直線よりも埋設部側にあり、第１仮想直線と第２仮想直線との間の距離は、２〜２０μｍであることが好ましい。
【００５０】
この発明に係る積層型セラミック電子部品において、外部端子電極の埋設部の平均厚みは、露出部の厚みよりも小さいことが好ましい。この場合、より好ましくは、埋設部の平均厚みが２〜２０μｍであり、露出部の厚みが４〜３０μｍである。
【００５１】
また、この発明に係る積層型セラミック電子部品において、外部端子電極の埋設部の、部品本体の内部に向く側は、円弧状に形成されていることが好ましい。
【００５２】
また、この発明に係る積層型セラミック電子部品において、グラウンド電極が、部品本体の内部に、外部端子電極に対向するように設けられているとき、グラウンド電極には、外部端子電極の埋設部の形状に対応する凹部が形成されていることが好ましい。
【００５３】
この発明は、上述のような特徴的構成を備える積層型セラミック電子部品の製造方法にも向けられる。
【００５４】
この発明に係る積層型セラミック電子部品の製造方法は、第１の実施態様では、次のような構成を備えることを特徴としている。
【００５５】
すなわち、この発明に係る積層型セラミック電子部品の製造方法は、まず、積層された複数のセラミックグリーンシートをもって構成され、かつ内部に内部回路要素が設けられた、生の積層体本体を作製する工程と、セラミックグリーンシートの延びる方向に延びる生の積層体本体の第１主面上に、実装基板に電気的に接続されるための外部端子電極を形成する工程とを備えている。
【００５６】
上述の生の積層体本体を作製する工程は、生の積層体本体の第１主面側であって外部端子電極を形成すべき領域が凸部となるように、生の積層体本体を成形すする工程を備えている。
【００５７】
また、外部端子電極を形成する工程は、キャリアフィルムによって裏打ちされ、かつ前述の凸部に対応する領域においてキャリアフィルムを部分的に露出させる穴が設けられた外層用セラミックグリーンシートを用意する工程と、穴内に露出するキャリアフィルム上から外層用セラミックグリーンシートの穴を規定する周縁部にまで延びるように、外部端子電極となる導電性ペースト膜を形成する工程と、穴と凸部とが位置合わせされた状態で、キャリアフィルムによって裏打ちされた外層用セラミックグリーンシートと生の積層体本体とを積み重ねることによって、生の部品本体を得る工程と、キャリアフィルムを外層用セラミックグリーンシートから剥離する工程と、生の部品本体を積層方向にプレスする工程とを備えている。
【００５８】
そして、さらに、生の部品本体を焼成する工程が実施される。
【００５９】
このような第１の実施態様において、外層用セラミックグリーンシートを用意する工程は、キャリアフィルムによって裏打ちされた外層用セラミックグリーンシートを、凸部に対応する領域においてキャリアフィルムから除去し、それによって、穴を外層用セラミックグリーンシートに設ける工程を備えることが好ましい。
【００６０】
また、第１の実施態様において、導電性ペースト膜は、外層用セラミックグリーンシートの穴を規定する周縁部において３０μｍ以上の幅をもって延びるように形成されることが好ましい。
【００６１】
また、外層用セラミックグリーンシート上には、穴を規定する周縁部を除いて、導電性ペースト膜が形成されないことが好ましい。
【００６２】
また、生の積層体本体を成形する工程では、凸部に対応する凹部を有する金型を用いて、生の積層体本体を積層方向にプレスする工程が実施されることが好ましい。
【００６３】
この発明に係る積層型セラミック電子部品の製造方法は、第２の実施態様では、次のような構成を備えることを特徴としている。
【００６４】
すなわち、まず、積層された複数のセラミックグリーンシートをもって構成され、かつ内部に内部回路要素が設けられ、さらにセラミックグリーンシートの延びる方向に延びる第１主面上に、実装基板に電気的に接続されるための外部端子電極となる導電性ペースト膜が形成された、生の積層体本体が作製される。
【００６５】
次に、生の積層体本体の第１主面側であって導電性ペースト膜が形成された領域に凸部が形成されかつ外部端子電極を形成すべきでない領域に凹部が形成されるとともに、凸部と凹部との境界部分にも導電性ペーストが位置するように、生の積層体本体が成形される。
【００６６】
他方、上述の凸部に対応する領域において穴が設けられた外層用セラミックグリーンシートが用意される。
【００６７】
そして、穴と凸部とが位置合わせされた状態で、外層用セラミックグリーンシートと前述した生の積層体本体とを積み重ねることによって、生の部品本体が得られる。
【００６８】
次に、生の部品本体が積層方向にプレスされる。
【００６９】
そして、この生の部品本体を焼成する工程を経て、目的とする積層型セラミック電子部品が得られる。
【００７０】
このような第２の実施態様において、導電性ペースト膜は、外部端子電極を形成すべき領域より３０μｍ以上の幅で広い領域に形成されることが好ましい。
【００７１】
また、生の積層体本体の第１主面上であって外部端子電極を形成すべきでない領域には、凸部と凹部との境界部分を除いて、導電性ペースト膜が形成されないことが好ましい。
【００７２】
また、生の積層体本体を成形する工程では、生の積層体本体に形成されるべき凸部に対応する凹部および生の積層体本体に形成されるべき凹部に対応する凸部を有する金型を用いて、生の積層体本体を積層方向にプレスする工程が実施されることが好ましい。
【００７３】
【発明の実施の形態】
図１は、この発明の第１の実施形態を説明するためのもので、図１（４）には、積層型セラミック電子部品２１が断面図で示され、図１（１）ないし（３）は、この積層型セラミック電子部品２１を製造するために実施される工程が順次断面図で示されている。
【００７４】
図１（４）を参照して、積層型セラミック電子部品２１は、積層された複数のセラミック層２２をもって構成される、部品本体２３と、部品本体２３の内部に設けられる、内部回路要素としてのいくつかの内部導体膜２４およびいくつかのビアホール導体２５とを備えている。これら内部導体膜２４およびビアホール導体２５は、互いに電気的に接続され、この積層型セラミック電子部品２１において必要とする配線を与えたり、コンデンサおよび／またはインダクタのような受動素子を構成したりしている。
【００７５】
セラミック層２２の延びる方向に延びる部品本体２３の第１主面２６上には、いくつかの外部端子電極２７が設けられている。外部端子電極は、特定のビアホール導体２５と電気的に接続される。これら外部端子電極２７は、この積層型セラミック電子部品２１を適宜の実装基板（図示せず。）上に実装する際、実装基板に電気的に接続されるように用いられるものである。
【００７６】
部品本体２３の第２主面２８上には、いくつかの外部導体膜２９が設けられている。外部導体膜２９は、特定のビアホール導体２５と電気的に接続されている。外部導体膜２９は、この積層型セラミック電子部品２１において必要とする配線を与えたり、破線で示すように、部品本体２３上に搭載されるＩＣまたは他のチップ部品等の搭載部品３０を電気的に接続するための導電ランドとして用いられる。
【００７７】
また、上述の搭載部品３０を覆うように、破線で示すように、金属カバー３１が、必要に応じて、部品本体２３に装着される。
【００７８】
この積層型セラミック電子部品２１において、第１主面２６上に形成されている外部端子電極２７は、導電性ペーストを焼き付けることによって得られたものである。そして、この外部端子電極２７は、部品本体２３の第１主面２６に露出している露出部３３と、その周縁部の少なくとも一部において、部品本体２３の内部に埋まるように延びる埋設部３２とを有している。
【００７９】
このような積層型セラミック電子部品２１を製造するため、次のような工程が実施される。
【００８０】
まず、図１（１）に示すように、複数のセラミックグリーンシート４１が用意される。セラミックグリーンシート４１は、たとえば低温焼結セラミック材料のようなセラミック原料粉末に、バインダ、可塑剤、分散剤および溶剤を混合して得られたスラリーをシート状に成形することによって得られるもので、たとえば１０〜２００μｍ程度の厚みを有している。スラリーをシート状に成形するため、たとえばポリエチレンテレフタレート等の樹脂からなる厚み５０〜１００μｍ程度のキャリアフィルムが用いられ、このキャリアフィルム上で、スラリーに対して、ドクターブレード、ダイコーターまたはリバースロールコーター等を適用することが行なわれる。
【００８１】
次に、特定のセラミックグリーンシート４１に、ビアホール導体２５のための貫通孔が、たとえば直径５０〜２００μｍ程度の大きさをもって設けられ、各貫通孔に、たとえば銀または銅を導電成分として含む導電性ペーストが充填され、ビアホール導体２５となるべき導電性ペースト体４２が形成される。
【００８２】
また、上述の導電性ペーストと同様の導電性ペーストを用いて、これをたとえばスクリーン印刷することによって、セラミックグリーンシート４１の特定のものに、内部導体膜２４となる導電性ペースト膜４３が形成され、また、最も上に積層されるセラミックグリーンシート４１上には、外部導体膜２９となる導電性ペースト膜４４が形成される。
【００８３】
次に、図１（２）の上部に示すように、複数のセラミックグリーンシート４１が積層され、それによって生の積層体本体４５が作製される。
【００８４】
この生の積層体本体４５に対しては、上述の積層の後、セラミックグリーンシート４１の延びる方向に延びる第１主面４６側であって図１（４）に示した外部端子電極２７を形成すべき領域が凸部４７となるように成形するための工程が実施される。この成形にあたっては、たとえば、上述の凸部４７に対応する凹部を有する金型（図示せず。）を用いて、生の積層体本体４５を積層方向にプレスすることが行なわれる。このプレスには、たとえば、１００〜１５００ｋｇ／ｃｍ2 の圧力および常温から１５０℃程度までの温度が付与される。
【００８５】
なお、凸部４７を与えるための立ち上がり面は、図１（２）に示すように、斜面を形成していることが好ましい。
【００８６】
他方、図１（２）の下部に示すように、セラミックグリーンシート４１と同様の組成を有する外層用セラミックグリーンシート４８が用意される。外層用セラミックグリーンシート４８は、その成形時に用いたキャリアフィルム４９によって裏打ちされた状態のまま、以下のように処理される。
【００８７】
まず、たとえばレーザを用いて、キャリアフィルム４９を貫通させないように外層用セラミックグリーンシート４８に連続的な穴を設け、この連続的な穴によって囲まれた部分をキャリアフィルム４９から剥ぎ取ることによって、前述した凸部４７に対応する領域において外層用セラミックグリーンシート４８がキャリアフィルム４９から除去される。これによって、キャリアフィルム４９を部分的に露出させる穴５０が外層用セラミックグリーンシート４８に設けられる。
【００８８】
なお、穴５０が設けられた外層用セラミックグリーンシート４８を得るため、キャリアフィルム４９上で、たとえばスクリーン印刷を適用するなどして、当初から穴５０を形成した状態で外層用セラミックグリーンシート４８を形成するようにしてもよい。
【００８９】
次に、穴５０内に露出するキャリアフィルム４９上から外層用セラミックグリーンシート４８の穴５０を規定する周縁部にまで延びるように、前述した導電性ペーストと同様の導電性ペーストをたとえばスクリーン印刷することによって、外部端子電極２７となる導電性ペースト膜５１が形成される。
【００９０】
この導電性ペースト膜５１においても、その周縁部において先細り部分が形成される。したがって、導電性ペースト膜５１は、外層用セラミックグリーンシート４８の穴５０を規定する周縁部において３０μｍ以上（たとえば３０〜２００μｍ、好ましくは３０〜１００μｍ）の幅をもって延びるように形成されることが好ましい。これは、前述したように、エッジ角度を規定する先細り部分の寸法Ａ（図１１参照）が平均的には約３０μｍ程度であるので、このような先細り部分が穴５０内に位置されないようにするためである。
【００９１】
外層用セラミックグリーンシート４８上には、図１（２）に示すように、穴５０を規定する周縁部を除いて、導電性ペースト膜が形成されないようにすることが、電気的信頼性を高める上で好ましいが、必要に応じて、内部導体膜２４と同様の機能を果たす内部導体膜を与えるための導電性ペースト膜が形成されてもよい。
【００９２】
次に、図１（２）に示した位置関係をもって、すなわち、穴５０と凸部４７とが位置合わせされた状態で、キャリアフィルム４９によって裏打ちされた外層用セラミックグリーンシート４８と生の積層体本体４５とが積み重ねられ、それによって、図１（３）に示すように、生の部品本体５２が得られる。
【００９３】
なお、図１（３）に示した生の部品本体５２は、上述した外層用セラミックグリーンシート４８と生の積層体本体４５との積み重ねの後、キャリアフィルム４９を外層用セラミックグリーンシート４８から剥離し、さらに、これを積層方向にプレスした後の段階にある。上述のプレスにあたっては、たとえば、１００〜１５００ｋｇ／ｃｍ2 の圧力および常温から１５０℃程度まで温度が付与される。
【００９４】
上述したプレス工程において生じる挙動について、図２を参照して説明する。図２は、生の部品本体５２における外部端子電極２７となる導電性ペースト膜５１が形成された部分を拡大して示す断面図である。
【００９５】
生の積層体本体４５は、外層用セラミックグリーンシート４８と積み重ねられる前の段階で、凸部４７を形成するためのプレスが既に施されているので、外層用セラミックグリーンシート４８と比較して、その密度が２０〜４０％程度高く、それゆえ固い。
【００９６】
他方、外部端子電極２７となる導電性ペースト膜５１は、金属粉末を含有しているが、この金属粉末の粒径はサブミクロンないし数μｍと小さく、また、樹脂成分を体積で数１０％含有しているので、熱プレスによって流動し得る。
【００９７】
したがって、前述したように、生の積層体本体４５と外層用セラミックグリーンシート４８とを積み重ねた後、熱プレスすれば、生の積層体本体４５については、それが固く、それゆえ、あまり変形しないが、外層用セラミックグリーンシート４８および導電性ペースト膜５１については、生の積層体本体４５の凸部４７が形成された主面４６の形状になぞるように比較的容易に変形する。その結果、導電性ペースト膜５１は、露出部５４ａを形成するとともに、その周縁部において第１折り曲げ部分５３を形成し、生の部品本体５２の内部に埋まるように延びる埋設部５４を形成する。この埋設部５４は、図１（４）を参照して前述した外部端子電極２７の周縁部において形成された埋設部３２に対応している。
【００９８】
他方、生の積層体本体４５と外層用セラミックグリーンシート４８との積み重ねの後に実施されるプレス工程において、平板状の金型を用いることにより、導電性ペースト膜５１が露出する生の部品本体５２の第１主面５５を平坦な状態とすることができる。
【００９９】
上述したような外層用セラミックグリーンシート４８および導電性ペースト膜５１の変形は、生の積層体本体４５に形成された凸部４７が、前述したように、斜面からなる立ち上がり面を有している方が、より円滑に生じ得る。
【０１００】
なお、図２に示すように、第１折り曲げ部分５３は、折り曲げ状態での外側に位置する第１主面５５側の外側屈曲部５３ａと内側に位置する内側屈曲部５３ｂとを有している。そして、図２の例では、外側屈曲部５３ａは、第１主面５５に対して垂直な第１仮想直線Ｌ１上にあって、内側屈曲部５３ｂは、第１仮想直線Ｌ１と平行でかつそれと重ならない第２仮想直線Ｌ２上にある。このような場合、第１仮想直線Ｌ１が埋設部５４側、第２仮想直線Ｌ２が露出部５４ａ側にあることが好ましく、第１仮想直線Ｌ１と第２仮想直線Ｌ２との間の距離Ｄは、２〜２０μｍであることが好ましい。
【０１０１】
距離Ｄが２μｍを下回る、すなわち距離Ｄが小さくなると、幾何学的に埋設部５４の先端角度はシャープになり、電界集中しやすくなる。そのため、この積層型セラミック電子部品を用いた加工工程での静電破壊電圧等のサージ電圧で絶縁体が破壊され、ＩＲが落ちたり、最悪の場合には、ショートパスといった致命不良になったりすることがある。
【０１０２】
他方、距離Ｄが２０μｍを超えると、埋設部５４と周囲セラミックとの焼成収縮差が大きく、それら界面でのデラミネーション（層剥れ）が起こり、所望の電気的特性を取得できないとか、湿式めっき時のめっき液や洗浄液が浸入し、ＩＲ劣化や、最悪の場合には、ショートパスといった致命不良になってしまうことがある。
【０１０３】
なお、第１仮想直線Ｌ１と第２仮想直線Ｌ２との間の距離Ｄは、図１（２）の導電性ペースト膜５１の厚みによって変えることができる。特に、穴５０内の側壁部分上に付与される部分での導電性ペースト膜５１の厚みが、この距離Ｄに大きく影響を与える。すなわち、導電性ペースト膜５１の厚み（特に、穴５０内の側壁部分上での厚み）が大きくなるほど、距離Ｄは大きくなり、その厚みが小さくなるほと、距離Ｄは小さくなる。
【０１０４】
図３は、図２に対応する図であって、導電性ペースト膜５１の形成態様の変形例を示している。
【０１０５】
図３に示した導電性ペースト膜５１は、第１折り曲げ部分５３に加えて、もう１つの折り曲げ部分すなわち第２折り曲げ部分５６を有していて、これら２つの連なる折り曲げ部分５３および５６が与えられることによって、埋設部５４が形成されている。図３に示すような導電性ペースト膜５１の形成態様は、図１（２）に示した導電性ペースト膜５１の形成工程において、その形成領域をより広くし、生の積層体本体４５の凸部４７が形成された領域を越えて延びるように導電性ペースト膜５１が形成された場合にもたらされる。
【０１０６】
なお、この例では、折り曲げ部分５３および５６の各々の外側屈曲部および内側屈曲部は、両者ともに第１主面５５に垂直な１つの仮想直線上にある。ただし、図２に示した第１折り曲げ部分５３の場合と同様に、第２折り曲げ部分５６についても、その外側屈曲部および内側屈曲部は、それぞれ異なる仮想直線（第１主面５５に垂直な仮想直線）上に存在することが好ましい。
【０１０７】
また、図３に示すように、埋設部５４（第１折り曲げ部５３を基準として、これよりも図中左側部分）における電極の平均厚みＴ２は、露出部５４ａにおける電極の平均厚みＴ１よりも小さいことが好ましい。その理由は、厚いとその部分が局部的に低抵抗になり高周波信号が流れやすくなり、図５を参照して説明するような効果が得られにくくなるからである。具体的に言えば、埋設部５４の平均厚みＴ２が２〜２０μｍであり、露出部５４ａの厚みＴ１が４〜３０μｍであることが好ましい。
【０１０８】
再び図１を参照して、次に、図１（３）に示した生の部品本体５２が焼成され、それによって、図１（４）に示すような焼結後の部品本体２３が得られる。このとき、生の部品本体５２に備えるセラミックグリーンシート４１および外層用セラミックグリーンシート４８は焼結されて、部品本体２３におけるセラミック層２２を構成する。また、生の部品本体５２に備える導電性ペースト体４２ならびに導電性ペースト膜４３、４４および５１は、各々の形状を実質的に維持しながら焼き付けられて、それぞれ、部品本体２３に備えるビアホール導体２５、内部導体膜２４、外部導電体膜２９および外部端子電極２７を構成する。また、導電性ペースト膜５２に形成された埋設部５４および露出部５４ａは、それぞれ、外部端子電極２７に形成された埋設部３２および露出部３３となる。
【０１０９】
次に、部品本体２３の外表面上に現れる外部端子電極２７および外部導体膜２９に対して、必要に応じて、電気めっきまたは無電解めっきが施されることによって、ニッケルめっき膜が形成され、さらにその上に、金または錫めっき膜が形成される。
【０１１０】
次に、外部導体膜２９の特定のものに電気的に接続されるように、破線で示すような搭載部品３０が実装される。この搭載部品３０の実装にあたっては、たとえば、半田リフロー法やワイヤボンディング法やバンプ接続法などが適用される。
【０１１１】
さらに、必要に応じて、上述の搭載部品３０を覆うように、破線で示した金属カバー３１が部品本体２３に装着される。
【０１１２】
図４は、この発明の第２の実施形態を説明するためのもので、前述の図１（２）に対応する工程が示されている。図４において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【０１１３】
この第２の実施形態においても、前述した第１の実施形態の場合と同様、積層された複数のセラミックグリーンシート４１をもって構成され、内部にビアホール導体２５となる導電性ペースト体４２および内部導体膜２４となる導電性ペースト膜４３が設けられた、生の積層体本体４５が作製される。この生の積層体４５には、また、外部導体膜２９となる導電性ペースト膜４４が形成されるとともに、外部端子電極２７となる導電性ペースト膜５１が形成されている。
【０１１４】
導電性ペースト膜５１は、積層前のセラミックグリーンシート４１の段階で形成されても、生の積層体本体４５を得た後で形成されてもよい。
【０１１５】
次に、上述の生の積層体本体４５に対して、図４に示すような形態を与えるための成形工程が実施される。
【０１１６】
すなわち、生の積層体本体４５の第１主面４６側であって導電性ペースト膜５１が形成された領域に凸部５７が形成されかつ外部端子電極２７（図１（４）参照）を形成すべきでない領域に凹部５８が形成されるとともに、凸部５７と凹部５８との境界部分にも導電性ペースト膜５１が位置するように、生の積層体本体４５が成形される。
【０１１７】
この成形にあたっては、凸部５７に対応する凹部および凹部５８に対応する凸部を有する金型（図示せず。）を用いて、生の積層体本体４５を積層方向にプレスする工程が実施される。このプレス工程では、たとえば、１００〜１５００ｋｇ／ｃｍ2 の圧力および常温から１５０℃程度までの温度が付与される。
【０１１８】
外部端子電極２７となる導電性ペースト膜５１は、外部端子電極２７を形成すべき領域より３０μｍ以上の幅で広い領域に形成されることが好ましい。
【０１１９】
また、生の積層体本体４５の第１主面４６上であって外部端子電極２７を形成すべきでない領域、すなわち凹部５８が形成された領域には、凸部５７と凹部５８との境界部分を除いて、導電性ペースト膜が形成されないことが好ましい。これによって、電気絶縁性に関して高い信頼性を与えることができる。しかしながら、必要に応じて、凹部５８が形成された領域にも導電性ペースト膜が形成されてもよい。
【０１２０】
他方、図４の下部に示すように、凸部５７に対応する領域において穴５０が設けられた外層用セラミックグリーンシート４８が用意される。この外層用セラミックグリーンシート４８は、前述したキャリアフィルム４９によって裏打ちされている必要はない。また、外層用セラミックグリーンシート４８に穴５０を形成するため、たとえば、パンチングによる打ち抜きを適用することもできる。
【０１２１】
次に、穴５０と凸部５７とが位置合わせされた、図４に示すような位置関係をもって、外層用セラミックグリーンシート４８と生の積層体本体４５とが積み重ねられ、次いで積層方向にプレスされることによって、図１（３）に示したような生の部品本体５２が得られる。
【０１２２】
以後、第１の実施形態の場合と同様の工程を実施すれば、図１（４）に示すような積層型セラミック電子部品２１を得ることができる。
【０１２３】
以上のように、第１または第２の実施形態によって得られた積層型セラミック電子部品２１によれば、次のような効果が奏される。
【０１２４】
図５は、前述した図１２に対応する図であって、積層型セラミック電子部品２１におけるビアホール導体２５に接続された外部端子電極２７を図解的に示す断面図である。
【０１２５】
図５に示すように、微弱電流がビアホール導体２５から外部端子電極２７へと流れる場合、この微弱電流が高周波になればなるほど、表皮効果がより顕著に現れ、外部端子電極２７の表面近傍を流れることになるが、この実施形態では、外部端子電極２７の周縁部が折れ曲がっているので、電流は、矢印５９で示すように流れ、外部端子電極２７のエッジ部分の影響を受けにくい。そのため、エッジ角度θが擬似的に１８０度になったかのように電流が挙動し、損失を小さくすることができる。
【０１２６】
また、図１３を参照して前述したような問題も解決することができる。すなわち、図１３に示した外部端子電極２のように、隣り合う２つの外部端子電極２７が互いに近接して配置されても、外部端子電極２７のエッジ部分は電気絶縁性の高いセラミックの内部に埋設されるので、耐電圧性を高めることができる。
【０１２７】
また、図１４を参照して前述したような問題も解決することができる。図６は、積層型セラミック電子部品２１が実装基板６０上に実装された場合の外部端子電極２７と実装基板６０側のグラウンド導体６１との位置関係を図解的に示す断面図である。
【０１２８】
図６を参照して、積層型セラミック電子部品２１に設けられる外部端子電極２７は、その周縁部に埋設部３２を形成しているので、グラウンド導体６１により近い部分、すなわち、外部端子電極２７の露出部３３に対応する、外部端子電極２７の第１主面２６側に露出する長さＢの部分においてしか電流が流れない。したがって、外部端子電極２７のエッジ角度θの影響を受けなくなり、エッジ角度θが小さくなることによる損失の増大を防止することができる。
【０１２９】
また、外部端子電極２７上にめっきが施される場合、図６を参照して説明すれば、外部端子電極２７の露出した長さＢの部分においてのみめっきを施せばよいことになる。このように露出した長さＢの部分は、外部端子電極２７の肉薄のエッジ部分ではないので、良好なカバレッジを有し、そのため、良好なめっき付与性を与えることができる。
【０１３０】
上述した理由を考慮すると、外部端子電極２７をある断面で切ったとき、外部端子電極２７の露出部３３の長さ（第１主面２６に平行方向の長さ）Ｂと、埋設部３２の長さ（第１主面２６に平行方向の長さ）Ｃの比率は、Ｃ：Ｂ＝1 ：２〜１：３０であることが好ましい。また、埋設部３２の長さＣは、３０μｍ以上かつ２００μｍ以下であることが好ましい。
【０１３１】
以上説明した実施形態において、外部端子電極２７は、通常、矩形の平面形状を有している。これは実装基板との間での電気的接続のための面積をできるだけ広くしたいという要望を満たすためである。このように矩形の外部端子電極２７の場合、その４辺において埋設部３２を形成していることが好ましい。
【０１３２】
なお、高周波特性上の観点からは、外部端子電極２７の周縁部は、その平面形状において、円弧状に延びる部分を有していることが好ましく、たとえば円形または楕円形であることがより好ましい。この場合であっても、外部端子電極２７は、その全周にわたって埋設部３２を形成していることが好ましい。
【０１３３】
この発明において、外部端子電極は、部品本体の第１主面の特定の辺に沿う位置に設けられることもある。このような実施形態について、以下に、図７および図８を参照して説明する。
【０１３４】
図７および図８は、それぞれ、この発明の第３および第４の実施形態を説明するためのもので、ともに、部品本体２３の一部を第１主面２６側から示している。
【０１３５】
図７に示した第３の実施形態では、外部端子電極２７は、部品本体２３の主面２６上に位置する部分６２と側面６３上に位置する部分６４とを有し、これらが連続して形成されている。すなわち、図７は、部品本体２３の第１主面２６、側面６３および第２主面（図示省略）にわたってコの字状に形成された外部端子電極２７を、第１主面２６側から見たときの概略図である。ここで、外部端子電極２７の部分６４は、側面６３に盛り上がる外部端子電極２７の厚みを見せており、また、外部端子電極２７の、第１主面２６上に位置する部分６２は、部品本体２３のエッジ部をカバーするために設けられた延長部分である。本実施形態では、外部端子電極２７のうち、図示した半円６８よりも図中左側が部品本体２３の第１主面２６に露出している部分となり、半円６８よりも図中右側が埋設部となっている。
【０１３６】
図８に示した第４の実施形態では、部品本体２３の側面に切欠き６５が設けられている。外部端子電極２７は、主面２６上に位置する部分６６と切欠き６５の内面上に位置する部分６７とを有し、これらが連続して形成されている。すなわち、図８は、部品本体２３の第１主面２６、側面６３、第２主面（図示省略）にわたってコの字状に形成され、かつ、その側面６３側には切欠き６５を有した外部端子電極２７を、第１主面側から見たときの概略図である。ここで、外部端子電極２７の部分６７は、側面６３の切欠き６５側に盛り上がる外部端子電極２７の厚みを見せており、また、外部端子電極２７の、第１主面２６上に位置する部分６６は、部品本体２３のエッジ部をカバーするために設けられた延長部分である。本実施形態では、外部端子電極２７のうち、図示した半円６９よりも図中左側が部品本体２３の第１主面２６に露出している部分となり、半円６９よりも図中右側が埋設部となっている。
【０１３７】
これら第３および第４の実施形態では、外部端子電極２７は、主面２６上に位置する部分６２および６６においてのみ、その周縁部に埋設部を形成している。これら外部端子電極２７は、側面６３上に位置する部分６４および切欠き６５の内面上に位置する部分６７を連続して形成しているので、これらの部分ではエッジ部分での損失という問題には遭遇しない。
【０１３８】
なお、外部端子電極２７の主面上に位置する部分６２および６６は、その周縁部が、平面形状において、円弧状に延びる部分を有していてもよい。
【０１３９】
次に、図９を参照して、この発明の第５の実施形態を説明する。
【０１４０】
図９に示す積層型セラミック電子部品７１において、外部端子電極７３は、部品本体７２の第１主面７７に露出する露出部７４と、部品本体７２の内部に埋まるように延びる埋設部７５とを有している。ここで、埋設部７５の部品本体７２の内部に向く側７６は、円弧状に形成されている。
【０１４１】
このように、埋設部７５の、部品本体７２の内部に向く側７６が円弧状に形成されていると、すなわち、埋設部７５の、部品本体７２の内部に向く側７６が与える面にアールが付けられていると、互いに異なる材料からなるセラミック層７８と外部端子電極７３の特に埋設部７５とが焼成工程において互いに異なる収縮挙動を示すことが原因となって生じ得る、界面での応力集中を緩和することができ、クラックの発生を防止することができる。
【０１４２】
次に、図１０を参照して、この発明の第６の実施形態を説明する。
【０１４３】
図１０に示す積層型セラミック電子部品８１において、部品本体８２内には、外部端子電極８３に対向するように、部品本体８２の第１主面８４とほぼ平行に、グラウンド電極８５が形成されている。このグラウンド電極８５は、複数の外部端子電極８３に対向配置されており、外部端子電極８３の埋設部８６に対向する部分には、埋設部８６の形状に対応する凹部８７が形成されている。
【０１４４】
このように構成することにより、グラウンド電極８５と埋設部８６との間の距離をほぼ一定にすることができるので、その間に発生する浮遊容量が一定になり、電気的特性が向上する。また、静電破壊電圧等のサージ電圧が加わった場合であっても、電界集中せずに均一に電界が加わるようにすることができるので、耐電圧が向上するというメリットを有する。
【０１４５】
【発明の効果】
以上のように、この発明に係る積層型セラミック電子部品によれば、外部端子電極が導電性ペーストを焼き付けることによって形成され、そのため、その周縁部にエッジ角度の小さい先細り部分が形成されても、外部端子電極は、その周縁部の少なくとも一部において、部品本体の内部に埋まるように延びる埋設部を形成しているので、先細り部分の影響をなくすことができ、したがって、高周波の下で使用されても、先細り部分による損失を小さくすることができ、高周波特性を向上させることができる。
【０１４６】
また、２つの外部端子電極が互いに近接して配置されても、先細り状の周縁部が電気絶縁性の部品本体の内部に埋設されるので、耐電圧性に対する信頼性を向上させることができる。
【０１４７】
また、外部端子電極にめっきを施す場合、外部端子電極の部品本体から露出した部分では、十分な肉厚を得ることができ、カバレッジを良好なものとすることができるので、良好なめっき付与性を与えることができる。
【０１４８】
この発明に係る積層型セラミック電子部品において、外部端子電極の埋設部が、部品本体の内部に向かって３０μｍ以上の長さで延びるようにされると、周縁部における先細り部分を確実に部品本体の内部に位置させることができ、上述したような効果をより確実に発揮させることができる。
【０１４９】
この発明に係る積層型セラミック電子部品において、外部端子電極の埋設部の、部品本体の内部に向く側が円弧状に形成されていると、セラミック層と外部端子電極の特に埋設部との界面での応力集中を緩和することができ、クラックの発生を防止することができる。
【０１５０】
この発明に係る積層型セラミック電子部品において、グラウンド電極が外部端子電極に対向配置されているとき、グラウンド電極における、外部端子電極の埋設部に対向する部分に、埋設部の形状に対応する凹部が形成されていると、グラウンド電極と埋設部との間の距離がほぼ一定にすることができる。したがって、その間に発生する浮遊容量が一定になり、電気的特性が向上する。また、静電破壊電圧等のサージ電圧が加わった場合であっても、電界集中せずに均一に電界が加わるようになり、耐電圧を向上させることができる。
【０１５１】
この発明に係る積層型セラミック電子部品の製造方法の第１の実施態様によれば、生の積層体本体の第１主面側であって外部端子電極を形成すべき領域が凸部となるように、生の積層体本体を成形した上で、外部端子電極を形成するにあたって、キャリアフィルムによって裏打ちされ、かつ上述した凸部に対応する領域においてキャリアフィルムを部分的に露出させる穴が設けられた外層用セラミックグリーンシートを用意し、穴内に露出するキャリアフィルム上から外層用セラミックグリーンシートの穴を規定する周縁部にまで延びるように、外部端子電極となる導電性ペースト膜を形成し、穴と凸部とが位置合わせされた状態で、キャリアフィルムによって裏打ちされた外層用セラミックグリーンシートと生の積層体本体とを積み重ねることによって、生の部品本体を得、キャリアフィルムを外層用セラミックグリーンシートから剥離し、次いで、生の部品本体を積層方向にプレスするようにしているので、前述したような埋設部を形成する外部端子電極を容易に形成することができる。
【０１５２】
また、この発明に係る積層型セラミック電子部品の製造方法の第２の実施態様によれば、その第１主面上に、外部端子電極となる導電性ペースト膜を形成した、生の積層体本体を作製し、この生の積層体本体の第１主面側であって導電性ペースト膜が形成された領域に凸部が形成されかつ外部端子電極を形成すべきでない領域に凹部が形成されるとともに、凸部と凹部との境界部分にも導電性ペースト膜が位置するように、生の積層体本体を成形し、凸部に対応する領域において穴が設けられた外層用セラミックグリーンシートを用意し、穴と凸部とが位置合わせされた状態で、外層用セラミックグリーンシートと生の積層体とを積み重ねることによって、生の部品本体を得、次いで、生の部品本体を積層方向にプレスするようにしているので、前述したような埋設部を備える外部端子電極を容易に形成することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態を説明するためのもので、（４）に示した積層型セラミック電子部品２１を製造するために実施される工程を順次断面図で示している。
【図２】図１（３）に示した生の部品本体５２の一部を拡大して示す断面図であり、特に外部端子電極２７のための導電性ペースト膜５１が形成された部分を示している。
【図３】図２に対応する図であって、導電性ペースト膜５１の形成態様の変形例を示している。
【図４】この発明の第２の実施形態を説明するためのもので、図１（２）に示した工程に対応する工程を示す断面図である。
【図５】この発明による効果を説明するためのもので、図１（４）に示した積層型セラミック電子部品２１におけるビアホール導体２５に接続された外部端子電極２７を図解的に示す断面図である。
【図６】この発明による他の効果を説明するためのもので、実装基板６０上に積層型セラミック電子部品２１が実装された状態における外部端子電極２７とグラウンド導体６１との位置関係を図解的に示す断面図である。
【図７】この発明の第３の実施形態を説明するためのもので、部品本体２３の一部を主面２６側から示す図である。
【図８】この発明の第４の実施形態を説明するためのもので、部品本体２３の一部を主面２６側から示す図である。
【図９】この発明の第５の実施形態を説明するためのもので、部品本体７２の一部を拡大して示す断面図である。
【図１０】この発明の第６の実施形態を説明するためのもので、部品本体８２の一部を拡大して示す断面図である。
【図１１】この発明にとって興味ある従来の積層型セラミック電子部品１の一部であって、特に外部端子電極２が形成された部分を示す断面図である。
【図１２】図１１に示した積層型セラミック電子部品１において遭遇する問題を説明するためのもので、ビアホール導体６に接続された外部端子電極２を図解的に示す断面図である。
【図１３】図１１に示した積層型セラミック電子部品１において遭遇する他の問題を説明するためのもので、２つのビアホール導体６にそれぞれ接続された、隣り合う２つの外部端子電極２を図解的に示す断面図である。
【図１４】図１１に示した積層型セラミック電子部品１において遭遇する問題を説明するためのもので、この積層型セラミック電子部品１が実装基板１０上に実装された状態を図解的に示す断面図である。
【符号の説明】
２１ 積層型セラミック電子部品
２２，７８ セラミック層
２３ 部品本体
２４ 内部導体膜
２５ ビアホール導体
２６，４６，５５，７７，８４ 第１主面
２７，７３，８３ 外部端子電極
２８ 第２主面
３２，５４，７５，８６ 埋設部
３３，５４ａ，７４ 露出部
４１ セラミックグリーンシート
４５ 生の積層体本体
４７，５７ 凸部
４８ 外層用セラミックグリーンシート
４９ キャリアフィルム
５０ 穴
５１ 導電性ペースト膜
５２ 生の部品本体
５３ 第１折り曲げ部分
５３ａ 外側屈曲部
５３ｂ 内側屈曲部
５６ 第２折り曲げ部分
５８ 凹部
６０ 実装基板
７６ 内部に向く側
８５ グラウンド電極
８７ グラウンド電極の凹部
Claims (21)
- 適宜の実装基板上に実装される積層型セラミック電子部品であって、
積層された複数のセラミック層をもって構成される、部品本体と、
前記部品本体の内部に設けられる、内部回路要素と、
前記セラミック層の延びる方向に延びる前記部品本体の第１主面上に設けられ、前記実装基板に電気的に接続されるように用いられる、外部端子電極と
を備え、
前記外部端子電極は、導電性ペーストを焼き付けることによって得られたものであり、かつ、前記第１主面に露出する露出部と、その周縁部の少なくとも一部において、前記部品本体の内部に埋まるように延びる埋設部とを有し、
前記埋設部は、前記外部端子電極の前記露出部の周縁に第１折り曲げ部分とこれに連なる第２折り曲げ部分が与えられることによって形成されることを特徴とする、積層型セラミック電子部品。 - 適宜の実装基板上に実装される積層型セラミック電子部品であって、
積層された複数のセラミック層をもって構成される、部品本体と、
前記部品本体の内部に設けられる、内部回路要素と、
前記セラミック層の延びる方向に延びる前記部品本体の第１主面上に設けられ、前記実装基板に電気的に接続されるように用いられる、外部端子電極と
を備え、
前記外部端子電極は、導電性ペーストを焼き付けることによって得られたものであり、かつ、前記第１主面に露出する露出部と、その周縁部の少なくとも一部において、前記部品本体の内部に埋まるように延びる埋設部とを有し、
前記外部端子電極の周縁部は、その平面形状において、円弧状に延びる部分を有していることを特徴とする、積層型セラミック電子部品。 - 前記埋設部は、前記外部端子電極の前記露出部の周縁に第１折り曲げ部分が与えられることによって形成される、請求項２に記載の積層型セラミック電子部品。
- 前記埋設部は、前記第１折り曲げ部分とこれに連なる第２折り曲げ部分が与えられることによって形成される、請求項３に記載の積層型セラミック電子部品。
- 前記埋設部は、前記部品本体の前記第１主面に平行な方向に３０μｍ以上の長さで延びている、請求項１ないし４のいずれかに記載の積層型セラミック電子部品。
- 前記外部端子電極は、前記内部回路要素と電気的に接続されている、請求項１ないし５のいずれかに記載の積層型セラミック電子部品。
- 適宜の実装基板上に実装される積層型セラミック電子部品であって、
積層された複数のセラミック層をもって構成される、部品本体と、
前記部品本体の内部に設けられる、内部回路要素と、
前記セラミック層の延びる方向に延びる前記部品本体の第１主面上に設けられ、前記実装基板に電気的に接続されるように用いられる、外部端子電極と
を備え、
前記外部端子電極は、導電性ペーストを焼き付けることによって得られたものであり、かつ、前記第１主面に露出する露出部と、その周縁部の少なくとも一部において、前記部品本体の内部に埋まるように延びる埋設部とを有し、
前記埋設部は、前記外部端子電極の前記露出部の周縁に第１折り曲げ部分が与えられることによって形成され、
前記第１折り曲げ部分は、折り曲げ状態での外側に位置する外側屈曲部と内側に位置する内側屈曲部とを有し、前記外側屈曲部は、前記第１主面に対して垂直な第１仮想直線上にあり、前記内側屈曲部は、前記第１仮想直線と平行でかつそれと重ならない第２仮想直線上にある、積層型セラミック電子部品。 - 前記第１仮想直線は、前記第２仮想直線よりも前記埋設部側にあり、前記第１仮想直線と前記第２仮想直線との間の距離は、２〜２０μｍである、請求項７に記載の積層型セラミック電子部品。
- 前記埋設部の平均厚みは、前記露出部の厚みよりも小さい、請求項１ないし８のいずれかに記載の積層型セラミック電子部品。
- 前記埋設部の平均厚みが２〜２０μｍであり、前記露出部の厚みが４〜３０μｍである、請求項９に記載の積層型セラミック電子部品。
- 前記埋設部の、前記部品本体の内部に向く側は、円弧状に形成されている、請求項１ないし１０のいずれかに記載の積層型セラミック電子部品。
- グラウンド電極が、前記部品本体の内部に、前記外部端子電極に対向するように設けられており、前記グラウンド電極には、前記外部端子電極の前記埋設部の形状に対応する凹部が形成されている、請求項１ないし１１のいずれかに記載の積層型セラミック電子部品。
- 適宜の実装基板上に実装される積層型セラミック電子部品の製造方法であって、
積層された複数のセラミックグリーンシートをもって構成され、かつ内部に内部回路要素が設けられた、生の積層体本体を作製する工程と、
前記セラミックグリーンシートの延びる方向に延びる前記生の積層体本体の第１主面上に、前記実装基板に電気的に接続されるための外部端子電極を形成する工程と
を備え、
前記生の積層体本体を作製する工程は、前記生の積層体本体の第１主面側であって前記外部端子電極を形成すべき領域が凸部となるように、前記生の積層体本体を成形する工程を備え、
前記外部端子電極を形成する工程は、
キャリアフィルムによって裏打ちされ、かつ前記凸部に対応する領域において前記キャリアフィルムを部分的に露出させる穴が設けられた外層用セラミックグリーンシートを用意する工程と、
前記穴内に露出する前記キャリアフィルム上から前記外層用セラミックグリーンシートの前記穴を規定する周縁部にまで延びるように、前記外部端子電極となる導電性ペースト膜を形成する工程と、
前記穴と前記凸部とが位置合わせされた状態で、前記キャリアフィルムによって裏打ちされた前記外層用セラミックグリーンシートと前記生の積層体本体とを積み重ねることによって、生の部品本体を得る工程と、
前記キャリアフィルムを前記外層用セラミックグリーンシートから剥離する工程と、
前記生の部品本体を積層方向にプレスする工程と
を備え、さらに、
前記生の部品本体を焼成する工程を備えることを特徴とする、積層型セラミック電子部品の製造方法。 - 前記外層用セラミックグリーンシートを用意する工程は、前記キャリアフィルムによって裏打ちされた外層用セラミックグリーンシートを、前記凸部に対応する領域において前記キャリアフィルムから除去し、それによって、前記穴を前記外層用セラミックグリーンシートに設ける工程を備える、請求項１３に記載の積層型セラミック電子部品の製造方法。
- 前記導電性ペースト膜は、前記外層用セラミックグリーンシートの前記穴を規定する周縁部において３０μｍ以上の幅をもって延びるように形成される、請求項１３または１４に記載の積層型セラミック電子部品の製造方法。
- 前記外層用セラミックグリーンシート上には、前記穴を規定する周縁部を除いて、前記導電性ペースト膜が形成されない、請求項１３ないし１５のいずれかに記載の積層型セラミック電子部品の製造方法。
- 前記生の積層体本体を成形する工程は、前記凸部に対応する凹部を有する金型を用いて、前記生の積層体本体を積層方向にプレスする工程を備える、請求項１３ないし１６のいずれかに記載の積層型セラミック電子部品の製造方法。
- 適宜の実装基板上に実装される積層型セラミック電子部品の製造方法であって、
積層された複数のセラミックグリーンシートをもって構成され、かつ内部に内部回路要素が設けられ、さらに前記セラミックグリーンシートの延びる方向に延びる第１主面上に、前記実装基板に電気的に接続されるための外部端子電極となる導電性ペースト膜が形成された、生の積層体本体を作製する工程と、
前記生の積層体本体の第１主面側であって前記導電性ペースト膜が形成された領域に凸部が形成されかつ前記外部端子電極を形成すべきでない領域に凹部が形成されるとともに、前記凸部と前記凹部との境界部分にも前記導電性ペースト膜が位置するように、前記生の積層体本体を成形する工程と、
前記凸部に対応する領域において穴が設けられた外層用セラミックグリーンシートを用意する工程と、
前記穴と前記凸部とが位置合わせされた状態で、前記外層用セラミックグリーンシートと前記生の積層体本体とを積み重ねることによって、生の部品本体を得る工程と、
前記生の部品本体を積層方向にプレスする工程と
前記生の部品本体を焼成する工程と
を備えることを特徴とする、積層型セラミック電子部品の製造方法。 - 前記導電性ペースト膜は、前記外部端子電極を形成すべき領域より３０μｍ以上の幅で広い領域に形成される、請求項１８に記載の積層型セラミック電子部品の製造方法。
- 前記生の積層体本体の第１主面上であって前記外部端子電極を形成すべきでない領域には、前記凸部と前記凹部との境界部分を除いて、前記導電性ペースト膜が形成されない、請求項１８または１９に記載の積層型セラミック電子部品の製造方法。
- 前記生の積層体本体を成形する工程は、前記凸部に対応する凹部および前記凹部に対応する凸部を有する金型を用いて、前記生の積層体本体を積層方向にプレスする工程を備える、請求項１８ないし２０のいずれかに記載の積層型セラミック電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003193880A JP3994936B2 (ja) | 2002-07-16 | 2003-07-08 | 積層型セラミック電子部品およびその製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002207167 | 2002-07-16 | ||
| JP2003193880A JP3994936B2 (ja) | 2002-07-16 | 2003-07-08 | 積層型セラミック電子部品およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004104091A JP2004104091A (ja) | 2004-04-02 |
| JP3994936B2 true JP3994936B2 (ja) | 2007-10-24 |
Family
ID=32300254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003193880A Expired - Lifetime JP3994936B2 (ja) | 2002-07-16 | 2003-07-08 | 積層型セラミック電子部品およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3994936B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015015339A (ja) * | 2013-07-04 | 2015-01-22 | 株式会社村田製作所 | 多層配線基板の製造方法およびこの方法により製造される多層配線基板を備えるプローブカード並びに多層配線基板 |
| US10178774B2 (en) | 2011-05-16 | 2019-01-08 | Murata Manufacturing Co., Ltd. | Ceramic electronic component and manufacturing method thereof |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008053956A1 (en) * | 2006-11-02 | 2008-05-08 | Murata Manufacturing Co., Ltd. | Ceramic substrate, electronic device and method for producing ceramic substrate |
| WO2012132880A1 (ja) * | 2011-03-25 | 2012-10-04 | 株式会社村田製作所 | セラミック多層基板 |
| JP2013165149A (ja) * | 2012-02-10 | 2013-08-22 | Mitsubishi Electric Corp | 多層セラミック基板、およびその製造方法 |
| JP5935506B2 (ja) * | 2012-05-22 | 2016-06-15 | 株式会社村田製作所 | 積層基板およびその製造方法 |
| JP2014067891A (ja) * | 2012-09-26 | 2014-04-17 | Kyocera Corp | 配線基板 |
| EP3349244B1 (en) * | 2016-01-22 | 2019-09-04 | KYOCERA Corporation | Electronic component housing package, multi-piece wiring substrate, electronic device, and electronic module |
| JP6767204B2 (ja) * | 2016-08-25 | 2020-10-14 | 京セラ株式会社 | 電子部品搭載用基板、電子装置および電子モジュール |
| CN108461453B (zh) * | 2017-02-22 | 2021-10-26 | 京瓷株式会社 | 电子元件安装用基板、电子装置以及电子模块 |
| JP6989268B2 (ja) * | 2017-02-22 | 2022-01-05 | 京セラ株式会社 | 電子素子実装用基板、電子装置および電子モジュール |
-
2003
- 2003-07-08 JP JP2003193880A patent/JP3994936B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10178774B2 (en) | 2011-05-16 | 2019-01-08 | Murata Manufacturing Co., Ltd. | Ceramic electronic component and manufacturing method thereof |
| JP2015015339A (ja) * | 2013-07-04 | 2015-01-22 | 株式会社村田製作所 | 多層配線基板の製造方法およびこの方法により製造される多層配線基板を備えるプローブカード並びに多層配線基板 |
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| Publication number | Publication date |
|---|---|
| JP2004104091A (ja) | 2004-04-02 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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