JP3991273B2 - Ｆｄｄ装置 - Google Patents
Ｆｄｄ装置 Download PDFInfo
- Publication number
- JP3991273B2 JP3991273B2 JP2003042123A JP2003042123A JP3991273B2 JP 3991273 B2 JP3991273 B2 JP 3991273B2 JP 2003042123 A JP2003042123 A JP 2003042123A JP 2003042123 A JP2003042123 A JP 2003042123A JP 3991273 B2 JP3991273 B2 JP 3991273B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- read data
- read
- pulse width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＦＤＤ装置（フレキシブル・ディスク・ドライブ装置）におけるリード回路の改良に関するものである。
【０００２】
【従来の技術】
図１は現在、一般に用いられているＦＤＤ装置のリード回路のブロック図で、１はリード回路、２はフレキシブル・ディスク・コントローラーである。この従来のＦＤＤ装置のリード回路は、通常、図２に例示したように、ＲＥＡＤ ＤＡＴＡのパルス幅がデータ転送速度によらずに一定である。ここでは、ＲＥＡＤ ＤＡＴＡパルス間隔ＢはＡの１/２倍、ＲＥＡＤ ＤＡＴＡパルス幅ＣはＢの１／４としている。
【０００３】
従って、データ転送速度をリード回路の仕様以上に速くした場合、例えば４倍にした場合、図３に示したようにＲＥＡＤ ＤＡＴＡのパルス間隔が狭くなり、隣接するＲＥＡＤ ＤＡＴＡパルスが恰も幅の広くなった１つのパルスと見なされてしまい、図１に示すフレキシブル・ディスク・コントローラ２（以下、ＦＤＣという。）が、リードエラーを起こしてしまう。
【０００４】
したがって、通常このような状態にならないようにデータ転送速度を低くして使用するが、データ転送速度が早いことを要求される場合は、リード回路を速いデータ転送速度に合わせて設計しなおす必要があった。
【０００５】
データ転送速度を向上することができれば、処理速度が向上し、付加価値を生む。したがってリード回路を速いデータ転送速度に合わせて設計する場合は、開発コスト、時間を費やさなくてはならない。
【０００６】
【特許文献１】
特開２０００−１０００９４号公報
【０００７】
【発明が解決しようとする課題】
そこで本発明は、データ転送速度をリード回路の仕様以上に速くした場合、従来装置では、ＲＥＡＤ ＤＡＴＡのパルス間隔が狭くなり、隣接するＲＥＡＤ ＤＡＴＡパルスが恰も１つのパルスと見なされてしまうような場合でも、リードエラーを起こさないようにするＦＤＤ装置を提供することを課題とするものである。
【０００８】
【課題を解決するための手段】
本発明は、上記問題を解決するためになされたもので、リード回路とＦＤＣ間に後述のリード回路から送出されるＲＥＡＤ ＤＡＴＡパルス間隔が狭くなり、隣接するＲＥＡＤ ＤＡＴＡパルスが恰も一つのパルスとなったことを検出する回路と、その回路の結果に応じてＲＥＡＤ ＤＡＴＡパルス幅を狭くする回路からなるＲＥＡＤ ＤＡＴＡパルス整形回路を設け、前記リード回路のＲＥＡＤ ＤＡＴＡ信号を直接ＦＤＣに入力させず、ＲＥＡＤ ＤＡＴＡパルス幅が長い場合には隣接するパルスがくっついてしまったと判断して、パルス幅を狭くして分離、再生してＦＤＣに入力させるようにしたものである。
【０００９】
即ち、前記隣接するＲＥＡＤ ＤＡＴＡパルスが恰も１つのパルスとなったことを検出する回路は、パルス幅Ｔ１のモノマルチバイブレータ３１とその出力の立下り検出回路３４、並びにパルス幅Ｔ２のモノマルチバイブレータ３２とその出力の立下り検出回路３５とＯＲゲート３６から構成され、前記ＲＥＡＤ ＤＡＴＡのパルス幅を狭くする回路は、パルス幅Ｔ３のモノマルチバイブレータ３３で構成し、前記モノマルチバイブレータ３１のパルス幅Ｔ１とモノマルチバイブレータ３３のパルス幅Ｔ３はＲＥＡＤ ＤＡＴＡパルスのパルス幅Ｔ０より狭く設定され、前記モノマルチバイブレータ３２のパルス幅Ｔ２はＲＥＡＤ ＤＡＴＡパルスのパルス幅Ｔ０より広く設定すると共に、ＲＥＡＤ ＤＡＴＡパルスが”０”のとき、隣接するＲＥＡＤ ＤＡＴＡパルスが恰も１つのパルスとなったことを検出する回路にリセットがかかり、出力を停止させるように構成して、データ転送速度をリード回路の仕様以上に早くした場合のＲＥＡＤ ＤＡＴＡパルスの相対的な位置関係を整形するようにしたのもである。
【００１０】
【発明の実施の形態】
図４は本発明の実施例を示すもので、１はリード回路、２はＦＤＣ、３は本発明において付加したＲＥＡＤ ＤＡＴＡパルス整形回路である。
【００１１】
図５は本発明におけるＲＥＡＤ ＤＡＴＡパルス整形回路３の詳細を示すブロック図で、３１，３２及び３３はモノマルチバイブレータ、３４及び３５は立ち下がり検出回路、３６はＯＲゲートである。
【００１２】
図６はＲＥＡＤ ＤＡＴＡパルス整形回路３のタイムチャートを示し、モノマルチバイブレータ３１，３２は、ＲＥＡＤ ＤＡＴＡパルスの立ち上がりエッジでトリガーがかかり、ワンショット動作をする。モノマルチバイブレータ３１のパルス幅（時定数）Ｔ１は、ＲＥＡＤ ＤＡＴＡパルスのパルス幅Ｔ０より狭く設定され、モノマルチバイブレータ３２のパルス幅（時定数）Ｔ２は、ＲＥＡＤ ＤＡＴＡパルスのパルス幅Ｔ０より広く設定されている。この図からわかるように、隣接ＤＡＴＡ間隔はＴ２−Ｔ１で与えられるので、適用するデータ転送速度に応じてＴ１，Ｔ２を適切な値に設定することにより、連接ＲＥＡＤ ＤＡＴＡ間隔を正しく復元することが出来る。また、これら回路は、ＲＥＡＤ ＤＡＴＡパルスが”０”のときにはリセットがかかる。
【００１３】
立ち下がり検出回路３４，３５モノマルチバイブレータ３１，３２の出力の立下りを検出して、パルスを出力する。この回路は、ＲＥＡＤ ＤＡＴＡパルスが”０”のときにはリセットがかかり、パルスを出力しない。
【００１４】
モノマルチバイブレータ３３は、立ち下り検出回路３４または３５の出力の立ち下りエッジをトリガーとして動作し、そのパルス幅（時定数）Ｔ３はＲＥＡＤ ＤＡＴＡのパルス幅Ｔ０より狭く設定されている。
【００１５】
通常の幅のＲＥＡＤ ＤＡＴＡパルスの場合、パルスが立ち上がると、モノマルチバイブレータ３１とモノマルチバイブレータ３２にトリガーがかかり、ワンショット動作をする。モノマルチバイブレータ３１の時定数Ｔ１はＲＥＡＤ ＤＡＴＡパルスの幅より狭いので、立ち下り検出回路３４が動作しパルスを発生させ、ＯＲゲート３６を通してモノマルチバイブレータ３３にトリガーをかける。
【００１６】
これにより、入力されたＲＥＡＤ ＤＡＴＡパルスより狭いパルスがＴ３の間出力される。ＲＥＡＤ ＤＡＴＡパルス幅Ｔ０はモノマルチバイブレータ３２の時定数Ｔ２よりも狭いため、立ち下り検出回路３５にはリセットがかかり、こちら側の回路からはパルスが発生しない。
【００１７】
幅の広くなったＲＥＡＤ ＤＡＴＡパルスの場合、パルスが立ち上がると、モノマルチバイブレータ３１、モノマルチバイブレータ３２にトリガーがかかり、ワンショット動作をする。モノマルチバイブレータ３１の時定数Ｔ１はＲＥＡＤ ＤＡＴＡパルスの幅より狭いので、立ち下り検出回路３４が動作し、パルスを発生させ、ＯＲゲート３６を通してモノマルチバイブレータ３３にトリガーをかける。
【００１８】
これにより、入力されたＲＥＡＤ ＤＡＴＡパルスより狭いパルスが出力される。また、モノマルチバイブレータ３２の時定数Ｔ２もＲＥＡＤ ＤＡＴＡパルスの幅より狭いので、立ち下がり検出回路３５が動作し、パルスを発生させ、ＯＲゲート３６を通してモノマルチバイブレータ３３にトリガーをかける。これにより、１つの幅の広いＲＥＡＤ ＤＡＴＡパルスから２つのパルスが出力される。
【００１９】
図７は、本発明により、図３の状態のＲＥＡＤ ＤＡＴＡパルス列が、分離、再生された例を示すものである。パルス幅ＤはＣより狭くなっており、リードエラーを生じない。
【００１９】
【発明の効果】
以上説明したように、本発明によれば、従来リード回路の仕様以上に転送速度を速くするとリードエラーが発生していたものが、リードエラーを起こさなくなった。これにより、新規にリード回路（ＩＣ）の開発が必要であった速い転送速度の場合にも従来の回路が流用できるため、開発コストの低減・開発時間の短縮が可能である。
【図面の簡単な説明】
【図１】従来のＦＤＤにおけるリード回路のブロック図。
【図２】従来のＦＤＤにおける通常のデータ転送速度の場合のＲＥＡＤ ＤＡＴＡパルス列。
【図３】従来のＦＤＤにおける速いデータ転送速度の場合のＲＥＡＤ ＤＡＴＡパルス列。
【図４】本発明によるブロック図。
【図５】本発明にかかるＲＥＡＤ ＤＡＴＡパルス整形回路のブロック図。
【図６】ＲＥＡＤ ＤＡＴＡパルス整形回路のタイムチャート。
【図７】本発明により図３のパルスが分離、再生された例。
【符号の説明】
１ リード回路
２ フレキシブル・ディスク・コントローラー
３ ＲＥＡＤ ＤＡＴＡパルス整形回路
３１，３２，３３ モノマルチ・バイブレータ
３４，３５ 立ち下り検出回路
３６ ＯＲゲート
【発明の属する技術分野】
本発明は、ＦＤＤ装置（フレキシブル・ディスク・ドライブ装置）におけるリード回路の改良に関するものである。
【０００２】
【従来の技術】
図１は現在、一般に用いられているＦＤＤ装置のリード回路のブロック図で、１はリード回路、２はフレキシブル・ディスク・コントローラーである。この従来のＦＤＤ装置のリード回路は、通常、図２に例示したように、ＲＥＡＤ ＤＡＴＡのパルス幅がデータ転送速度によらずに一定である。ここでは、ＲＥＡＤ ＤＡＴＡパルス間隔ＢはＡの１/２倍、ＲＥＡＤ ＤＡＴＡパルス幅ＣはＢの１／４としている。
【０００３】
従って、データ転送速度をリード回路の仕様以上に速くした場合、例えば４倍にした場合、図３に示したようにＲＥＡＤ ＤＡＴＡのパルス間隔が狭くなり、隣接するＲＥＡＤ ＤＡＴＡパルスが恰も幅の広くなった１つのパルスと見なされてしまい、図１に示すフレキシブル・ディスク・コントローラ２（以下、ＦＤＣという。）が、リードエラーを起こしてしまう。
【０００４】
したがって、通常このような状態にならないようにデータ転送速度を低くして使用するが、データ転送速度が早いことを要求される場合は、リード回路を速いデータ転送速度に合わせて設計しなおす必要があった。
【０００５】
データ転送速度を向上することができれば、処理速度が向上し、付加価値を生む。したがってリード回路を速いデータ転送速度に合わせて設計する場合は、開発コスト、時間を費やさなくてはならない。
【０００６】
【特許文献１】
特開２０００−１０００９４号公報
【０００７】
【発明が解決しようとする課題】
そこで本発明は、データ転送速度をリード回路の仕様以上に速くした場合、従来装置では、ＲＥＡＤ ＤＡＴＡのパルス間隔が狭くなり、隣接するＲＥＡＤ ＤＡＴＡパルスが恰も１つのパルスと見なされてしまうような場合でも、リードエラーを起こさないようにするＦＤＤ装置を提供することを課題とするものである。
【０００８】
【課題を解決するための手段】
本発明は、上記問題を解決するためになされたもので、リード回路とＦＤＣ間に後述のリード回路から送出されるＲＥＡＤ ＤＡＴＡパルス間隔が狭くなり、隣接するＲＥＡＤ ＤＡＴＡパルスが恰も一つのパルスとなったことを検出する回路と、その回路の結果に応じてＲＥＡＤ ＤＡＴＡパルス幅を狭くする回路からなるＲＥＡＤ ＤＡＴＡパルス整形回路を設け、前記リード回路のＲＥＡＤ ＤＡＴＡ信号を直接ＦＤＣに入力させず、ＲＥＡＤ ＤＡＴＡパルス幅が長い場合には隣接するパルスがくっついてしまったと判断して、パルス幅を狭くして分離、再生してＦＤＣに入力させるようにしたものである。
【０００９】
即ち、前記隣接するＲＥＡＤ ＤＡＴＡパルスが恰も１つのパルスとなったことを検出する回路は、パルス幅Ｔ１のモノマルチバイブレータ３１とその出力の立下り検出回路３４、並びにパルス幅Ｔ２のモノマルチバイブレータ３２とその出力の立下り検出回路３５とＯＲゲート３６から構成され、前記ＲＥＡＤ ＤＡＴＡのパルス幅を狭くする回路は、パルス幅Ｔ３のモノマルチバイブレータ３３で構成し、前記モノマルチバイブレータ３１のパルス幅Ｔ１とモノマルチバイブレータ３３のパルス幅Ｔ３はＲＥＡＤ ＤＡＴＡパルスのパルス幅Ｔ０より狭く設定され、前記モノマルチバイブレータ３２のパルス幅Ｔ２はＲＥＡＤ ＤＡＴＡパルスのパルス幅Ｔ０より広く設定すると共に、ＲＥＡＤ ＤＡＴＡパルスが”０”のとき、隣接するＲＥＡＤ ＤＡＴＡパルスが恰も１つのパルスとなったことを検出する回路にリセットがかかり、出力を停止させるように構成して、データ転送速度をリード回路の仕様以上に早くした場合のＲＥＡＤ ＤＡＴＡパルスの相対的な位置関係を整形するようにしたのもである。
【００１０】
【発明の実施の形態】
図４は本発明の実施例を示すもので、１はリード回路、２はＦＤＣ、３は本発明において付加したＲＥＡＤ ＤＡＴＡパルス整形回路である。
【００１１】
図５は本発明におけるＲＥＡＤ ＤＡＴＡパルス整形回路３の詳細を示すブロック図で、３１，３２及び３３はモノマルチバイブレータ、３４及び３５は立ち下がり検出回路、３６はＯＲゲートである。
【００１２】
図６はＲＥＡＤ ＤＡＴＡパルス整形回路３のタイムチャートを示し、モノマルチバイブレータ３１，３２は、ＲＥＡＤ ＤＡＴＡパルスの立ち上がりエッジでトリガーがかかり、ワンショット動作をする。モノマルチバイブレータ３１のパルス幅（時定数）Ｔ１は、ＲＥＡＤ ＤＡＴＡパルスのパルス幅Ｔ０より狭く設定され、モノマルチバイブレータ３２のパルス幅（時定数）Ｔ２は、ＲＥＡＤ ＤＡＴＡパルスのパルス幅Ｔ０より広く設定されている。この図からわかるように、隣接ＤＡＴＡ間隔はＴ２−Ｔ１で与えられるので、適用するデータ転送速度に応じてＴ１，Ｔ２を適切な値に設定することにより、連接ＲＥＡＤ ＤＡＴＡ間隔を正しく復元することが出来る。また、これら回路は、ＲＥＡＤ ＤＡＴＡパルスが”０”のときにはリセットがかかる。
【００１３】
立ち下がり検出回路３４，３５モノマルチバイブレータ３１，３２の出力の立下りを検出して、パルスを出力する。この回路は、ＲＥＡＤ ＤＡＴＡパルスが”０”のときにはリセットがかかり、パルスを出力しない。
【００１４】
モノマルチバイブレータ３３は、立ち下り検出回路３４または３５の出力の立ち下りエッジをトリガーとして動作し、そのパルス幅（時定数）Ｔ３はＲＥＡＤ ＤＡＴＡのパルス幅Ｔ０より狭く設定されている。
【００１５】
通常の幅のＲＥＡＤ ＤＡＴＡパルスの場合、パルスが立ち上がると、モノマルチバイブレータ３１とモノマルチバイブレータ３２にトリガーがかかり、ワンショット動作をする。モノマルチバイブレータ３１の時定数Ｔ１はＲＥＡＤ ＤＡＴＡパルスの幅より狭いので、立ち下り検出回路３４が動作しパルスを発生させ、ＯＲゲート３６を通してモノマルチバイブレータ３３にトリガーをかける。
【００１６】
これにより、入力されたＲＥＡＤ ＤＡＴＡパルスより狭いパルスがＴ３の間出力される。ＲＥＡＤ ＤＡＴＡパルス幅Ｔ０はモノマルチバイブレータ３２の時定数Ｔ２よりも狭いため、立ち下り検出回路３５にはリセットがかかり、こちら側の回路からはパルスが発生しない。
【００１７】
幅の広くなったＲＥＡＤ ＤＡＴＡパルスの場合、パルスが立ち上がると、モノマルチバイブレータ３１、モノマルチバイブレータ３２にトリガーがかかり、ワンショット動作をする。モノマルチバイブレータ３１の時定数Ｔ１はＲＥＡＤ ＤＡＴＡパルスの幅より狭いので、立ち下り検出回路３４が動作し、パルスを発生させ、ＯＲゲート３６を通してモノマルチバイブレータ３３にトリガーをかける。
【００１８】
これにより、入力されたＲＥＡＤ ＤＡＴＡパルスより狭いパルスが出力される。また、モノマルチバイブレータ３２の時定数Ｔ２もＲＥＡＤ ＤＡＴＡパルスの幅より狭いので、立ち下がり検出回路３５が動作し、パルスを発生させ、ＯＲゲート３６を通してモノマルチバイブレータ３３にトリガーをかける。これにより、１つの幅の広いＲＥＡＤ ＤＡＴＡパルスから２つのパルスが出力される。
【００１９】
図７は、本発明により、図３の状態のＲＥＡＤ ＤＡＴＡパルス列が、分離、再生された例を示すものである。パルス幅ＤはＣより狭くなっており、リードエラーを生じない。
【００１９】
【発明の効果】
以上説明したように、本発明によれば、従来リード回路の仕様以上に転送速度を速くするとリードエラーが発生していたものが、リードエラーを起こさなくなった。これにより、新規にリード回路（ＩＣ）の開発が必要であった速い転送速度の場合にも従来の回路が流用できるため、開発コストの低減・開発時間の短縮が可能である。
【図面の簡単な説明】
【図１】従来のＦＤＤにおけるリード回路のブロック図。
【図２】従来のＦＤＤにおける通常のデータ転送速度の場合のＲＥＡＤ ＤＡＴＡパルス列。
【図３】従来のＦＤＤにおける速いデータ転送速度の場合のＲＥＡＤ ＤＡＴＡパルス列。
【図４】本発明によるブロック図。
【図５】本発明にかかるＲＥＡＤ ＤＡＴＡパルス整形回路のブロック図。
【図６】ＲＥＡＤ ＤＡＴＡパルス整形回路のタイムチャート。
【図７】本発明により図３のパルスが分離、再生された例。
【符号の説明】
１ リード回路
２ フレキシブル・ディスク・コントローラー
３ ＲＥＡＤ ＤＡＴＡパルス整形回路
３１，３２，３３ モノマルチ・バイブレータ
３４，３５ 立ち下り検出回路
３６ ＯＲゲート
Claims (1)
- リード回路とフレキシブル・ディスク・コントローラ間に前記リード回路から送出されるＲＥＡＤ ＤＡＴＡのパルス間隔が狭くなり、隣接するＲＥＡＤ ＤＡＴＡパルスが恰も１つのパルスとなったことを検出する回路と、その検出回路の結果に応じてＲＥＡＤ ＤＡＴＡパルス幅を狭くする回路から成るＲＥＡＤ ＤＡＴＡパルス整形回路を設け、前記隣接するＲＥＡＤ ＤＡＴＡパルスが恰も１つのパルスとなったことを検出する回路は、パルス幅Ｔ１のモノマルチバイブレータ（３１）とその出力の立下り検出回路（３４）、並びにパルス幅Ｔ２のモノマルチバイブレータ（３２）とその出力の立下り検出回路（３５）とＯＲゲート（３６）から構成され、前記ＲＥＡＤ ＤＡＴＡのパルス幅を狭くする回路は、パルス幅Ｔ３のモノマルチバイブレータ（３３）で構成し、前記モノマルチバイブレータ３１のパルス幅Ｔ１とモノマルチバイブレータ３３のパルス幅Ｔ３はＲＥＡＤ ＤＡＴＡパルスのパルス幅Ｔ０より狭く設定され、前記モノマルチバイブレータ３２のパルス幅Ｔ２はＲＥＡＤ ＤＡＴＡパルスのパルス幅Ｔ０より広く設定すると共に、ＲＥＡＤ ＤＡＴＡパルスが”０”のとき、隣接するＲＥＡＤ ＤＡＴＡパルスが恰も１つのパルスとなったことを検出する回路にリセットがかかり、出力を停止させるように構成して、データ転送速度をリード回路の仕様以上に早くした場合のＲＥＡＤ ＤＡＴＡパルスの相対的な位置関係を整形することを特徴とするＦＤＤ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003042123A JP3991273B2 (ja) | 2003-02-20 | 2003-02-20 | Ｆｄｄ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003042123A JP3991273B2 (ja) | 2003-02-20 | 2003-02-20 | Ｆｄｄ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004253053A JP2004253053A (ja) | 2004-09-09 |
| JP3991273B2 true JP3991273B2 (ja) | 2007-10-17 |
Family
ID=33025488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003042123A Expired - Fee Related JP3991273B2 (ja) | 2003-02-20 | 2003-02-20 | Ｆｄｄ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3991273B2 (ja) |
-
2003
- 2003-02-20 JP JP2003042123A patent/JP3991273B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004253053A (ja) | 2004-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4388571B2 (ja) | 高速クロック検知回路 | |
| WO2017104437A1 (ja) | 通信装置、通信方法、プログラム、および通信システム | |
| JP4808053B2 (ja) | インターフェース回路およびその制御方法 | |
| JP3991273B2 (ja) | Ｆｄｄ装置 | |
| JP2563679B2 (ja) | 双方向入出力信号分離回路 | |
| US8131882B2 (en) | Method for input output expansion in an embedded system utilizing controlled transitions of first and second signals | |
| JPH04291648A (ja) | 非同期データ転送システムおよび方法 | |
| JPS6010345A (ja) | 計算機 | |
| JP2004110798A (ja) | スキューのないデュアルレールバスドライバ | |
| JP2003141062A (ja) | Ｉｉｃバス制御システム | |
| JP3680118B2 (ja) | 磁気記録装置 | |
| JP3027890B2 (ja) | パリティエラーモニタ回路 | |
| JP4768642B2 (ja) | トライステートバス回路 | |
| JP4121732B2 (ja) | 遊技機 | |
| JP2979918B2 (ja) | 割り込み検出回路 | |
| JP2799753B2 (ja) | パルス幅変調制御装置 | |
| JP2581289B2 (ja) | インデックスパルス発生回路 | |
| JPS58169614A (ja) | バス制御方式 | |
| KR0161383B1 (ko) | 플로피 디스크 드라이버 콘트롤러에서 인덱스 주기 검출장치 | |
| JPH0126218B2 (ja) | ||
| JPH0318296A (ja) | パルスモーター駆動回路 | |
| JPH04313864A (ja) | 磁気ディスク装置 | |
| JPS61214023A (ja) | スリツプ検出方式 | |
| JPH01233539A (ja) | バスインタフェース回路 | |
| JPH07304201A (ja) | プリントヘッド駆動ｉｃ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041117 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070320 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070320 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070611 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070710 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070711 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |