JP3970283B2 - Lsiパッケージ及びlsi素子の試験方法及び半導体装置の製造方法 - Google Patents
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Description
例えば、各種装置のダウンサイジングの要求とともに、LSIチップを直接に諸種の機器に実装するベアチップ実装と呼ばれる使用形態がある。また、ダウンサイジング及び高機能化の要求とともに、1つのパッケージの中に複数のLSIチップを組み込むMCM(Multi Chip Module)や、MCP(Multi Chip Package)や、SIP(System In Package)と呼ばれる使用形態がある。このような使用形態においては、KGDが必要になっている。
このため、従来はLSIチップを種々のパッケージ形態に加工した後で実施していた試験項目をLSIチップあるいはLSIウエハの状態で実施する必要がある。しかし、LSIチップあるいはLSIウエハの端子のピッチ(例えば100μm以下)は微細であり、配線基板の端子のピッチ(0.5mm〜1.27mm程度)と比べて小さい。LSIチップあるいはLSIウエハの端子のサイズもピッチに相応して微細になる。そのため、試験用のソケットやプローブカードはLSIチップあるいはLSIウエハの端子に確実に接触できるようなものでなければならず、試験用のソケットやプローブカードに対する要求が厳しくなる。
また、KGDが必要とされるのは、小型化、高密度実装化が必要な用途が多いため、LSIチップやLSIウエハの厚さを薄くすることが求められている。LSIチップやLSIウエハの厚さが薄くなると、コンタクト力や製造の際の衝撃によるクラック等の損傷が発生しやすくなる。
また、KGDの課題として、バーンイン試験の実施がある。バーンイン試験(初期不良除去のための加速度試験)は、処理時間が例えば7〜8時間と長いため、多数のLSI素子のバーンイン試験を行うためには、多数のソケットやプローブカードが必要である。よって、バーンイン試験用のソケットやプローブカードを低コストで供給することが従来からの課題になっている。しかし、試験用のソケットやプローブカードに対する要求が厳しくなると、それらを低コストで供給することが難しくなる。
例えば、ウエハの機能試験で用いられるプローブカードの例は、特開平11−064389号公報、特開2000−039452号公報、特開2001−056347号公報に開示されている。しかし、これらのプローブカードは製造コストが高いものであり、バーンイン試験用に多数のプローブカードを準備することは難しい。ましてや、そのようなプローブカードをLSI素子とともに出荷することはできない。
上記したように、LSIウエハ、LSIチップ等のLSI素子は薄型化が進んでおり、損傷しやすいが、試験において安定した電気的接触を得るためには、かなりの加圧力をLSI素子の端子とソケットとの間にかけねばならない。そのため、ウエハやチップにクラック等のダメージを生じることなく、安定したコンタクト状態を得ることは今後ますます困難になると考えられている。また、LSI素子の端子がプローブによって傷つけられることもある。
また、こうして試験したLSI素子、特に薄いLSIチップは、輸送によって容易に損傷してしまう危険があり、出荷から輸送工程での衝撃への課題も今後ますます深刻化すると思われる。
特に、KGDを実現するために試験に求められる主要機能(評価要因)は、(a)コンタクト性(安定した電気的接触)、(b)接触部の位置の自由度(端子の配置やピッチによらず、接触部の位置を設定できること)、(c)LSI素子の保護性(LSI素子へのダメージなし、コンタクトキズなどによる実装性の劣化なし)、(d)コスト、(e)製造性(ソケットへのセット、リセットが容易であること)、(f)ワイドエリア対応(チップ、ウエハ、大型ウエハへの対応が可能なこと)、などがある。
試験については主として加圧接触方法(Temporally Contact)と、仮り付け方法とがある。加圧接触方法は、LSI素子の端子とソケットの端子を溶融接合せず、加圧して電気的接触を行う方法である。加圧力を解除すれば、LSI素子の端子とソケットの端子を分離することができる。
しかし、加圧接触方法においては、接触界面で安定した電気的接触を得るために、一接点毎に高いコンタクト加圧力が必要である(例えば10g/pin以上)。その理由は、接触界面の実際の接触面積を増やし、集中抵抗を防ぐためである。さらに、端子の表面には汚染膜や酸化膜があるので、これらの汚染膜や酸化膜を破ってコンタクトする必要がある。
つまり、加圧接触方法においては、接触抵抗と呼ばれる電気抵抗の発生を避けることができない。接触抵抗は下記の2つが大きな要因を占める。第1に、集中抵抗があること。実際の接触面積(接点面積)が小さいため、接触しているわずかな部分だけに電流が集中するために発生する抵抗である。加圧力を落とすと、端子同士の実際の接触面積が減るため、集中抵抗が増大し、抵抗値が高くなり、接触が不安定になる。よって、大きな加圧力が必要である。
第2に、皮膜抵抗があること。端子及び端子の表面にできる酸化膜、有機物膜による汚染膜などは高抵抗の層であり、本来の端子の材質の電気抵抗(数10mΩ〜数Ω程度)よりはるかに大きい抵抗値になる(数10Ω〜数MΩ)。理論的には皮膜抵抗は(厚さ×抵抗率)で決まるが、一般に試験に影響のある抵抗値であることや、抵抗値も不安定であることから、通常の試験ではこの皮膜を破る、あるいは突き刺して接触することで影響を回避している。この皮膜の影響を回避する(破る、突き刺す)ためには高い加圧力が必要である(例えば10g/pin以上)。
加圧接触方法で使用されるソケットは、大きな荷重を発生するため及び大きな荷重を受けてもLSI素子及びソケット自身が変形しないようにするために、ソケット全体が強固で大がかりになる。そして、必然的に、ソケットのコストは高くなる。これはLSI素子が多ピン化するほど、深刻な問題になる。例えば、15g/pinの加圧力を加える場合、ピン数が60のチップなら、加圧力は0.9kg/Chipであるが、ピン数が1000のチップなら、加圧力は15kg/Chipになる。8インチのウエハで、ピン数が50000なら、加圧力は750kg/Chipになる。このような大きな加圧力に耐える剛性がソケット及びその筐体に要求される。
仮付け方法は、LSI素子を配線基板に仮実装し、配線基板にある外部端子を用いて試験を実施し、その後、LSI素子と配線基板を分離する方法である。この場合、LSIの端子を配線基板の外部端子に溶融接合(熱で合金を作る)させるので、大きな加圧力を加えなくても、LSIの端子と配線基板の外部端子とは安定した電気的な接触が得られやすい。従って、加圧接触方法のように、大きな加圧力を保持するためのソケットの筐体の大型化、大きな剛性は不要になり、ほぼ配線基板のみで構成できる。
しかし、LSI素子の端子を配線基板の外部端子に溶融接合してしまうと、試験後にLSI素子の端子を配線基板の外部端子から剥離させることが困難である。仮に剥がせたとしても、LSI素子の端子が損傷し、後でLSI素子を目的とする配線基板に実装するときに問題になる。ワイヤボンド接合であれば、ワイヤ残りが邪魔になる。バンプ接合であれば、バンプの変形、体積変化、はんだの熱による劣化で実装性が損なわれる。LSI素子の端子を配線基板の外部端子からはく離する際に、配線基板の外部端子の材料の一部がLSI素子の端子に転移(付着)することで、実装性を損ないやすい。逆に、LSI素子の端子の一部が配線基板の外部端子についていってしまう懸念もある。
LSI素子の端子を配線基板の外部端子に溶融接合させ、端子同士を合金化させると、LSI素子及びLSI素子の端子に熱ストレスを加えてしまう。LSIチップの線膨張係数が、配線基板の線膨張係数と同じでないと、実装時の温度と異なる温度では(常温保管時、試験時等)温度差が寸法差となってあらわれ、LSI素子及び配線基板に反りが発生する。すると、コンタクト状態が不安定になるばかりでなく、薄型化するLSIチップやLSIウエハは内部クラックなどが懸念される。また、先に述べたように、接続端子部は熱ストレスを受けているため、基本的には、酸化、炭化、その他組成の変化(熱劣化)を起こしてしまい、仮実装を施していないLSI素子の端子と比べて実装性が劣りやすい。
要するに、加圧接触方法では、端子同士を分離させるのは容易であるが、大きな加圧力が必要である、一方仮り付け方法では、電気的な接触を達成できるが、端子同士を分離させるのが難しい。従って、KGDの普及を実現するためには、大きな力をかけていなくても安定した電気的な接触が得られ、かつ、端子同士を分離できることが必要である。また、端子同士を分離した後にLSI素子の端子が大きく変形したり、その後の実装性を損じたりしないようにすることが必要である。さらに、端子同士の接続及び分離に高い熱をかける必要がないことが求められる。
本発明によるLSIパッケージは、複数の端子を有する少なくとも1つのLSI素子と、複数の端子を有する配線基板とを備え、LSI素子の複数の端子の各々は第1の導電層と、第1の導電層の上に重ねて形成された第2の導電層とを含み、配線基板の複数の端子の各々はLSI素子の端子の第2の導電層に接合された第3の導電層を含み、第1の導電層、第2の導電層及び第3の導電層は、第2の導電層と第3の導電層の金属間結合力が第1の導電層と第2の導電層の金属間結合力よりも強いような材料で形成され、配線基板はさらに配線基板の複数の端子と配線により接続されている複数の外部接続端子を有することを特徴とする。
本発明によるLSI素子の試験方法は、各々が第1の導電層と、第1の導電層の上に重ねて形成された第2の導電層とを含む複数の端子をLSI素子に形成する工程と、各々が第3の導電層を含む複数の端子と、複数の端子と配線により接続されている複数の外部接続端子とを配線基板に形成する工程と、第2の導電層と第3の導電層とが結合されるようにLSI素子の複数の端子を配線基板の複数の端子に接合する工程と、配線基板の複数の外部接続端子を使用してLSI素子の試験を行う工程とを備え、第1の導電層、第2の導電層及び第3の導電層は、第2の導電層と第3の導電層の金属間結合力が第1の導電層と第2の導電層の金属間結合力よりも強いような材料で形成されていることを特徴とする。
本発明による半導体装置の製造方法は、各々が第1の導電層と、第1の導電層の上に重ねて形成された第2の導電層とを含む複数の端子をLSI素子に形成する工程と、各々が第3の導電層を含む複数の端子と、複数の端子と配線により接続されている複数の外部接続端子を配線基板に形成する工程と、第2の導電層と第3の導電層とが結合されるようにLSI素子の複数の端子を配線基板の複数の端子に接合する工程と、配線基板の複数の外部接続端子を使用してLSI素子の試験を行う工程と、LSI素子及び配線基板を試験位置とは別の位置へ搬送する工程と、LSI素子の複数の端子を配線基板の複数の端子から剥離する工程と、LSI素子の複数の端子をさらなる配線基板の複数の端子に接合する工程とを備え、第1の導電層、第2の導電層及び第3の導電層は、第2の導電層と第3の導電層の金属間結合力が第1の導電層と第2の導電層の金属間結合力よりも強いような材料で形成されていることを特徴とする。
上記の各構成において、LSI素子の各端子を2つ以上の導電層から構成する。第1の導電層の上に、第1の導電層の材料とは異なり、第1の導電層の材料と濡れ性の悪い第2の導電層を重ねて接合しておく。配線基板の各端子の最上層の第3の導電層はLSI素子の端子の最上層の第2の導電層の材料と同等かこれと濡れ性のよい材料を採用する。よって、第2の導電層と第3の導電層の金属間結合力が第1の導電層と第2の導電層の金属間結合力よりも強い。
LSI素子の端子及び配線基板の端子は汚染されていない状態(酸化膜や有機物皮膜等の皮膜がない状態)で互いに加圧接合される。汚染されていない同質の材料は、熱をかけての溶融合金にせずとも、互いの分子間の移動、結合による凝着現象を起こさせ、一体化、安定した電気的な接触を形成する。接合後は大きな加圧をしなくても集中抵抗はほとんどない。
試験後、LSI素子の端子と配線基板の端子を剥離する方向に力を加えると、LSI素子の端子が、第1の導電層と第2の導電層との間で剥離する。第2の導電層は配線基板の端子に凝着で頑強に接合されているため、第2の導電層は配線基板の端子に付着し、LSI素子の端子には第1の導電層が残る。
従って、大きな加圧力をかけていなくても、端子間は凝着結合により接合されるため、安定した電気的な接触が得られ、低抵抗が達成される。そして、端子の分離の際は、剥離力を受けると、第1の導電層と第2の導電層との間で剥離するため、分離を容易に行うことができる。分離後には、剥離で露出した新たな層が露出するため、その後でLSI素子をさらなる配線基板に実装する際の実装性は悪化しない。ワイヤボンドの残りも、コンタクト傷もない。また、熱を印加していないため、端子の材質が熱で劣化していない。LSI素子全体に熱歪の影響がなく、LSI素子をさらなる配線基板に問題なく実装することができる。
図2は図1のLSIパッケージを示す平面図である。
図3はLSI素子が配線基板へ搭載される前の図1のLSIパッケージを示す断面図である。
図4は本発明の半導体装置の製造方法を説明するフローチャートである。
図5はLSI素子をさらなる配線基板に搭載してなる半導体装置の例を示す図である。
図6は図5の半導体装置の他の例を示す図である。
図7は端子の清浄化のためのアッシング処理を示す図である。
図8Aから8CはLSI素子の端子と配線基板の端子の接合の例を示す図である。
図9はLSI素子の配線基板から分離する工程を示す図である。
図10は第2の導電層が第1の導電層よりも硬度が大きいLSI素子の例を示す図である。
図11は図10のLSI素子を配線基板から剥離する工程を示す図である。
図12はLSI素子の第2の導電層が配線基板の第3の導電層よりも小さいLSI素子の例を示す図である。
図13は配線基板の端子の構造の例を示す断面図である。
図14は配線基板の端子の構造の他の例を示す図である。
図15Aから15DはLSIパッケージを補強部材で補強した例を示す図である。
図16はLSIパッケージの他の例を示す図である。
図17はLSIパッケージの他の例を示す図である。
図18は図17のLSIパッケージを示す斜視図である。
図19はLSIパッケージの他の例を示す斜視図である。
図20はLSIパッケージの他の例を示す平面図である。
図21は図20のLSIパッケージを示す側面図である。
図1から図3において、LSIパッケージ10は、LSI素子12と、LSI素子12が搭載された配線基板14とからなる。実施例においては、LSI素子12はシリコンチップである。しかし、LSI素子12はその他の半導体チップ、又は半導体ウエハ、又はCSPなどの微細な端子を有する半導体部品とすることができる。配線基板14はポリイミド基板からなる。配線基板14はガラスエポキシ基板等のその他の基板とすることができる。
LSI素子12は複数の端子16を有する。各端子16はLSI素子12の表面にある第1の導電層18と、第1の導電層18の上に重ねて形成され、第1の導電層18とは濡れ性の悪い性質をもつ第2の導電層20とを含む。
配線基板14は配線22と、配線22の上に形成された複数の端子24を有する。各端子24はその表面層として第3の導電層26を有する。配線基板14の複数の端子24の第3の導電層26は、LSI素子12の端子16の第2の導電層20に接合され且つ第2の導電層20の材料と同じかあるいは濡れ性のよい性質をもつ。
本発明においては、第1の導電層18、第2の導電層20及び第3の導電層26は、第2の導電層20と第3の導電層26の金属間結合力が第1の導電層18と第2の導電層20の金属間結合力よりも強いような材料で形成される。なお、LSI素子12の端子16は下地層(パッシベーション層)を含み、第1の導電層18はその下地層に設けられている。第1の導電層18と第2の導電層20の金属間結合力は下地層と第1の導電層18の金属間結合力よりも小さい。
例えば、LSI素子12の端子16の第1の導電層18はアルミニウムで形成され、第2の導電層20はタングステン(W)で形成される。アルミニウムとタングステンは、スパッタリング等によりLSI素子12に形成されることができる。配線基板14の端子24の最上層の第3の導電層26はLSI素子12の端子16の最上層の第2の導電層20と同一材料のタングステンからなっている。配線基板14としては、絶縁基板材料であるPIのフレキシブルプリント板を使用できる。
また、LSI素子12の端子16の第1の導電層18ははんだで形成され、第2の導電層20はPT(又はRd、W)で形成される。配線基板14の端子24の第3の導電層26はPT(又はRd、W)で形成される。
配線基板14の周辺部に位置する配線22の部分には外部接続端子28が形成される。配線基板14の外部接続端子28のピッチはLSI素子12の端子16のピッチより大きい。
このLSIパッケージ10によれば、配線基板14の外部接続端子28を使用して、LSI素子12の試験を行うことができる。この場合、例えば、LSIパッケージ10を試験用ソケットに挿入し、配線基板14の外部接続端子28を試験用ソケットのコンタクトに接続させる。この場合、ほぼ従来の試験用ソケットを利用することができる。一方、ベアチップのままでLSI素子12の試験をしようとすると、ダウンサイジング化されたLSI素子12や高機能化されたLSI素子12の端子16の場合には、LSI素子12の端子16のピッチが非常に小さいので、非常にピッチの小さいコンタクトをもった試験用ソケットを準備しなければならず、かなりのコストがかかる。
図4は本発明の半導体装置の製造方法を説明するフローチャートである。ステップ30において、LSIパッケージ10を製造する。LSIパッケージ10は図1から図3を参照して説明したものと同様である。ステップ31において、配線基板14の外部接続端子28を使用して、LSI素子12の試験を行う。LSI素子12の試験においては、上記したように、試験用ソケットを利用する。
次に、ステップ32において、LSIパッケージ10を搬送する。この場合、LSI素子12の製造者がLSIパッケージ10を製造し、LSI素子12の試験を行い、試験の結果が良好であれば、LSIパッケージ10をユーザーへ搬送する(出荷する)。ステップ33において、ユーザーは、LSI素子12と配線基板14とを分離する(LSI素子12の端子16を配線基板14の端子24から剥離させる)。それから、ステップ34において、LSI素子12をユーザーの希望するさらなる配線基板に搭載する。
ユーザーはベアチップ、ベアウエハ、又はCSPの状態のLSI素子12を求めている。これは、KGD(known Good Die)と呼ばれる電子部品の出荷形態である。この場合、例えば、LSI素子12は、ベアチップとして直接に電子機器の配線基板に搭載使用される。あるいは、LSI素子12は、MCM(Multi Chip Module)や、MCP(Multi Chip Package)や、SIP(System In Package)でも使用される。
配線基板14はLSI素子12の試験のために設けられたものであるから、LSI素子12の製造者がLSI素子12の試験をした後で、LSI素子12の製造者が配線基板14をLSI素子12から分離され、LSI素子12のみを出荷してよい。しかし、LSI素子12を単独で搬送するよりも、LSI素子12と配線基板14とを組み合わせたLSIパッケージ10として搬送する方がLSI素子12の保護のために有用である。
図5はLSI素子12と配線基板14の分離後にLSI素子12をさらなる配線基板に搭載してなる半導体装置の例を示す図である。図5において、(A)は図4のステップ33においてLSI素子12と配線基板14とを分離した状態を示す。LSI素子12の端子16の表面に第1の導電層18があらわれる。(B)は分離されたLSI素子12をさらなる配線基板40に搭載した状態を示す。この場合、LSI素子12の複数の端子16はさらなる配線基板40の複数の端子42にワイヤ44で接続される、すなわち、ワイヤボンディングされる。(C)は分離された配線基板14の端子24を清浄にする(アッシングする)ステップを示す。端子24は第3の導電層26を含むが、第3の導電層26には第2の導電層20が付着しているので、第3の導電層26から第2の導電層20を落とすように清浄する。(D)は清浄にされた配線基板14を示し、清浄にされた配線基板14は再使用される。
試験段階でアルミニウムの第1の導電層18には傷ができていず、高い熱も加わっていないので、ワイヤボンド性は損なわれることがない。通常ウエハ状態で行われる予備試験ではLSIウエハの端子にコンタクト傷が残るが、本方法では端子の表面に傷が残らないため、実装性が安定している。そのようなLSIウエハの端子では針跡が問題になり、コンタクト回数が制限されるが、本方法では、そのような問題はなく、再試験を繰り返してもボンディング性を損なうことはない。
図6は図5の半導体装置の他の例を示す図である。この例では、LSI素子12の複数の端子16はさらなる配線基板40の複数の端子42にバンプ46で接続される。バンプ46はLSI素子12と配線基板14の分離後にLSI素子12の端子16に設けられる。この場合には、LSI素子12の端子16の第1の導電層18にはAuを採用し、第2の導電層20(図6にはない)にはWを採用する。バンプ46ははんだバンプとする。はんだの組成はいろいろあるが、例えば高融点はんだ(Pb:Sn=95:5)などがある。
本発明においては、上記したように、第1の導電層18、第2の導電層20及び第3の導電層26は、第2の導電層20と第3の導電層26の金属間結合力が第1の導電層18と第2の導電層20の金属間結合力よりも強いような材料で形成される。特に、配線基板14の端子24の少なくとも表面に位置する第3の導電層26はLSI素子12の端子16の第2の導電層20と同じ材料、あるいはこれと濡れ性のよい材料で形成される。LSI素子12の端子16の第2の導電層20と配線基板14の端子24の第3の導電層26とは、加圧による凝集作用により金属間結合しているのが好ましい。そして、端子16と端子24の接合工程の前に、LSI素子12の端子16の第2の導電層20の表面と配線基板14の端子24の第3の導電層26の表面を清浄にするのが望ましい。
図7は端子の清浄化のためのアッシング処理を示す図である。アッシングはチャンバ48内にLSI素子12と配線基板14を挿入し、プラズマ雰囲気で例えばフッ素ガスを供給することにより実施される。なお、アッシング処理はこの例に限定されるものではない。また、LSI素子12及び配線基板14の全体をアッシング処理する必要はなく、少なくとも第2の導電層20の表面と第3の導電層26の表面をアッシング処理すればよい。
このようにして第2の導電層20の表面と第3の導電層26の表面を清浄にして酸化層やその他の不純物層を除去した直後に、LSI素子12の端子16と配線基板14の端子24を加圧して接合させる。こうすれば、LSI素子12の端子16と配線基板14の端子24を加熱なしに(又は融点よりも低い温度に加熱して)比較的に小さい圧力で加圧すれば、第2の導電層20の表面と第3の導電層26とが金属間結合により接合される。LSI素子12の端子16と配線基板14の端子24の加圧接合は、アッシングチャンバ48と加圧接合装置とを同じ処理室内に配置し、処理室を真空又は不活性ガス(窒素等)雰囲気にするのが望ましい。
図8Aから8CはLSI素子12の端子16と配線基板14の端子24の接合の例を示す図である。図8Aに示されるように、端子16、24の表面には酸化膜や有機物膜等の皮膜50ができやすい。端子16、24の表面に酸化膜や有機物膜等の皮膜50があると、端子16(の第2の導電層20)と端子24(の第3の導電層26)とを接触させても、両者間の皮膜抵抗が大きくなる。端子16と端子24とを電気的に接続するためには、そこで、加圧接点の場合には、LSI試験に必要な安定したコンタクト状態を得るために、大きな加圧力が必要であり、また、ピン数に比例したコンタクト力を印加し続ける必要がある。本発明では、図8Bに示すように、端子16、24の表面(特に第2の導電層20の表面及び第3の導電層26の表面)を清浄にした状態で、これらの表面が汚染されていない状態で、図8Cに示すように、端子16と端子24を接合するのが好ましい。
LSI素子12の端子16の表面にある第2の導電層20と配線基板14の端子24の表面にある第3の導電層26が同じ材料で形成されていれば、そして、両者が汚染されておらず、平面度が出ていれば、加圧するだけ、あるいはその金属の融点以下の温度をかけて加圧すれば、十分に金属間結合が得られる。この金属間結合は、あたかも金属の溶融(融点以上に温度を上げて溶かして合金を作る)による金属間結合のような状態になり、不純物層がないため、あたかも同一材料の連続状態に近い結合状態になる。酸化膜や有機物化合膜層等の皮膜50ができている状態で金属同士を押しつけても、加圧だけでは安定した金属間結合は起こらない。
しかるに、仮付け方法の場合、金属の融点まで加熱し、温度を上昇させることで表面の分子を活性化させ、異物層も含めて溶融による金属間結合を起こさせている。この方法では、熱歪みがLSI素子12と配線基板14の間、及びそれらの端子16、24の間に残る。
第2の導電層20及び第3の導電層26がタングステンで形成されている場合、タングステン同士が純粋な汚染されていない状態のまま(真空中、あるいは窒素など不活性ガス内の環境)で互いに加圧、密着されると、両者は同一材料であるため、容易に接合される。最上層の分子エネルギーが活発な状態であるため、分子間結合が容易に起こるためである。分子間結合を促進する意味で、温度を多少上げて、分子エネルギーを高めることが有効であるが、この場合、融点まで温度を上げ、溶融させる必要はない。
このようにして構成されたLSIパッケージ10は熱ストレスを受けることなく、接続界面に不純物層をもつこともない。電気的抵抗も低く、また、線膨張係数の差に基づく配線基板14やLSI素子12の反りも発生しないため、物理的にも極めて安定した結合状態を実現できる。
図9はLSI素子を配線基板から分離する工程を示す図である。試験後、LSI素子12と配線基板14を分離する方向に力を加えると、LSI素子12の端子16の第2の導電層20は配線基板14の端子24の第3の導電層26へ付着し、LSI素子12の端子16には実質的に第1の導電層18のみが残る。つまり、第2の導電層20と第3の導電層26の金属間結合力が第1の導電層18と第2の導電層20の金属間結合力よりも強い、すなわち、第2の導電層20は第3の導電層26に凝着で頑強に接合され、第1の導電層18と第2の導電層20の金属間結合力は比較的に弱いため、第2の導電層20は配線基板14側にもっていかれ、LSI素子12側には第1の導電層18が残る。このようにして、LSI素子12を配線基板14から容易に分離することができる。
一方、仮付け方法の場合、LSI素子側の端子を配線基板側の端子から剥離させることは容易ではなく、無理に剥離させると、LSI素子側の端子と配線基板側の端子とが不規則的な形に部分的に引きちぎられるようになり、その後で端子として使用することが難しくなる。
図10は第2の導電層20が第1の導電層18よりも硬度が大きい、又は引っ張り強度が大きいLSI素子12の例を示す図である。図11は図10のLSI素子を配線基板から剥離する工程を示す図である。LSI素子12の端子16の第1の導電層18及び第2の導電層20はスパッタリングで形成されており、面で均一に密着しており、これらの間に集中抵抗等の電気抵抗は発生しない。
第2の導電層20の材料が第1の導電層18の材料よりも硬いということは、第1の導電層18が第2の導電層20から剥離されやすいことを意味し、第1の導電層18がより確実にLSI素子12側に残るようになる。アルミニウムとタングステンの組み合わせはこの条件を満足する。また、アルミニウムの一部がタングステンに付着して減ることを危惧するなら、アルミニウム層は通常のワイヤボンディングに使用する厚さより数μm厚くしておくことも有用である。
図12はLSI素子12の端子16の第2の導電層20が配線基板14の端子24の第3の導電層26よりも小さいLSI素子の例を示す図である。第2の導電層20の大きさを第1の導電層18の大きさよりも小さくすれば、後の工程で第2の導電層20が第1の導電層18から剥離しやすくなり、剥離残差ができにくい効果を有する。
図13は配線基板の端子の構造の例を示す断面図である。配線基板14の端子16の部分の材質は全て均一でなくてもよい。すなわち、最低限、LSI素子12の端子16の第2の導電層20と接触する部分である最上層第3の導電層26だけがLSI素子12の端子16の第2の導電層20の材料と同じか、濡れ性のよい材料であればよい。図13においては、配線22がCu−Ni−Auの3層構造であり、その上にLSI素子12の端子16と結合する部分だけ、Wのメッキを施して第3の導電層26を形成している。
図14は配線基板の端子の構造の他の例を示す図である。この例では、配線22が2層構造であり、その上に比較的に広い領域に、Wのメッキを施して第3の導電層26を形成している。
図15Aから15DはLSIパッケージを補強部材で補強した例を示す図である。図15Aにおいては、LSI素子12と配線基板14とからなるLSIパッケージ10はさらに補強部材52で接続されている。補強部材52はUV硬化型接着剤、あるいはUV硬化型接着剤付きテープ等の、後で容易に剥離することができる条件をもつ接着剤で接合を補助してある。補強部材52はLSI素子12と配線基板14の間の接合強度を補強するためのものであり、試験中に、あるいは試験後の出荷で、第1の導電層18と第2の導電層20が衝撃等で容易に剥離しないようにする。
図15Bにおいて、配線基板14からLSI素子12を分離する前に、UVを照射し、補強部材52を構成するテープの粘着力をなくす。図15Cにおいて、補強部材52をLSI素子12と配線基板14からを剥がす。よって、LSI素子12に負担がかからずにLSI素子12を配線基板14から分離することができるようになる。図15Dにおいて、LSI素子12をさらなる配線基板40に搭載する。
図16はLSIパッケージの他の例を示す図である。LSIパッケージ10はLSI素子12と配線基板14とを備える。図1及び図2に示した例と同様に、LSI素子12は各々が第1の導電層18と第2の導電層20とからなる複数の端子16を有し、配線基板14は各々が第3の導電層26からなる複数の端子24と外部接続端子28とを有する。これらの導電層は図16には示されていないけれども、これまで説明したのと同様のものである。図16においては、配線基板14に、LSI素子12の動作や動作試験を補助するための電子部品54、56が搭載されている。例えば、電子部品54はキャパシタであり、電子部品56は抵抗である。電子部品54、56はその他の部材であってもよい。さらに、試験サポート機能を有するLSIを含んでもよい。
配線基板14は繰り返し使用できるので、これらの部品はLSI素子1個当たりのコスト負担は少なくてすむ。再使用前にアッシングを施すことで、表面の異物(アルミ、酸化膜、有機膜)を除去することができる。
図17はLSIパッケージの他の例を示す図である。図18は図17のLSIパッケージを示す斜視図である。LSIパッケージ10は複数のLSI素子12と配線基板14とを備える。各LSI素子12は各々が第1の導電層18と第2の導電層20とからなる複数の端子を有し、配線基板14は各々が第3の導電層26からなる複数の端子24と外部接続端子28とを有する。これらの導電層は図17及び図18には示されていないけれども、これまで説明したのと同様のものである。
図19はLSIパッケージの他の例を示す図である。LSIパッケージ10は複数のLSI素子12と配線基板14とを備える。各LSI素子12は各々が第1の導電層18と第2の導電層20とからなる複数の端子16を有し、配線基板14は各々が第3の導電層26からなる複数の端子24と外部接続端子28とを有する。これらの導電層は図19には示されていないけれども、これまで説明したのと同様のものである。複数のLSI素子12とウエハの形態で一体化されている。なお、複数のLSI素子12と完全なウエハの形態で配線基板14に搭載される必要はなく、例えばウエハ1/2、又は1/4の形態で配線基板14に搭載されることもできる。
図20はLSIパッケージの他の例を示す図である。図21は図20のLSIパッケージを示す側面図である。LSIパッケージ10は複数のLSI素子12と配線基板14とを備える。複数のLSI素子12は2種以上の(互いに異なる)LSIである。例えばMPUとなるチップとメモリチップ(フラッシュメモリ、DRAM等)を一つの配線基板14上に混載し、互いが必要な配線で接続されることで、これらのLSIを最終的に使用してのシステムLSI(システムパッケージ)の状態で試験を実施することができる。各LSI素子12は各々が第1の導電層18と第2の導電層20とからなる複数の端子を有し、配線基板14は各々が第3の導電層26からなる複数の端子24と外部接続端子28とを有する。これらの導電層は図17及び図18には示されていないけれども、これまで説明したのと同様のものである。
以上説明したように、本発明によれば、KGDの供給を容易にかつ安価に行うことができる。すなわち、試験において力をかけていなくても安定した電気的接触(低抵抗)が得られ、かつ試験後にLSI素子の分離が可能であり、容易である。分離後にLSI素子の端子の状態が変形せず、実装性を損なわない。アルミニウムのパッドにワイヤボンドして使用するLSIに対しては、むしろ従来のプレリミナリィテスト(Preliminary Test)で発生するキズもなくなるため、ボンド性は向上する。接続、分離は高い熱をかけずに行えるので、LSI素子やLSI素子の端子へのダメージもない。
Claims (10)
- 複数の端子を有する少なくとも1つのLSI 素子と、
複数の端子を有する配線基板とを備え、
該LSI 素子の複数の端子の各々は第1の導電層と、該第1の導電層の上に重ねて形成された第2の導電層とを含み、
該配線基板の複数の端子の各々は該LSI 素子の端子の第2の導電層に接合された第3の導電層を含み、
該第1の導電層、該第2の導電層及び該第3の導電層は、該第2の導電層と該第3の導電層の金属間結合力が該第1の導電層と該第2の導電層の金属間結合力よりも強いような材料で形成され、
該配線基板はさらに該配線基板の複数の端子と配線により接続されている複数の外部接続端子を有することを特徴とするLSI パッケージ。 - 該LSI 素子の端子の第2の導電層と該配線基板の端子の第3の導電層とは、加圧による凝集作用により金属間結合していることを特徴とする請求項1に記載のLSI パッケージ。
- 加圧による凝集作用により金属間結合している結合界面は加圧前に清浄化された界面を結合させていることで不純物層(酸化膜層、有機物層)を含まない金属間結合となっていることを特徴とする請求項2に記載のLSI パッケージ。
- 該配線基板の外部接続端子のピッチは該LSI 素子の端子のピッチより大きいことを特徴とする請求項1に記載のLSI パッケージ。
- 該LSI 素子の端子の第2の導電層の材料は、第1の導電層の材料よりも硬度が大きいことを特徴とする請求項1に記載のLSI パッケージ。
- 該LSI 素子の端子の第2の導電層の材料は、第1の導電層の材料よりも引っ張り強度が大きいことを特徴とする請求項1に記載のLSI パッケージ。
- LSI 素子と配線基板とはさらに補強部材で接続されていることを特徴とする請求項1に記載のLSI パッケージ。
- 該LSI 素子の動作や動作試験を補助するための電子部品がさらに該配線基板に搭載されていることを特徴とする請求項1に記載のLSI パッケージ。
- 各々が第1の導電層と、該第1の導電層の上に重ねて形成された第2の導電層とを含む複数の端子をLSI 素子に形成する工程と、
各々が第3の導電層を含む複数の端子と、該複数の端子と配線により接続されている複数の外部接続端子とを配線基板に形成する工程と、
該第2の導電層と該第3の導電層とが結合されるように該LSI 素子の複数の端子を該配線基板の複数の端子に接合する工程と、
該配線基板の複数の外部接続端子を使用して該LSI 素子の試験を行う工程とを備え、
該第1の導電層、該第2の導電層及び該第3の導電層は、該第2の導電層と該第3の導電層の金属間結合力が該第1の導電層と該第2の導電層の金属間結合力よりも強いような材料で形成されていることを特徴とするLSI 素子の試験方法。 - 各々が第1の導電層と、該第1の導電層の上に重ねて形成された第2の導電層とを含む複数の端子をLSI 素子に形成する工程と、
各々が第3の導電層を含む複数の端子と、該複数の端子と配線により接続されている複数の外部接続端子を配線基板に形成する工程と、
該第2の導電層と該第3の導電層とが結合されるように該LSI 素子の複数の端子を該配線基板の複数の端子に接合する工程と、
該配線基板の複数の外部接続端子を使用して該LSI 素子の試験を行う工程と、
該LSI 素子及び該配線基板を試験位置とは別の位置へ搬送する工程と、
該LSI 素子の複数の端子を該配線基板の複数の端子から剥離する工程と、
該LSI 素子の複数の端子をさらなる配線基板の複数の端子に接合する工程とを備え、
該第1の導電層、該第2の導電層及び該第3の導電層は、該第2の導電層と該第3の導電層の金属間結合力が該第1の導電層と該第2の導電層の金属間結合力よりも強いような材料で形成されていることを特徴とする半導体装置の製造方法。
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