JP3967386B2 - 入力バッファ回路 - Google Patents

Description

技術分野
本発明は、請求項１の前提部分に係る伝送路からのデジタルデータ信号を受信するための入力バッファ回路に関する。この種の入力バッファ回路は、ヨーロッパ特許公開公報のＥＰ−Ａ−０ ５０４ ０６０に開示されている。
背景技術
デジタル回路およびその技術は、絶えず増大している性能および機能を持つシステムの鍵となっている。これは、絶え間なく増大する集積度やデジタルシステムの複雑さを増大させている。そのようなシステムの異部分は、デジタルシステム内の短距離および中距離にわたって数百Ｍビットの桁のデータ速度を与え、安価で便利な手段を構成するインピーダンス整合伝送路を介して連絡している。
複雑なシステムにおいては、消費電力が主要な問題点である。システムがより一層複雑かつコンパクトになればなるほど、各システムの構造部品ができるだけ少ない電力で動作することが重要である。低信号化電圧での差動信号化技術が、低電力伝送の要求に良く適合すると共に、その対称特性によって雑音余裕度についての要求にも良く適合することが知られている。
対称伝送路を介してデータを送信する際、低インピーダンスデータ信号を与えるために、伝送路の送信側にラインドライバ回路が必要とされる。所定の特性インピーダンスを持つ伝送路上を送信される電力を理想的な小さな値に維持するために、これらのデータ信号の増幅度は、低くなっている。その伝送路の受信機側には、デジタルデータ信号を受信し、対応のデジタル信号を次段に出力するための入力バッファ回路が設けられている。
大型のシステムでは、例えば、サブシステム間に標準化されたインタフェースが設けられている場合、利用可能なチャンネル数は、時々、実際に必要とされるチャンネル数よりも多くなる。利用可能なチャンネル数が実際に使用されるか否かにかかわらず、各利用可能なチャンネルに対して動作電力を消費する入力バッファ回路が設けられている。もちろん、各入力バッファは、個々に電源に接続され、または電源から切離されるようになっている。しかし、これは、個々の設定を行うためのジャンパやスイッチのような特別な素子を必要とする。従って、余分な空間が必要とされると共に、システム全体の信頼性がより低いものとなり、さらに製造工程において余分な費用が発生する。
発明の開示
従って、本発明の目的は、たとえ特定のシステム構成において現に使用されない場合にも、非常に電力効率が良い、伝送路からのデジタルデータ信号を受信するための入力バッファ回路を提供することである。
本発明によれば、この目的は、請求項１に記載されたようにして解決される。
本発明の有効な実施例は、従属の請求項において定義されている。
本発明に係る入力バッファ回路は、その入力にデータ信号が存在するかどうかをモニタしている。データが検出された場合、入力バッファ回路は、送信データを受信し、その送信データを出力するために動作状態に切り替えられる。バッファ回路の入力において、データが検出されない場合、入力データの有無をモニタし、入力バッファ回路の全消費電力に大きく寄与するために、少なくとも必要とされない部分は、消費電力の少ない又は全く電力を消費しない待機モードに切り替えられる。次段のデジタル回路網における予測し得ない又は不確定の状態を避けるため、待機状態時に入力バッファ回路の出力端子に所定の電位を印加するための手段を設けることが好ましい。
バッファ回路の入力におけるデータの有無のモニタは、増幅器部の入力にかかる信号振幅をモニタすることによって行われる。入力端子にかかる絶対電圧差が所定のしきい値よりも大きい場合、これは、データが入力に現れていることの指示である。他方、この絶対電圧差が所定のしきい値よりも小さい場合、これは、データが入力に現れていなく、入力バッファ回路が待機状態に切り替わることを示す。モニタ部は、請求項１に記載されているように、第１および第２の差動入力と出力を有するアナログ乗算器回路にから構成される。
本発明の好適な実施例によれば、入力バッファ回路の動作モードまたは待機モードは、伝送路の送信側に接続された出力バッファによって制御される。一時的に、出力バッファが送信されるべきデータがない場合、出力バッファは、例えば、出力バッファへの電力供給を遮断することによって、または出力バッファの出力を高インピーダンスモードに切り替えるか、伝送路からの出力を切り離すことによって、または出力バッファの出力端子に等電位を印加することによって、その出力を等電位に設定する。電力制御用分離信号化チャンネルを与える必要なく、伝送路の受信端において、その後、入力バッファは、低電力待機モードに切り替わる。
【図面の簡単な説明】
以下、添付図面を参照しながら、本発明の好適な実施例について詳細に説明する。これらの図において、
図１は、本発明に係る入力バッファ回路の一実施例を示すブロック図である。
図２は、図１のモニタ部の一実施例を示す概略図である。
図３は、図１の実施例の増幅器部と電力制御部の一実施例を示す概略図である。
発明を実施するための最良の形態
図１は、本発明に係る入力バッファ回路の一実施例を示すブロック図である。
この図において、参照番号１は、入力バッファ回路によって受信されるデータの利用可能性をモニタするためのモニタ部を示す。モニタ部１は、入力端子１１および１２と、検出結果を出力するための出力端子ＭＯＵＴを備えている。
参照番号２は、入力増幅器部であって、この増幅器部は、データ伝送路との接続のため、非反転入力端子ＩＮＰと、反転入力端子ＩＮＮを備えている。入力増幅器部２は、伝送路を介して送信されるデータ信号を受信し、受信したデジタルデータ信号に応じたデジタル信号を出力端子ＯＵＴに出力する。参照番号４は、入力端子ＩＮＰおよびＩＮＮに伝送路の特性インピーダンスの適切な終端を与える任意の終端インピーダンスを示す。
参照番号３は、入力増幅器部２に設けられた電力制御部を示す。電力制御部３は、電力制御端子ＰＥＮにおいてモニタ部１から出力信号ＭＯＵＴを受信する。この信号に従って、電力制御部３は、入力増幅器２の入力端子ＩＮＰ、ＩＮＮにおいてデータが利用可能であるときは、増幅器部２を動作状態になるようにするか、ＩＮＰ、ＩＮＮにおいて入力データが利用可能ではないときは、低電力待機状態になるようにする。
ＶＣＣおよびＧＮＤは、入力バッファ回路の電源端子を示す。この実施例においては、モニタ部１および電力制御部３は、ＶＣＣおよびＧＮＤに直接接続されている。入力増幅器部２は、その動作電力を電力制御部３を介して受け取る。もちろん、様々な他の構成が実現可能である。例えば、モニタ部１によって出力される制御信号ＭＯＵＴは、増幅器部２の構成素子を直接制御できる。例えば、増幅器部２の幾つか又は全ての信号増幅段に含まれる電流源をオン又はオフにすることができる。
例えば、入力バッファの共通モード入力範囲を増大させるために、特別な設計によって前置増幅器部（図示せず）を設けることができる。前置増幅器の入力は、伝送路に接続され、前置増幅器の出力は、図１の信号ＩＮＰ、ＩＮＮを与える。この場合、伝送路終端インピーダンス４が設けられる場合には、ＩＮＰ、ＩＮＮにかけては設けられず、前置増幅器部の入力にかけて設けられる。
図２は、図１のモニタ部の一実施例を示す概略図である。
この図において、参照番号１１および１２は、モニタ部１の入力端子を示す。この部分は、アナログ乗算器回路として機能するように接続されているトランジスタＴ１からＴ６を備えている。特に、トランジスタＴ５およびＴ６のソースは、一緒に接続されていると共に、電流源ＩＳ１に接続されている。この電流源は、例えばカスケード型であり、Ｉに等しいＴ５およびＴ６の合算電流を与える。トランジスタＴ５およびＴ６のゲートは、入力端子１２１および１１１を持つ第１の差動入力を構成する。
トランジスタＴ１およびＴ２のソースは、共通接続され、かつ、トランジスタＴ５のドレインに接続されている。トランジスタＴ３およびＴ４のソースは、共通接続され、かつ、トランジスタＴ６のドレインに接続されている。トランジスタＴ１およびＴ４のドレインは、共通接続され、かつ、第１の負荷回路を介してＶＣＣに接続されている。同様に、トランジスタＴ２およびＴ３のドレインは、共通接続されかつ、第２の負荷回路を介してＶＣＣに接続されている。この実施例において、第１および第２の負荷回路は、それぞれ、トランジスタＴ１からＴ６の導電型とは逆の導電型を持つトランジスタＴ７およびＴ８によって構成されている。トランジスタＴ７およびＴ８のゲートは、それぞれ技術的に良く知られている多くの異なる方法で発生される基準電圧ＶＲＥＦを受ける。
トランジスタＴ１およびＴ３のゲートは、共通接続され、かつ、アナログ乗算器回路の第２の差動入力１２２、１１２の第１の入力端子１２２を構成している。トランジスタＴ２およびＴ４のゲートは、共通接続され、第２の差動入力１２２、１１２の第２の入力１１２を構成している。
この実施例においては、アナログ乗算器回路の第２の差動入力は、アナログ乗算器回路がモニタ部１の入力１１、１２にかかる絶対電圧差に依存する信号を出力するように、接続されている。この目的に対して、第１の差動入力１１１、１２１の一方の入力１１１が、第２の差動入力１１２、１２２の一方の入力１１２と接続され、モニタ部１の第１の入力端子１１を構成している。一方、第１の差動入力の他方の入力１２１が、第２の差動入力１１２、１２２の他方の入力１２２と接続され、モニタ部１の第２の入力端子１２を構成している。
参照符号ＱＡおよびＱＢは、アナログ乗算器回路の出力ノードを示す。ＱＡは、トランジスタＴ７、Ｔ１およびＴ４のドレインに接続されているが、ＱＢは、トランジスタＴ８、Ｔ２およびＴ３のドレインに接続されている。これらの出力ノードは、それぞれ、比較器回路ＯＰの反転入力および非反転入力に接続される。この比較器回路は、それぞれ技術的に良く知られている非常に多くの異なる方法で実現され得る。
Ｃ１およびＣ２は、それぞれ、比較器回路ＯＰの非反転入力および反転入力において、信号を平滑化するための任意の容量を示す。これらの容量は、例えば、一緒に接続されたトランジスタのドレインおよびソースが容量の一方の電極を構成し、そのゲートが他方の容量電極を構成するように、ＭＯＳトランジスタのゲート容量を利用することによって実現され得る。もちろん、これらの容量を他の方法で実現することも容易である。
比較回路ＯＰの出力は、モニタ部１の制御信号ＭＯＵＴを与える。Ｃ３は、この回路の動作からもたらされる過渡的な電圧スパイクを吸収するための任意の容量を示す。
動作について説明する。電流源ＩＳ１によって与えられる電流Ｉは、Ｙ構造に接続された第１の３個のトランジスタ群Ｔ１、Ｔ２、Ｔ５、およびＹ構造に接続された第２の３個のトランジスタ群Ｔ３、Ｔ４、Ｔ６の間で分割される。その分割比は、入力１１１および１２１にかかる電圧差に依存する。上部トランジスタ対Ｔ１、Ｔ２およびＴ３、Ｔ４は、それぞれ、第２の差動入力１１２、１２２にかかる電圧差によって、それぞれのトランジスタ群の下部のトランジスタＴ５、Ｔ６を通る電流を分割する。２つの３個トランジスタ群のすべてのトランジスタＴ１からＴ６が、類似の電気特性を持ち、かつ第２の差動入力１１２、１２２にかかる電圧がゼロである場合、両負荷回路Ｔ７およびＴ８を通る電流は、対称的である。第１の差動入力１１１、１２１にかかる電圧差にかかわらず、Ｔ７およびＴ８が対称的である場合には、この結果からノードＱＡおよびＱＢにかかる出力電圧差がゼロになる。同様に、第２の差動入力１１２、１２２にかかる電圧差にかかわらず、第１の差動入力１１１、１２１にかかる電圧がゼロである場合には、Ｔ７およびＴ８を通る電流は、対称となる。共通接続されているアナログ乗算器の第１および第２の差動入力のそれぞれの入力によって、モニタ部１の入力１１、１２にかかる電圧がゼロである場合、すなわち、データが利用可能でない場合、負荷素子Ｔ７およびＴ８を通る電流は、対称的になる。他方、モニタ部１の入力１１、１２にかけて電圧差が発生するとすぐに、入力１１、１２にかかる電圧差の極性にかかわらず、負荷素子Ｔ７を通る電流が負荷素子Ｔ８を通る電流よりも大きくなる。負荷素子Ｔ７およびＴ８を通る電流の差によって、ノードＱＡおよびＱＢにかけて電圧差が生ずる。この電圧差が所定のしきい値を超える場合、比較器回路ＯＰは、その出力を切り替え、入力端子１１、１２にかけてデータが現れていることを示す。
所定のしきい値の設定は、数多くの異なる方法で実行できる。１つの可能性は、ＱＡ、ＱＢにかかる電圧差が所定値に達すると、出力ＭＯＵＴの切り替えが行われるよう、所定の入力オフセット電圧を持つ比較器回路を設けることである。この場合、トランジスタＴ１からＴ８を有する回路は、含まれている構成部品の電気特性に関して対称的であるように設計される。
代替案として、比較器回路ＯＰは、入力にかかる電圧差がゼロの場合、比較器の出力ＭＯＵＴが切り替わるように設計される。そのとき、ＭＯＵＴで出力信号を切り替えるための所定のしきい値は、第１の３個トランジスタ群Ｔ１、Ｔ２、Ｔ５および第２の３個トランジスタ群Ｔ３、Ｔ４、Ｔ６を、少なくとも一方の３個トランジスタ群内のトランジスタの電気特性が非対称であるように、または、トランジスタＴ７、Ｔ８の電気特性が非対称であるか、その両者が非対称であるように設計することによって与えられる。詳細すれば、所定のしきい値は、トランジスタＴ１およびＴ２のチャンネル幅またはチャンネル長の比を適切に設定することによって、または、トランジスタＴ３およびＴ４のチャンネル幅またはチャンネル長の比又はそれら両方を適切に設定することによって与えられる。トランジスタＴ１、Ｔ４の少なくとも一方がトランジスタＴ２、Ｔ３の少なくとも一方よりも小さなチャンネル幅を持つ場合、端子１１および１２間の電圧差がゼロであるとすると、負荷素子Ｔ７を通る電流は、負荷素子Ｔ８を通る電流よりも小さい。この方法では、モニタ部１の入力端子１１、１２にかかる絶対電圧差が所定のしきい値に達した場合のみ、ノードＱＡおよびＱＢにかかる電位差は、ゼロを横切る。
Ｔ２、Ｔ３のチャンネル形状とは異なるトランジスタＴ１、Ｔ４のチャンネル形状を与えることに加えて、あるいは代替案として、モニタ部１の入力端子１１、１２間の絶対電圧差が所定のしきい値に達するときに、ノードＱＡおよびＱＢにかかる電位差がゼロを横切るようにするため、トランジスタＴ７、Ｔ８のチャンネル形状が互いに異なるように作られる。Ｔ７のチャンネル幅がＴ８のチャンネル幅よりも大きくされる場合、モニタ部１の入力端子１１、１２にかかる電圧差がゼロであれば、たとえトランジスタＴ１からＴ６から成る両方のトランジスタ群が対称的であったとしても、モニタ部１の入力端子１１、１２にかかる絶対電圧差がＱＡの電位は、ＱＢの電位よりも高くなる。
前記しきい値を与えるための別の可能性は、シャントをＱＢからＱＡに又はＴ６のソースに又はＱＡからＶＣＣに接続することである。そのようなシャントは、抵抗またはトランジスタ（図示せず）によって実現される。
容量Ｃ１、Ｃ２、Ｃ３は任意の値を持ち、入力端子１１、１２にかかる極性変化によるノードＱＡ、ＱＢでの過渡的電位変化を抑制するよう働く。データ伝送中、増幅器部２の入力端子にかかる信号化電圧差の符号が、伝送ビット流に従って変化する。符号変化は、モニタ回路１の端子１１および１２にかかる電圧差のゼロ交差を含む。この結果、次にＱＡおよびＱＢ間の電位差に過渡状態が起きる。これらの過渡状態は、短時間であるので、比較器ＯＰの応答性を十分に遅くするよう設計することによって、過渡状態を抑制できる。この特別な実施例において、これは、容量Ｃ１からＣ３を設けることによって達成される。この方法においては、比較器ＯＰの出力信号ＭＯＵＴがモニタ部１の入力端子１１、１２にかかるデータ信号のゼロ交差中でも安定状態にある。
図３は、図１の実施例の増幅器部と電力制御部の一実施例を示す概略図である。
この図において、Ｔ９およびＴ１０は、増幅器部２の差動入力段を構成しているトランジスタを示す。トランジスタＴ９およびＴ１０のソースは、共通接続され、かつ、定電流源ＩＳ２に接続されている。定電流源ＩＳ２の他方の端子は、接地ＧＮＤされている。トランジスタＴ９およびＴ１０は、それぞれ、そのドレインが電流源ＩＳ３およびＩＳ４に接続されている。トランジスタＴ９、Ｔ１０に接続されていないＩＳ３およびＩＳ４の端子は、電源電位ＶＣＣに接続されている。電流源ＩＳ３およびＩＳ４は、電流ミラーによって実現される。この場合、トランジスタＴ９と反対の導電型を持つ第１のＭＯＳトランジスタ（図示せず）が、トランジスタＴ９のドレイン路に設けられ、トランジスタＴ１０と反対の導電型を持つ第２のＭＯＳトランジスタ（図示せず）が、トランジスタＴ１０のドレイン路に設けられる。これらの第１および第２のトランジスタのゲート（図示せず）は、共通接続され、かつ、Ｔ９のドレインと接続される。
トランジスタＴ１１、Ｔ１２は、反転駆動段を構成する。Ｔ１１は、Ｔ１２とは逆の導電型を有する。トランジスタＴ１１およびＴ１２のゲートは、共にトランジスタＴ１０のドレインと接続されている。トランジスタＴ１１のソースは、ＶＣＣに接続され、トランジスタＴ１１のドレインは、トランジスタＴ１２のドレインに接続されている。
トランジスタＴ１３およびＴ１４は、増幅器部２の出力段を構成する。Ｔ１３は、Ｔ１４とは逆の導電型を有する。これらトランジスタＴ１３、Ｔ１４のゲートは、共にトランジスタＴ１１のドレインおよびトランジスタＴ１２のドレイン間のノードに接続されている。トランジスタＴ１３のソースは、ＶＣＣに接続され、一方、トランジスタＴ１３のドレインは、トランジスタＴ１４のドレインに接続されている。トランジスタＴ１３のドレインおよびトランジスタＴ１４のドレインは、出力端子ＯＵＴと接続されている増幅器部２の出力ノードを構成している。
トランジスタＴ１５およびＴ１６は、増幅器部２の電力制御部３を構成する。トランジスタＴ１６のドレインは、トランジスタＴ１２のソースに接続され、かつ、トランジスタＴ１４のソースに接続されている。トランジスタＴ１６のソースは、接地されている。トランジスタＴ１５は、トランジスタＴ１６とは逆の導電型を有する。トランジスタＴ１５のドレインは、出力端子ＯＵＴに接続されているが、トランジスタＴ１５のソースは、ＶＣＣに接続されている。トランジスタＴ１５のゲートおよびランジスタＴ１６のゲートは、共通接続され、かつ、電力制御部３の電力制御入力端子ＰＥＮに接続されている。図１に示されているように、この電力制御入力端子ＰＥＮは、モニタ部１の電力制御出力端子ＭＯＵＴと接続されている。
動作について説明する。トランジスタＴ９およびＴ１０によって構成された入力段は、定電流源ＩＳ２、ＩＳ３およびＩＳ４と共に、差動入力増幅器を与える。トランジスタＴ９、Ｔ１０のドレイン路に、定電流源ＩＳ３、ＩＳ４を設けることにより、この入力段は、大きな電圧増幅を行い、入力端子ＩＮＰ、ＩＮＮにかかる入力電圧差が正であるか負であるかによって、トランジスタＴ１０のドレインにデジタル信号を与える。電力制御入力信号ＰＥＮが高電位にあり、トランジスタＴ１６を導通させていると仮定して、トランジスタＴ１１、Ｔ１２からなるドライバ段によって、トランジスタＴ１０のドレイン電圧信号は、増幅され、反転される。この条件下で、トランジスタＴ１２のドレインおよびトランジスタＴ１１のドレインは、トランジスタＴ１３およびＴ１４のゲートを駆動するために適切な低インピーダンス信号を与える。その後、十分大きなスルー速度を持つ高速デジタル信号は、Ｔ１４のドレインおよびＴ１３のドレインに与えられる。高電位にあるＰＥＮによりトランジスタＴ１５は、遮断される。
今、モニタ部がその入力にデータが利用可能ではないことを検出した場合、モニタ部１の出力ＭＯＵＴ、従って電力制御部３の電力制御入力ＰＥＮは、低電位に変わる。この結果、トランジスタＴ１６は、遮断し、トランジスタＴ１５は、導通する。従って、トランジスタＴ１１、Ｔ１２から成る駆動段もトランジスタＴ１３、Ｔ１４から成る出力段も、動作電力を受信せず、低電力待機状態に入る。同時に、出力端子ＯＵＴの電位を確定維持するために、トランジスタＴ１５は、出力端子ＯＵＴを高電位に引き上げる。
増幅器部２および電流源ＩＳ２、ＩＳ３およびＩＳ４の各段は、それぞれ技術的に良く知られている異なる方法で実現され得る。
特定の種類の電流源によって、電力制御信号ＰＥＮは、増幅器部２の電流源ＩＳ２からＩＳ４の幾つか又はその全てを動作可能にまたは動作不能にさせ得る。低電力待機状態において、出力端子ＯＵＴが高電位よりもむしろ低電位を取ることが望ましい場合には、トランジスタＴ１５は、トランジスタＴ１２と同じ導電型のトランジスタ（図示せず）と置き換えられる。このトランジスタのソース（図示せず）は、接地され、その後、そのドレインは出力端子ＯＵＴに接続される。その後、逆の導電型を持つトランジスタＴ１６は、トランジスタＴ１１、Ｔ１３のソース路に与えられる。その後、トランジスタＴ１２、Ｔ１４のソースは、接地され、電力制御信号ＰＥＮは、反転させられる。
上述の実施例では、ＭＯＳトランジスタが使用されている。バイポーラトランジスタでの設計またはバイポーラとＭＯＳトランジスタの両方での混合設計も、同様に実現可能である。

Claims (7)

1. 伝送路からデジタル・データ信号を受信する入力バッファ回路であって、
   伝送路上で送信されるデータ信号を受信する非反転入力（ＩＮＰ）と反転入力（ＩＮＮ）および受信したデジタル・データ信号に対応しているデジタル・データを出力する出力（ＯＵＴ）を有する増幅器（２）と、
   増幅器の非反転入力に接続された第１の入力、増幅器の反転入力に接続された第２の入力およびモニタ出力（ＭＯＵＴ）を有するモニタ（１）と、
   モニタのモニタ出力から制御信号を受信するように接続された電力制御部（３）とを備え、
   モニタは、伝送路を介して送信されるデータ信号がモニタの入力（ＩＮＰ、ＩＮＮ）において利用可能であるかどうかによって制御信号を出力し、
   電力制御部は、モニタによってデータが検出されない場合、増幅器を低電力待機状態に切り替え、モニタによってデータが検出される場合には、増幅器を動作状態に切り替え、モニタは、第１および第２のモニタ入力に現れている信号間の絶対差が所定値より大きい場合、データが現れていることを示す制御信号（ＭＯＵＴ）を出力し、前記の差が所定値より小さい場合、データが現れていないことを示す制御信号（ＭＯＵＴ）を出力し、
   モニタは、第１の差動入力（１１２、１２２）、第２の差動入力（１１１、１２１）および出力（ＱＡ、ＱＢ）を有するアナログ乗算回路（Ｔ１からＴ６）から構成され、
   第１の差動入力の第１の端子（１２２）は、第２の差動入力の第１の端子（１２１）に接続され、第１の差動入力の第２の端子（１１２）は、第２の差動入力の第２の端子（１１１）に接続され、
   第１および第２の差動入力の第１の端子（１２１、１２２）は、モニタの第１の入力（１２）を構成し、第１および第２の差動入力（１１）の第２の端子（１１１、１１２）は、モニタの第２の入力を構成し、
   アナログ乗算回路は、
   第１の３つトランジスタ群（Ｔ１、Ｔ２、Ｔ５）および第２の３つトランジスタ群（Ｔ３、Ｔ４、Ｔ６）を備え、
   各３つトランジスタ群のトランジスタは、各３つ揃いにおける上方ブランチの第１および第２のトランジスタ（Ｔ１、Ｔ２；Ｔ３、Ｔ４）のソース端子が下方ブランチのトランジスタ（Ｔ５；Ｔ６）のドレイン端子と接続されるように、それぞれＹ型に接続され、
   第１の３つ揃いの第１の上方ブランチ・トランジスタ（Ｔ１）のドレイン端子、および第２の３つ揃いの第１の上方ブランチ・トランジスタ（Ｔ４）のドレイン端子は、共通接続され、
   第１の３つ揃いの第２の上方ブランチ・トランジスタ（Ｔ２）のドレイン端子、および第２の３つ揃いの第２の上方ブランチ・トランジスタ（Ｔ３）のドレイン端子は、共通接続され、
   アナログ乗算回路は、さらに、それぞれ、第１および第２の上方ブランチ・トランジスタ（Ｔ１、Ｔ４；Ｔ２、Ｔ３）のドレイン端子（ＱＡ；ＱＢ）に接続された第１および第２の負荷回路（Ｔ７；Ｔ８）を備え、
   第１の３つ組みの第１の上方ブランチ・トランジスタ（Ｔ１）と第２の３つ組みの第２の上方ブランチ・トランジスタ（Ｔ３）のゲートは、共通接続され、アナログ乗算回路の第１の差動入力の第１の入力端子（１２２）を構成し、
   第１の３つ組みの第２の上方ブランチ・トランジスタ（Ｔ２）と第２の３つ組みの第１の上方ブランチ・トランジスタ（Ｔ４）のゲートは、共通接続され、アナログ乗算回路の第１の差動入力の第２の入力端子（１１２）を構成し、
   第１および第２の３つ組みの下方ブランチ・トランジスタ（Ｔ５；Ｔ６）のゲートは、それぞれアナログ乗算回路の第２の差動入力の第１の入力端子（１２１）および第２の入力端子（１１１）を構成し、
   ３つ組みの両方の上方ブランチ・トランジスタのゲート・ソース電圧を等しくした場合、３つ組みの上方ブランチ・トランジスタのチャネル・インピーダンスが互いに異なるように、第１および第２の３つ組みの少なくとも一方の上方ブランチ・トランジスタのチャンネル形状が互いに異なることを特徴とする入力バッファ回路。
2. 請求項１記載の入力バッファ回路において、第１の負荷回路の負荷インピーダンスは、第２の負荷回路の負荷インピーダンスと異なることを特徴とする入力バッファ回路。
3. 請求項２に記載の入力バッファ回路において、
   第１の負荷回路は、第１の負荷トランジスタ（Ｔ７）から構成され、第２の負荷回路は、第２の負荷トランジスタ（Ｔ８）から構成され、
   第１の負荷トランジスタのチャンネル形状は、第２のトランジスタのチャンネル形状と異なることを特徴とする入力バッファ回路。
4. 請求項１記載の入力バッファ回路において、
   負荷回路（Ｔ７、Ｔ８）の一方を流れる電流の一部を分路させるため、シャント・インピーダンスが接続されていることを特徴とする入力バッファ回路。
5. 請求項１から４のいずれかに記載の入力バッファ回路において、
   入力は、アナログ乗算回路（１）の出力（ＱＡ、ＱＢ）に接続された比較回路（ＯＰ）を備え、
   比較回路（ＯＰ）の出力は、モニタ出力（ＭＯＵＴ）を与えるように接続されることを特徴とする入力バッファ回路。
6. 請求項１から５のいずれかに記載の入力バッファ回路において、
   増幅器（２）は、入力段（Ｔ９、Ｔ１０）と低インピーダンス出力段（Ｔ１１からＴ１４）を備え、さらに
   モニタ（１）によって出力される制御信号（ＭＯＵＴ）に従って、低インピーダンス出力段への動作電流の供給を制御する手段（Ｔ１６）を備えることを特徴とする入力バッファ回路。
7. 請求項６に記載の入力バッファ回路において、
   増幅器（２）は、制御信号（ＭＯＵＴ）が増幅器（２）の入力（ＩＮＮ、ＩＮＰ）にデータ信号が無いことを示している場合、増幅器（２）の出力を所定の出力電位に設定する手段（Ｔ１５）を備えることを特徴とする入力バッファ回路。

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