JP3931749B2 - 突起電極を有する半導体装置の製造方法 - Google Patents

突起電極を有する半導体装置の製造方法 Download PDF

Info

Publication number
JP3931749B2
JP3931749B2 JP2002199714A JP2002199714A JP3931749B2 JP 3931749 B2 JP3931749 B2 JP 3931749B2 JP 2002199714 A JP2002199714 A JP 2002199714A JP 2002199714 A JP2002199714 A JP 2002199714A JP 3931749 B2 JP3931749 B2 JP 3931749B2
Authority
JP
Japan
Prior art keywords
protruding electrode
electrode
semiconductor device
semiconductor element
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002199714A
Other languages
English (en)
Other versions
JP2003086620A5 (ja
JP2003086620A (ja
Inventor
隆 大塚
和彦 松村
哲郎 河北
博昭 藤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2002199714A priority Critical patent/JP3931749B2/ja
Publication of JP2003086620A publication Critical patent/JP2003086620A/ja
Publication of JP2003086620A5 publication Critical patent/JP2003086620A5/ja
Application granted granted Critical
Publication of JP3931749B2 publication Critical patent/JP3931749B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83874—Ultraviolet [UV] curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Landscapes

  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に他の半導体装置あるいは配線基板の基板電極と接続される突起電極を有する半導体装置に関する。またこの発明はさらにこれら半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＴＡＢ方式あるいはフリップチップ方式と呼ばれる方法によって、一対の半導体装置、あるいは半導体装置と配線基板とを接続する方法が知られている。ここで言う配線基板とは、例えば絶縁性基板に導電性の基板電極を配置したプリント基板の他、ＴＦＴ、圧電素子等の電気素子等、半導体装置と電気的結合がなされる電気素子全般を指すものである。
【０００３】
このうちフリップチップ方式においては、実装される半導体装置に半田（すずと鉛の合金）からなる突起電極が設けられており、この突起電極を他の半導体装置あるいは配線基板の電極に接続する。
図１８は、かかる半導体装置の一例の概略を示す断面図であり、半導体素子１１はトランジスタや配線、コンタクトなどが形成された能動層１６及び素子電極１３を有する。素子電極１３は、半導体素子１１の能動面１６を被覆した低融点ガラスやシリコン窒化膜などからなる保護層１２に形成された開口部から露出している。開口部の内外には、ＴｉＷ／Ａｕ等からなるバリア層１４が形成されており、バリア層１４の上に突起電極１５が電解めっき法や蒸着法により形成される。かかる突起電極１５は接続されるべき他の半導体装置あるいは配線基板に接続される。
【０００４】
また図１９は、他の半導体装置の組み合わせの一例の概略を示す断面図であり、半導体素子２４には、表面がＡｕからなる突起電極２６が設けられており、この突起電極２６は接続されるべき配線基板２５に形成されたＡｌからなる基板電極２７に接続されている。突起電極２６と基板電極２７の周辺にはＡｕ−Ａｌ合金層２８が形成される。
【０００５】
【発明が解決しようとする課題】
図１８を参照して説明した従来の半導体装置は、次のような問題点を有する。まず、バリア層１４は予め半導体ウエハの全面に亘って形成され、その後、突起電極１５を除く不要部分がエッチングにより除去される。従ってオーバーエッチングを防止する都合上、バリア層１４は開口部の周辺部まで広がった形状となる。このような複雑な工程が必要とされるばかりでなく、突起電極１５同士のピッチを細かくすることが難しく、もっては半導体素子１１の小型化に限界が生じている。図１８に示した実施例の場合、隣り合う開口部のピッチは２０μｍ、開口部径は１００μｍ、突起電極の高さは１００μｍ程度である。
【０００６】
また図１９を参照して説明した従来の半導体装置は次のような問題点を有する。先に述べたように、半導体素子２４と基板電極２７との接続工程にあっては、高温加熱や高荷重が半導体素子２４に加えられる。このため、半導体素子２４の破壊や信頼性の劣化を招く可能性があり、完成品の歩留まりが悪くなる恐れがある。
【０００７】
本発明は、小型化に適した半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の問題点を解決するため、本発明は、半導体素子から突起電極を有する半導体装置の製造方法であって、
半導体素子は、半導体素子の能動面を被覆して形成され、半導体素子の能動面に設けられた素子電極を臨ませた開口部を有する保護層と、開口部の内部において素子電極を被覆するバリア層と、バリア層を被覆した拡散防止層形成用膜とを有し、
この突起電極を有する半導体装置の製造方法は、
ＩＴＯ薄膜を介してＩｎ塊を表面に有する基板を、Ｉｎ塊と拡散防止層形成用膜とを位置合わせした状態で、半導体素子を基板に向けて押圧させることにより、Ｉｎ塊を半導体素子に転写する第１工程、
半導体素子に転写されたＩｎ塊を加熱することにより、Ｉｎ塊を突起電極とする第２工程、
を有し、
拡散防止層形成用膜は金からなり、第２工程においては、加熱により拡散防止層形成用膜とＩｎ塊とを相互拡散させてバリア層と突起電極との間にＡｕＩｎ 2 からなる拡散防止層が形成され、
Ｉｎ塊を被覆する還元剤がＩＴＯ薄膜上に形成されており、第１工程により還元剤も半導体素子に転写される。
バリア層はニッケルからなることが好ましい。
【００３４】
（実施例）
図１は本発明の半導体装置の好適な一実施例の断面図を示す。半導体素子３１の内部にはトランジスタや配線、コンタクトなどの能動層３２が設けられる。またこの半導体素子３１の能動面上にはＡｌ電極などのような素子電極３３が３０μｍ程度の間隔で形成されている。ここでの素子電極３３はＡｌ中に０．５％のＣｕを混合させた材料からなり、０．６μｍ程度の厚みを有するものである。しかしながら素子電極３３の材料はＡｌを主成分とする電極のみに限られることはなく、Ｃｕを主成分とする電極などであっても差し支えない。
【００３５】
また、この半導体素子３１の能動面上には０．８μｍ程度の厚みのＳｉ窒化膜である保護層３４が形成されている。さらに保護層３４には、１５μｍ程度の内径を有し、かつ半導体素子３１の素子電極３３を露出させる開口部が互いに離間して形成されている。この保護層３４は低融点ガラスを用いたものを用いても差し支えない。さらにそれぞれの開口部の内部には厚みが０．３μｍ程度のＮｉめっき層がバリア層３５として素子電極３３を被覆するように設けられている。さらに０．５μｍ程度の厚みを有する拡散防止層３６がバリア層３５を被覆するように設けられている。さらにこの拡散防止層３６上には高さ１０μｍ程度の突起電極３７が形成されている。
【００３６】
ところで、この好適な実施例においては、バリア層３５と拡散防止層３６との厚みの合計が保護層３４の厚みとほぼ合致するようにしているが、バリア層３５および拡散防止層３６が保護層３４の開口部内にのみ形成されていればよいので、バリア層３５及び拡散防止層３６の厚みの合計が保護層３４の厚みよりも小となるようにしても差し支えない。しかしながら、バリア層３５及び拡散防止層３６の厚みの合計が、保護層３４の厚みとほぼ合致していると、配線基板への実装、あるいは半導体装置同士の接合の場合に、接合状態が規制されることになって安定することが期待される。またさらにバリア層３５、拡散防止層３６及び突起電極３７は、開口部の内径と実質的に同じ径を有するように構成されることが好ましい。
【００３７】
このとき、突起電極３７はＡｌやＮｉよりも硬度の低い材料であるＩｎ等により形成されている。このようにすると、後述するように、半導体装置を他の電極に押圧した時に、バリア層や素子電極を介して能動層に伝達される機械的ストレスが突起電極により吸収される。例えばＮｉのビッカース硬度は４５０〜５００Ｈｖ程度、Ｉｎのビッカース硬度は１〜４Ｈｖ程度であるので、Ｉｎよりなる突起電極３７が主として塑性変形し、バリア層３５、素子電極３３を介して能動層３２に伝達される機械的ストレスが減少される。
【００３８】
ここで拡散防止層３６は次のようにして形成される。まずバリア層３５を構成するＮｉめっき膜上に、図２に示すように０．１μｍ程度の厚みのＡｕのフラッシュめっき膜である拡散防止層形成用膜３８を形成する。Ａｕのビッカース硬度は３０〜４０Ｈｖ程度である。この拡散防止層形成用膜３８上にＩｎからなる突起電極３７を接続すると、ＡｕおよびＩｎの相互拡散によって厚みが０．５μｍ程度まで増大した金属間化合物であるＡｕＩｎ2が形成され、これが拡散防止層３６となる。
【００３９】
この拡散防止層３６は、Ｎｉ及びＩｎの相互拡散を防止し、かつ、バリア層３５と突起電極３７との密着状態を確保するために形成されたものである。さらに、突起電極３７の材料はＩｎのみに限定されるものではなく、素子電極３３及びバリア層３６よりも硬度が低いものであればよく、また拡散防止層形成用膜３８はＡｕのみに限定されず、例えばＰｄやＩｎとＰｂの合金等であってもよい。
【００４０】
すなわち、本発明の好適な実施例による半導体装置においては、バリア層３５及び拡散防止層３６が保護層３４の開口部内にのみ形成されており、かつ突起電極３７が拡散防止層３６を介した上でバリア層３５に形成されている。このため、開口部の外側まで広がったバリア層をエッチングによって形成する必要がなくなり、突起電極３７のサイズ、並びに離間スペースを微細化することが可能となる。本実施例の場合、開口部径は１５μｍ、隣接する開口部同士の距離は３０μｍ程度とすることが可能である。また突起電極３７の硬度が素子電極３３及びバリア層３５の硬度よりも低くなっているため、配線基板等に対する半導体装置の実装において、突起電極３７を介した機械的ストレスが吸収され、能動層３２まで伝達される可能性が減じられる。
【００４１】
次にかかる半導体装置の製造方法は図２の側面図を参照して下記のように説明される。
まず、スパッタ法を利用してＡｌ等からなる素子電極３３のそれぞれが半導体素子３１の能動面３２上に離間した状態で形成される。またＣＶＤ法を用いて半導体素子３１の能動面３２上にＳｉ窒化膜の保護層３４が形成される。この後、保護層３４の所定位置毎に素子電極３３を露出させる開口部が形成される。続いてこの開口部から露出した素子電極３３上にバリア層３５として機能するＮｉめっき膜が無電解めっき法によって形成される。さらに、拡散防止層３６を形成するための拡散防止層形成用膜３８となるＡｕのフラッシュめっき膜が無電解めっき法によりバリア層３５上に形成され、この拡散防止層形成用膜３８上にＩｎからなる突起電極３７が形成される。このＩｎからなる突起電極３７を半導体素子に転写する工程が図３（ａ）〜（ｃ）を参照しながら以下に説明される。
【００４２】
図３（ａ）に示されるように、加圧治具４０は第一の半導体素子３１を把持する。半導体素子３１にはバリア層３５として機能するＮｉめっき膜と、その表面に加工された拡散防止層形成用膜３８として機能するＡｕのフラッシュめっき膜が形成されている。一方、ＳｉＯ2基板５０上に形成されたＩＴＯ基板５１上に、Ｉｎ塊５２が接着されている。さらにＩＴＯ基板５１上には還元剤５３がＩｎ塊５２を被覆するように塗布される。
【００４３】
Ｉｎ塊５３と拡散防止層形成用膜３８とが位置あわせされたのち、半導体素子３１が加圧治具４０によってＳｉＯ2基板５０に向けて押圧される。Ｉｎ塊５２のＩＴＯ基板５１に対する密着性はあまり高くないので、Ｉｎ塊５２は容易に半導体素子３１に転写される。また、Ｉｎの硬度は低いので、図３（ｂ）に示すごとく、その形状は歪んだものとなる。さらに還元剤５３の一部も半導体素子３１に転写される。
【００４４】
こうして転写されたＩｎ塊５２は、加圧治具４０によって加熱され、図３（ｃ）に図示されるように半球状の突起となり、これが突起電極３７となる。そして、拡散防止層形成用膜３８とＩｎ塊５２が相互拡散して、拡散防止層３６が形成される。このとき拡散防止層形成用膜３８はＩｎ塊５２の全体に拡散することはない。従って突起電極３７の硬度はＩｎの硬度とほぼ変わりないと考えて良い。このため、突起電極３７の高さが低くとも、突起電極３７の変形性能は損なわれることはない。
【００４５】
このように還元剤５３を予め塗布した状態でＩｎ塊５２を半導体装置３１に転写することにより、Ｉｎ塊５２と拡散防止層形成用膜３８として作用するＡｕフラッシュめっき層との間の酸化物が除去されて、Ｉｎ塊５２とＡｕフラッシュめっき層との間の接続の信頼性が向上する。また、成形された突起電極の表面を被膜する酸化物が、還元剤を塗布しない場合に比べて、格段に除去されているので、例えば突起電極と他の電極との接続においても接続の信頼性が向上する。
【００４６】
次に図１に示す半導体装置を用いて、一対の半導体装置を接合することも可能であり、この場合同一機能を有する単体の半導体装置よりも小型化され、かつ専有面積が小さい半導体装置の組み合わせを得ることが可能である。一対の半導体装置を接合する場合には、これらの半導体装置が外圧によって互いに押圧される。この時の圧力が素子電極３３、バリア層３５等を介して半導体素子３１の能動面３２に伝達されることになる。ところが、本発明の半導体装置では開口部の径が直径１５μｍ程度と非常に小さいため、従来の半導体装置に比べて、能動面３２に単位面積当たりに加わる圧力が大きくなり、その機械的ストレスによる影響が懸念される。
【００４７】
図４にはかかる問題点をも克服した半導体装置の組み合わせの構成が示されている。図４においては、一対の半導体装置が図示されているが、各々の半導体装置の構造は図１に示した半導体装置と同一の構造を有するので、図１に示す実施例と同等の部分には同じ番号を付与し、その説明は適宜省略する。
図４に示す半導体装置の組み合わせは、一対の半導体装置のそれぞれの突起電極３７同士が互いに接続されている。一対の半導体装置のそれぞれの保護層３７間には絶縁性樹脂３９が充填される。
【００４８】
すなわち、かかる半導体装置の組み合わせにおいて、各々の半導体装置は保護層３４に形成された開口部、及び開口部内に設けられたバリア層３５及び拡散防止層３６を有している。そして各々の半導体装置は素子電極３３及びバリア層３５よりも硬度が低い突起電極３７を共有して、相互に接続されている。
かかる半導体装置の組み合わせは以下の示す製造方法に従って作製される。
【００４９】
まず、図１に示される半導体装置が１組準備される。そして各々の半導体装置の突起電極３７同士が互いに位置合わせされ、すくなくともいずれか一方の半導体装置の保護層３４上にエポキシ樹脂などの絶縁性樹脂３９が所要量塗布される。その後一方の半導体装置が他方に対して押圧され、かつ加熱されることによって突起電極３７同士が固着されるとともに、絶縁性樹脂３９が硬化される。このプロセスにより主として突起電極３７が塑性変形し、加えられる外圧がバリア層３５や素子電極３３を介して能動層３２に伝わる影響が減じられる。またそれぞれの半導体装置の反りや、それぞれの突起電極３７の高さのばらつきも吸収される。
【００５０】
この実施例においては、一対の半導体装置の一方を配線基板に置き換えることも可能である。すなわち、配線基板上の基板電極と半導体装置とが半導体装置に形成された突起電極により接合される。
図５は半導体装置の組み合わせの他の製造方法を示す。図５の実施例においては、図１の実施例に示す半導体装置（これをｘとする）と、図１の実施例に示す半導体装置のうち拡散防止層３６及び突起電極３７を除いた構成を有するサブ半導体装置（これをｙとする）が準備される。ただしサブ半導体装置ｙのバリア層３５上には拡散防止層形成用膜３８が形成されているものとする。このような半導体装置ｘの突起電極３７とサブ半導体装置ｙの拡散防止層形成用膜３８とが位置あわせされる。次いで半導体装置ｘあるいはサブ半導体装置ｙの少なくともいずれか一方の保護層３４上に絶縁性樹脂３９が塗布される。この実施例においては、サブ半導体装置ｙの保護層３４上に絶縁性樹脂３９が塗布される。
【００５１】
引き続いて半導体装置ｘあるいはサブ半導体装置ｙの少なくともいずれか一方が他方に対して加圧され、かつ加熱される。するとサブ半導体装置ｙの拡散防止層形成用膜３８と半導体装置ｘの突起電極３７とが相互拡散し、厚みの増加した拡散防止層３６がサブ半導体装置ｙのバリア層３５上に形成される。そして半導体装置ｘ及びサブ半導体装置ｙは突起電極３７によって互いに固着され、さらに絶縁性樹脂３９が硬化されることによって、半導体装置ｘおよびサブ半導体装置ｙが一体化される。
【００５２】
なお、サブ半導体装置ｙに代えて、拡散防止層形成用膜３８が施された電極を有する他の電気装置、例えば配線基板なども上記実施例に適用され得る。
次に、半導体装置の組み合わせのさらに他の一実施例の構造が以下に説明される。
図６においては説明の簡略化の都合上、使用される半導体装置の構成として、半導体素子３１、素子電極３３及び突起電極３７のみが図示されるが、図１に図示される半導体装置の構成を適用することも可能である。
【００５３】
まず、第一の半導体素子３１ａの表面には第一の突起電極３７ａが形成され、一方第二の半導体素子３１ｂの表面には第二の突起電極３７ｂが形成されている。これら第一の突起電極３７ａ及び第二の突起電極３７ｂはそれぞれ電気的に接続されている。さらに第一の半導体素子３１ａと第二の半導体素子３１ｂとの間には絶縁性樹脂３９が充填されている。ここで第二の突起電極３７ｂは第一の突起電極３７ａよりも硬度が低く、さらに好ましくは面積が大きく形成されている。例えば第一の突起電極３７ａはＮｉにＡｕ層を形成したものが用いられ、第二の突起電極３７ｂはＮｉにＡｕ層を形成した後、さらにＩｎを形成したものが用いられる。Ｉｎのビッカース硬度は１〜４Ｈｖ程度と非常に低いため、第一の突起電極３７ａと第二の突起電極３７ｂを当接させると、第一の突起電極３７ａの少なくとも一部、例えば先端部が第二の突起電極３７ｂに埋没する。このように第一の突起電極３７ａが第二の突起電極３７ｂに埋没するためには、第二の突起電極３７ｂのビッカース硬度が１〜２０Ｈｖ程度であればよく、このためには第二の突起電極３７ｂとしてＩｎのみならずＩｎを主成分とした合金や、Ｐｂ及びＰｂを主成分とする合金が適している。また第一の突起電極３７ａの材料としてはＡｕ，Ｐｄ，Ｐｔ，Ｃｕ及びこれらを主成分とする合金が適している。
【００５４】
次に上記の半導体装置の組み合わせの製造方法が以下に説明される。
図７は第一及び第二の突起電極３７ａ、３７ｂ同士の位置あわせ工程を示す側面図である。この実施例においては第一の突起電極３７ａとして、寸法径が５〜２０μｍの電極上に無電解めっき法によりＮｉを３〜５μｍ、Ａｕを０．２〜２μｍ形成したものが用いられ、一方第二の突起電極３７ｂとして、寸法径が２０〜１００μｍの電極上に無電解めっき法によりＮｉを２μｍ、Ａｕを０．２μｍ形成した後、Ｉｎを転写やディッピングによって３〜５μｍ形成したものが用いられる。加圧治具４０は第一の半導体素子３１ａを吸着する吸着装置（図示せず）を有し、この吸着装置は第一の半導体素子３１ａを吸着する。加圧治具４０はこうして第一の半導体素子３１ａを吸着したまま第一の半導体素子３１ａを搬送し、第一の突起電極３７ａと第二の突起電極３７ｂを位置あわせする。
【００５５】
図８は第一及び第二の突起電極３７ａ、３７ｂの接続工程を示す側面図である。加圧治具４０を用いて、一つの突起電極あたり５ｇ以下の荷重で第一の突起電極３７ａ及び／又は第二の突起電極３７ｂが加圧され、接続される。このとき第二の突起電極３７ｂの主たる成分であるＩｎはビッカース硬度は１〜４Ｈｖ程度と非常に柔らかく、一方第一の突起電極３７ａを構成するＮｉのビッカース硬度は４５０〜５００Ｈｖ、Ａｕのビッカース硬度は４０〜５０Ｈｖと硬いため、第一の突起電極３７ａの少なくとも一部、例えば先端部は容易に第二の突起電極３７ｂに埋没され、電気的な接続が得られる。このとき、好ましくは第一の突起電極３７ａは第二の突起電極３７ｂに２〜４μｍ埋没する。
【００５６】
図９は第一の半導体素子３１ａと第二の半導体素子３１ｂとの間に絶縁性樹脂３９を充填する工程を示す側面図である。この工程では第一の半導体素子３１ａと第二の半導体素子３１ｂとの間に作用する毛細管現象を利用して絶縁性樹脂３９が充填される。
【００５７】
図１０は絶縁性樹脂３９を硬化させる工程を示す側面図である。接続した第一の半導体素子３１ａ及び第二の半導体素子３１ｂの好ましくは斜め上方より、紫外線ランプ４１により紫外線が照射される。
図１１は加圧治具４０による加圧、及び紫外線ランプ４１による紫外線の照射を除去する工程を示す側面図である。加圧及び紫外線の照射が除去されると、図６に示した一対の半導体素子の組み合わせが形成される。
【００５８】
この好適な実施例によれば、第二の突起電極３７ｂが第一の突起電極３７ａより面積が大きく、かつ硬度が低いので、第一の突起電極３７ａの先端部が第二の突起電極３７ｂに埋没され、低温、低荷重での接続が可能となる。このため、従来行われていた高温、高荷重による一対の半導体素子の接合方法を用いた場合に懸念される、それぞれの半導体素子の特性劣化を招く恐れが少なくなり、信頼性の高い半導体素子の組み合わせを提供することが可能となる。また第一の突起電極３７ａが第二の突起電極３７ｂに埋没されて接続されるので、安定した接続が期待できる。
【００５９】
次にさらなる半導体装置の組み合わせの製造方法が以下に記述される。
この実施例における第一の突起電極３７ａはＮｉを形成したものが使用され、第二の突起電極３７ｂはＮｉおよびＡｕを形成したあと、Ｉｎ−Ｓｎ合金を形成したものが使用される。より詳しくは、第一の突起電極３７ａは無電解めっき法によりＮｉを３μｍ形成したものが、また第二の突起電極３７ｂは無電解めっき法によりＮｉを１μｍ、Ａｕを０．２μｍ形成した後、Ｉｎ−Ｓｎ合金を転写やディッピングにより３〜５μｍ形成したものが用いられる。また第一の突起電極３７ａの寸法径は５〜２０μｍ、第二の突起電極３７ｂの寸法径は２０〜１００μｍ程度である。その他の構成については図６に示した半導体装置の組み合わせと同じ構成が用いられる。
【００６０】
図１２に示されるように、第一の半導体素子３１ａと第二の半導体素子３１ｂのそれぞれの突起電極３７ａ及び３７ｂは加圧治具４０によって接触される。図１３は第一及び第二の半導体素子の少なくともいずれか一方、例えば第二の半導体素子３１ａ上に紫外線硬化型の絶縁性樹脂３９を塗布する工程を示す側面図である。すなわちこの工程においては第一の半導体素子３１ａおよび第二の半導体素子３１ｂを接続する前に絶縁性樹脂３９が少なくとも一方の半導体素子上に塗布される。図１４は第一の突起電極３７ａ及び第二の突起電極３７ｂの接続及び紫外線を照射する工程を示す側面図である。すなわち加圧治具４０を用いて一つの突起電極あたり５ｇ以下の荷重で第一及び第二の突起電極が加圧されることにより第一の突起電極３７ａの先端部は第二の突起電極３７ｂに２μｍ程度埋没する。その後紫外線ランプ４１によって紫外線が照射され、絶縁性樹脂３９が硬化される。図１５は加圧治具４０と紫外線ランプ４１を除去する工程を説明するための側面図である。以上の工程により第一の半導体素子３１ａと第二の半導体素子３１ｂは相互に接続される。
【００６１】
この好適な実施例によれば、第一の突起電極３７ａと第二の突起電極３７ｂとを接続するより前に絶縁性樹脂３９が塗布され、接続後に紫外線によって絶縁性樹脂３９が硬化される。従って、絶縁性樹脂３９を第一の半導体素子３１ａと第二の半導体素子３１ｂとの間に容易に介在させることが可能となる。
以上の様に一対の半導体素子を積層して得られる半導体素子の組み合わせにおいては、突起電極の表面に付着した酸化物を除去するため、還元剤としての還元剤、例えばアビエチン酸を主成分とする還元剤を用いて、予め突起電極の表面を被覆する酸化物を除去することが好ましい。
【００６２】
酸化物を除去するために使用される還元剤は、半導体装置の組み合わせ工程を完了した後で洗浄されるか、あるいは加熱によって揮発する還元剤を排出する必要がある。ところが本発明によって実装効率を高められた半導体装置においては、突起電極の高さやピッチが小さくなり、こうした還元剤の洗浄工程や排出工程を十分に行うために、比較的長い時間を要していた。
【００６３】
このため本発明では、一対の半導体装置の接続に当たって使用される絶縁性樹脂として、還元剤が混入された絶縁性樹脂を用いることでこうした欠点を克服することが可能となる。
図１６は例えば図３で示した本発明にかかる半導体装置を配線基板２５にフェイスダウンボンディング法で実装した構成を示す側面図である。なおここでの突起電極３７はＳｎ−Ｐｂ系半田などの低融点金属からなるものとし、１０μｍ以下の高さを有するものであり、素子電極３３上に電解メッキや蒸着などの方法で形成されているものとする。
【００６４】
一方配線基板２５はガラスセラミック基板などであり、配線基板２５の表面には基板電極２７が形成されている。ここでは基板電極２７はＣｕやＮｉからなる金属膜の表面上を、数μｍ程度の膜厚のＳｎ−Ｐｂ系半田で被覆したものが用いられる。
半導体装置３１の保護層３４と、配線基板２５との間には絶縁性樹脂３９が充填されている。この絶縁性樹脂３９は１５００ｃ．ｐ．ｓ．程度の粘度を有するエポキシ樹脂のような熱硬化性樹脂であるとともに、その内部に酸化物を除去するための還元剤であるところの、例えばアビエチン酸を主成分とする還元剤４２が混入されている。そして突起電極３７と基板電極２７とが互いに導通接続されている。この時、突起電極３７と基板電極２７によって還元剤４２が破砕され、突起電極３７あるいは基板電極２７の表面を被覆していた酸化物は、還元剤４２の破砕、分散に伴って除去される。
【００６５】
この還元剤４２は市販されている無洗浄タイプの還元剤を２００℃程度の温度に保たれた活性雰囲気中に噴霧した上で急冷することによって少なくとも外表面を硬化した塊状となったものでる。あるいは塊状となった還元剤４２の外表面をエポキシ樹脂などの絶縁樹脂や、ポリイミドなどの熱可塑性樹脂で被覆したもの、あるいは、粉末状や液体状とされた還元剤４２を絶縁樹脂や熱可塑性樹脂からなるカプセル中に封入したものなどが還元剤４２として適用できる。そして還元剤４２の外表面を絶縁性樹脂３９と同質の絶縁性樹脂で被覆しておいたり、絶縁性樹脂３９と同質のカプセル中に還元剤４２を封入しておけば、還元剤４２と絶縁性樹脂３９との間の密着性が高まり、半導体装置を配線基板に実装する場合に加えられる加圧力が少なくてすむ。
【００６６】
また絶縁性樹脂３９に混入される還元剤４２の配合比率は４０〜８０体積％の範囲とされる。これはこの範囲内であれば、互いに当接しあう突起電極３７と基板電極２７との間に還元剤４２が存在する確率が極めて高くなるからである。一方、配合比率が４０体積％未満である場合には還元剤４２が少量過ぎて酸化物の十分な除去効果が期待できず、また配合比率が８０体積％を越える場合には絶縁性樹脂３９による十分な保護効果が得られないことが予測される。
【００６７】
図１７（ａ）及び図１７（ｂ）はそれぞれ半導体装置を配線基板に実装する工程を示すための側面図である。図１７（ａ）に図示されるように、半導体素子３１と配線基板２５とが互いに対向して配置され、さらに突起電極３７と基板電極２７とが位置あわせされる。そして塊状などの還元剤４２が混入された熱硬化性の絶縁樹脂３９が滴下等の方法で配線基板２５上に塗布される。引き続き図１７（ｂ）に示されるように、半導体素子３１が加圧されて配線基板２５に押しつけられ、突起電極３７と基板電極２７とが当接される。このとき絶縁樹脂３９に混入された塊状の還元剤４２は突起電極３７と基板電極２７によって挟み込まれ、破砕される。破砕された還元剤４２は突起電極３７や基板電極２７の表面上に分散し、酸化物を除去することが可能となる。
【００６８】
さらに突起電極３７と基板電極２７とを互いに当接させながら半導体素子３１を加熱すると、突起電極３７と基板電極２７とは金属拡散によって物理的かつ電気的に接続される。また突起電極３７と基板電極２７との間に塗布された絶縁性樹脂３９も同時に硬化させられる。なお、この製造方法においては、半導体素子３１に圧力が加えられた状態で加熱されるようにしているが、予め絶縁性樹脂３９の粘度や粘着性を高めておけば、半導体素子３１への加圧を続ける必要はなく、また半導体素子３１のみならず配線基板２５を同時に加熱してもよい。また絶縁性樹脂３９に混入される還元剤としての還元剤４２は塊状である必要はなく、絶縁性樹脂や熱可塑性樹脂製のカプセル中に粉末状や液体状にされた還元剤を混入したものであってもかまわない。
【００６９】
このようにすると、従来では配線基板の表面上に塗布した還元剤を洗浄あるいは揮発させた後で絶縁性樹脂が充填されていたのに対し、上記した好適な実施例においては、還元剤の洗浄あるいは揮発作業工程が不要になる。また、洗浄にともなう機械的ストレスが突起電極に加わることもなく、さらに揮発成分を排出する排出用の間隙を設ける必要もなくなり、小型化された半導体装置にとって特に有益である。
【００７０】
尚、以上説明した各実施例においては、発明の趣旨を逸脱しない範囲で種々の応用が可能である。
【００７１】
【発明の効果】
以上説明したように、本発明にかかる半導体装置は、保護層の開口部内のみにバリア層及び拡散防止層が形成されているので、突起電極のサイズ及びピッチを微細化することが可能となる。また好ましくは突起電極は素子電極及びバリア層よりも硬度が低いので、かかる半導体装置の実装にあたって加えられる圧力による機械的ストレスが半導体素子の能動層に伝達される危険性が少なくなる。
【００７２】
また一対の半導体装置の組み合わせた構造において、一方の突起電極が他方の突起電極に埋没され得るよう硬度を異ならせているので、一対の半導体装置の実装時の機械的ストレスが半導体素子の能動層に伝達される危険性が少なくなる。さらに、半導体装置同士の組み合わせ、あるいは半導体装置の配線基板への実装時に用いられる絶縁性樹脂には、還元剤を混入させたので、還元剤の洗浄作業、あるいは揮発する還元剤の排出過程を必要としないで半導体装置の組み合わせを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の一実施例の構成を示す断面図
【図２】本発明にかかる半導体装置の製造工程の一実施例を示す工程図
【図３】本発明にかかる半導体装置に突起電極を転写する工程を示す工程図
【図４】本発明にかかる半導体装置を用いた半導体装置の組み合わせの一実施例を示す断面図
【図５】本発明にかかる、一対の半導体装置を接続する工程の一実施例を示す工程図
【図６】さらに本発明にかかる、一対の半導体装置の組み合わせの一実施例を示す断面図
【図７】本発明にかかる、一対の半導体装置の組み合わせを製造する工程の一実施例を示す工程図
【図８】本発明にかかる、一対の半導体装置の組み合わせを製造する工程の一実施例を示す工程図
【図９】本発明にかかる、一対の半導体装置の組み合わせを製造する工程の一実施例を示す工程図
【図１０】本発明にかかる、一対の半導体装置の組み合わせを製造する工程の一実施例を示す工程図
【図１１】本発明にかかる、一対の半導体装置の組み合わせを製造する工程の一実施例を示す工程図
【図１２】本発明にかかる、一対の半導体装置の組み合わせを製造する工程の他の一実施例を示す工程図
【図１３】本発明にかかる、一対の半導体装置の組み合わせを製造する工程の他の一実施例を示す工程図
【図１４】本発明にかかる、一対の半導体装置の組み合わせを製造する工程の他の一実施例を示す工程図
【図１５】本発明にかかる、一対の半導体装置の組み合わせを製造する工程の他の一実施例を示す工程図
【図１６】本発明にかかる半導体装置と配線基板との接続の一実施例を示す断面図
【図１７】本発明にかかる半導体装置と配線基板との接続工程の一実施例を示す工程図
【図１８】従来の半導体装置の一例を示す断面図
【図１９】他の従来の半導体装置の一例を示す断面図
【符号の説明】
３１ 半導体素子
３２ 能動層
３３ 素子電極
３４ 保護層
３５ バリア層
３６ 拡散防止層
３７ 突起電極
３８ 拡散防止層形成用膜
３９ 絶縁性樹脂
４２ 還元剤

Claims (2)

  1. 半導体素子から突起電極を有する半導体装置の製造方法であって、
    前記半導体素子は、前記半導体素子の能動面を被覆して形成され、前記半導体素子の能動面に設けられた素子電極を臨ませた開口部を有する保護層と、前記開口部の内部において前記素子電極を被覆するバリア層と、前記バリア層を被覆した拡散防止層形成用膜とを有し、
    前記突起電極を有する半導体装置の製造方法は、
    ＩＴＯ薄膜を介してＩｎ塊を表面に有する基板を、前記Ｉｎ塊と前記拡散防止層形成用膜とを位置合わせした状態で、前記半導体素子を前記基板に向けて押圧させることにより、前記Ｉｎ塊を前記半導体素子に転写する第１工程、
    前記半導体素子に転写されたＩｎ塊を加熱することにより、前記Ｉｎ塊を突起電極とする第２工程、
    を有し、
    前記拡散防止層形成用膜は金からなり、
    前記第２工程においては、前記加熱により前記拡散防止層形成用膜と前記Ｉｎ塊とを相互拡散させて前記バリア層と前記突起電極との間にＡｕＩｎ 2 からなる拡散防止層が形成され、
    前記Ｉｎ塊を被覆する還元剤がＩＴＯ薄膜上に形成されており、
    前記第１工程により前記還元剤も前記半導体素子に転写される、突起電極を有する半導体装置の製造方法。
  2. 前記バリア層はニッケルからなる、請求項１に記載の突起電極を有する半導体装置の製造方法。
JP2002199714A 1996-02-23 2002-07-09 突起電極を有する半導体装置の製造方法 Expired - Fee Related JP3931749B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002199714A JP3931749B2 (ja) 1996-02-23 2002-07-09 突起電極を有する半導体装置の製造方法

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP3642996 1996-02-23
JP8-36429 1996-02-23
JP8-116084 1996-05-10
JP11608396 1996-05-10
JP8-116083 1996-05-10
JP11608496 1996-05-10
JP2002199714A JP3931749B2 (ja) 1996-02-23 2002-07-09 突起電極を有する半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP9016103A Division JPH1027824A (ja) 1996-02-23 1997-01-30 突起電極を有する半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JP2003086620A JP2003086620A (ja) 2003-03-20
JP2003086620A5 JP2003086620A5 (ja) 2004-12-02
JP3931749B2 true JP3931749B2 (ja) 2007-06-20

Family

ID=27460261

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002199714A Expired - Fee Related JP3931749B2 (ja) 1996-02-23 2002-07-09 突起電極を有する半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3931749B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4533804B2 (ja) 2005-06-02 2010-09-01 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4821187B2 (ja) * 2005-06-30 2011-11-24 トヨタ自動車株式会社 燃料電池システム
JP5357241B2 (ja) 2011-08-10 2013-12-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP5385471B2 (ja) * 2011-08-10 2014-01-08 新光電気工業株式会社 半導体装置の製造方法
CN103208501B (zh) * 2012-01-17 2017-07-28 奥林巴斯株式会社 固体摄像装置及其制造方法、摄像装置、基板、半导体装置
JP6021383B2 (ja) * 2012-03-30 2016-11-09 オリンパス株式会社 基板および半導体装置
KR102397018B1 (ko) * 2017-08-29 2022-05-17 한국전자통신연구원 반도체 패키지의 제조 방법

Also Published As

Publication number Publication date
JP2003086620A (ja) 2003-03-20

Similar Documents

Publication Publication Date Title
KR100344726B1 (ko) 돌기전극을 가진 반도체장치
KR101380712B1 (ko) 퓨즈형 ｉ／ｏ 상호연결 시스템 및 기판 장착 스터드범프를포함하는 플립칩 패키징 방법
US6548898B2 (en) External connection terminal and semiconductor device
US6787903B2 (en) Semiconductor device with under bump metallurgy and method for fabricating the same
US6717252B2 (en) Semiconductor device
JPH0897217A (ja) 半導体装置及びその製造方法
JP2003234367A (ja) 半導体素子およびその製造方法並びに半導体装置およびその製造方法
US20050151268A1 (en) Wafer-level assembly method for chip-size devices having flipped chips
JPH10135404A (ja) 半導体チップモジュール及びその製造方法
JP3931749B2 (ja) 突起電極を有する半導体装置の製造方法
US7341949B2 (en) Process for forming lead-free bump on electronic component
JP2003100811A (ja) 半導体装置およびその製造方法
TWI223425B (en) Method for mounting passive component on wafer
JPH1027824A (ja) 突起電極を有する半導体装置及びその製造方法
JP2012190939A (ja) 半導体装置およびその製造方法
JP3261912B2 (ja) バンプ付き半導体装置およびその製造方法
WO2020122014A1 (ja) 半導体装置用配線基板とその製造方法、及び半導体装置
JP3645391B2 (ja) 半導体集積回路装置の製造方法
JP4668608B2 (ja) 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
JPH0936119A (ja) 半導体装置及びその製造方法並びにその半導体装置を用いた半導体ユニット
JPH0318039A (ja) 実装回路装置
JP3819306B2 (ja) 半導体素子と支持基板との接合体並びに該半導体装置の製造方法
JPH05114627A (ja) 半導体装置
JPH11163223A (ja) 半導体チップ、およびこれを備えた半導体装置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20050707

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061219

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070305

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100323

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110323

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110323

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120323

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130323

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130323

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140323

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees