JP3915794B2 - 半導体パッケージ、その製造方法、および、これに使用するリードフレーム - Google Patents
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Description
最後に、ダムバー59、および各リード57のうち樹脂モールド部63の外方に突出する突出部57cを切断線Aにおいて切り落とし、各リード57を互いに電気的に独立させて半導体パッケージの製造が終了する。
また、このQFPにおいては、リードの突出部にハーフエッチングを施して薄肉部を形成し、リードに対する半田の付着面積を増加させる方法が提案されている(例えば、特許文献1参照。)。
この発明は、上述した事情に鑑みてなされたものであって、半導体パッケージと回路基板との電気的な接続の信頼性向上を図ることができる半導体パッケージ、その製造方法、および、これに使用するリードフレームを提供することを目的としている。
請求項1に係る発明は、ステージ部と、その周囲に配される複数のリードと、該リードを相互に連結するリード連結部とを有する金属製薄板からなるリードフレームを形成するリードフレーム加工工程と、前記ステージ部に半導体チップを接着し、該半導体チップと前記リードとを配線するチップ搭載工程と、これらステージ部、半導体チップ、およびリードを樹脂により一体的に固定する樹脂モールド部を形成するモールド工程と、前記リードのうち、樹脂モールド部から外方に露出する表面にめっきを施すめっき工程と、前記各リードを切断して、前記各リードを互いに電気的に独立させる切断工程とを備え、前記リードフレーム加工工程時からめっき工程を行うまでに、リードフレームの厚さ方向に貫通し、切断工程における切断線が通過する貫通孔を前記各リードに形成する孔形成工程を行い、前記モールド工程において、前記樹脂モールド部の厚さ方向の側面が前記リードの切断線に位置するように前記樹脂モールド部を形成することを特徴とする半導体パッケージの製造方法を提案している。
この発明に係る半導体パッケージによれば、半田を付着させるリードの表面が樹脂モールド部の下面と共に同一平面を形成しているため、樹脂モールド部の下面を回路基板の表面に対向させて半導体パッケージを回路基板に実装した状態において、回路基板の表面からの高さ寸法を低く設定することができる、すなわち、半導体パッケージの薄型化を図ることができる。
特に、各リードに貫通孔を形成する場合と比較して、大きい貫通孔を形成するため、リード連結部を切断した後に各リードの側面に残るめっき領域を容易に増やすことができる。したがって、リードに対する半田の付着面積の増加を容易に図ることができる。
さらに、請求項4に係るによれば、リードの表面が樹脂モールド部の下面と共に同一平面を形成しているため、半導体パッケージの薄型化を図ることができる。
はじめに、薄板状の銅材等からなる金属板にプレス加工もしくはエッチング加工、あるいはこの両方の加工を施すことにより、図1に示すように、半導体チップ3を配置するためのステージ部5と、ステージ部5の周囲に配された複数のリード7と、これらリード7を連結するダムバー(リード連結部)9とを備えたリードフレーム1を形成する。
この際には、プレス加工もしくはエッチング加工によりリードフレーム1の厚さ方向に貫通する貫通孔17が、各リード7に同時に形成されており、これら貫通孔17は、リード7の配列方向に並べて配置されている。
そして、このリードフレーム1を所定の金型内に配置し、この金型内に溶融樹脂を射出することにより、図2に示すように、半導体チップ3、ステージ部5、ボンディングワイヤ11、およびリード7のボンディング部分を一体的に固定する樹脂モールド部13が形成される。
最後に、各リード7のうち樹脂モールド部13の側面から外方(D方向)に突出する突出部7c、およびダムバー9を切断線Aにおいて切り落とし、各リード7を互いに電気的に独立させて半導体パッケージの製造が終了する。
そして、この半導体パッケージ30によれば、リード7の裏面7bの他に、リード7の先端にあたる側面7dの窪み面7fにもめっき膜15が形成されているため、ぬれ性が向上し、リード7に対する半田25の付着面積が増加して、リード7と半田25との接合力を向上させることができる。また、半導体パッケージ30を回路基板21に配置した状態では、窪み面7fに形成されためっき膜15が外方及び上方に露出しているため、目視検査によるリード7と半田25との接合状態の判定が容易となる。したがって、半導体パッケージ30を回路基板21に実装した際に、リード7とランド部23との電気的な接続の信頼性の向上を図ることができる。
また、この半導体パッケージ30によれば、リード7の裏面7bが樹脂モールド部13の下面13aと共に同一平面を形成しているため、半導体パッケージ30を回路基板21に実装した状態において、回路基板21の表面からの高さ寸法を低く設定することができる、すなわち、半導体パッケージ30の薄型化を図ることができる。
また、リード7の切断位置は、リード7の長手方向に関する貫通孔17の長さ寸法の半分としたが、これに限ることはなく、貫通孔17を通過していればよい。
この場合には、例えば、図6に示すように、リードフレームの形成時に、貫通孔18をリード6の配列方向に沿って、かつ、複数のリード6にわたって形成する。そして、貫通孔18の内壁面(表面)18aを含むリード6およびダムバー9にめっきを施した後に、切断線Bにおいてダムバー9を切断する。以上により、図7に示すように、各リード6を互いに電気的に独立させた半導体パッケージ31が製造される。
この半導体パッケージ31では、リード6の厚さ方向の側面6aは、めっき膜15が形成され、リード6の先端にあたるめっき面6fと、このめっき面6fに隣接すると共に相互に隣接する他のリード6に対向する切断面6dとから構成されている。なお、このリード6の側面6aに隣接する表面6bにもめっきが施されている。
この場合には、各リード7に貫通孔17を形成する場合と比較して大きい貫通孔18が形成されるため、リード6のめっき面6fの面積を容易に増加できる。このため、リード6に対する半田の付着面積の増加をさらに図り、リード6と半田との接合力を確実に向上できる。
なお、めっき面6fの面積を増加させる方法としては、凸部6cを形成することに限らず、例えば、先端部6bに凹部を形成するとしてもよい。
ただし、この場合には、リードフレームに貫通孔17,18を形成する代わりに、例えば、図10に示すように、各リード10を電気的に独立させる切断線Aが位置するリードフレームの裏面10bに、ハーフエッチングにより凹部12を形成する必要がある。なお、この凹部12の内壁面12aの一部が前述しためっき面10fを形成することになる。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
Claims (6)
- ステージ部と、その周囲に配される複数のリードと、該リードを相互に連結するリード連結部とを有する金属製薄板からなるリードフレームを形成するリードフレーム加工工程と、
前記ステージ部に半導体チップを接着し、該半導体チップと前記リードとを配線するチップ搭載工程と、
これらステージ部、半導体チップ、およびリードを樹脂により一体的に固定する樹脂モールド部を形成するモールド工程と、
前記リードのうち、樹脂モールド部から外方に露出する表面にめっきを施すめっき工程と、
前記各リードを切断して、前記各リードを互いに電気的に独立させる切断工程とを備え、
前記リードフレーム加工工程時からめっき工程を行うまでに、リードフレームの厚さ方向に貫通し、切断工程における切断線が通過する貫通孔を前記各リードに形成する孔形成工程を行い、
前記モールド工程において、前記樹脂モールド部の厚さ方向の側面が前記リードの切断線に位置するように前記樹脂モールド部を形成することを特徴とする半導体パッケージの製造方法。 - 樹脂モールド部から外方に露出する複数のリードを備えた半導体パッケージであって、
前記樹脂モールド部から露出する前記各リードの厚さ方向の側面には、めっきを施しためっき面と、該めっき面に隣接し、前記各リードを電気的に独立させた切断面とが形成され、
前記切断面が、前記樹脂モールド部の側面と同一平面を形成し、
前記めっき面が、前記樹脂モールド部の側面から窪んでいることを特徴とする半導体パッケージ。 - 前記めっき面が、前記リードの厚さ方向にわたって形成された窪み面からなることを特徴とする請求項2に記載の半導体パッケージ。
- 前記リードの側面のめっき面に隣接し、めっきを施した前記各リードの表面が、前記樹脂モールド部の下面と共に同一平面を形成することを特徴とする請求項2又は請求項3に記載の半導体パッケージ。
- 半導体チップを配置するためのステージ部と、その周囲に配される複数のリードと、これらリードを連結するリード連結部とを有する金属製薄板からなるリードフレームであって、
リード連結部には、リードフレームの厚さ方向に貫通する貫通孔が前記リードの配列方向に沿って、かつ、複数のリードにわたって形成され、
前記リード側に位置する前記貫通孔の内壁面が、前記リードの配列方向に沿う平坦面をなしていることを特徴とするリードフレーム。 - ステージ部と、その周囲に配される複数のリードと、該リードを相互に連結するリード連結部とを有する金属製薄板からなるリードフレームを形成するリードフレーム加工工程と、
前記ステージ部に半導体チップを接着し、該半導体チップと前記リードとを配線するチップ搭載工程と、
これらステージ部、半導体チップ、およびリードを樹脂により一体的に固定する樹脂モールド部を形成するモールド工程と、
前記リードのうち、樹脂モールド部から外方に露出する表面にめっきを施すめっき工程と、
前記リードフレーム加工工程時から前記めっき工程を行うまでに、前記リード連結部にリードフレームの厚さ方向に貫通する貫通孔を前記リードの配列方向に沿って、かつ、複数のリードにわたって形成する孔形成工程と、
前記めっき工程後に、前記貫通孔を通過するように前記リード連結部を切断して、前記各リードを互いに電気的に独立させる切断工程とを備え、
前記リード側に位置する前記貫通孔の内壁面が、前記リードの配列方向に沿う平坦面をなし、
切断工程における切断線が相互に隣り合うリードの間を通過することを特徴とするリードフレームの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004096292A JP3915794B2 (ja) | 2003-04-02 | 2004-03-29 | 半導体パッケージ、その製造方法、および、これに使用するリードフレーム |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003099126 | 2003-04-02 | ||
JP2004096292A JP3915794B2 (ja) | 2003-04-02 | 2004-03-29 | 半導体パッケージ、その製造方法、および、これに使用するリードフレーム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004319996A JP2004319996A (ja) | 2004-11-11 |
JP3915794B2 true JP3915794B2 (ja) | 2007-05-16 |
Family
ID=33478820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004096292A Expired - Fee Related JP3915794B2 (ja) | 2003-04-02 | 2004-03-29 | 半導体パッケージ、その製造方法、および、これに使用するリードフレーム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3915794B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3789443B2 (ja) * | 2003-09-01 | 2006-06-21 | Necエレクトロニクス株式会社 | 樹脂封止型半導体装置 |
JP2006179760A (ja) * | 2004-12-24 | 2006-07-06 | Yamaha Corp | 半導体パッケージ、および、これに使用するリードフレーム |
JP5702763B2 (ja) * | 2006-10-04 | 2015-04-15 | ローム株式会社 | 半導体装置 |
JP2008187045A (ja) * | 2007-01-30 | 2008-08-14 | Matsushita Electric Ind Co Ltd | 半導体装置用リードフレームとその製造方法、半導体装置 |
JP5941614B2 (ja) * | 2010-10-19 | 2016-06-29 | 大日本印刷株式会社 | 半導体装置およびその製造方法 |
JP2013225595A (ja) * | 2012-04-20 | 2013-10-31 | Shinko Electric Ind Co Ltd | リードフレーム及び半導体パッケージ並びにそれらの製造方法 |
JP5959386B2 (ja) * | 2012-09-24 | 2016-08-02 | エスアイアイ・セミコンダクタ株式会社 | 樹脂封止型半導体装置およびその製造方法 |
JP6030970B2 (ja) * | 2013-02-12 | 2016-11-24 | エスアイアイ・セミコンダクタ株式会社 | 樹脂封止型半導体装置およびその製造方法 |
JP6840466B2 (ja) | 2016-03-08 | 2021-03-10 | 株式会社アムコー・テクノロジー・ジャパン | 半導体パッケージ及び半導体パッケージの製造方法 |
US10121742B2 (en) * | 2017-03-15 | 2018-11-06 | Amkor Technology, Inc. | Method of forming a packaged semiconductor device using ganged conductive connective assembly and structure |
JP6888709B2 (ja) * | 2020-04-09 | 2021-06-16 | 日亜化学工業株式会社 | 発光装置の製造方法及び発光装置 |
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2004
- 2004-03-29 JP JP2004096292A patent/JP3915794B2/ja not_active Expired - Fee Related
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---|---|
JP2004319996A (ja) | 2004-11-11 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040922 |
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A977 | Report on retrieval |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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