JP3892163B2 - 電力系統シミュレート装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電力系統解析などに供されるシミュレート装置に係わり、特に、模擬電力系統であるアナログ制御対象に対して、高速ディジタル演算された指令信号を増幅して出力する電力系統シミュレート装置に関する。
【０００２】
【従来の技術】
図６に、電力系統のシミュレータ装置の一例を示す。同図に示すように、定電流源１２およびリアクトル負荷１３を有する模擬電力系統のアナログ制御対象１４に対して、ディジタル制御装置１１から指令制御を行う場合は、アナログ制御対象１４から電圧、電流などのアナログ信号をディジタル化して取り込み、ディジタル制御装置１１においてディジタル演算による所定の信号処理を行ない、その結果をアナログ信号に変換してアナログ制御対象１４の指令制御を行っている。通常、ディジタル制御装置１１におけるディジタル演算による信号処理は、その取り込み、演算および出力処理に一定の時間を要するため、ディジタル制御装置１１から出力されるアナログ化された指令信号には、ディジタル制御装置１１の処理周期で変化する階段状波形となっている。この指令信号によって指令されて定電流源１２から出力される電流も指令信号に相似した電流波形となり、それは図７（ａ）の電流波形１５に示すように、微視的に見ると、指令信号と同様にディジタル制御装置１１の処理周期で変化する階段状波形となっている。これはさらに、リアクトル負荷１３によって、図７（ｂ）の電圧波形１６に示すように、負荷電圧に高調波成分が発生し、それが再びディジタル制御装置１１にフィードバックされるため、電力系統シミュレート装置の処理制御上好ましくない。そのため、従来はこのような高周波成分を発生させないために、遅れフィルタ等を用いて指令信号から高調波成分を除去していた。
【０００３】
一方、サーボモータ等の制御では、目標軌跡や速度を決定するために直線補間、円弧補間等により制御指令の連続性を確保する手段がとられている。これらは、経過点等を入力し、それをもとに任意の経過指令値を演算していく方法である。
【０００４】
【発明が解決しようとする課題】
ところで、ディジタル制御装置１１から出力する一定の処理周期で変化する階段状の指令信号から高調波成分を除去するためには、そのディジタル制御装置１１における処理周期よりも大きな時定数を有する遅れフィルタを用いる必要がある。しかし、このような遅れフィルタを使用すると、制御の遅れ時間を大きくなり、高速制御には適用し難く、また適切なシミュレーションを行えないという問題がある。
【０００５】
本発明の目的は、上記の従来技術の問題点に鑑みて、負荷としてリアクトル等からなる電力系統シミュレート装置の定電流源の電流値を指令する際に、階段状の指令信号が制御上望ましくない結果を引き起こすことのないように、ディジタル制御装置の出力段で所定の信号処理を施すことにより、遅れ時間をほとんど犠牲にすることなく、またその信号処理によりディジタル制御装置への悪影響を回避することのできる電力系統シミュレート装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は、上記の課題を解決するために、次のような手段を採用した。
【０００７】
電力系統をシミュレートしたアナログ制御手段と、該アナログ制御手段からのフィードバック信号を入力して所定のディジタル処理を行い、前記アナログ制御手段にアナログ化された指令信号を出力するディジタル制御手段とを備え、前記電力系統の系統現象をシミュレートする電力系統シミュレート装置において、前記ディジタル制御手段から出力される指令信号を、前記ディジタル制御手段の処理周期Ｔ 0 の１／Ｍ ( Ｍは２以上の整数 ) の周期でサンプリングし、サンプリングされた信号のうち、最終サンプリングからさかのぼって経時的に連続するＮ ( Ｎ＝Ｍ＋１ ) 個のサンプリング信号を加算し、加算された信号を前記アナログ制御手段に出力する信号補正手段を設けたことを特徴とする。
【０００８】
また、請求項１に記載の電力系統シミュレート装置において、前記信号補正手段を、前記信号補正手段から出力される信号に含まれる高調波の周波数をカットオフする周波数特性を有する増幅器を介して、前記アナログ制御手段に接続したことを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の一実施形態を図１から図５を用いて説明する。
【００１０】
図１は、本実施形態に係わる電力系統シミュレート装置の全体構成を示すブロック図である。
【００１１】
同図において、１は入力側にＡ／Ｄ変換器および出力側にＤ／Ａ変換器を備え、アナログ制御対象４からフィードバックされるアナログ信号を入力して所定の処理周期でディジタル演算処理し、アナログ化された指令信号として出力するディジタル制御装置、２はディジタル制御装置１から出力された指令信号に所定の処理を施して指令信号に含まれる高調波成分を減少させる信号補正装置、３は信号補正装置２によって処理された指令信号を増幅するとともに、信号補正装置２から出力される指令信号に含まれる高調波成分をカットオフする周波数特性を有するアンプ、４は模擬電力系統を構成する定電流源４１およびリアクトル負荷４２を備えるアナログ制御対象４である。
【００１２】
図２は信号補正装置２に入力されるアナログ化された指令信号波形２１とサンプリングパルス２２との関係を示す図であり、ディジタル制御装置１の処理周期をＴ0 とする時に、サンプリング周期Ｔ0 ／Ｍでアナログ指令信号２１をサンプリングする様子を示す。ここで、Ｍは２以上の任意の整数である。
【００１３】
次に、本実施形態に係わる電力系統シミュレート装置の動作を図１から図３を用いて説明する。
【００１４】
ディジタル制御装置１から出力され、信号補正装置２に入力される指令信号は、基本的にディジタル制御装置１の処理周期Ｔ0 毎に変化する離散的な信号であり、アナログ系から見ると階段状の信号である。
【００１５】
この階段状のアナログ指令信号を、信号補正装置２において、処理周期Ｔ0 の１／Ｍの周期でサンプリングし、さらにサンプリングされた各信号を、逐次、最終サンプリングからさかのぼって経時的に連続するＮ個分、例えば、図２に示すものではＮ＝（Ｍ＋１）個分、を加算平均して出力する。加算平均された指令信号はアンプ３で増幅さてアナログ制御対象４を指令制御する。
【００１６】
ここで、信号補正装置２の回路構成の一例を図３に示す。
【００１７】
同図において、３１はディジタル制御装置１の処理周期の１／Ｍの処理周期でタイミング信号を出力するタイミング発生装置、３２はディジタル制御装置１から出力される指令信号を入力するバッフア、３３−１，３３−２，・・・３３−Ｎはそれぞれ所定の遅延要素を有するサンプルホールドアンプ、３４は加算平均回路である。
【００１８】
この信号補正装置２では、バッフア３２に入力された処理周期Ｔの指令信号は、サンプルホールドアンプ３３−１，３３−２，・・・３３−Ｎにおいて、タイミング発生装置３１から出力されるサンプリング周期Ｔ0 ／Ｍのサンプリングパルスによってサンプルホールドされる。次いで、最終サンプリング信号からさかのぼって連続するＮ個分のサンプリング信号が加算平均回路３４に入力され、加算後平均されて出力される。
【００１９】
次に、信号補正装置２による指令信号の補正処理について、図４および図５を用いて説明する。
【００２０】
図４は信号補正装置２に入力される指令信号に含まれる各周波数成分の波高値の大きさを表し、図５は信号補正装置２によって補正処理されて出力された指令信号に含まれる各周波数成分の波高値の大きさを表す。これらの図において、ｆ0 はディジタル制御装置１の処理周期Ｔ0 とする時の周波数ｆ0 ＝１／Ｔ0 を表し、Ｈは周波数ｆ0 における波高値の大きさを表す。点線はディジタル制御装置１の処理周期がＴ0 ／２の時の指令信号の各周波数成分の波高値の大きさを表す。
【００２１】
図４に示すように、信号補正装置２に入力される指令信号は、高調波周波数ｆ0 のところで大きな波高値Ｈが現れることを示しているが、信号補正装置２を用いて、指令信号の補正処理を行うことにより、図５に示すように、高調波周波数ｆ0 のところの波高値を大幅に減少させることができるとともに、高調波周波数ｆ0 のＮ倍の周波数Ｎｆ0 に高調波成分のピークを移行させることができ、しかもその波高値をＨ／Ｎに低減させることができる。そのため、この周波数Ｎｆ0 の高調波成分をカットさせるために必要なフィルタのカットオフ周波数を従来のものに比べて、Ｎ倍にシフトさせることができる。
【００２２】
また、実際に運用する場合にはアンプ３などを設置するので、信号補正装置２から出力する指令信号の高調波周波数Ｎｆ0 をアンプ３の動作領域外になるように設定することにより、特に、高調波周波数Ｎｆ0 の高調波成分をカットするためにフィルタを用いなくても、この高調波成分をカットすることができる。
【００２３】
このように、本実施形態によれば、信号補正装置２を用いることにより、ディジタル制御装置１から出力されるアナログ指令信号に内在する高調波成分の影響を完全に除去することができ、その結果、従来のフィルタを用いる場合に比べてほとんど遅れ時間が発生せることなく、ディジタル制御装置をアナログ制御装置と同等のレベルで使用することができる。
【００２４】
【発明の効果】
本発明によれば、ディジタル制御手段から出力される指令信号に含まれるシミュレータ制御上望ましくない高調波成分を大幅に減少させることができる。また、増幅器によって信号補正手段から出力される指令信号に含まれる高調波成分を除去することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係わる電力系統シミュレート装置の全体構成を示すブロック図である。
【図２】信号補正装置２に入力される指令信号波形２１とサンプリングパルス２２との関係を示す図である。
【図３】信号補正装置２の回路構成の一例を示す図である。
【図４】信号補正装置２に入力される指令信号に含まれる周波数成分の波高値の大きさを表す。
【図５】信号補正装置２において補正処理されて出力される指令信号に含まれる周波数成分の波高値の大きさを表す。
【図６】従来技術に係わる電力系統シミュレート装置の全体構成を示すブロック図である。
【図７】従来技術に係わる電力系統シミュレート装置のリアクトル負荷の電流波形および電圧波形を示す図である。
【符号の説明】
１ ディジタル制御装置
２ 信号補正装置
３ アンプ
４ アナログ制御対象
３１ タイミング発生装置
３２ バッフア
３３−１，３３−２，・・・３３−Ｎ サンプリングホールドアンプ
３４ 加算平均回路
４１ 定電流源
４２ リアクトル負荷
【発明の属する技術分野】
本発明は、電力系統解析などに供されるシミュレート装置に係わり、特に、模擬電力系統であるアナログ制御対象に対して、高速ディジタル演算された指令信号を増幅して出力する電力系統シミュレート装置に関する。
【０００２】
【従来の技術】
図６に、電力系統のシミュレータ装置の一例を示す。同図に示すように、定電流源１２およびリアクトル負荷１３を有する模擬電力系統のアナログ制御対象１４に対して、ディジタル制御装置１１から指令制御を行う場合は、アナログ制御対象１４から電圧、電流などのアナログ信号をディジタル化して取り込み、ディジタル制御装置１１においてディジタル演算による所定の信号処理を行ない、その結果をアナログ信号に変換してアナログ制御対象１４の指令制御を行っている。通常、ディジタル制御装置１１におけるディジタル演算による信号処理は、その取り込み、演算および出力処理に一定の時間を要するため、ディジタル制御装置１１から出力されるアナログ化された指令信号には、ディジタル制御装置１１の処理周期で変化する階段状波形となっている。この指令信号によって指令されて定電流源１２から出力される電流も指令信号に相似した電流波形となり、それは図７（ａ）の電流波形１５に示すように、微視的に見ると、指令信号と同様にディジタル制御装置１１の処理周期で変化する階段状波形となっている。これはさらに、リアクトル負荷１３によって、図７（ｂ）の電圧波形１６に示すように、負荷電圧に高調波成分が発生し、それが再びディジタル制御装置１１にフィードバックされるため、電力系統シミュレート装置の処理制御上好ましくない。そのため、従来はこのような高周波成分を発生させないために、遅れフィルタ等を用いて指令信号から高調波成分を除去していた。
【０００３】
一方、サーボモータ等の制御では、目標軌跡や速度を決定するために直線補間、円弧補間等により制御指令の連続性を確保する手段がとられている。これらは、経過点等を入力し、それをもとに任意の経過指令値を演算していく方法である。
【０００４】
【発明が解決しようとする課題】
ところで、ディジタル制御装置１１から出力する一定の処理周期で変化する階段状の指令信号から高調波成分を除去するためには、そのディジタル制御装置１１における処理周期よりも大きな時定数を有する遅れフィルタを用いる必要がある。しかし、このような遅れフィルタを使用すると、制御の遅れ時間を大きくなり、高速制御には適用し難く、また適切なシミュレーションを行えないという問題がある。
【０００５】
本発明の目的は、上記の従来技術の問題点に鑑みて、負荷としてリアクトル等からなる電力系統シミュレート装置の定電流源の電流値を指令する際に、階段状の指令信号が制御上望ましくない結果を引き起こすことのないように、ディジタル制御装置の出力段で所定の信号処理を施すことにより、遅れ時間をほとんど犠牲にすることなく、またその信号処理によりディジタル制御装置への悪影響を回避することのできる電力系統シミュレート装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は、上記の課題を解決するために、次のような手段を採用した。
【０００７】
電力系統をシミュレートしたアナログ制御手段と、該アナログ制御手段からのフィードバック信号を入力して所定のディジタル処理を行い、前記アナログ制御手段にアナログ化された指令信号を出力するディジタル制御手段とを備え、前記電力系統の系統現象をシミュレートする電力系統シミュレート装置において、前記ディジタル制御手段から出力される指令信号を、前記ディジタル制御手段の処理周期Ｔ 0 の１／Ｍ ( Ｍは２以上の整数 ) の周期でサンプリングし、サンプリングされた信号のうち、最終サンプリングからさかのぼって経時的に連続するＮ ( Ｎ＝Ｍ＋１ ) 個のサンプリング信号を加算し、加算された信号を前記アナログ制御手段に出力する信号補正手段を設けたことを特徴とする。
【０００８】
また、請求項１に記載の電力系統シミュレート装置において、前記信号補正手段を、前記信号補正手段から出力される信号に含まれる高調波の周波数をカットオフする周波数特性を有する増幅器を介して、前記アナログ制御手段に接続したことを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の一実施形態を図１から図５を用いて説明する。
【００１０】
図１は、本実施形態に係わる電力系統シミュレート装置の全体構成を示すブロック図である。
【００１１】
同図において、１は入力側にＡ／Ｄ変換器および出力側にＤ／Ａ変換器を備え、アナログ制御対象４からフィードバックされるアナログ信号を入力して所定の処理周期でディジタル演算処理し、アナログ化された指令信号として出力するディジタル制御装置、２はディジタル制御装置１から出力された指令信号に所定の処理を施して指令信号に含まれる高調波成分を減少させる信号補正装置、３は信号補正装置２によって処理された指令信号を増幅するとともに、信号補正装置２から出力される指令信号に含まれる高調波成分をカットオフする周波数特性を有するアンプ、４は模擬電力系統を構成する定電流源４１およびリアクトル負荷４２を備えるアナログ制御対象４である。
【００１２】
図２は信号補正装置２に入力されるアナログ化された指令信号波形２１とサンプリングパルス２２との関係を示す図であり、ディジタル制御装置１の処理周期をＴ0 とする時に、サンプリング周期Ｔ0 ／Ｍでアナログ指令信号２１をサンプリングする様子を示す。ここで、Ｍは２以上の任意の整数である。
【００１３】
次に、本実施形態に係わる電力系統シミュレート装置の動作を図１から図３を用いて説明する。
【００１４】
ディジタル制御装置１から出力され、信号補正装置２に入力される指令信号は、基本的にディジタル制御装置１の処理周期Ｔ0 毎に変化する離散的な信号であり、アナログ系から見ると階段状の信号である。
【００１５】
この階段状のアナログ指令信号を、信号補正装置２において、処理周期Ｔ0 の１／Ｍの周期でサンプリングし、さらにサンプリングされた各信号を、逐次、最終サンプリングからさかのぼって経時的に連続するＮ個分、例えば、図２に示すものではＮ＝（Ｍ＋１）個分、を加算平均して出力する。加算平均された指令信号はアンプ３で増幅さてアナログ制御対象４を指令制御する。
【００１６】
ここで、信号補正装置２の回路構成の一例を図３に示す。
【００１７】
同図において、３１はディジタル制御装置１の処理周期の１／Ｍの処理周期でタイミング信号を出力するタイミング発生装置、３２はディジタル制御装置１から出力される指令信号を入力するバッフア、３３−１，３３−２，・・・３３−Ｎはそれぞれ所定の遅延要素を有するサンプルホールドアンプ、３４は加算平均回路である。
【００１８】
この信号補正装置２では、バッフア３２に入力された処理周期Ｔの指令信号は、サンプルホールドアンプ３３−１，３３−２，・・・３３−Ｎにおいて、タイミング発生装置３１から出力されるサンプリング周期Ｔ0 ／Ｍのサンプリングパルスによってサンプルホールドされる。次いで、最終サンプリング信号からさかのぼって連続するＮ個分のサンプリング信号が加算平均回路３４に入力され、加算後平均されて出力される。
【００１９】
次に、信号補正装置２による指令信号の補正処理について、図４および図５を用いて説明する。
【００２０】
図４は信号補正装置２に入力される指令信号に含まれる各周波数成分の波高値の大きさを表し、図５は信号補正装置２によって補正処理されて出力された指令信号に含まれる各周波数成分の波高値の大きさを表す。これらの図において、ｆ0 はディジタル制御装置１の処理周期Ｔ0 とする時の周波数ｆ0 ＝１／Ｔ0 を表し、Ｈは周波数ｆ0 における波高値の大きさを表す。点線はディジタル制御装置１の処理周期がＴ0 ／２の時の指令信号の各周波数成分の波高値の大きさを表す。
【００２１】
図４に示すように、信号補正装置２に入力される指令信号は、高調波周波数ｆ0 のところで大きな波高値Ｈが現れることを示しているが、信号補正装置２を用いて、指令信号の補正処理を行うことにより、図５に示すように、高調波周波数ｆ0 のところの波高値を大幅に減少させることができるとともに、高調波周波数ｆ0 のＮ倍の周波数Ｎｆ0 に高調波成分のピークを移行させることができ、しかもその波高値をＨ／Ｎに低減させることができる。そのため、この周波数Ｎｆ0 の高調波成分をカットさせるために必要なフィルタのカットオフ周波数を従来のものに比べて、Ｎ倍にシフトさせることができる。
【００２２】
また、実際に運用する場合にはアンプ３などを設置するので、信号補正装置２から出力する指令信号の高調波周波数Ｎｆ0 をアンプ３の動作領域外になるように設定することにより、特に、高調波周波数Ｎｆ0 の高調波成分をカットするためにフィルタを用いなくても、この高調波成分をカットすることができる。
【００２３】
このように、本実施形態によれば、信号補正装置２を用いることにより、ディジタル制御装置１から出力されるアナログ指令信号に内在する高調波成分の影響を完全に除去することができ、その結果、従来のフィルタを用いる場合に比べてほとんど遅れ時間が発生せることなく、ディジタル制御装置をアナログ制御装置と同等のレベルで使用することができる。
【００２４】
【発明の効果】
本発明によれば、ディジタル制御手段から出力される指令信号に含まれるシミュレータ制御上望ましくない高調波成分を大幅に減少させることができる。また、増幅器によって信号補正手段から出力される指令信号に含まれる高調波成分を除去することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係わる電力系統シミュレート装置の全体構成を示すブロック図である。
【図２】信号補正装置２に入力される指令信号波形２１とサンプリングパルス２２との関係を示す図である。
【図３】信号補正装置２の回路構成の一例を示す図である。
【図４】信号補正装置２に入力される指令信号に含まれる周波数成分の波高値の大きさを表す。
【図５】信号補正装置２において補正処理されて出力される指令信号に含まれる周波数成分の波高値の大きさを表す。
【図６】従来技術に係わる電力系統シミュレート装置の全体構成を示すブロック図である。
【図７】従来技術に係わる電力系統シミュレート装置のリアクトル負荷の電流波形および電圧波形を示す図である。
【符号の説明】
１ ディジタル制御装置
２ 信号補正装置
３ アンプ
４ アナログ制御対象
３１ タイミング発生装置
３２ バッフア
３３−１，３３−２，・・・３３−Ｎ サンプリングホールドアンプ
３４ 加算平均回路
４１ 定電流源
４２ リアクトル負荷
Claims (2)
- 電力系統をシミュレートしたアナログ制御手段と、該アナログ制御手段からのフィードバック信号を入力して所定のディジタル処理を行い、前記アナログ制御手段にアナログ化された指令信号を出力するディジタル制御手段とを備え、前記電力系統の系統現象をシミュレートする電力系統シミュレート装置において、
前記ディジタル制御手段から出力される指令信号を、前記ディジタル制御手段の処理周期Ｔ 0 の１／Ｍ ( Ｍは２以上の整数 ) の周期でサンプリングし、サンプリングされた信号のうち、最終サンプリングからさかのぼって経時的に連続するＮ ( Ｎ＝Ｍ＋１ ) 個のサンプリング信号を加算し、加算された信号を前記アナログ制御手段に出力する信号補正手段を設けたことを特徴とする電力系統シミュレート装置。 - 請求項１において、
前記信号補正手段を、前記信号補正手段から出力される信号に含まれる高調波の周波数をカットオフする周波数特性を有する増幅器を介して、前記アナログ制御手段に接続したことを特徴とする電力系統シミュレート装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020999A JP3892163B2 (ja) | 1999-02-18 | 1999-02-18 | 電力系統シミュレート装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020999A JP3892163B2 (ja) | 1999-02-18 | 1999-02-18 | 電力系統シミュレート装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000245063A JP2000245063A (ja) | 2000-09-08 |
| JP3892163B2 true JP3892163B2 (ja) | 2007-03-14 |
Family
ID=12574402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020999A Expired - Fee Related JP3892163B2 (ja) | 1999-02-18 | 1999-02-18 | 電力系統シミュレート装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3892163B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4152862B2 (ja) * | 2003-10-30 | 2008-09-17 | 三菱電機株式会社 | 電力系統解析装置 |
| JP6822531B1 (ja) * | 2019-08-28 | 2021-01-27 | 富士電機株式会社 | シミュレーション装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5243308A (en) * | 1975-10-01 | 1977-04-05 | Fujitsu Ltd | Signal transmitting system |
| JPS5735417A (en) * | 1980-08-09 | 1982-02-26 | Sanyo Electric Co Ltd | D/a converter |
| JPS59117316A (ja) * | 1982-12-23 | 1984-07-06 | Victor Co Of Japan Ltd | Ｄ／ａ変換装置 |
| JP2843463B2 (ja) * | 1992-07-16 | 1999-01-06 | 三菱電機株式会社 | 電力系統模擬装置 |
| JP2788691B2 (ja) * | 1992-07-16 | 1998-08-20 | 三菱電機株式会社 | 電力系統模擬装置 |
| JPH06196966A (ja) * | 1992-12-24 | 1994-07-15 | Nippon Steel Corp | 移動平均フィルタ |
| JP3391178B2 (ja) * | 1996-03-29 | 2003-03-31 | 三菱電機株式会社 | 系統連系インバータ装置及び波形発生装置 |
| JPH1042569A (ja) * | 1996-07-23 | 1998-02-13 | Hitachi Ltd | パルス幅変調変換器の出力制御装置 |
-
1999
- 1999-02-18 JP JP4020999A patent/JP3892163B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000245063A (ja) | 2000-09-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040713 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060331 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| LAPS | Cancellation because of no payment of annual fees |