JP3270256B2 - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理装置
に関し、特にオーディオ製品に使用されるものである。
に関し、特にオーディオ製品に使用されるものである。
【０００２】
【従来の技術】図１０は、従来のデジタル信号処理装置
を示している。このデジタル信号処理装置は、ＤＳＰ
（デジタルシグナルプロセッサ）１１のＯＦＦモードと
ＯＮモードの２つのモードを有している。これら２つの
モードは、スイッチ１４により切り替えられる。
を示している。このデジタル信号処理装置は、ＤＳＰ
（デジタルシグナルプロセッサ）１１のＯＦＦモードと
ＯＮモードの２つのモードを有している。これら２つの
モードは、スイッチ１４により切り替えられる。
【０００３】ＤＳＰ１１がＯＦＦモードのとき、デジタ
ル信号Ｄｉｎは、ＤＡＣ（デジタルアナログコンバー
タ）１２により、直接アナログ信号に変換される。ＤＡ
Ｃ１２の出力信号は、アナログアンプ１３を介して出力
される。
ル信号Ｄｉｎは、ＤＡＣ（デジタルアナログコンバー
タ）１２により、直接アナログ信号に変換される。ＤＡ
Ｃ１２の出力信号は、アナログアンプ１３を介して出力
される。
【０００４】ＤＳＰ１１がＯＮモードのとき、デジタル
信号Ｄｉｎは、ＤＳＰ１１に入力され、ＤＳＰ１１によ
り所定の処理が施される。また、ＤＳＰ１１では、デジ
タル信号に種々の効果を付加する際にサチレーションす
るのを防止するため、デジタル信号のレベルを１／ｎ
（ｎは１より大きい数）に絞った後に所定の演算を行な
っている。
信号Ｄｉｎは、ＤＳＰ１１に入力され、ＤＳＰ１１によ
り所定の処理が施される。また、ＤＳＰ１１では、デジ
タル信号に種々の効果を付加する際にサチレーションす
るのを防止するため、デジタル信号のレベルを１／ｎ
（ｎは１より大きい数）に絞った後に所定の演算を行な
っている。
【０００５】ＤＳＰ１１がＯＮモードのときは、ＤＳＰ
１１でデジタル信号のレベルが１／ｎに絞られるため、
ＯＦＦモード時のレベルに合わせるべく、アナログアン
プ１３によりアナログ信号のゲインの調整を行ってい
る。
１１でデジタル信号のレベルが１／ｎに絞られるため、
ＯＦＦモード時のレベルに合わせるべく、アナログアン
プ１３によりアナログ信号のゲインの調整を行ってい
る。
【０００６】
【発明が解決しようとする課題】ＤＳＰ１１がＯＮモー
ドのときは、アナログアンプ１３が機能し、アナログ信
号のゲインが調整される。しかし、デジタルゼロ、即ち
曲間やポーズ時などの無信号入力状態においては、ＤＡ
Ｃ１２からはノイズ成分のみが出力されている。
ドのときは、アナログアンプ１３が機能し、アナログ信
号のゲインが調整される。しかし、デジタルゼロ、即ち
曲間やポーズ時などの無信号入力状態においては、ＤＡ
Ｃ１２からはノイズ成分のみが出力されている。
【０００７】従って、ＤＳＰ１１がＯＮモードであっ
て、デジタルゼロ時においては、ノイズ成分のみがアナ
ログアンプ１３により増幅されることになるため、Ｓ／
Ｎ比が悪化するという欠点がある。
て、デジタルゼロ時においては、ノイズ成分のみがアナ
ログアンプ１３により増幅されることになるため、Ｓ／
Ｎ比が悪化するという欠点がある。
【０００８】このように、従来は、ＤＳＰがＯＮモード
のとき、デジタルゼロになると、ノイズ成分のみがアナ
ログアンプにより増幅され、Ｓ／Ｎ比が悪化するという
欠点がある。
のとき、デジタルゼロになると、ノイズ成分のみがアナ
ログアンプにより増幅され、Ｓ／Ｎ比が悪化するという
欠点がある。
【０００９】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ＤＳＰがＯＮモードでデジタルゼ
ロになっても、ノイズ成分がアナログアンプにより増幅
されないようにし、Ｓ／Ｎ比を改善することである。
もので、その目的は、ＤＳＰがＯＮモードでデジタルゼ
ロになっても、ノイズ成分がアナログアンプにより増幅
されないようにし、Ｓ／Ｎ比を改善することである。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデジタル信号処理装置は、デジタル信号を
処理し、アナログ信号に変換するデジタル信号処理部
と、ゲインを調整して前記アナログ信号を出力する可変
利得回路と、前記デジタル信号が無信号入力状態を示す
とき、前記可変利得回路のゲインを徐々に下げる手段と
を備えいてる。
め、本発明のデジタル信号処理装置は、デジタル信号を
処理し、アナログ信号に変換するデジタル信号処理部
と、ゲインを調整して前記アナログ信号を出力する可変
利得回路と、前記デジタル信号が無信号入力状態を示す
とき、前記可変利得回路のゲインを徐々に下げる手段と
を備えいてる。
【００１１】本発明のデジタル信号処理装置は、デジタ
ル信号を処理し、アナログ信号に変換するデジタル信号
処理部と、ゲインを調整して前記アナログ信号を出力す
る可変利得回路と、前記アナログ信号と基準電圧を選択
して前記可変利得回路に出力するスイッチと、前記デジ
タル信号が無信号入力状態を示すとき、前記可変利得回
路のゲインを徐々に下げた後、前記基準電圧を前記可変
利得回路に出力するように制御する手段とを備えてい
る。
ル信号を処理し、アナログ信号に変換するデジタル信号
処理部と、ゲインを調整して前記アナログ信号を出力す
る可変利得回路と、前記アナログ信号と基準電圧を選択
して前記可変利得回路に出力するスイッチと、前記デジ
タル信号が無信号入力状態を示すとき、前記可変利得回
路のゲインを徐々に下げた後、前記基準電圧を前記可変
利得回路に出力するように制御する手段とを備えてい
る。
【００１２】本発明のデジタル信号処理装置は、デジタ
ル信号を処理し、アナログ信号に変換するデジタル信号
処理部と、ゲインを調整して前記アナログ信号を出力す
る可変利得回路と、前記可変利得回路の出力信号と基準
電圧を選択して出力するスイッチと、前記デジタル信号
が無信号入力状態を示すとき、前記可変利得回路のゲイ
ンを徐々に下げた後、前記基準電圧を出力するように制
御する手段とを備えている。
ル信号を処理し、アナログ信号に変換するデジタル信号
処理部と、ゲインを調整して前記アナログ信号を出力す
る可変利得回路と、前記可変利得回路の出力信号と基準
電圧を選択して出力するスイッチと、前記デジタル信号
が無信号入力状態を示すとき、前記可変利得回路のゲイ
ンを徐々に下げた後、前記基準電圧を出力するように制
御する手段とを備えている。
【００１３】前記デジタル信号処理部は、デジタル信号
をアナログ信号に変換するＤＡコンバータと、デジタル
信号について所定の演算を行う演算回路と、デジタル信
号を前記演算回路を介して前記ＤＡコンバータに導くか
又はデジタル信号を直接ＤＡコンバータに導くかを選択
するスイッチとを有している。
をアナログ信号に変換するＤＡコンバータと、デジタル
信号について所定の演算を行う演算回路と、デジタル信
号を前記演算回路を介して前記ＤＡコンバータに導くか
又はデジタル信号を直接ＤＡコンバータに導くかを選択
するスイッチとを有している。
【００１４】
【作用】上記構成によれば、上記手段により、デジタル
信号の無信号入力状態（デジタルゼロ）を検出し、無信
号入力状態における可変利得回路（アナログアンプ）の
ゲインを徐々に下げている。
信号の無信号入力状態（デジタルゼロ）を検出し、無信
号入力状態における可変利得回路（アナログアンプ）の
ゲインを徐々に下げている。
【００１５】また、上記手段により、可変利得回路のゲ
インを徐々に下げた後に、基準電圧を出力するように構
成し、ミュートをかけることもできる。従って、デジタ
ル信号処理部のデジタル信号が無信号入力状態になって
も、ノイズ成分を増幅させることがないため、Ｓ／Ｎ比
を改善することができる。
インを徐々に下げた後に、基準電圧を出力するように構
成し、ミュートをかけることもできる。従って、デジタ
ル信号処理部のデジタル信号が無信号入力状態になって
も、ノイズ成分を増幅させることがないため、Ｓ／Ｎ比
を改善することができる。
【００１６】
【実施例】以下、図面を参照しながら、本発明のデジタ
ル信号処理装置について詳細に説明する。 ［Ａ］ 図１は、本発明の第１実施例に係わるデジタル
信号処理装置を示している。
ル信号処理装置について詳細に説明する。 ［Ａ］ 図１は、本発明の第１実施例に係わるデジタル
信号処理装置を示している。
【００１７】デジタル信号処理部１５は、ＤＳＰ１１及
びＤＡＣ１２から構成されている。デジタル信号Ｄｉｎ
は、ＤＳＰ１１で所定の演算が行われ、ＤＡＣ１２によ
りアナログ信号に変換される。なお、デジタル信号処理
部１５では、デジタル信号のレベルが１／ｎ（ｎは１よ
り大きい数）に絞られている。
びＤＡＣ１２から構成されている。デジタル信号Ｄｉｎ
は、ＤＳＰ１１で所定の演算が行われ、ＤＡＣ１２によ
りアナログ信号に変換される。なお、デジタル信号処理
部１５では、デジタル信号のレベルが１／ｎ（ｎは１よ
り大きい数）に絞られている。
【００１８】デジタル信号Ｄｉｎがいわゆるデジタルゼ
ロのとき、デジタルゼロ検出回路１７は、検出信号を出
力する。利得制御回路１８は、デジタルゼロ検出回路１
７の検出信号を受けると、可変利得回路（アナログアン
プ）１６のゲインを徐々に下げる。
ロのとき、デジタルゼロ検出回路１７は、検出信号を出
力する。利得制御回路１８は、デジタルゼロ検出回路１
７の検出信号を受けると、可変利得回路（アナログアン
プ）１６のゲインを徐々に下げる。
【００１９】なお、利得制御回路１８は、時定数回路
（例えば抵抗とコンデンサ）などから構成することがで
きる。これにより、デジタルゼロ時において、ノイズ成
分のみを増幅することがなく、Ｓ／Ｎ比を悪化させると
いうこともない。
（例えば抵抗とコンデンサ）などから構成することがで
きる。これにより、デジタルゼロ時において、ノイズ成
分のみを増幅することがなく、Ｓ／Ｎ比を悪化させると
いうこともない。
【００２０】図２及び図３は、図１のデジタル信号処理
装置の具体例を示すものである。図２のデジタル信号処
理装置では、ＤＳＰのＯＦＦモードとＯＮモードの切り
替えがスイッチ１４により行われている。
装置の具体例を示すものである。図２のデジタル信号処
理装置では、ＤＳＰのＯＦＦモードとＯＮモードの切り
替えがスイッチ１４により行われている。
【００２１】即ち、ＤＳＰ１１がＯＦＦモードのとき、
デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
１６を介して出力される。
デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
１６を介して出力される。
【００２２】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
【００２３】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力されると共に、ＤＳＰ１
１を介してデジタルゼロ検出回路１７にも入力される。
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力されると共に、ＤＳＰ１
１を介してデジタルゼロ検出回路１７にも入力される。
【００２４】デジタルゼロ検出回路１７は、デジタルゼ
ロであることを検知すると、検知信号を利得制御回路１
８に出力する。利得制御回路１８は、デジタルゼロ検出
回路１７の検出信号を受けると、可変利得回路１６のゲ
インを徐々に下げる。
ロであることを検知すると、検知信号を利得制御回路１
８に出力する。利得制御回路１８は、デジタルゼロ検出
回路１７の検出信号を受けると、可変利得回路１６のゲ
インを徐々に下げる。
【００２５】従って、ＤＳＰ１１がＯＮモード、デジタ
ルゼロ時において、ノイズ成分のみを増幅することがな
く、Ｓ／Ｎ比を悪化させるということがなくなる。図３
のデジタル信号処理装置では、ＤＳＰ１１に入力される
デジタル信号をもとに、デジタルゼロ検出回路１７によ
るデジタルゼロの検出が行われている。
ルゼロ時において、ノイズ成分のみを増幅することがな
く、Ｓ／Ｎ比を悪化させるということがなくなる。図３
のデジタル信号処理装置では、ＤＳＰ１１に入力される
デジタル信号をもとに、デジタルゼロ検出回路１７によ
るデジタルゼロの検出が行われている。
【００２６】即ち、ＤＳＰ１１がＯＦＦモードのとき、
デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
１６を介して出力される。
デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
１６を介して出力される。
【００２７】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
【００２８】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力されると共に、直接デジ
タルゼロ検出回路１７にも入力される。
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力されると共に、直接デジ
タルゼロ検出回路１７にも入力される。
【００２９】デジタルゼロ検出回路１７は、デジタルゼ
ロであることを検知すると、検知信号を利得制御回路１
８に出力する。利得制御回路１８は、デジタルゼロ検出
回路１７の検出信号を受けると、可変利得回路１６のゲ
インを徐々に下げる。
ロであることを検知すると、検知信号を利得制御回路１
８に出力する。利得制御回路１８は、デジタルゼロ検出
回路１７の検出信号を受けると、可変利得回路１６のゲ
インを徐々に下げる。
【００３０】従って、ＤＳＰ１１がＯＮモード、デジタ
ルゼロ時において、ノイズ成分のみを増幅することがな
く、Ｓ／Ｎ比を悪化させるということがなくなる。
［Ｂ］ 図４は、本発明の第２実施例に係わるデジタル
信号処理装置を示している。
ルゼロ時において、ノイズ成分のみを増幅することがな
く、Ｓ／Ｎ比を悪化させるということがなくなる。
［Ｂ］ 図４は、本発明の第２実施例に係わるデジタル
信号処理装置を示している。
【００３１】デジタル信号処理部１５は、ＤＳＰ１１及
びＤＡＣ１２から構成されている。デジタル信号Ｄｉｎ
は、ＤＳＰ１１で所定の演算が行われ、ＤＡＣ１２によ
りアナログ信号に変換される。なお、デジタル信号処理
部１５では、デジタル信号のレベルが１／ｎに絞られて
いる。
びＤＡＣ１２から構成されている。デジタル信号Ｄｉｎ
は、ＤＳＰ１１で所定の演算が行われ、ＤＡＣ１２によ
りアナログ信号に変換される。なお、デジタル信号処理
部１５では、デジタル信号のレベルが１／ｎに絞られて
いる。
【００３２】デジタル信号Ｄｉｎがいわゆるデジタルゼ
ロのとき、デジタルゼロ検出回路１７は、検出信号を出
力する。利得制御回路１８は、デジタルゼロ検出回路１
７の検出信号を受けると、可変利得回路（アナログアン
プ）１６のゲインを徐々に下げる。また、スイッチ２０
は、可変利得回路１６のゲインがある程度小さくなった
後に基準電圧発生回路１９側に切り替わるため、ミュー
トがかかる。
ロのとき、デジタルゼロ検出回路１７は、検出信号を出
力する。利得制御回路１８は、デジタルゼロ検出回路１
７の検出信号を受けると、可変利得回路（アナログアン
プ）１６のゲインを徐々に下げる。また、スイッチ２０
は、可変利得回路１６のゲインがある程度小さくなった
後に基準電圧発生回路１９側に切り替わるため、ミュー
トがかかる。
【００３３】なお、スイッチ２０の切り替えのタイミン
グは、遅延回路などにより制御することができる。これ
により、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、Ｓ／Ｎ比を悪化させるということも
ない。
グは、遅延回路などにより制御することができる。これ
により、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、Ｓ／Ｎ比を悪化させるということも
ない。
【００３４】図５及び図６は、図４のデジタル信号処理
装置の具体例を示すものである。図５のデジタル信号処
理装置では、ＤＳＰのＯＦＦモードとＯＮモードの切り
替えがスイッチ１４により行われている。
装置の具体例を示すものである。図５のデジタル信号処
理装置では、ＤＳＰのＯＦＦモードとＯＮモードの切り
替えがスイッチ１４により行われている。
【００３５】即ち、ＤＳＰ１１がＯＦＦモードのとき
は、デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接ア
ナログ信号に変換され、当該アナログ信号は、スイッチ
２０及び可変利得回路１６を介して出力される。
は、デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接ア
ナログ信号に変換され、当該アナログ信号は、スイッチ
２０及び可変利得回路１６を介して出力される。
【００３６】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
【００３７】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力される。デジタルゼロ検
出回路１７は、デジタルゼロであることを検知すると、
検知信号を利得制御回路１８及びスイッチ２０にそれぞ
れ出力する。
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力される。デジタルゼロ検
出回路１７は、デジタルゼロであることを検知すると、
検知信号を利得制御回路１８及びスイッチ２０にそれぞ
れ出力する。
【００３８】利得制御回路１８は、デジタルゼロ検出回
路１７の検出信号を受けると、可変利得回路１６のゲイ
ンを徐々に下げる。また、スイッチ２０は、可変利得回
路１６のゲインがある程度小さくなった後に基準電圧発
生回路１９側に切り替わる。
路１７の検出信号を受けると、可変利得回路１６のゲイ
ンを徐々に下げる。また、スイッチ２０は、可変利得回
路１６のゲインがある程度小さくなった後に基準電圧発
生回路１９側に切り替わる。
【００３９】従って、ＤＳＰ１１がＯＮモード、デジタ
ルゼロ時においても、ノイズ成分のみを増幅することが
なく、Ｓ／Ｎ比を悪化させるということがない。図６の
デジタル信号処理装置では、ＤＳＰ１１に入力されるデ
ジタル信号をもとに、デジタルゼロ検出回路１７による
デジタルゼロの検出が行われている。
ルゼロ時においても、ノイズ成分のみを増幅することが
なく、Ｓ／Ｎ比を悪化させるということがない。図６の
デジタル信号処理装置では、ＤＳＰ１１に入力されるデ
ジタル信号をもとに、デジタルゼロ検出回路１７による
デジタルゼロの検出が行われている。
【００４０】即ち、ＤＳＰ１１がＯＦＦモードのとき、
デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
１６を介して出力される。
デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
１６を介して出力される。
【００４１】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
【００４２】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力される。デジタルゼロ検
出回路１７は、デジタルゼロであることを検知すると、
検知信号を利得制御回路１８及びスイッチ２０にそれぞ
れ出力する。
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力される。デジタルゼロ検
出回路１７は、デジタルゼロであることを検知すると、
検知信号を利得制御回路１８及びスイッチ２０にそれぞ
れ出力する。
【００４３】利得制御回路１８は、デジタルゼロ検出回
路１７の検出信号を受けると、可変利得回路１６のゲイ
ンを徐々に下げる。また、スイッチ２０は、可変利得回
路１６のゲインがある程度小さくなった後に基準電圧発
生回路１９側に切り替わる。
路１７の検出信号を受けると、可変利得回路１６のゲイ
ンを徐々に下げる。また、スイッチ２０は、可変利得回
路１６のゲインがある程度小さくなった後に基準電圧発
生回路１９側に切り替わる。
【００４４】従って、ＤＳＰ１１がＯＮモード、デジタ
ルゼロ時において、ノイズ成分のみを増幅することがな
く、Ｓ／Ｎ比を悪化させるということがなくなる。 ［Ｃ］ 図７は、本発明の第３実施例に係わるデジタル
信号処理装置を示している。
ルゼロ時において、ノイズ成分のみを増幅することがな
く、Ｓ／Ｎ比を悪化させるということがなくなる。 ［Ｃ］ 図７は、本発明の第３実施例に係わるデジタル
信号処理装置を示している。
【００４５】デジタル信号処理部１５は、ＤＳＰ１１及
びＤＡＣ１２から構成されている。デジタル信号Ｄｉｎ
は、ＤＳＰ１１で所定の演算が行われ、ＤＡＣ１２によ
りアナログ信号に変換される。なお、デジタル信号処理
部１５では、デジタル信号のレベルが１／ｎに絞られて
いる。
びＤＡＣ１２から構成されている。デジタル信号Ｄｉｎ
は、ＤＳＰ１１で所定の演算が行われ、ＤＡＣ１２によ
りアナログ信号に変換される。なお、デジタル信号処理
部１５では、デジタル信号のレベルが１／ｎに絞られて
いる。
【００４６】デジタル信号Ｄｉｎがいわゆるデジタルゼ
ロのとき、デジタルゼロ検出回路１７は、検出信号を出
力する。利得制御回路１８は、デジタルゼロ検出回路１
７の検出信号を受けると、可変利得回路（アナログアン
プ）１６のゲインを徐々に下げる。
ロのとき、デジタルゼロ検出回路１７は、検出信号を出
力する。利得制御回路１８は、デジタルゼロ検出回路１
７の検出信号を受けると、可変利得回路（アナログアン
プ）１６のゲインを徐々に下げる。
【００４７】また、スイッチ２０は、通常は可変利得回
路１６の出力信号を選択して出力するが、可変利得回路
１６のゲインがある程度小さくなった後には、基準電圧
発生回路１９側に切り替わり、基準電圧を出力すること
になる。
路１６の出力信号を選択して出力するが、可変利得回路
１６のゲインがある程度小さくなった後には、基準電圧
発生回路１９側に切り替わり、基準電圧を出力すること
になる。
【００４８】なお、スイッチ２０の切り替えのタイミン
グは、遅延回路などにより制御することができる。これ
により、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、Ｓ／Ｎ比を悪化させるということも
ない。
グは、遅延回路などにより制御することができる。これ
により、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、Ｓ／Ｎ比を悪化させるということも
ない。
【００４９】図８及び図９は、図７のデジタル信号処理
装置の具体例を示すものである。図８のデジタル信号処
理装置では、ＤＳＰのＯＦＦモードとＯＮモードの切り
替えがスイッチ１４により行われている。
装置の具体例を示すものである。図８のデジタル信号処
理装置では、ＤＳＰのＯＦＦモードとＯＮモードの切り
替えがスイッチ１４により行われている。
【００５０】即ち、ＤＳＰ１１がＯＦＦモードのとき
は、デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接ア
ナログ信号に変換され、当該アナログ信号は、スイッチ
２０及び可変利得回路１６を介して出力される。
は、デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接ア
ナログ信号に変換され、当該アナログ信号は、スイッチ
２０及び可変利得回路１６を介して出力される。
【００５１】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
【００５２】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力される。デジタルゼロ検
出回路１７は、デジタルゼロであることを検知すると、
検知信号を利得制御回路１８及びスイッチ２０にそれぞ
れ出力する。
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力される。デジタルゼロ検
出回路１７は、デジタルゼロであることを検知すると、
検知信号を利得制御回路１８及びスイッチ２０にそれぞ
れ出力する。
【００５３】利得制御回路１８は、デジタルゼロ検出回
路１７の検出信号を受けると、可変利得回路１６のゲイ
ンを徐々に下げる。また、スイッチ２０は、可変利得回
路１６のゲインがある程度小さくなった後に基準電圧発
生回路１９側に切り替わる。
路１７の検出信号を受けると、可変利得回路１６のゲイ
ンを徐々に下げる。また、スイッチ２０は、可変利得回
路１６のゲインがある程度小さくなった後に基準電圧発
生回路１９側に切り替わる。
【００５４】従って、ＤＳＰ１１がＯＮモード、デジタ
ルゼロ時においても、ノイズ成分のみを増幅することが
なく、Ｓ／Ｎ比を悪化させるということがない。図９の
デジタル信号処理装置では、ＤＳＰ１１に入力されるデ
ジタル信号をもとに、デジタルゼロ検出回路１７による
デジタルゼロの検出が行われている。
ルゼロ時においても、ノイズ成分のみを増幅することが
なく、Ｓ／Ｎ比を悪化させるということがない。図９の
デジタル信号処理装置では、ＤＳＰ１１に入力されるデ
ジタル信号をもとに、デジタルゼロ検出回路１７による
デジタルゼロの検出が行われている。
【００５５】即ち、ＤＳＰ１１がＯＦＦモードのとき、
デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
１６を介して出力される。
デジタル信号Ｄｉｎは、ＤＡＣ１２により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
１６を介して出力される。
【００５６】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Ｄｉｎは、Ｄ
ＳＰ１１に入力され、ＤＳＰ１１により所定の処理が施
される。ＤＳＰ１１では、デジタル信号のレベルが１／
ｎに絞られるため、ＯＦＦモード時のレベルに合わせる
べく、可変利得回路１６によりアナログ信号のゲインが
調整される。
【００５７】また、ＤＳＰ１１がＯＮモードであって、
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力される。デジタルゼロ検
出回路１７は、デジタルゼロであることを検知すると、
検知信号を利得制御回路１８及びスイッチ２０にそれぞ
れ出力する。
デジタルゼロのときは、デジタル信号Ｄｉｎは、ＤＳＰ
１１を介してＤＡＣ１２に入力される。デジタルゼロ検
出回路１７は、デジタルゼロであることを検知すると、
検知信号を利得制御回路１８及びスイッチ２０にそれぞ
れ出力する。
【００５８】利得制御回路１８は、デジタルゼロ検出回
路１７の検出信号を受けると、可変利得回路１６のゲイ
ンを徐々に下げる。また、スイッチ２０は、可変利得回
路１６のゲインがある程度小さくなった後に基準電圧発
生回路１９側に切り替わる。従って、ＤＳＰ１１がＯＮ
モード、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、Ｓ／Ｎ比を悪化させるということが
なくなる。
路１７の検出信号を受けると、可変利得回路１６のゲイ
ンを徐々に下げる。また、スイッチ２０は、可変利得回
路１６のゲインがある程度小さくなった後に基準電圧発
生回路１９側に切り替わる。従って、ＤＳＰ１１がＯＮ
モード、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、Ｓ／Ｎ比を悪化させるということが
なくなる。
【００５９】
【発明の効果】以上、説明したように、本発明のデジタ
ル信号処理装置によれば、次のような効果を奏する。デ
ジタルゼロ検出回路によりデジタルゼロ（曲間やポーズ
時の無信号入力状態）を検出し、デジタルゼロ時におけ
る可変利得回路（アナログアンプ）のゲインを徐々に下
げている。また、可変利得回路のゲインを徐々に下げた
後に基準電圧を出力するように構成し、ミュートをかけ
るようにしている。これにより、ＤＳＰがＯＮモードで
デジタルゼロになっても、ノイズ成分を増幅させること
がないため、Ｓ／Ｎ比を改善することができる。
ル信号処理装置によれば、次のような効果を奏する。デ
ジタルゼロ検出回路によりデジタルゼロ（曲間やポーズ
時の無信号入力状態）を検出し、デジタルゼロ時におけ
る可変利得回路（アナログアンプ）のゲインを徐々に下
げている。また、可変利得回路のゲインを徐々に下げた
後に基準電圧を出力するように構成し、ミュートをかけ
るようにしている。これにより、ＤＳＰがＯＮモードで
デジタルゼロになっても、ノイズ成分を増幅させること
がないため、Ｓ／Ｎ比を改善することができる。
【図１】本発明の第１実施例に係わるデジタル信号処理
装置を示すブロック図。
装置を示すブロック図。
【図２】図１のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図３】図１のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図４】本発明の第２実施例に係わるデジタル信号処理
装置を示すブロック図。
装置を示すブロック図。
【図５】図４のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図６】図４のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図７】本発明の第３実施例に係わるデジタル信号処理
装置を示すブロック図。
装置を示すブロック図。
【図８】図７のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図９】図７のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図１０】従来のデジタル信号処理装置を示すブロック
図。
図。
１１ …ＤＳＰ（デジタルシグナルプロセッ
サ）、 １２ …ＤＡＣ（デジタルアナログコンバー
タ）、 １３ …アナログアンプ、 １４ …スイッチ、 １５ …デジタル信号処理部、 １６ …可変利得回路（アナログアンプ）、 １７ …デジタルゼロ検出回路、 １８ …利得制御回路、 １９ …基準電圧発生回路、 ２０ …スイッチ。
サ）、 １２ …ＤＡＣ（デジタルアナログコンバー
タ）、 １３ …アナログアンプ、 １４ …スイッチ、 １５ …デジタル信号処理部、 １６ …可変利得回路（アナログアンプ）、 １７ …デジタルゼロ検出回路、 １８ …利得制御回路、 １９ …基準電圧発生回路、 ２０ …スイッチ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−156002（ＪＰ，Ａ) 特開 平２−20928（ＪＰ，Ａ) 特開 昭59−119920（ＪＰ，Ａ) 特開 平３−254299（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H03G 1/00 - 3/34
Claims (4)
- 【請求項１】 デジタルシグナルプロセッサと、 前記デジタルシグナルプロセッサから出力されるデジタ
ル信号をアナログ信号に変換するデジタルアナログコン
バータと、 前記アナログ信号に対するゲインを調整する可変利得回
路と、 無信号入力状態を検出する検出回路と、 時定数回路を有し、前記検出回路により前記無信号入力
状態が検出されたとき、前記時定数回路により決まる時
定数に基づき、前記ゲインを下げる利得制御回路と、 前記検出回路により前記無信号入力状態が検出されてか
ら一定時間が経過した後に、前記アナログ信号に代えて
基準電圧を前記可変利得回路に与えるスイッチ回路と を
具備することを特徴とするデジタル信号処理装置。 - 【請求項２】 デジタルシグナルプロセッサと、 前記デジタルシグナルプロセッサから出力されるデジタ
ル信号をアナログ信号に変換するデジタルアナログコン
バータと、 前記アナログ信号に対するゲインを調整する可変利得回
路と、 無信号入力状態を検出する検出回路と、 時定数回路を有し、前記検出回路により前記無信号入力
状態が検出されたとき、前記時定数回路により決まる時
定数に基づき、前記ゲインを下げる利得制御回路と、 前記検出回路により前記無信号入力状態が検出されてか
ら一定時間が経過した後に、前記可変利得回路の出力信
号に代えて基準電圧を出力するスイッチ回路と を具備す
ることを特徴とするデジタル信号処理装置。 - 【請求項３】 前記検出回路は、前記デジタルシグナル
プロセッサの入力信号又は出力信号に基づいて、前記無
信号入力状態を検出することを特徴とする請求項１又は
２記載のデジタル信号処理装置。 - 【請求項４】 前記デジタルシグナルプロセッサがオフ
モードのとき、前記デジタルシグナルプロセッサの出力
信号に代えて、前記デジタルシグナルプロセ ッサの入力
信号を前記デジタルアナログコンバータに与えるスイッ
チ回路を具備することを特徴とする請求項１又は２記載
のデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24125094A JP3270256B2 (ja) | 1994-10-05 | 1994-10-05 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24125094A JP3270256B2 (ja) | 1994-10-05 | 1994-10-05 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107359A JPH08107359A (ja) | 1996-04-23 |
| JP3270256B2 true JP3270256B2 (ja) | 2002-04-02 |
Family
ID=17071447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24125094A Expired - Fee Related JP3270256B2 (ja) | 1994-10-05 | 1994-10-05 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270256B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4747397B2 (ja) * | 2000-06-12 | 2011-08-17 | パナソニック株式会社 | テレビジョン受信機 |
| JP2011205283A (ja) * | 2010-03-25 | 2011-10-13 | Yamaha Corp | 信号処理装置 |
| JP6350620B2 (ja) * | 2016-01-06 | 2018-07-04 | オンキヨー株式会社 | 音声処理装置 |
| US10062391B2 (en) | 2016-01-06 | 2018-08-28 | Onkyo Corporation | Audio processing device |
-
1994
- 1994-10-05 JP JP24125094A patent/JP3270256B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08107359A (ja) | 1996-04-23 |
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