JP3891917B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ型半導体装置においては、互いに膜厚が異なる２種類のゲート絶縁膜を同一チップ上に作り分けるプロセスが一般的に用いられてきている。例えばデザインルールが０．１８μｍ世代においては、１．８Ｖで動作する内部回路には厚さ３．５ｎｍ程度の薄膜ゲート絶縁膜を有するＭＯＳＦＥＴが設けられると共に、３．３Ｖで動作する入出力回路には厚さ８ｎｍ程度の厚膜ゲート絶縁膜を有するＭＯＳＦＥＴが設けられてきた（特許文献１参照）。
【０００３】
図１３（ａ）〜（ｃ）は、第１の従来例に係る半導体装置の製造方法、具体的には、互いに膜厚が異なる２種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法の各工程を示す断面図である。
【０００４】
まず、図１３（ａ）に示すように、内部回路のＭＯＳＦＥＴの活性領域（以下、内部ＭＯＳＦＥＴ活性領域と称する）と入出力回路のＭＯＳＦＥＴの活性領域（以下、入出力ＭＯＳＦＥＴ活性領域と称する）とを有するシリコン基板１０に対して酸化雰囲気中で熱処理を行なう。これにより、シリコン基板１０の表面が熱酸化される結果、内部ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれの上に厚さ６ｎｍ程度の第１のゲート酸化膜１１を形成できる。
【０００５】
次に、図１３（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域を覆うレジストパターン１２をマスクとして、第１のゲート酸化膜１１に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１１を除去する。これにより、内部ＭＯＳＦＥＴ活性領域の基板表面が露出する。
【０００６】
次に、レジストパターン１２を除去した後、図１３（ｃ）に示すように、シリコン基板１０に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜１１が形成されているので、内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、内部ＭＯＳＦＥＴ活性領域上に厚さ３．５ｎｍ程度の第２のゲート酸化膜１３を形成できる。また、第１のゲート酸化膜１１は厚さ８ｎｍ程度まで厚くなる。すなわち、第２のゲート酸化膜１３は厚膜化した第１のゲート酸化膜１１よりも薄い。
【０００７】
その後、図示は省略しているが、周知の技術を用いて、ゲート電極、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成することによって、相対的に厚い第１のゲート酸化膜１１を有する入出力ＭＯＳＦＥＴと、相対的に薄い第２のゲート酸化膜１３を有する内部ＭＯＳＦＥＴとを備えた半導体装置の製造を完了する。
【０００８】
しかしながら、第１の従来例においては、ＭＯＳＦＥＴの微細化に伴って内部回路のゲート絶縁膜が薄膜化される結果、ゲートリーク電流の増大に起因して内部回路の消費電力が増大する傾向がみられる。このため、システムＬＳＩに代表されるＭＯＳ型半導体装置において、微細化(高集積度化)と低消費電力化とを両立させて高機能化を実現することが困難になってきている。
【０００９】
そこで、内部回路において微細化と低消費電力化とを両立させるため、ゲート絶縁膜の薄膜化により駆動力の向上を優先したＭＯＳＦＥＴと、消費電力の抑制を優先したＭＯＳＦＥＴとの２種類のＭＯＳＦＥＴによって内部回路を構成し、各ＭＯＳＦＥＴを目的又は用途に応じて使い分けることが検討されている。ここで、ゲートリーク電流に起因する消費電力の増大を抑制するためには、ゲート絶縁膜を厚くすることが最も有効な手段であるので、内部回路において、互いに膜厚が異なる２種類のゲート絶縁膜を作り分けることが必要となる。例えばデザインルールが０．１０μｍ世代においては、１．０〜１．２Ｖで動作する内部回路を構成するＭＯＳＦＥＴのゲート絶縁膜として、厚さ１．６ｎｍの薄膜ゲート絶縁膜と厚さ２．４ｎｍの厚膜ゲート絶縁膜とを用いることにより、微細化と低消費電力化とを両立させることができる。一方、入出力回路においては３．３Ｖ又は２．５Ｖ等の高電圧動作が要求されるため、厚さ８ｎｍ程度のゲート絶縁膜を有するＭＯＳＦＥＴが必要となる。従って、１つのチップにおいて、内部回路と入出力回路とを合わせて、互いに膜厚が異なる３種類のゲート絶縁膜を作り分ける必要が生じている。
【００１０】
このような３種類のゲート絶縁膜の作りわけを実現するために、３回の熱酸化工程を用いた半導体装置の製造方法が提案されている（非特許文献１参照）。
【００１１】
図１４（ａ）〜（ｃ）及び図１５（ａ）〜（ｃ）は、第２の従来例に係る半導体装置の製造方法、具体的には、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法の各工程を示す断面図である。
【００１２】
まず、図１４（ａ）に示すように、ＬＯＣＯＳ法等によりシリコン基板２０に素子分離領域（図示省略）を形成し、それにより、入出力ＭＯＳＦＥＴ活性領域と第１の内部ＭＯＳＦＥＴ活性領域と第２の内部ＭＯＳＦＥＴ活性領域とを区画する。その後、素子分離領域形成に用いたマスク窒化膜やパッド酸化膜（両方とも図示省略）をウェットエッチングにより除去して、各ＭＯＳＦＥＴ活性領域の基板表面を露出させる。
【００１３】
次に、図１４（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域と、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域と、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域とを有するシリコン基板２０に対して酸化雰囲気中で熱処理を行なう。これにより、シリコン基板２０の表面が熱酸化される結果、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に第１のゲート酸化膜２１を形成できる。
【００１４】
次に、図１４（ｃ）に示すように、入出力ＭＯＳＦＥＴ活性領域を覆う第１のレジストパターン２２をマスクとして、第１のゲート酸化膜２１に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第１の内部ＭＯＳＦＥＴ活性領域上及び第２の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜２１を除去する。これにより、第１及び第２の内部ＭＯＳＦＥＴ活性領域の基板表面が露出する。
【００１５】
次に、第１のレジストパターン２２を除去した後、図１５（ａ）に示すように、シリコン基板２０に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜２１が形成されているので、第１の内部ＭＯＳＦＥＴ活性領域の基板表面及び第２の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に第２のゲート酸化膜２３を形成できる。このとき、第１のゲート酸化膜２１は若干厚くなる。また、第２のゲート酸化膜２３は厚膜化した第１のゲート酸化膜２１よりも薄い。
【００１６】
次に、図１５（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び第１の内部ＭＯＳＦＥＴ活性領域を覆う第２のレジストパターン２４をマスクとして、第２のゲート酸化膜２３に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第２の内部ＭＯＳＦＥＴ活性領域上の第２のゲート酸化膜２３を除去する。これにより、第２の内部ＭＯＳＦＥＴ活性領域の基板表面が露出する。
【００１７】
次に、第２のレジストパターン２４を除去した後、図１５（ｃ）に示すように、シリコン基板２０に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜２１が形成されていると共に第１の内部ＭＯＳＦＥＴ活性領域上には第２のゲート酸化膜２３が形成されているので、第２の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第２の内部ＭＯＳＦＥＴ活性領域上に第３のゲート酸化膜２５を形成できる。このとき、第１のゲート酸化膜２１及び第２のゲート酸化膜２３はそれぞれ若干厚くなる。また、第３のゲート酸化膜２５は厚膜化した第２のゲート酸化膜２３よりも薄い。
【００１８】
その後、図示は省略しているが、周知の技術を用いて、ゲート電極、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成することによって、相対的に最も厚い第１のゲート酸化膜２１を有する入出力ＭＯＳＦＥＴと、相対的に２番目に厚い第２のゲート酸化膜２３を有する第１の内部ＭＯＳＦＥＴと、相対的に最も薄い第３のゲート酸化膜２５を有する第２の内部ＭＯＳＦＥＴとを備えた半導体装置の製造を完了する。
【００１９】
【特許文献１】
特開平１−１６８０５４号公報（第２−３ページ、第１Ａー１Ｈ図）
【非特許文献１】
A.Ono 他、A Multi-gate Dielectric Technology Using Hydrogen Pre-treatment for 100nm generation System-on-a-Chip 、2001 Symposium on VLSI Technology Digest of Technical Papers、2001年、第79−80ページ（特に図２）
【００２０】
しかしながら、第２の従来例においては、トランジスタの特性異常やゲート絶縁膜の信頼性劣化等が生じるという問題がある。以下、その理由について図面を参照しながら説明する。図１６は、第２の従来例を用いて製造された半導体装置における、薄膜ゲート絶縁膜を有する第２の内部ＭＯＳＦＥＴの断面構成（ゲート幅方向）を示している。図１６に示すように、素子分離領域２６により囲まれた第２の内部ＭＯＳＦＥＴ活性領域（シリコン基板２０）の上には、第３のゲート酸化膜２５（図１５（ｃ）参照）を介してゲート電極２７が形成されている。また、ゲート電極２７の側面には絶縁性のサイドウォール２８が形成されている。
【００２１】
さて、第２の従来例において、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域の基板表面はウェットエッチングによって２回露出する。それに対して、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域の基板表面はウェットエッチングによって３回露出する。このため、第２の内部ＭＯＳＦＥＴ活性領域の基板表面ラフネスは第１の内部ＭＯＳＦＥＴ活性領域と比べて大きくなる。また、図１６に示すように、素子分離領域２６における第２の内部ＭＯＳＦＥＴ活性領域の近傍、つまり素子分離領域２６の端部は第１の内部ＭＯＳＦＥＴ活性領域と比べて掘り下げられやすい。その結果、相対的に最も薄い第３のゲート酸化膜２５を有する第２の内部ＭＯＳＦＥＴにおいては、素子分離領域２６の端部の掘り下げ量の増大に起因して、第３のゲート酸化膜２５の膜厚が不均一になると共に第３のゲート酸化膜２５における素子分離領域２６の近傍でゲート電圧印加時に電界集中が生じる。このような基板表面ラフネスの増大、ゲート絶縁膜の膜厚不均一又は局所的な電界集中等が、トランジスタの特性異常やゲート絶縁膜の信頼性劣化の原因となる。さらに、同じ大きさのゲート電圧が印加される第１の内部ＭＯＳＦＥＴ及び第２の内部ＭＯＳＦＥＴのそれぞれの活性領域でウェットエッチング回数が異なることによって、各内部ＭＯＳＦＥＴのプロセスマージンの設定が困難になるという問題も生じる。
【００２２】
前記に鑑み、本発明は、３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造において、トランジスタの特性異常又はゲート絶縁膜の信頼性劣化を防止できるようにすると共にプロセスマージンの設定を容易に行なるようにすることを目的とする。
【００３１】
【課題を解決するための手段】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板に、素子分離領域により互いに分離されており且つパッド酸化膜及びその上のマスク窒化膜により表面が覆われた、第１の活性領域、第２の活性領域及び第３の活性領域を形成する工程（ａ）と、前記各活性領域上の前記マスク窒化膜を除去する工程（ｂ）と、前記工程（ｂ）の後に、前記第２の活性領域及び前記第３の活性領域を覆う第１のレジストパターンをマスクとして、前記第１の活性領域上の前記パッド酸化膜を除去した後、前記第１のレジストパターンを除去する工程（ｃ）と、前記工程（ｃ）の後に、前記半導体基板表面を熱酸化し、前記第１の活性領域上に第１のゲート絶縁膜を形成する工程（ｄ）と、前記工程（ｄ）の後に、前記第１の活性領域及び前記第３の活性領域を覆う第２のレジストパターンをマスクとして、前記第２の活性領域上の前記パッド酸化膜を除去した後、前記第２のレジストパターンを除去する工程（ｅ）と、前記工程（ｅ）の後に、前記半導体基板表面を熱酸化し、前記第２の活性領域上に第２のゲート絶縁膜を形成するとともに、前記第１のゲート絶縁膜の膜厚を厚くする工程（ｆ）と、前記工程（ｆ）の後に、前記第１の活性領域及び前記第２の活性領域を覆う第３のレジストパターンをマスクとして、前記第３の活性領域上の前記パッド酸化膜を除去した後、前記第３のレジストパターンを除去する工程（ｇ）と、前記工程（ｇ）の後に、前記半導体基板表面を熱酸化し、前記第３の活性領域上に第３のゲート絶縁膜を形成するとともに、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜のそれぞれの膜厚を厚くする工程（ｈ）と、前記第１の活性領域、前記第２の活性領域及び前記第３の活性領域のそれぞれの上に、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜のそれぞれを介して、第１のゲート電極、第２のゲート電極及び第３のゲート電極を形成する工程（ｉ）とを備え、前記工程（ｈ）が終了した時点で、前記第３のゲート絶縁膜は前記第２のゲート絶縁膜よりも薄く、前記第２のゲート絶縁膜は前記第１のゲート絶縁膜よりも薄くなっている。
【００３２】
本発明の半導体装置の製造方法によると、第２の従来例と比べて、以下のような効果が得られる。
【００３３】
すなわち、パッド酸化膜又はゲート絶縁膜を除去するために行なわれるウェットエッチング等により第２及び第３の活性領域が露出する回数を低減できる。このため、第２及び第３の活性領域の基板表面ラフネスを小さくできる。また、トレンチ分離領域の露出部における第２及び第３の活性領域の近傍の掘り下げ量を低減できるので、第２及び第３のゲート絶縁膜の膜厚を均一にできると共に第２及び第３のゲート絶縁膜におけるトレンチ分離領域の近傍でゲート電圧印加時に電界集中が生じることを防止できる。従って、基板表面ラフネスの増大、ゲート絶縁膜の膜厚不均一又は局所的な電界集中等に起因する、トランジスタの特性異常又はゲート絶縁膜の信頼性劣化を防止できる。さらに、第３の活性領域が露出する回数と第２の活性領域が露出する回数とが同じになるため、第２の活性領域及び第３の活性領域のそれぞれに形成されるＭＯＳＦＥＴに対して同じ大きさのゲート電圧が印加されるような場合、該各ＭＯＳＦＥＴのプロセスマージンの設定を容易に行なうことができる。
【００３４】
本発明の半導体装置の製造方法において、素子分離領域はトレンチ分離領域であってもよい。
【００３５】
本発明の半導体装置の製造方法において、第１の活性領域及び第２の活性領域はそれぞれ入出力回路のＭＯＳＦＥＴの活性領域であると共に第３の活性領域は内部回路のＭＯＳＦＥＴの活性領域であってもよい。
【００３６】
本発明の半導体装置の製造方法において、第１、第２又は第３のゲート絶縁膜は、各ゲート絶縁膜の設けられる活性領域の表面を熱酸化させることにより形成されることが好ましい。
【００３７】
このようにすると、各ゲート絶縁膜を簡単且つ確実に形成できる。
【００３８】
本発明の半導体装置の製造方法において、所定の活性領域上のパッド酸化膜を除去する工程は、該所定の活性領域以外の他の活性領域を覆うレジストパターンをマスクとして、パッド酸化膜に対してウェットエッチングを行なう工程を含むことが好ましい。
【００３９】
このようにすると、他の活性領域の表面（ゲート酸化膜が形成されている場合はその表面）を保護しながら、所定の活性領域上のパッド酸化膜を確実に除去できる。
【００４０】
【発明の実施の形態】
（参考例）
以下、参考例に係る半導体装置の製造方法、具体的には、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法について図面を参照しながら説明する。
【００４１】
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）は、参考例に係る半導体装置の製造方法の各工程を示す断面図である。
【００４２】
まず、図１（ａ）に示すように、シリコン基板１００上に、厚さ１５ｎｍ程度のパッド酸化膜１０１及び厚さ１２０ｎｍ程度のマスク窒化膜１０２を順次形成する。
【００４３】
次に、図１（ｂ）に示すように、シリコン基板１００における、入出力ＭＯＳＦＥＴ活性領域となる部分、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域となる部分、及び、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域となる部分を覆うマスクパターン（図示省略）、つまり素子分離形成領域の上側に開口部を有するマスクパターンを用いて、マスク窒化膜１０２、パッド酸化膜１０１及びシリコン基板１００に対して順次ドライエッチングを行なって素子分離溝１０３を形成する。これにより、シリコン基板１００に、素子分離溝１０３により互いに分離された、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域が形成される。
【００４４】
次に、図１（ｃ）に示すように、シリコン基板１００の上に全面に亘ってシリコン酸化膜１０４を、素子分離溝１０３が完全に埋まるように堆積した後、図２（ａ）に示すように、ＣＭＰ（chemical mechanical polishing ）法等を用いて、マスク窒化膜１０２上のシリコン酸化膜１０４を除去する。これにより、素子分離溝１０３に埋め込まれたシリコン酸化膜１０４よりなるトレンチ分離領域１０５が形成されると共に、各ＭＯＳＦＥＴ活性領域上のマスク窒化膜１０２が露出する。その後、図２（ｂ）に示すように、ウェットエッチング又はドライエッチングによりマスク窒化膜１０２を除去してパッド酸化膜１０１を露出させる。
【００４５】
次に、図２（ｃ）に示すように、パッド酸化膜１０１に対してフッ酸を含む溶液によるウェットエッチングを行なってパッド酸化膜１０１を除去する。これにより、各ＭＯＳＦＥＴ活性領域の基板表面が露出する。また、このとき、トレンチ分離領域１０５の露出部における各ＭＯＳＦＥＴ活性領域の近傍もウェットエッチングにより除去される（領域Ｒ１、Ｒ２及びＲ３参照）。
【００４６】
尚、図２（ｃ）に示すウェットエッチング工程においては、パッド酸化膜１０１を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：２２．５ｎｍ相当）を行なう。
【００４７】
次に、図３（ａ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理を行なう。これにより、シリコン基板１００の表面が熱酸化される結果、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に例えば厚さ７ｎｍ程度の第１のゲート酸化膜１０６を形成できる。
【００４８】
次に、図３（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域を覆う第１のレジストパターン１０７をマスクとして、第１のゲート酸化膜１０６に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第１の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６のみを除去する。これにより、第１の内部ＭＯＳＦＥＴ活性領域の基板表面のみが露出する。また、このとき、トレンチ分離領域１０５の露出部における第１の内部ＭＯＳＦＥＴ活性領域の近傍がウェットエッチングによってさらに除去される（領域Ｒ４参照）。
【００４９】
尚、図３（ｂ）に示すウェットエッチング工程においては、第１の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：１０．５ｎｍ相当）を行なう。
【００５０】
次に、第１のレジストパターン１０７を除去した後、図３（ｃ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上には第１のゲート酸化膜１０６が形成されている状態で、第１の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第１の内部ＭＯＳＦＥＴ活性領域上に、例えば厚さ１．６ｎｍ程度の第２のゲート酸化膜１０８を形成できる。一方、この熱処理によって第１のゲート酸化膜１０６は例えば厚さ７．４ｎｍ程度まで厚くなる。すなわち、第２のゲート酸化膜１０８は厚膜化した第１のゲート酸化膜１０６よりも薄い。
【００５１】
次に、図４（ａ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び第１の内部ＭＯＳＦＥＴ活性領域を覆う第２のレジストパターン１０９をマスクとして、第１のゲート酸化膜１０６に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第２の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６のみを除去する。これにより、第２の内部ＭＯＳＦＥＴ活性領域の基板表面のみが露出する。また、このとき、トレンチ分離領域１０５の露出部における第２の内部ＭＯＳＦＥＴ活性領域の近傍がウェットエッチングによってさらに除去される（領域Ｒ５参照）。
【００５２】
尚、図４（ａ）に示すウェットエッチング工程においては、第２の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：１１．１ｎｍ相当）を行なう。
【００５３】
次に、第２のレジストパターン１０９を除去した後、図４（ｂ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜１０６が形成されていると共に第１の内部ＭＯＳＦＥＴ活性領域上には第２のゲート酸化膜１０８が形成されている状態で、第２の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第２の内部ＭＯＳＦＥＴ活性領域上に、例えば厚さ１．６ｎｍ程度の第３のゲート酸化膜１１０を形成できる。一方、この熱処理によって、第１のゲート酸化膜１０６は例えば厚さ７．８ｎｍ程度まで厚くなると共に第２のゲート酸化膜１０８は例えば厚さ２．８ｎｍ程度まで厚くなる。すなわち、第３のゲート酸化膜１１０は厚膜化した第２のゲート酸化膜１０８よりも薄い。
【００５４】
次に、図４（ｃ）に示すように、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に、相対的に最も厚い第１のゲート酸化膜１０６、相対的に２番目に厚い第２のゲート酸化膜１０８、及び相対的に最も薄い第３のゲート酸化膜１１０のそれぞれを介して、第１のゲート電極１１１Ａ、第２のゲート電極１１１Ｂ及び第３のゲート電極１１１Ｃを形成する。その後、第１のゲート電極１１１Ａ、第２のゲート電極１１１Ｂ及び第３のゲート電極１１１Ｃのそれぞれの側面に第１のサイドウォール１１２Ａ、第２のサイドウォール１１２Ｂ及び第３のサイドウォール１１２Ｃを形成する。
【００５５】
その後、図示は省略しているが、周知の技術を用いて、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成することによって、第１のゲート酸化膜１０６を有するＭＯＳＦＥＴよりなる入出力回路と、第２のゲート酸化膜１０８及び第３のゲート酸化膜１１０の２種類のゲート酸化膜を有する２種類のＭＯＳＦＥＴよりなる内部回路とを備えた半導体装置の製造を完了する。
【００５６】
図５は、図４（ｃ）に示す工程断面図と対応する平面図である。すなわち、図４（ｃ）は図５におけるＩ−Ｉ線の断面図である。また、図６は図５におけるII−II線の断面図である。
【００５７】
図５及び図６に示すように、トレンチ分離領域１０５によって互いに分離された、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれには、ソース領域及びドレイン領域となる、第１の不純物拡散層１１３Ａ、第２の不純物拡散層１１３Ｂ及び第３の不純物拡散層１１３Ｃが設けられている。尚、各ゲート電極１１１Ａ、１１１Ｂ及び１１１Ｃは、図４（ｃ）及び図５に示すように、ゲート幅方向において、それぞれの両端部がトレンチ分離領域１０５とオーバーラップするように設けられている。また、第３のゲート電極１１１Ｃの形成時に、例えば図６に示すように、第３のゲート酸化膜１１０における第３のゲート電極１１１Ｃの下側部分以外の他の部分が除去され、それによりパターン化された第３のゲート酸化膜１１０ａが形成されていてもよい。同様に、第１のゲート電極１１１Ａ及び第２のゲート電極１１１Ｂの形成時に、第１のゲート酸化膜１０６及び第２のゲート酸化膜１０８をパターン化してもよい。
【００５８】
［表１］は、参考例に係る半導体装置の製造方法における、各工程での絶縁膜（パッド酸化膜若しくはゲート酸化膜）の膜厚又はウェットエッチング量（エッチング膜厚）と、ウェットエッチングによるシリコン基板の露出回数と、ウェットエッチング量の合計とを各ＭＯＳＦＥＴ活性領域について示している。
【００５９】
【表１】
【００６０】
すなわち、参考例においては、［表１］に示すように、入出力ＭＯＳＦＥＴ活性領域の基板表面は、ウェットエッチングによって第２の従来例と同様に１回露出する（ウェットエッチング量：２２．５ｎｍ相当）。また、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域の基板表面も、ウェットエッチングによって第２の従来例と同様に２回露出する（合計ウェットエッチング量：３３．０ｎｍ相当）。それに対して、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域の基板表面は、ウェットエッチングによって第２の従来例よりも１回少ない２回だけ露出する（合計ウェットエッチング量：３３．６ｎｍ相当）。言い換えると、トレンチ分離領域１０５を構成するシリコン酸化膜における各ＭＯＳＦＥＴ活性領域の近傍部分がウェットエッチングにより除去される回数は、入出力ＭＯＳＦＥＴ活性領域では１回であり、第１及び第２の内部ＭＯＳＦＥＴ活性領域ではそれぞれ２回ずつである。その結果、参考例における第２の内部ＭＯＳＦＥＴ活性領域での合計ウェットエッチング量は第２の従来例と比較して約５％削減される。
【００６１】
以上に説明したように、参考例によると、トレンチ分離領域１０５によって互いに分離されている入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に、相対的に最も厚い第１のゲート酸化膜１０６を形成する。その後、第１の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６を除去した後、第１の内部ＭＯＳＦＥＴ活性領域上に、相対的に２番目に厚い第２のゲート酸化膜１０８を形成する。その後、第２の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６を除去した後、第２の内部ＭＯＳＦＥＴ活性領域上に、相対的に最も薄い第３のゲート酸化膜１１０を形成する。すなわち、薄いゲート酸化膜ほど後の工程で形成する一方、第２の内部ＭＯＳＦＥＴ活性領域上に最も薄い第３のゲート酸化膜１１０を形成する直前まで、最も厚い第１のゲート酸化膜１０６を第２の内部ＭＯＳＦＥＴ活性領域上にも残存させている。このため、第２の従来例（各ＭＯＳＦＥＴ活性領域上に第１のゲート酸化膜を形成した後、第１及び第２の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜を除去し、その後、第１及び第２の内部ＭＯＳＦＥＴ活性領域上に第２のゲート酸化膜を形成した後、第２の内部ＭＯＳＦＥＴ活性領域上の第２のゲート酸化膜を除去し、その後、第２の内部ＭＯＳＦＥＴ活性領域上に第３のゲート酸化膜を形成する（図１４及び１５参照））と比べて、以下のような効果が得られる。
【００６２】
すなわち、ゲート酸化膜除去のために行なわれるウェットエッチング等により第２の内部ＭＯＳＦＥＴ活性領域が露出する回数を低減できる。このため、第２の内部ＭＯＳＦＥＴ活性領域の基板表面ラフネスを小さくできる。また、トレンチ分離領域１０５の露出部における第２の内部ＭＯＳＦＥＴ活性領域の近傍、つまりトレンチ分離領域１０５の端部の掘り下げ量を低減できるので、第３のゲート酸化膜１１０の膜厚を均一にできると共に第３のゲート酸化膜１１０におけるトレンチ分離領域１０５の近傍でゲート電圧印加時に電界集中が生じることを防止できる。従って、基板表面ラフネスの増大、ゲート絶縁膜の膜厚不均一又は局所的な電界集中等に起因する、トランジスタの特性異常又はゲート絶縁膜の信頼性劣化を防止できる。さらに、第２の内部ＭＯＳＦＥＴ活性領域が露出する回数と第１の内部ＭＯＳＦＥＴ活性領域が露出する回数とが同じになるため、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれに形成されるＭＯＳＦＥＴに対して同じ大きさのゲート電圧が印加されるような場合、該各ＭＯＳＦＥＴのプロセスマージンの設定を容易に行なうことができる。
【００６３】
また、参考例によると、以上に述べた効果を第２の従来例と比べて工程数を増やすことなく実現できる。
【００６４】
また、参考例によると、第１、第２及び第３のゲート酸化膜１０６、１０８及び１１０は、該各ゲート酸化膜が設けられる活性領域の基板表面を熱酸化させることにより形成されているため、各ゲート酸化膜を簡単且つ確実に形成できる。
【００６５】
また、参考例によると、所定の活性領域上の第１のゲート酸化膜１０６を除去する工程（図３（ｂ）又は図４（ａ）に示す工程）において、該所定の活性領域以外の他の活性領域を覆うレジストパターンをマスクとして、第１のゲート酸化膜１０６に対してウェットエッチングを行なう。このため、他の活性領域の表面（ゲート酸化膜が形成されている場合はその表面）を保護しながら、所定の活性領域上の第１のゲート酸化膜１０６を確実に除去できる。
【００６６】
尚、参考例において、互いに膜厚が異なる３種類のゲート絶縁膜を有する３種類のＭＯＳＦＥＴとして、１種類のゲート絶縁膜を有する１種類の入出力ＭＯＳＦＥＴと、２種類のゲート絶縁膜を有する２種類の内部ＭＯＳＦＥＴとを形成したが、３種類のＭＯＳＦＥＴの目的又は用途は特に限定されるものではない。また、３種類のゲート絶縁膜のそれぞれの膜厚についても大小関係以外は特に限定されないことは言うまでもない。例えば、３種類のＭＯＳＦＥＴとして、２種類のゲート絶縁膜を有する２種類の入出力ＭＯＳＦＥＴと、１種類のゲート絶縁膜を有する１種類の内部ＭＯＳＦＥＴとを形成してもよい。具体的には、最も薄いゲート絶縁膜（例えば膜厚１．６ｎｍ）を内部ＭＯＳＦＥＴ活性領域上に形成し、２番目に厚いゲート絶縁膜（例えば膜厚３．６ｎｍ）を第１の入出力ＭＯＳＦＥＴ活性領域上に形成し、最も厚いゲート絶縁膜（例えば膜厚７．８ｎｍ）を第２の入出力ＭＯＳＦＥＴ活性領域上に形成してもよい。すなわち、この場合、第２の入出力ＭＯＳＦＥＴ活性領域が「特許請求の範囲」の「第１の活性領域」と対応し、第１の入出力ＭＯＳＦＥＴ活性領域が「特許請求の範囲」の「第２の活性領域」と対応し、内部ＭＯＳＦＥＴ活性領域が「特許請求の範囲」の「第３の活性領域」と対応する。
【００６７】
また、参考例において、シリコン基板１００に対して酸化雰囲気中で熱処理を行なうことによって、各活性領域上にＳｉＯ２ よりなるゲート酸化膜を形成したが、これに代えて、シリコン基板１００に対して酸化窒化雰囲気中で熱処理を行なうことによって、各活性領域上にＳｉＯＮよりなるゲート絶縁膜を形成してもよい。
【００６８】
また、参考例において、シリコン基板１００に素子分離領域としてトレンチ分離領域１０５を形成したが、これに代えて、例えばＬＯＣＯＳ法を用いてシリコン基板１００に素子分離領域を形成した場合にも同様の効果が得られる。
【００６９】
（実施形態）
以下、本発明の一実施形態に係る半導体装置の製造方法、具体的には、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法について図面を参照しながら説明する。
【００７０】
図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００７１】
まず、図７（ａ）に示すように、シリコン基板２００上に、厚さ１５ｎｍ程度のパッド酸化膜２０１及び厚さ１２０ｎｍ程度のマスク窒化膜２０２を順次形成する。
【００７２】
次に、図７（ｂ）に示すように、シリコン基板２００における、入出力ＭＯＳＦＥＴ活性領域となる部分、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域となる部分、及び、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域となる部分を覆うマスクパターン（図示省略）、つまり素子分離形成領域の上側に開口部を有するマスクパターンを用いて、マスク窒化膜２０２、パッド酸化膜２０１及びシリコン基板２００に対して順次ドライエッチングを行なって素子分離溝２０３を形成する。これにより、シリコン基板２００に、素子分離溝２０３により互いに分離されており且つパッド酸化膜２０１により表面が覆われた、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域が形成される。
【００７３】
次に、図７（ｃ）に示すように、シリコン基板２００の上に全面に亘ってシリコン酸化膜２０４を、素子分離溝２０３が完全に埋まるように堆積した後、図８（ａ）に示すように、ＣＭＰ法等を用いて、マスク窒化膜２０２上のシリコン酸化膜２０４を除去する。これにより、素子分離溝２０３に埋め込まれたシリコン酸化膜２０４よりなるトレンチ分離領域２０５が形成されると共に、各ＭＯＳＦＥＴ活性領域上のマスク窒化膜２０２が露出する。その後、図８（ｂ）に示すように、ウェットエッチング又はドライエッチングによりマスク窒化膜２０２を除去してパッド酸化膜２０１を露出させる。
【００７４】
次に、図８（ｃ）に示すように、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域を覆う第１のレジストパターン２０６をマスクとして、パッド酸化膜２０１に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、入出力ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１のみを除去する。これにより、入出力ＭＯＳＦＥＴ活性領域の基板表面のみが露出する。また、このとき、トレンチ分離領域２０５の露出部における入出力ＭＯＳＦＥＴ活性領域の近傍もウェットエッチングにより除去される（領域Ｒ６参照）。
【００７５】
尚、図８（ｃ）に示すウェットエッチング工程においては、入出力ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：２２．５ｎｍ相当）を行なう。
【００７６】
次に、第１のレジストパターン２０６を除去した後、図９（ａ）に示すように、シリコン基板２００に対して酸化雰囲気中で熱処理を行なう。このとき、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上にはパッド酸化膜２０１が形成されている状態で、入出力ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、入出力ＭＯＳＦＥＴ活性領域上に、例えば厚さ７ｎｍ程度の第１のゲート酸化膜２０７を形成できる。一方、パッド酸化膜２０１は例えば厚さ１７ｎｍ程度まで厚くなる。
【００７７】
次に、図９（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域を覆う第２のレジストパターン２０８をマスクとして、パッド酸化膜２０１に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第１の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１のみを除去する。これにより、第１の内部ＭＯＳＦＥＴ活性領域の基板表面のみが露出する。また、このとき、トレンチ分離領域２０５の露出部における第１の内部ＭＯＳＦＥＴ活性領域の近傍がウェットエッチングによって除去される（領域Ｒ７参照）。
【００７８】
尚、図９（ｂ）に示すウェットエッチング工程においては、第１の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：２５．５ｎｍ相当）を行なう。
【００７９】
次に、第２のレジストパターン２０８を除去した後、図９（ｃ）に示すように、シリコン基板２００に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜２０７が形成されていると共に第２の内部ＭＯＳＦＥＴ活性領域上にはパッド酸化膜２０１が形成されている状態で、第１の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第１の内部ＭＯＳＦＥＴ活性領域上に、例えば厚さ１．０ｎｍ程度の第２のゲート酸化膜２０９を形成できる。一方、この熱処理によって第１のゲート酸化膜２０７は例えば厚さ７．２ｎｍ程度まで厚くなる（パッド酸化膜２０１の厚さはほとんど増えない）。すなわち、第２のゲート酸化膜２０９は厚膜化した第１のゲート酸化膜２０７よりも薄い。
【００８０】
次に、図１０（ａ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び第１の内部ＭＯＳＦＥＴ活性領域を覆う第３のレジストパターン２１０をマスクとして、パッド酸化膜２０１に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第２の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１のみを除去する。これにより、第２の内部ＭＯＳＦＥＴ活性領域の基板表面のみが露出する。また、このとき、トレンチ分離領域２０５の露出部における第２の内部ＭＯＳＦＥＴ活性領域の近傍がウェットエッチングによって除去される（領域Ｒ８参照）。
【００８１】
尚、図１０（ａ）に示すウェットエッチング工程においては、第２の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：２５．５ｎｍ相当）を行なう。
【００８２】
次に、第３のレジストパターン２１０を除去した後、図１０（ｂ）に示すように、シリコン基板２００に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜２０７が形成されていると共に第１の内部ＭＯＳＦＥＴ活性領域上には第２のゲート酸化膜２０９が形成されている状態で、第２の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第２の内部ＭＯＳＦＥＴ活性領域上に、例えば厚さ１．６ｎｍ程度の第３のゲート酸化膜２１１を形成できる。一方、この熱処理によって、第１のゲート酸化膜２０７は例えば厚さ７．５ｎｍ程度まで厚くなると共に第２のゲート酸化膜２０９は例えば厚さ２．４ｎｍ程度まで厚くなる。すなわち、第３のゲート酸化膜２１１は厚膜化した第２のゲート酸化膜２０９よりも薄い。
【００８３】
次に、図１０（ｃ）に示すように、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に、相対的に最も厚い第１のゲート酸化膜２０７、相対的に２番目に厚い第２のゲート酸化膜２０９、及び相対的に最も薄い第３のゲート酸化膜２１１のそれぞれを介して、第１のゲート電極２１２Ａ、第２のゲート電極２１２Ｂ及び第３のゲート電極２１２Ｃを形成する。その後、第１のゲート電極２１２Ａ、第２のゲート電極２１２Ｂ及び第３のゲート電極２１２Ｃのそれぞれの側面に第１のサイドウォール２１３Ａ、第２のサイドウォール２１３Ｂ及び第３のサイドウォール２１３Ｃを形成する。
【００８４】
その後、図示は省略しているが、周知の技術を用いて、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成することによって、第１のゲート酸化膜２０７を有するＭＯＳＦＥＴよりなる入出力回路と、第２のゲート酸化膜２０９及び第３のゲート酸化膜２１１の２種類のゲート酸化膜を有する２種類のＭＯＳＦＥＴよりなる内部回路とを備えた半導体装置の製造を完了する。
【００８５】
図１１は、図１０（ｃ）に示す工程断面図と対応する平面図である。すなわち、図１０（ｃ）は図１１におけるIII−III線の断面図である。また、図１２は図１１におけるIV−IV線の断面図である。
【００８６】
図１１及び図１２に示すように、トレンチ分離領域２０５によって互いに分離された、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれには、ソース領域及びドレイン領域となる、第１の不純物拡散層２１４Ａ、第２の不純物拡散層２１４Ｂ及び第３の不純物拡散層２１４Ｃが設けられている。尚、各ゲート電極２１２Ａ、２１２Ｂ及び２１２Ｃは、図１０（ｃ）及び図１１に示すように、ゲート幅方向において、それぞれの両端部がトレンチ分離領域２０５とオーバーラップするように設けられている。また、第３のゲート電極２１２Ｃの形成時に、例えば図１２に示すように、第３のゲート酸化膜２１１における第３のゲート電極２１２Ｃの下側部分以外の他の部分が除去され、それによってパターン化された第３のゲート酸化膜２１１ａが形成されていてもよい。同様に、第１のゲート電極２１２Ａ及び第２のゲート電極２１２Ｂの形成時に、第１のゲート酸化膜２０７及び第２のゲート酸化膜２０９をパターン化してもよい。
【００８７】
［表２］は、本実施形態に係る半導体装置の製造方法における、各工程での絶縁膜（パッド酸化膜若しくはゲート酸化膜）の膜厚又はウェットエッチング量（エッチング膜厚）と、ウェットエッチングによるシリコン基板の露出回数と、ウェットエッチング量の合計とを各ＭＯＳＦＥＴ活性領域について示している。
【００８８】
【表２】
【００８９】
すなわち、本実施形態においては、［表２］に示すように、入出力ＭＯＳＦＥＴ活性領域の基板表面は、ウェットエッチングによって第２の従来例と同様に１回露出する（ウェットエッチング量：２２．５ｎｍ相当）。また、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域の基板表面は、ウェットエッチングによって第２の従来例よりも１回少ない１回だけ露出する（合計ウェットエッチング量：２５．５ｎｍ相当）。さらに、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域の基板表面は、ウェットエッチングによって第２の従来例よりも２回少ない１回だけ露出する（合計ウェットエッチング量：２５．５ｎｍ相当）。言い換えると、トレンチ分離領域２０５を構成するシリコン酸化膜における各ＭＯＳＦＥＴ活性領域の近傍部分がウェットエッチングにより除去される回数は、入出力ＭＯＳＦＥＴ活性領域並びに第１及び第２の内部ＭＯＳＦＥＴ活性領域でそれぞれ１回ずつである。その結果、本実施形態における第１及び第２の内部ＭＯＳＦＥＴ活性領域での合計ウェットエッチング量は第２の従来例と比較して大きく削減される。
【００９０】
以上に説明したように、本実施形態によると、トレンチ分離領域２０５によって互いに分離されている各ＭＯＳＦＥＴ活性領域の表面を覆うパッド酸化膜２０１のうち、入出力ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を除去した後、入出力ＭＯＳＦＥＴ活性領域上に、相対的に最も厚い第１のゲート酸化膜２０７を形成する。その後、第１の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を除去した後、第１の内部ＭＯＳＦＥＴ活性領域上に、相対的に２番目に厚い第２のゲート酸化膜２０９を形成する。その後、第２の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を除去した後、第２の内部ＭＯＳＦＥＴ活性領域上に、相対的に最も薄い第３のゲート酸化膜２１１を形成する。すなわち、薄いゲート酸化膜ほど後の工程で形成する一方、第１及び第２の内部ＭＯＳＦＥＴ活性領域の上にそれぞれ第２のゲート酸化膜２０９及び第３のゲート酸化膜２１１を形成する直前まで、パッド酸化膜２０１を第１及び第２の内部ＭＯＳＦＥＴ活性領域の上にそれぞれ残存させている。このため、第２の従来例と比べて、以下のような効果が得られる。
【００９１】
すなわち、パッド酸化膜又はゲート酸化膜を除去するために行なわれるウェットエッチング等により第１及び第２の内部ＭＯＳＦＥＴ活性領域が露出する回数を低減できる。このため、第１及び第２の内部ＭＯＳＦＥＴ活性領域の基板表面ラフネスを小さくできる。また、トレンチ分離領域２０５の露出部における第１及び第２の内部ＭＯＳＦＥＴ活性領域の近傍の掘り下げ量を低減できるので、第２のゲート酸化膜２０９の膜厚及び第３のゲート酸化膜２１１の膜厚をそれぞれ均一にできると共に第２のゲート酸化膜２０９及び第３のゲート酸化膜２１１のそれぞれにおけるトレンチ分離領域２０５の近傍でゲート電圧印加時に電界集中が生じることを防止できる。従って、基板表面ラフネスの増大、ゲート絶縁膜の膜厚不均一又は局所的な電界集中等に起因する、トランジスタの特性異常又はゲート絶縁膜の信頼性劣化を防止できる。さらに、第２の内部ＭＯＳＦＥＴ活性領域が露出する回数と第１の内部ＭＯＳＦＥＴ活性領域が露出する回数とが同じになるため、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれに形成されるＭＯＳＦＥＴに対して同じ大きさのゲート電圧が印加されるような場合、該各ＭＯＳＦＥＴのプロセスマージンの設定を容易に行なうことができる。
【００９２】
また、本実施形態によると、第１、第２及び第３のゲート酸化膜２０７、２０９及び２１１は、該各ゲート酸化膜が設けられる活性領域の基板表面を熱酸化させることにより形成されているため、各ゲート酸化膜を簡単且つ確実に形成できる。
【００９３】
また、本実施形態によると、所定の活性領域上のパッド酸化膜２０１を除去する工程（図８（ｃ）、図９（ｂ）又は図１０（ａ）に示す工程）において、該所定の活性領域以外の他の活性領域を覆うレジストパターンをマスクとして、パッド酸化膜２０１に対してウェットエッチングを行なう。このため、他の活性領域の表面（ゲート酸化膜が形成されている場合はその表面）を保護しながら、所定の活性領域上のパッド酸化膜２０１を確実に除去できる。
【００９４】
尚、本実施形態において、互いに膜厚が異なる３種類のゲート絶縁膜を有する３種類のＭＯＳＦＥＴとして、１種類のゲート絶縁膜を有する１種類の入出力ＭＯＳＦＥＴと、２種類のゲート絶縁膜を有する２種類の内部ＭＯＳＦＥＴとを形成したが、３種類のＭＯＳＦＥＴの目的又は用途は特に限定されるものではない。また、３種類のゲート絶縁膜のそれぞれの膜厚についても大小関係以外は特に限定されないことは言うまでもない。例えば、３種類のＭＯＳＦＥＴとして、２種類のゲート絶縁膜を有する２種類の入出力ＭＯＳＦＥＴと、１種類のゲート絶縁膜を有する１種類の内部ＭＯＳＦＥＴとを形成してもよい。具体的には、最も薄いゲート絶縁膜（例えば膜厚１．６ｎｍ）を内部ＭＯＳＦＥＴ活性領域上に形成し、２番目に厚いゲート絶縁膜（例えば膜厚３．６ｎｍ）を第１の入出力ＭＯＳＦＥＴ活性領域上に形成し、最も厚いゲート絶縁膜（例えば膜厚７．８ｎｍ）を第２の入出力ＭＯＳＦＥＴ活性領域上に形成してもよい。
【００９５】
また、本実施形態において、シリコン基板２００に対して酸化雰囲気中で熱処理を行なうことによって、各活性領域上にＳｉＯ２ よりなるゲート酸化膜を形成したが、これに代えて、シリコン基板２００に対して酸化窒化雰囲気中で熱処理を行なうことによって、各活性領域上にＳｉＯＮよりなるゲート絶縁膜を形成してもよい。
【００９６】
また、本実施形態において、シリコン基板２００に素子分離領域としてトレンチ分離領域２０５を形成したが、これに代えて、例えばＬＯＣＯＳ法を用いてシリコン基板２００に素子分離領域を形成した場合にも同様の効果が得られる。
【００９７】
【発明の効果】
本発明によると、最も薄い第３のゲート絶縁膜が設けられる第３の活性領域がウェットエッチングによって露出する回数を低減できるため、第３の活性領域の基板表面ラフネスを小さくできる。また、トレンチ分離領域の露出部における第３の活性領域の近傍の掘り下げ量を低減できるので、第３のゲート絶縁膜の膜厚を均一にできると共に第３のゲート絶縁膜におけるトレンチ分離領域の近傍でゲート電圧印加時に電界集中が生じることを防止できる。従って、トランジスタの特性異常又はゲート絶縁膜の信頼性劣化を防止できる。さらに、第２及び第３の活性領域が露出する回数が同じになるため、第２及び第３の活性領域に形成される各ＭＯＳＦＥＴに対して同じ大きさのゲート電圧が印加されるような場合、該各ＭＯＳＦＥＴのプロセスマージンの設定を容易に行なうことができる。
【図面の簡単な説明】
【図１】 （ａ）〜（ｃ）は参考例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】 （ａ）〜（ｃ）は参考例に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】 （ａ）〜（ｃ）は参考例に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】 （ａ）〜（ｃ）は参考例に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】 図４（ｃ）に示す断面図と対応する平面図である。
【図６】 図５におけるII−II線の断面図である。
【図７】 （ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】 （ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】 （ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】 （ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】 図１０（ｃ）に示す断面図と対応する平面図である。
【図１２】 図１１におけるIV−IV線の断面図である。
【図１３】 （ａ）〜（ｃ）は第１の従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】 （ａ）〜（ｃ）は第２の従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】 （ａ）〜（ｃ）は第２の従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１６】 第２の従来例に係る半導体装置の製造方法における問題点を説明するための図である。
【発明の属する技術分野】
本発明は、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ型半導体装置においては、互いに膜厚が異なる２種類のゲート絶縁膜を同一チップ上に作り分けるプロセスが一般的に用いられてきている。例えばデザインルールが０．１８μｍ世代においては、１．８Ｖで動作する内部回路には厚さ３．５ｎｍ程度の薄膜ゲート絶縁膜を有するＭＯＳＦＥＴが設けられると共に、３．３Ｖで動作する入出力回路には厚さ８ｎｍ程度の厚膜ゲート絶縁膜を有するＭＯＳＦＥＴが設けられてきた（特許文献１参照）。
【０００３】
図１３（ａ）〜（ｃ）は、第１の従来例に係る半導体装置の製造方法、具体的には、互いに膜厚が異なる２種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法の各工程を示す断面図である。
【０００４】
まず、図１３（ａ）に示すように、内部回路のＭＯＳＦＥＴの活性領域（以下、内部ＭＯＳＦＥＴ活性領域と称する）と入出力回路のＭＯＳＦＥＴの活性領域（以下、入出力ＭＯＳＦＥＴ活性領域と称する）とを有するシリコン基板１０に対して酸化雰囲気中で熱処理を行なう。これにより、シリコン基板１０の表面が熱酸化される結果、内部ＭＯＳＦＥＴ活性領域及び入出力ＭＯＳＦＥＴ活性領域のそれぞれの上に厚さ６ｎｍ程度の第１のゲート酸化膜１１を形成できる。
【０００５】
次に、図１３（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域を覆うレジストパターン１２をマスクとして、第１のゲート酸化膜１１に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１１を除去する。これにより、内部ＭＯＳＦＥＴ活性領域の基板表面が露出する。
【０００６】
次に、レジストパターン１２を除去した後、図１３（ｃ）に示すように、シリコン基板１０に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜１１が形成されているので、内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、内部ＭＯＳＦＥＴ活性領域上に厚さ３．５ｎｍ程度の第２のゲート酸化膜１３を形成できる。また、第１のゲート酸化膜１１は厚さ８ｎｍ程度まで厚くなる。すなわち、第２のゲート酸化膜１３は厚膜化した第１のゲート酸化膜１１よりも薄い。
【０００７】
その後、図示は省略しているが、周知の技術を用いて、ゲート電極、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成することによって、相対的に厚い第１のゲート酸化膜１１を有する入出力ＭＯＳＦＥＴと、相対的に薄い第２のゲート酸化膜１３を有する内部ＭＯＳＦＥＴとを備えた半導体装置の製造を完了する。
【０００８】
しかしながら、第１の従来例においては、ＭＯＳＦＥＴの微細化に伴って内部回路のゲート絶縁膜が薄膜化される結果、ゲートリーク電流の増大に起因して内部回路の消費電力が増大する傾向がみられる。このため、システムＬＳＩに代表されるＭＯＳ型半導体装置において、微細化(高集積度化)と低消費電力化とを両立させて高機能化を実現することが困難になってきている。
【０００９】
そこで、内部回路において微細化と低消費電力化とを両立させるため、ゲート絶縁膜の薄膜化により駆動力の向上を優先したＭＯＳＦＥＴと、消費電力の抑制を優先したＭＯＳＦＥＴとの２種類のＭＯＳＦＥＴによって内部回路を構成し、各ＭＯＳＦＥＴを目的又は用途に応じて使い分けることが検討されている。ここで、ゲートリーク電流に起因する消費電力の増大を抑制するためには、ゲート絶縁膜を厚くすることが最も有効な手段であるので、内部回路において、互いに膜厚が異なる２種類のゲート絶縁膜を作り分けることが必要となる。例えばデザインルールが０．１０μｍ世代においては、１．０〜１．２Ｖで動作する内部回路を構成するＭＯＳＦＥＴのゲート絶縁膜として、厚さ１．６ｎｍの薄膜ゲート絶縁膜と厚さ２．４ｎｍの厚膜ゲート絶縁膜とを用いることにより、微細化と低消費電力化とを両立させることができる。一方、入出力回路においては３．３Ｖ又は２．５Ｖ等の高電圧動作が要求されるため、厚さ８ｎｍ程度のゲート絶縁膜を有するＭＯＳＦＥＴが必要となる。従って、１つのチップにおいて、内部回路と入出力回路とを合わせて、互いに膜厚が異なる３種類のゲート絶縁膜を作り分ける必要が生じている。
【００１０】
このような３種類のゲート絶縁膜の作りわけを実現するために、３回の熱酸化工程を用いた半導体装置の製造方法が提案されている（非特許文献１参照）。
【００１１】
図１４（ａ）〜（ｃ）及び図１５（ａ）〜（ｃ）は、第２の従来例に係る半導体装置の製造方法、具体的には、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法の各工程を示す断面図である。
【００１２】
まず、図１４（ａ）に示すように、ＬＯＣＯＳ法等によりシリコン基板２０に素子分離領域（図示省略）を形成し、それにより、入出力ＭＯＳＦＥＴ活性領域と第１の内部ＭＯＳＦＥＴ活性領域と第２の内部ＭＯＳＦＥＴ活性領域とを区画する。その後、素子分離領域形成に用いたマスク窒化膜やパッド酸化膜（両方とも図示省略）をウェットエッチングにより除去して、各ＭＯＳＦＥＴ活性領域の基板表面を露出させる。
【００１３】
次に、図１４（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域と、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域と、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域とを有するシリコン基板２０に対して酸化雰囲気中で熱処理を行なう。これにより、シリコン基板２０の表面が熱酸化される結果、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に第１のゲート酸化膜２１を形成できる。
【００１４】
次に、図１４（ｃ）に示すように、入出力ＭＯＳＦＥＴ活性領域を覆う第１のレジストパターン２２をマスクとして、第１のゲート酸化膜２１に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第１の内部ＭＯＳＦＥＴ活性領域上及び第２の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜２１を除去する。これにより、第１及び第２の内部ＭＯＳＦＥＴ活性領域の基板表面が露出する。
【００１５】
次に、第１のレジストパターン２２を除去した後、図１５（ａ）に示すように、シリコン基板２０に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜２１が形成されているので、第１の内部ＭＯＳＦＥＴ活性領域の基板表面及び第２の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に第２のゲート酸化膜２３を形成できる。このとき、第１のゲート酸化膜２１は若干厚くなる。また、第２のゲート酸化膜２３は厚膜化した第１のゲート酸化膜２１よりも薄い。
【００１６】
次に、図１５（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び第１の内部ＭＯＳＦＥＴ活性領域を覆う第２のレジストパターン２４をマスクとして、第２のゲート酸化膜２３に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第２の内部ＭＯＳＦＥＴ活性領域上の第２のゲート酸化膜２３を除去する。これにより、第２の内部ＭＯＳＦＥＴ活性領域の基板表面が露出する。
【００１７】
次に、第２のレジストパターン２４を除去した後、図１５（ｃ）に示すように、シリコン基板２０に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜２１が形成されていると共に第１の内部ＭＯＳＦＥＴ活性領域上には第２のゲート酸化膜２３が形成されているので、第２の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第２の内部ＭＯＳＦＥＴ活性領域上に第３のゲート酸化膜２５を形成できる。このとき、第１のゲート酸化膜２１及び第２のゲート酸化膜２３はそれぞれ若干厚くなる。また、第３のゲート酸化膜２５は厚膜化した第２のゲート酸化膜２３よりも薄い。
【００１８】
その後、図示は省略しているが、周知の技術を用いて、ゲート電極、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成することによって、相対的に最も厚い第１のゲート酸化膜２１を有する入出力ＭＯＳＦＥＴと、相対的に２番目に厚い第２のゲート酸化膜２３を有する第１の内部ＭＯＳＦＥＴと、相対的に最も薄い第３のゲート酸化膜２５を有する第２の内部ＭＯＳＦＥＴとを備えた半導体装置の製造を完了する。
【００１９】
【特許文献１】
特開平１−１６８０５４号公報（第２−３ページ、第１Ａー１Ｈ図）
【非特許文献１】
A.Ono 他、A Multi-gate Dielectric Technology Using Hydrogen Pre-treatment for 100nm generation System-on-a-Chip 、2001 Symposium on VLSI Technology Digest of Technical Papers、2001年、第79−80ページ（特に図２）
【００２０】
しかしながら、第２の従来例においては、トランジスタの特性異常やゲート絶縁膜の信頼性劣化等が生じるという問題がある。以下、その理由について図面を参照しながら説明する。図１６は、第２の従来例を用いて製造された半導体装置における、薄膜ゲート絶縁膜を有する第２の内部ＭＯＳＦＥＴの断面構成（ゲート幅方向）を示している。図１６に示すように、素子分離領域２６により囲まれた第２の内部ＭＯＳＦＥＴ活性領域（シリコン基板２０）の上には、第３のゲート酸化膜２５（図１５（ｃ）参照）を介してゲート電極２７が形成されている。また、ゲート電極２７の側面には絶縁性のサイドウォール２８が形成されている。
【００２１】
さて、第２の従来例において、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域の基板表面はウェットエッチングによって２回露出する。それに対して、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域の基板表面はウェットエッチングによって３回露出する。このため、第２の内部ＭＯＳＦＥＴ活性領域の基板表面ラフネスは第１の内部ＭＯＳＦＥＴ活性領域と比べて大きくなる。また、図１６に示すように、素子分離領域２６における第２の内部ＭＯＳＦＥＴ活性領域の近傍、つまり素子分離領域２６の端部は第１の内部ＭＯＳＦＥＴ活性領域と比べて掘り下げられやすい。その結果、相対的に最も薄い第３のゲート酸化膜２５を有する第２の内部ＭＯＳＦＥＴにおいては、素子分離領域２６の端部の掘り下げ量の増大に起因して、第３のゲート酸化膜２５の膜厚が不均一になると共に第３のゲート酸化膜２５における素子分離領域２６の近傍でゲート電圧印加時に電界集中が生じる。このような基板表面ラフネスの増大、ゲート絶縁膜の膜厚不均一又は局所的な電界集中等が、トランジスタの特性異常やゲート絶縁膜の信頼性劣化の原因となる。さらに、同じ大きさのゲート電圧が印加される第１の内部ＭＯＳＦＥＴ及び第２の内部ＭＯＳＦＥＴのそれぞれの活性領域でウェットエッチング回数が異なることによって、各内部ＭＯＳＦＥＴのプロセスマージンの設定が困難になるという問題も生じる。
【００２２】
前記に鑑み、本発明は、３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造において、トランジスタの特性異常又はゲート絶縁膜の信頼性劣化を防止できるようにすると共にプロセスマージンの設定を容易に行なるようにすることを目的とする。
【００３１】
【課題を解決するための手段】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板に、素子分離領域により互いに分離されており且つパッド酸化膜及びその上のマスク窒化膜により表面が覆われた、第１の活性領域、第２の活性領域及び第３の活性領域を形成する工程（ａ）と、前記各活性領域上の前記マスク窒化膜を除去する工程（ｂ）と、前記工程（ｂ）の後に、前記第２の活性領域及び前記第３の活性領域を覆う第１のレジストパターンをマスクとして、前記第１の活性領域上の前記パッド酸化膜を除去した後、前記第１のレジストパターンを除去する工程（ｃ）と、前記工程（ｃ）の後に、前記半導体基板表面を熱酸化し、前記第１の活性領域上に第１のゲート絶縁膜を形成する工程（ｄ）と、前記工程（ｄ）の後に、前記第１の活性領域及び前記第３の活性領域を覆う第２のレジストパターンをマスクとして、前記第２の活性領域上の前記パッド酸化膜を除去した後、前記第２のレジストパターンを除去する工程（ｅ）と、前記工程（ｅ）の後に、前記半導体基板表面を熱酸化し、前記第２の活性領域上に第２のゲート絶縁膜を形成するとともに、前記第１のゲート絶縁膜の膜厚を厚くする工程（ｆ）と、前記工程（ｆ）の後に、前記第１の活性領域及び前記第２の活性領域を覆う第３のレジストパターンをマスクとして、前記第３の活性領域上の前記パッド酸化膜を除去した後、前記第３のレジストパターンを除去する工程（ｇ）と、前記工程（ｇ）の後に、前記半導体基板表面を熱酸化し、前記第３の活性領域上に第３のゲート絶縁膜を形成するとともに、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜のそれぞれの膜厚を厚くする工程（ｈ）と、前記第１の活性領域、前記第２の活性領域及び前記第３の活性領域のそれぞれの上に、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜のそれぞれを介して、第１のゲート電極、第２のゲート電極及び第３のゲート電極を形成する工程（ｉ）とを備え、前記工程（ｈ）が終了した時点で、前記第３のゲート絶縁膜は前記第２のゲート絶縁膜よりも薄く、前記第２のゲート絶縁膜は前記第１のゲート絶縁膜よりも薄くなっている。
【００３２】
本発明の半導体装置の製造方法によると、第２の従来例と比べて、以下のような効果が得られる。
【００３３】
すなわち、パッド酸化膜又はゲート絶縁膜を除去するために行なわれるウェットエッチング等により第２及び第３の活性領域が露出する回数を低減できる。このため、第２及び第３の活性領域の基板表面ラフネスを小さくできる。また、トレンチ分離領域の露出部における第２及び第３の活性領域の近傍の掘り下げ量を低減できるので、第２及び第３のゲート絶縁膜の膜厚を均一にできると共に第２及び第３のゲート絶縁膜におけるトレンチ分離領域の近傍でゲート電圧印加時に電界集中が生じることを防止できる。従って、基板表面ラフネスの増大、ゲート絶縁膜の膜厚不均一又は局所的な電界集中等に起因する、トランジスタの特性異常又はゲート絶縁膜の信頼性劣化を防止できる。さらに、第３の活性領域が露出する回数と第２の活性領域が露出する回数とが同じになるため、第２の活性領域及び第３の活性領域のそれぞれに形成されるＭＯＳＦＥＴに対して同じ大きさのゲート電圧が印加されるような場合、該各ＭＯＳＦＥＴのプロセスマージンの設定を容易に行なうことができる。
【００３４】
本発明の半導体装置の製造方法において、素子分離領域はトレンチ分離領域であってもよい。
【００３５】
本発明の半導体装置の製造方法において、第１の活性領域及び第２の活性領域はそれぞれ入出力回路のＭＯＳＦＥＴの活性領域であると共に第３の活性領域は内部回路のＭＯＳＦＥＴの活性領域であってもよい。
【００３６】
本発明の半導体装置の製造方法において、第１、第２又は第３のゲート絶縁膜は、各ゲート絶縁膜の設けられる活性領域の表面を熱酸化させることにより形成されることが好ましい。
【００３７】
このようにすると、各ゲート絶縁膜を簡単且つ確実に形成できる。
【００３８】
本発明の半導体装置の製造方法において、所定の活性領域上のパッド酸化膜を除去する工程は、該所定の活性領域以外の他の活性領域を覆うレジストパターンをマスクとして、パッド酸化膜に対してウェットエッチングを行なう工程を含むことが好ましい。
【００３９】
このようにすると、他の活性領域の表面（ゲート酸化膜が形成されている場合はその表面）を保護しながら、所定の活性領域上のパッド酸化膜を確実に除去できる。
【００４０】
【発明の実施の形態】
（参考例）
以下、参考例に係る半導体装置の製造方法、具体的には、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法について図面を参照しながら説明する。
【００４１】
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）は、参考例に係る半導体装置の製造方法の各工程を示す断面図である。
【００４２】
まず、図１（ａ）に示すように、シリコン基板１００上に、厚さ１５ｎｍ程度のパッド酸化膜１０１及び厚さ１２０ｎｍ程度のマスク窒化膜１０２を順次形成する。
【００４３】
次に、図１（ｂ）に示すように、シリコン基板１００における、入出力ＭＯＳＦＥＴ活性領域となる部分、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域となる部分、及び、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域となる部分を覆うマスクパターン（図示省略）、つまり素子分離形成領域の上側に開口部を有するマスクパターンを用いて、マスク窒化膜１０２、パッド酸化膜１０１及びシリコン基板１００に対して順次ドライエッチングを行なって素子分離溝１０３を形成する。これにより、シリコン基板１００に、素子分離溝１０３により互いに分離された、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域が形成される。
【００４４】
次に、図１（ｃ）に示すように、シリコン基板１００の上に全面に亘ってシリコン酸化膜１０４を、素子分離溝１０３が完全に埋まるように堆積した後、図２（ａ）に示すように、ＣＭＰ（chemical mechanical polishing ）法等を用いて、マスク窒化膜１０２上のシリコン酸化膜１０４を除去する。これにより、素子分離溝１０３に埋め込まれたシリコン酸化膜１０４よりなるトレンチ分離領域１０５が形成されると共に、各ＭＯＳＦＥＴ活性領域上のマスク窒化膜１０２が露出する。その後、図２（ｂ）に示すように、ウェットエッチング又はドライエッチングによりマスク窒化膜１０２を除去してパッド酸化膜１０１を露出させる。
【００４５】
次に、図２（ｃ）に示すように、パッド酸化膜１０１に対してフッ酸を含む溶液によるウェットエッチングを行なってパッド酸化膜１０１を除去する。これにより、各ＭＯＳＦＥＴ活性領域の基板表面が露出する。また、このとき、トレンチ分離領域１０５の露出部における各ＭＯＳＦＥＴ活性領域の近傍もウェットエッチングにより除去される（領域Ｒ１、Ｒ２及びＲ３参照）。
【００４６】
尚、図２（ｃ）に示すウェットエッチング工程においては、パッド酸化膜１０１を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：２２．５ｎｍ相当）を行なう。
【００４７】
次に、図３（ａ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理を行なう。これにより、シリコン基板１００の表面が熱酸化される結果、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に例えば厚さ７ｎｍ程度の第１のゲート酸化膜１０６を形成できる。
【００４８】
次に、図３（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域を覆う第１のレジストパターン１０７をマスクとして、第１のゲート酸化膜１０６に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第１の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６のみを除去する。これにより、第１の内部ＭＯＳＦＥＴ活性領域の基板表面のみが露出する。また、このとき、トレンチ分離領域１０５の露出部における第１の内部ＭＯＳＦＥＴ活性領域の近傍がウェットエッチングによってさらに除去される（領域Ｒ４参照）。
【００４９】
尚、図３（ｂ）に示すウェットエッチング工程においては、第１の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：１０．５ｎｍ相当）を行なう。
【００５０】
次に、第１のレジストパターン１０７を除去した後、図３（ｃ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上には第１のゲート酸化膜１０６が形成されている状態で、第１の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第１の内部ＭＯＳＦＥＴ活性領域上に、例えば厚さ１．６ｎｍ程度の第２のゲート酸化膜１０８を形成できる。一方、この熱処理によって第１のゲート酸化膜１０６は例えば厚さ７．４ｎｍ程度まで厚くなる。すなわち、第２のゲート酸化膜１０８は厚膜化した第１のゲート酸化膜１０６よりも薄い。
【００５１】
次に、図４（ａ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び第１の内部ＭＯＳＦＥＴ活性領域を覆う第２のレジストパターン１０９をマスクとして、第１のゲート酸化膜１０６に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第２の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６のみを除去する。これにより、第２の内部ＭＯＳＦＥＴ活性領域の基板表面のみが露出する。また、このとき、トレンチ分離領域１０５の露出部における第２の内部ＭＯＳＦＥＴ活性領域の近傍がウェットエッチングによってさらに除去される（領域Ｒ５参照）。
【００５２】
尚、図４（ａ）に示すウェットエッチング工程においては、第２の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：１１．１ｎｍ相当）を行なう。
【００５３】
次に、第２のレジストパターン１０９を除去した後、図４（ｂ）に示すように、シリコン基板１００に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜１０６が形成されていると共に第１の内部ＭＯＳＦＥＴ活性領域上には第２のゲート酸化膜１０８が形成されている状態で、第２の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第２の内部ＭＯＳＦＥＴ活性領域上に、例えば厚さ１．６ｎｍ程度の第３のゲート酸化膜１１０を形成できる。一方、この熱処理によって、第１のゲート酸化膜１０６は例えば厚さ７．８ｎｍ程度まで厚くなると共に第２のゲート酸化膜１０８は例えば厚さ２．８ｎｍ程度まで厚くなる。すなわち、第３のゲート酸化膜１１０は厚膜化した第２のゲート酸化膜１０８よりも薄い。
【００５４】
次に、図４（ｃ）に示すように、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に、相対的に最も厚い第１のゲート酸化膜１０６、相対的に２番目に厚い第２のゲート酸化膜１０８、及び相対的に最も薄い第３のゲート酸化膜１１０のそれぞれを介して、第１のゲート電極１１１Ａ、第２のゲート電極１１１Ｂ及び第３のゲート電極１１１Ｃを形成する。その後、第１のゲート電極１１１Ａ、第２のゲート電極１１１Ｂ及び第３のゲート電極１１１Ｃのそれぞれの側面に第１のサイドウォール１１２Ａ、第２のサイドウォール１１２Ｂ及び第３のサイドウォール１１２Ｃを形成する。
【００５５】
その後、図示は省略しているが、周知の技術を用いて、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成することによって、第１のゲート酸化膜１０６を有するＭＯＳＦＥＴよりなる入出力回路と、第２のゲート酸化膜１０８及び第３のゲート酸化膜１１０の２種類のゲート酸化膜を有する２種類のＭＯＳＦＥＴよりなる内部回路とを備えた半導体装置の製造を完了する。
【００５６】
図５は、図４（ｃ）に示す工程断面図と対応する平面図である。すなわち、図４（ｃ）は図５におけるＩ−Ｉ線の断面図である。また、図６は図５におけるII−II線の断面図である。
【００５７】
図５及び図６に示すように、トレンチ分離領域１０５によって互いに分離された、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれには、ソース領域及びドレイン領域となる、第１の不純物拡散層１１３Ａ、第２の不純物拡散層１１３Ｂ及び第３の不純物拡散層１１３Ｃが設けられている。尚、各ゲート電極１１１Ａ、１１１Ｂ及び１１１Ｃは、図４（ｃ）及び図５に示すように、ゲート幅方向において、それぞれの両端部がトレンチ分離領域１０５とオーバーラップするように設けられている。また、第３のゲート電極１１１Ｃの形成時に、例えば図６に示すように、第３のゲート酸化膜１１０における第３のゲート電極１１１Ｃの下側部分以外の他の部分が除去され、それによりパターン化された第３のゲート酸化膜１１０ａが形成されていてもよい。同様に、第１のゲート電極１１１Ａ及び第２のゲート電極１１１Ｂの形成時に、第１のゲート酸化膜１０６及び第２のゲート酸化膜１０８をパターン化してもよい。
【００５８】
［表１］は、参考例に係る半導体装置の製造方法における、各工程での絶縁膜（パッド酸化膜若しくはゲート酸化膜）の膜厚又はウェットエッチング量（エッチング膜厚）と、ウェットエッチングによるシリコン基板の露出回数と、ウェットエッチング量の合計とを各ＭＯＳＦＥＴ活性領域について示している。
【００５９】
【表１】
すなわち、参考例においては、［表１］に示すように、入出力ＭＯＳＦＥＴ活性領域の基板表面は、ウェットエッチングによって第２の従来例と同様に１回露出する（ウェットエッチング量：２２．５ｎｍ相当）。また、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域の基板表面も、ウェットエッチングによって第２の従来例と同様に２回露出する（合計ウェットエッチング量：３３．０ｎｍ相当）。それに対して、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域の基板表面は、ウェットエッチングによって第２の従来例よりも１回少ない２回だけ露出する（合計ウェットエッチング量：３３．６ｎｍ相当）。言い換えると、トレンチ分離領域１０５を構成するシリコン酸化膜における各ＭＯＳＦＥＴ活性領域の近傍部分がウェットエッチングにより除去される回数は、入出力ＭＯＳＦＥＴ活性領域では１回であり、第１及び第２の内部ＭＯＳＦＥＴ活性領域ではそれぞれ２回ずつである。その結果、参考例における第２の内部ＭＯＳＦＥＴ活性領域での合計ウェットエッチング量は第２の従来例と比較して約５％削減される。
【００６１】
以上に説明したように、参考例によると、トレンチ分離領域１０５によって互いに分離されている入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に、相対的に最も厚い第１のゲート酸化膜１０６を形成する。その後、第１の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６を除去した後、第１の内部ＭＯＳＦＥＴ活性領域上に、相対的に２番目に厚い第２のゲート酸化膜１０８を形成する。その後、第２の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６を除去した後、第２の内部ＭＯＳＦＥＴ活性領域上に、相対的に最も薄い第３のゲート酸化膜１１０を形成する。すなわち、薄いゲート酸化膜ほど後の工程で形成する一方、第２の内部ＭＯＳＦＥＴ活性領域上に最も薄い第３のゲート酸化膜１１０を形成する直前まで、最も厚い第１のゲート酸化膜１０６を第２の内部ＭＯＳＦＥＴ活性領域上にも残存させている。このため、第２の従来例（各ＭＯＳＦＥＴ活性領域上に第１のゲート酸化膜を形成した後、第１及び第２の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜を除去し、その後、第１及び第２の内部ＭＯＳＦＥＴ活性領域上に第２のゲート酸化膜を形成した後、第２の内部ＭＯＳＦＥＴ活性領域上の第２のゲート酸化膜を除去し、その後、第２の内部ＭＯＳＦＥＴ活性領域上に第３のゲート酸化膜を形成する（図１４及び１５参照））と比べて、以下のような効果が得られる。
【００６２】
すなわち、ゲート酸化膜除去のために行なわれるウェットエッチング等により第２の内部ＭＯＳＦＥＴ活性領域が露出する回数を低減できる。このため、第２の内部ＭＯＳＦＥＴ活性領域の基板表面ラフネスを小さくできる。また、トレンチ分離領域１０５の露出部における第２の内部ＭＯＳＦＥＴ活性領域の近傍、つまりトレンチ分離領域１０５の端部の掘り下げ量を低減できるので、第３のゲート酸化膜１１０の膜厚を均一にできると共に第３のゲート酸化膜１１０におけるトレンチ分離領域１０５の近傍でゲート電圧印加時に電界集中が生じることを防止できる。従って、基板表面ラフネスの増大、ゲート絶縁膜の膜厚不均一又は局所的な電界集中等に起因する、トランジスタの特性異常又はゲート絶縁膜の信頼性劣化を防止できる。さらに、第２の内部ＭＯＳＦＥＴ活性領域が露出する回数と第１の内部ＭＯＳＦＥＴ活性領域が露出する回数とが同じになるため、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれに形成されるＭＯＳＦＥＴに対して同じ大きさのゲート電圧が印加されるような場合、該各ＭＯＳＦＥＴのプロセスマージンの設定を容易に行なうことができる。
【００６３】
また、参考例によると、以上に述べた効果を第２の従来例と比べて工程数を増やすことなく実現できる。
【００６４】
また、参考例によると、第１、第２及び第３のゲート酸化膜１０６、１０８及び１１０は、該各ゲート酸化膜が設けられる活性領域の基板表面を熱酸化させることにより形成されているため、各ゲート酸化膜を簡単且つ確実に形成できる。
【００６５】
また、参考例によると、所定の活性領域上の第１のゲート酸化膜１０６を除去する工程（図３（ｂ）又は図４（ａ）に示す工程）において、該所定の活性領域以外の他の活性領域を覆うレジストパターンをマスクとして、第１のゲート酸化膜１０６に対してウェットエッチングを行なう。このため、他の活性領域の表面（ゲート酸化膜が形成されている場合はその表面）を保護しながら、所定の活性領域上の第１のゲート酸化膜１０６を確実に除去できる。
【００６６】
尚、参考例において、互いに膜厚が異なる３種類のゲート絶縁膜を有する３種類のＭＯＳＦＥＴとして、１種類のゲート絶縁膜を有する１種類の入出力ＭＯＳＦＥＴと、２種類のゲート絶縁膜を有する２種類の内部ＭＯＳＦＥＴとを形成したが、３種類のＭＯＳＦＥＴの目的又は用途は特に限定されるものではない。また、３種類のゲート絶縁膜のそれぞれの膜厚についても大小関係以外は特に限定されないことは言うまでもない。例えば、３種類のＭＯＳＦＥＴとして、２種類のゲート絶縁膜を有する２種類の入出力ＭＯＳＦＥＴと、１種類のゲート絶縁膜を有する１種類の内部ＭＯＳＦＥＴとを形成してもよい。具体的には、最も薄いゲート絶縁膜（例えば膜厚１．６ｎｍ）を内部ＭＯＳＦＥＴ活性領域上に形成し、２番目に厚いゲート絶縁膜（例えば膜厚３．６ｎｍ）を第１の入出力ＭＯＳＦＥＴ活性領域上に形成し、最も厚いゲート絶縁膜（例えば膜厚７．８ｎｍ）を第２の入出力ＭＯＳＦＥＴ活性領域上に形成してもよい。すなわち、この場合、第２の入出力ＭＯＳＦＥＴ活性領域が「特許請求の範囲」の「第１の活性領域」と対応し、第１の入出力ＭＯＳＦＥＴ活性領域が「特許請求の範囲」の「第２の活性領域」と対応し、内部ＭＯＳＦＥＴ活性領域が「特許請求の範囲」の「第３の活性領域」と対応する。
【００６７】
また、参考例において、シリコン基板１００に対して酸化雰囲気中で熱処理を行なうことによって、各活性領域上にＳｉＯ２ よりなるゲート酸化膜を形成したが、これに代えて、シリコン基板１００に対して酸化窒化雰囲気中で熱処理を行なうことによって、各活性領域上にＳｉＯＮよりなるゲート絶縁膜を形成してもよい。
【００６８】
また、参考例において、シリコン基板１００に素子分離領域としてトレンチ分離領域１０５を形成したが、これに代えて、例えばＬＯＣＯＳ法を用いてシリコン基板１００に素子分離領域を形成した場合にも同様の効果が得られる。
【００６９】
（実施形態）
以下、本発明の一実施形態に係る半導体装置の製造方法、具体的には、互いに膜厚が異なる３種類のゲート絶縁膜を有するＭＯＳ型半導体装置の製造方法について図面を参照しながら説明する。
【００７０】
図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００７１】
まず、図７（ａ）に示すように、シリコン基板２００上に、厚さ１５ｎｍ程度のパッド酸化膜２０１及び厚さ１２０ｎｍ程度のマスク窒化膜２０２を順次形成する。
【００７２】
次に、図７（ｂ）に示すように、シリコン基板２００における、入出力ＭＯＳＦＥＴ活性領域となる部分、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域となる部分、及び、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域となる部分を覆うマスクパターン（図示省略）、つまり素子分離形成領域の上側に開口部を有するマスクパターンを用いて、マスク窒化膜２０２、パッド酸化膜２０１及びシリコン基板２００に対して順次ドライエッチングを行なって素子分離溝２０３を形成する。これにより、シリコン基板２００に、素子分離溝２０３により互いに分離されており且つパッド酸化膜２０１により表面が覆われた、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域が形成される。
【００７３】
次に、図７（ｃ）に示すように、シリコン基板２００の上に全面に亘ってシリコン酸化膜２０４を、素子分離溝２０３が完全に埋まるように堆積した後、図８（ａ）に示すように、ＣＭＰ法等を用いて、マスク窒化膜２０２上のシリコン酸化膜２０４を除去する。これにより、素子分離溝２０３に埋め込まれたシリコン酸化膜２０４よりなるトレンチ分離領域２０５が形成されると共に、各ＭＯＳＦＥＴ活性領域上のマスク窒化膜２０２が露出する。その後、図８（ｂ）に示すように、ウェットエッチング又はドライエッチングによりマスク窒化膜２０２を除去してパッド酸化膜２０１を露出させる。
【００７４】
次に、図８（ｃ）に示すように、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域を覆う第１のレジストパターン２０６をマスクとして、パッド酸化膜２０１に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、入出力ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１のみを除去する。これにより、入出力ＭＯＳＦＥＴ活性領域の基板表面のみが露出する。また、このとき、トレンチ分離領域２０５の露出部における入出力ＭＯＳＦＥＴ活性領域の近傍もウェットエッチングにより除去される（領域Ｒ６参照）。
【００７５】
尚、図８（ｃ）に示すウェットエッチング工程においては、入出力ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：２２．５ｎｍ相当）を行なう。
【００７６】
次に、第１のレジストパターン２０６を除去した後、図９（ａ）に示すように、シリコン基板２００に対して酸化雰囲気中で熱処理を行なう。このとき、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上にはパッド酸化膜２０１が形成されている状態で、入出力ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、入出力ＭＯＳＦＥＴ活性領域上に、例えば厚さ７ｎｍ程度の第１のゲート酸化膜２０７を形成できる。一方、パッド酸化膜２０１は例えば厚さ１７ｎｍ程度まで厚くなる。
【００７７】
次に、図９（ｂ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域を覆う第２のレジストパターン２０８をマスクとして、パッド酸化膜２０１に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第１の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１のみを除去する。これにより、第１の内部ＭＯＳＦＥＴ活性領域の基板表面のみが露出する。また、このとき、トレンチ分離領域２０５の露出部における第１の内部ＭＯＳＦＥＴ活性領域の近傍がウェットエッチングによって除去される（領域Ｒ７参照）。
【００７８】
尚、図９（ｂ）に示すウェットエッチング工程においては、第１の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：２５．５ｎｍ相当）を行なう。
【００７９】
次に、第２のレジストパターン２０８を除去した後、図９（ｃ）に示すように、シリコン基板２００に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜２０７が形成されていると共に第２の内部ＭＯＳＦＥＴ活性領域上にはパッド酸化膜２０１が形成されている状態で、第１の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第１の内部ＭＯＳＦＥＴ活性領域上に、例えば厚さ１．０ｎｍ程度の第２のゲート酸化膜２０９を形成できる。一方、この熱処理によって第１のゲート酸化膜２０７は例えば厚さ７．２ｎｍ程度まで厚くなる（パッド酸化膜２０１の厚さはほとんど増えない）。すなわち、第２のゲート酸化膜２０９は厚膜化した第１のゲート酸化膜２０７よりも薄い。
【００８０】
次に、図１０（ａ）に示すように、入出力ＭＯＳＦＥＴ活性領域及び第１の内部ＭＯＳＦＥＴ活性領域を覆う第３のレジストパターン２１０をマスクとして、パッド酸化膜２０１に対してフッ酸を含む溶液によるウェットエッチングを行なうことにより、第２の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１のみを除去する。これにより、第２の内部ＭＯＳＦＥＴ活性領域の基板表面のみが露出する。また、このとき、トレンチ分離領域２０５の露出部における第２の内部ＭＯＳＦＥＴ活性領域の近傍がウェットエッチングによって除去される（領域Ｒ８参照）。
【００８１】
尚、図１０（ａ）に示すウェットエッチング工程においては、第２の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を確実に除去するために、５０％程度のオーバーエッチング（エッチング膜厚：２５．５ｎｍ相当）を行なう。
【００８２】
次に、第３のレジストパターン２１０を除去した後、図１０（ｂ）に示すように、シリコン基板２００に対して酸化雰囲気中で熱処理を行なう。このとき、入出力ＭＯＳＦＥＴ活性領域上には第１のゲート酸化膜２０７が形成されていると共に第１の内部ＭＯＳＦＥＴ活性領域上には第２のゲート酸化膜２０９が形成されている状態で、第２の内部ＭＯＳＦＥＴ活性領域の基板表面が熱酸化される。その結果、第２の内部ＭＯＳＦＥＴ活性領域上に、例えば厚さ１．６ｎｍ程度の第３のゲート酸化膜２１１を形成できる。一方、この熱処理によって、第１のゲート酸化膜２０７は例えば厚さ７．５ｎｍ程度まで厚くなると共に第２のゲート酸化膜２０９は例えば厚さ２．４ｎｍ程度まで厚くなる。すなわち、第３のゲート酸化膜２１１は厚膜化した第２のゲート酸化膜２０９よりも薄い。
【００８３】
次に、図１０（ｃ）に示すように、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に、相対的に最も厚い第１のゲート酸化膜２０７、相対的に２番目に厚い第２のゲート酸化膜２０９、及び相対的に最も薄い第３のゲート酸化膜２１１のそれぞれを介して、第１のゲート電極２１２Ａ、第２のゲート電極２１２Ｂ及び第３のゲート電極２１２Ｃを形成する。その後、第１のゲート電極２１２Ａ、第２のゲート電極２１２Ｂ及び第３のゲート電極２１２Ｃのそれぞれの側面に第１のサイドウォール２１３Ａ、第２のサイドウォール２１３Ｂ及び第３のサイドウォール２１３Ｃを形成する。
【００８４】
その後、図示は省略しているが、周知の技術を用いて、ソース・ドレイン電極、層間絶縁膜及び金属配線等を形成することによって、第１のゲート酸化膜２０７を有するＭＯＳＦＥＴよりなる入出力回路と、第２のゲート酸化膜２０９及び第３のゲート酸化膜２１１の２種類のゲート酸化膜を有する２種類のＭＯＳＦＥＴよりなる内部回路とを備えた半導体装置の製造を完了する。
【００８５】
図１１は、図１０（ｃ）に示す工程断面図と対応する平面図である。すなわち、図１０（ｃ）は図１１におけるIII−III線の断面図である。また、図１２は図１１におけるIV−IV線の断面図である。
【００８６】
図１１及び図１２に示すように、トレンチ分離領域２０５によって互いに分離された、入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれには、ソース領域及びドレイン領域となる、第１の不純物拡散層２１４Ａ、第２の不純物拡散層２１４Ｂ及び第３の不純物拡散層２１４Ｃが設けられている。尚、各ゲート電極２１２Ａ、２１２Ｂ及び２１２Ｃは、図１０（ｃ）及び図１１に示すように、ゲート幅方向において、それぞれの両端部がトレンチ分離領域２０５とオーバーラップするように設けられている。また、第３のゲート電極２１２Ｃの形成時に、例えば図１２に示すように、第３のゲート酸化膜２１１における第３のゲート電極２１２Ｃの下側部分以外の他の部分が除去され、それによってパターン化された第３のゲート酸化膜２１１ａが形成されていてもよい。同様に、第１のゲート電極２１２Ａ及び第２のゲート電極２１２Ｂの形成時に、第１のゲート酸化膜２０７及び第２のゲート酸化膜２０９をパターン化してもよい。
【００８７】
［表２］は、本実施形態に係る半導体装置の製造方法における、各工程での絶縁膜（パッド酸化膜若しくはゲート酸化膜）の膜厚又はウェットエッチング量（エッチング膜厚）と、ウェットエッチングによるシリコン基板の露出回数と、ウェットエッチング量の合計とを各ＭＯＳＦＥＴ活性領域について示している。
【００８８】
【表２】
すなわち、本実施形態においては、［表２］に示すように、入出力ＭＯＳＦＥＴ活性領域の基板表面は、ウェットエッチングによって第２の従来例と同様に１回露出する（ウェットエッチング量：２２．５ｎｍ相当）。また、厚膜ゲート絶縁膜が設けられる第１の内部ＭＯＳＦＥＴ活性領域の基板表面は、ウェットエッチングによって第２の従来例よりも１回少ない１回だけ露出する（合計ウェットエッチング量：２５．５ｎｍ相当）。さらに、薄膜ゲート絶縁膜が設けられる第２の内部ＭＯＳＦＥＴ活性領域の基板表面は、ウェットエッチングによって第２の従来例よりも２回少ない１回だけ露出する（合計ウェットエッチング量：２５．５ｎｍ相当）。言い換えると、トレンチ分離領域２０５を構成するシリコン酸化膜における各ＭＯＳＦＥＴ活性領域の近傍部分がウェットエッチングにより除去される回数は、入出力ＭＯＳＦＥＴ活性領域並びに第１及び第２の内部ＭＯＳＦＥＴ活性領域でそれぞれ１回ずつである。その結果、本実施形態における第１及び第２の内部ＭＯＳＦＥＴ活性領域での合計ウェットエッチング量は第２の従来例と比較して大きく削減される。
【００９０】
以上に説明したように、本実施形態によると、トレンチ分離領域２０５によって互いに分離されている各ＭＯＳＦＥＴ活性領域の表面を覆うパッド酸化膜２０１のうち、入出力ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を除去した後、入出力ＭＯＳＦＥＴ活性領域上に、相対的に最も厚い第１のゲート酸化膜２０７を形成する。その後、第１の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を除去した後、第１の内部ＭＯＳＦＥＴ活性領域上に、相対的に２番目に厚い第２のゲート酸化膜２０９を形成する。その後、第２の内部ＭＯＳＦＥＴ活性領域上のパッド酸化膜２０１を除去した後、第２の内部ＭＯＳＦＥＴ活性領域上に、相対的に最も薄い第３のゲート酸化膜２１１を形成する。すなわち、薄いゲート酸化膜ほど後の工程で形成する一方、第１及び第２の内部ＭＯＳＦＥＴ活性領域の上にそれぞれ第２のゲート酸化膜２０９及び第３のゲート酸化膜２１１を形成する直前まで、パッド酸化膜２０１を第１及び第２の内部ＭＯＳＦＥＴ活性領域の上にそれぞれ残存させている。このため、第２の従来例と比べて、以下のような効果が得られる。
【００９１】
すなわち、パッド酸化膜又はゲート酸化膜を除去するために行なわれるウェットエッチング等により第１及び第２の内部ＭＯＳＦＥＴ活性領域が露出する回数を低減できる。このため、第１及び第２の内部ＭＯＳＦＥＴ活性領域の基板表面ラフネスを小さくできる。また、トレンチ分離領域２０５の露出部における第１及び第２の内部ＭＯＳＦＥＴ活性領域の近傍の掘り下げ量を低減できるので、第２のゲート酸化膜２０９の膜厚及び第３のゲート酸化膜２１１の膜厚をそれぞれ均一にできると共に第２のゲート酸化膜２０９及び第３のゲート酸化膜２１１のそれぞれにおけるトレンチ分離領域２０５の近傍でゲート電圧印加時に電界集中が生じることを防止できる。従って、基板表面ラフネスの増大、ゲート絶縁膜の膜厚不均一又は局所的な電界集中等に起因する、トランジスタの特性異常又はゲート絶縁膜の信頼性劣化を防止できる。さらに、第２の内部ＭＯＳＦＥＴ活性領域が露出する回数と第１の内部ＭＯＳＦＥＴ活性領域が露出する回数とが同じになるため、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれに形成されるＭＯＳＦＥＴに対して同じ大きさのゲート電圧が印加されるような場合、該各ＭＯＳＦＥＴのプロセスマージンの設定を容易に行なうことができる。
【００９２】
また、本実施形態によると、第１、第２及び第３のゲート酸化膜２０７、２０９及び２１１は、該各ゲート酸化膜が設けられる活性領域の基板表面を熱酸化させることにより形成されているため、各ゲート酸化膜を簡単且つ確実に形成できる。
【００９３】
また、本実施形態によると、所定の活性領域上のパッド酸化膜２０１を除去する工程（図８（ｃ）、図９（ｂ）又は図１０（ａ）に示す工程）において、該所定の活性領域以外の他の活性領域を覆うレジストパターンをマスクとして、パッド酸化膜２０１に対してウェットエッチングを行なう。このため、他の活性領域の表面（ゲート酸化膜が形成されている場合はその表面）を保護しながら、所定の活性領域上のパッド酸化膜２０１を確実に除去できる。
【００９４】
尚、本実施形態において、互いに膜厚が異なる３種類のゲート絶縁膜を有する３種類のＭＯＳＦＥＴとして、１種類のゲート絶縁膜を有する１種類の入出力ＭＯＳＦＥＴと、２種類のゲート絶縁膜を有する２種類の内部ＭＯＳＦＥＴとを形成したが、３種類のＭＯＳＦＥＴの目的又は用途は特に限定されるものではない。また、３種類のゲート絶縁膜のそれぞれの膜厚についても大小関係以外は特に限定されないことは言うまでもない。例えば、３種類のＭＯＳＦＥＴとして、２種類のゲート絶縁膜を有する２種類の入出力ＭＯＳＦＥＴと、１種類のゲート絶縁膜を有する１種類の内部ＭＯＳＦＥＴとを形成してもよい。具体的には、最も薄いゲート絶縁膜（例えば膜厚１．６ｎｍ）を内部ＭＯＳＦＥＴ活性領域上に形成し、２番目に厚いゲート絶縁膜（例えば膜厚３．６ｎｍ）を第１の入出力ＭＯＳＦＥＴ活性領域上に形成し、最も厚いゲート絶縁膜（例えば膜厚７．８ｎｍ）を第２の入出力ＭＯＳＦＥＴ活性領域上に形成してもよい。
【００９５】
また、本実施形態において、シリコン基板２００に対して酸化雰囲気中で熱処理を行なうことによって、各活性領域上にＳｉＯ２ よりなるゲート酸化膜を形成したが、これに代えて、シリコン基板２００に対して酸化窒化雰囲気中で熱処理を行なうことによって、各活性領域上にＳｉＯＮよりなるゲート絶縁膜を形成してもよい。
【００９６】
また、本実施形態において、シリコン基板２００に素子分離領域としてトレンチ分離領域２０５を形成したが、これに代えて、例えばＬＯＣＯＳ法を用いてシリコン基板２００に素子分離領域を形成した場合にも同様の効果が得られる。
【００９７】
【発明の効果】
本発明によると、最も薄い第３のゲート絶縁膜が設けられる第３の活性領域がウェットエッチングによって露出する回数を低減できるため、第３の活性領域の基板表面ラフネスを小さくできる。また、トレンチ分離領域の露出部における第３の活性領域の近傍の掘り下げ量を低減できるので、第３のゲート絶縁膜の膜厚を均一にできると共に第３のゲート絶縁膜におけるトレンチ分離領域の近傍でゲート電圧印加時に電界集中が生じることを防止できる。従って、トランジスタの特性異常又はゲート絶縁膜の信頼性劣化を防止できる。さらに、第２及び第３の活性領域が露出する回数が同じになるため、第２及び第３の活性領域に形成される各ＭＯＳＦＥＴに対して同じ大きさのゲート電圧が印加されるような場合、該各ＭＯＳＦＥＴのプロセスマージンの設定を容易に行なうことができる。
【図面の簡単な説明】
【図１】 （ａ）〜（ｃ）は参考例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】 （ａ）〜（ｃ）は参考例に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】 （ａ）〜（ｃ）は参考例に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】 （ａ）〜（ｃ）は参考例に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】 図４（ｃ）に示す断面図と対応する平面図である。
【図６】 図５におけるII−II線の断面図である。
【図７】 （ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】 （ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】 （ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】 （ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】 図１０（ｃ）に示す断面図と対応する平面図である。
【図１２】 図１１におけるIV−IV線の断面図である。
【図１３】 （ａ）〜（ｃ）は第１の従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】 （ａ）〜（ｃ）は第２の従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】 （ａ）〜（ｃ）は第２の従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１６】 第２の従来例に係る半導体装置の製造方法における問題点を説明するための図である。
Claims (3)
- 半導体基板に、素子分離領域により互いに分離されており且つパッド酸化膜及びその上のマスク窒化膜により表面が覆われた、第１の活性領域、第２の活性領域及び第３の活性領域を形成する工程（ａ）と、
前記各活性領域上の前記マスク窒化膜を除去する工程（ｂ）と、
前記工程（ｂ）の後に、前記第２の活性領域及び前記第３の活性領域を覆う第１のレジストパターンをマスクとして、前記第１の活性領域上の前記パッド酸化膜を除去した後、前記第１のレジストパターンを除去する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体基板表面を熱酸化し、前記第１の活性領域上に第１のゲート絶縁膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記第１の活性領域及び前記第３の活性領域を覆う第２のレジストパターンをマスクとして、前記第２の活性領域上の前記パッド酸化膜を除去した後、前記第２のレジストパターンを除去する工程（ｅ）と、
前記工程（ｅ）の後に、前記半導体基板表面を熱酸化し、前記第２の活性領域上に第２のゲート絶縁膜を形成するとともに、前記第１のゲート絶縁膜の膜厚を厚くする工程（ｆ）と、
前記工程（ｆ）の後に、前記第１の活性領域及び前記第２の活性領域を覆う第３のレジストパターンをマスクとして、前記第３の活性領域上の前記パッド酸化膜を除去した後、前記第３のレジストパターンを除去する工程（ｇ）と、
前記工程（ｇ）の後に、前記半導体基板表面を熱酸化し、前記第３の活性領域上に第３のゲート絶縁膜を形成するとともに、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜のそれぞれの膜厚を厚くする工程（ｈ）と、
前記第１の活性領域、前記第２の活性領域及び前記第３の活性領域のそれぞれの上に、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜のそれぞれを介して、第１のゲート電極、第２のゲート電極及び第３のゲート電極を形成する工程（ｉ）とを備え、
前記工程（ｈ）が終了した時点で、前記第３のゲート絶縁膜は前記第２のゲート絶縁膜よりも薄く、前記第２のゲート絶縁膜は前記第１のゲート絶縁膜よりも薄くなっていることを特徴とする半導体装置の製造方法。 - 前記素子分離領域はトレンチ分離領域であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の活性領域及び前記第２の活性領域はそれぞれ入出力回路のＭＯＳＦＥＴの活性領域であると共に前記第３の活性領域は内部回路のＭＯＳＦＥＴの活性領域であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002311381A JP3891917B2 (ja) | 2001-11-05 | 2002-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-338982 | 2001-11-05 | ||
| JP2001338982 | 2001-11-05 | ||
| JP2002311381A JP3891917B2 (ja) | 2001-11-05 | 2002-10-25 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006293690A Division JP2007088494A (ja) | 2001-11-05 | 2006-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003203988A JP2003203988A (ja) | 2003-07-18 |
| JP3891917B2 true JP3891917B2 (ja) | 2007-03-14 |
Family
ID=27666881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002311381A Expired - Lifetime JP3891917B2 (ja) | 2001-11-05 | 2002-10-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3891917B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4997725B2 (ja) | 2005-08-04 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2007273769A (ja) | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
2002
- 2002-10-25 JP JP2002311381A patent/JP3891917B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003203988A (ja) | 2003-07-18 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040325 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060613 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3891917 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131215 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
|
| SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R313Z02 |
|
| S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
|
| SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R313Z02 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S131 | Request for trust registration of transfer of right |
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|
| R250 | Receipt of annual fees |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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