JP3879150B2 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP3879150B2
JP3879150B2 JP21232596A JP21232596A JP3879150B2 JP 3879150 B2 JP3879150 B2 JP 3879150B2 JP 21232596 A JP21232596 A JP 21232596A JP 21232596 A JP21232596 A JP 21232596A JP 3879150 B2 JP3879150 B2 JP 3879150B2
Authority
JP
Japan
Prior art keywords
electrode
high thermal
thermal conductive
semiconductor chip
insulating substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP21232596A
Other languages
Japanese (ja)
Other versions
JPH1056131A (en
Inventor
友則 木村
規仁 戸倉
文雄 小原
正人 水越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP21232596A priority Critical patent/JP3879150B2/en
Publication of JPH1056131A publication Critical patent/JPH1056131A/en
Application granted granted Critical
Publication of JP3879150B2 publication Critical patent/JP3879150B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばパワーＭＯＳＦＥＴやＩＧＢＴ等の半導体チップを１個或いは複数個パッケージ内に収容して構成された半導体装置に関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴやＩＧＢＴ等の半導体チップは、大電流を制御する素子であるため、自己発熱が大きい。このため、上記半導体チップをパッケージ内に収容する場合には、冷却性（放熱性）を十分良くするように構成している。例えば、複数個のＩＧＢＴチップをパッケージ内に収容して構成されたＩＧＢＴモジュールの場合、高熱伝導性セラミック製の絶縁基板を備え、この絶縁基板上に上記複数個のＩＧＢＴチップを載せると共に、各ＩＧＢＴチップの下面（下側の主面）に設けられた主電極を絶縁基板上に設けられた銅厚膜に半田付けにより接続している。
【０００３】
そして、各ＩＧＢＴチップの上面（上側の主面）に設けられた主電極及び制御電極を絶縁基板上に設けられた銅厚膜にワイヤボンディングにより接続している。更に、上記絶縁基板を銅製の放熱板に半田付けしている。これにより、各ＩＢＧＴチップから発生する熱は、絶縁基板を介して放熱板に伝わり、放熱される構成となっている。尚、このようなＩＢＧＴモジュールは、数十〜数百Ａクラスのインバータ装置のインバータ主回路に使用されている。
【０００４】
【発明が解決しようとする課題】
上記従来構成のＩＢＧＴモジュールの場合、各ＩＢＧＴチップから発生する熱は、各ＩＢＧＴチップの下面側に設けられた絶縁基板から放熱される構造、即ち、主として各ＩＢＧＴチップの下面側から放熱される構造である。この構造では、各ＩＢＧＴチップの一方の面から放熱させるだけであるから、放熱性を高めようとしても限界があり、ＩＧＢＴモジュール全体の構成を小形化することも困難であった。
【０００５】
これに対して、半導体チップの上下両面（２つの主面）から放熱させるように構成すると、放熱性を大幅に高くすることができる。この構成の一例として、サイリスタのパッケージがある。このパッケージは、電極と放熱を兼ねた２個の電極ブロックによりサイリスタチップを挟んだ構造となっている。この構成では、サイリスタチップから発生する熱は、その上下両面から電極ブロックへ伝わって放熱される。そして、上記サイリスタの場合、サイリスタチップの電極と電極ブロックとの電気的接続をとるために、電極ブロックによりサイリスタチップを挟んでかなり大きな力で加圧している。
【０００６】
しかし、ＩＧＢＴチップのようにＭＯＳゲート構造を持つ半導体チップは、応力に弱いという特性がある。このため、上記半導体チップを電極ブロックにより加圧するという構造を採用することができない。そこで、半導体チップを２枚の高熱伝導性の絶縁基板で加圧することなく挟むように構成したものとして、例えば特開昭５９−３１０４２号に開示された構成がある。この特開昭５９−３１０４２号の場合、半導体チップの下面側については、絶縁基板上に設けられた電極に固着しているので、半導体チップから発生する熱はスムーズに放熱される。
【０００７】
しかし、半導体チップの上面側については、該上面側の電極と絶縁基板上に設けられた電極とを、ボンディングパッドと金属バンプにより接続しているので、接続部分の面積が小さくなる。このため、電気抵抗が大きくなって大電流を流すのに不利であると共に、半導体チップから発生する熱が絶縁基板に伝わり難くなり、放熱性が低下するという不具合もあった。
【０００８】
そこで、本発明の目的は、放熱性を向上できると共に、小形化を実現することができ、また、応力に弱い構成の半導体チップであっても、この半導体チップの２つの主面から速やかに放熱することができる半導体装置を提供するにある。
【０００９】
【課題を解決するための手段】
請求項１の発明によれば、窒化アルミニウムまたはアルミナ製の２枚の高熱伝導性絶縁基板で半導体チップを挟むと共に、半導体チップの電極と高熱伝導性絶縁基板の電極パターンとをろう付けにより接合する構成としたので、半導体チップで発生する熱が半導体チップの２つの主面から２枚の高熱伝導性絶縁基板へスムーズに伝達されるようになり、速やかに放熱される。これにより、半導体装置の構成を小形化することができる。また、半導体チップの電極と高熱伝導性絶縁基板の電極パターンとをろう付けにより接合したので、半導体チップを加圧しなくても済み、しかも、接合（接続）部分の面積が大きくなり、電気抵抗及び熱抵抗を低減できる。更に、高熱伝導性絶縁基板の少なくとも一方における半導体チップを挟む側の面に凸部を設け、この凸部の先端部を他方の高熱伝導性絶縁基板に接合する構成としたので、上記凸部を２枚の高熱伝導性絶縁基板の間隔を保持するスペーサとすることができ、スペーサを別途設けなくても良い。
【００１０】
請求項２の発明によれば、窒化アルミニウムまたはアルミナ製の高熱伝導性絶縁基板の少なくとも一方における半導体チップを挟む側の面に凸部を設けると共に、他方の高熱伝導性絶縁基板における半導体チップを挟む側の面に上記凸部が嵌合する凹部を設ける構成としたので、凸部を凹部に接合すると、２枚の高熱伝導性絶縁基板を位置決めすることができる。
【００１１】
請求項３の発明においては、半導体チップの一方の主面の主電極と、高熱伝導性絶縁基板の電極パターンとをろう付けするろう材は、半導体チップ動作温度で軟化または液化する低融点導電材料により構成した。この構成によれば、半導体チップの動作時にろう材が軟化または液化するため、接合部分に疲労が蓄積することがなくなると共に、接合部分に熱応力が加わることもなくなる。これにより、熱サイクルに対して強い構成の半導体装置を実現することができる。尚、この構成の場合、２枚の高熱伝導性絶縁基板はその少なくとも一方に設けられた凸部により互いに接合されているので、半導体チップの一方の主電極と高熱伝導性絶縁基板の電極パターンとをろう付けするろう材が軟化または液化しても、半導体装置全体の強度（２枚の高熱伝導性絶縁基板の接合強度）が低下することもない。
【００１２】
請求項４の発明によれば、低融点導電材料として、インジウム或いはガリウムを使用する構成としたので、半導体チップの動作時にろう材が軟化または液化する構成を容易に実現できる。
【００１３】
請求項５の発明によれば、一方の高熱伝導性絶縁基板の電極パターンのうちの半導体チップの電極と接合されない部分に凸部を設け、この凸部を他方の高熱伝導性絶縁基板の電極パターンに接合するように構成したので、複雑な回路（例えば３相のインバータ主回路）を簡単な形状の電極パターンで構成することが可能となる。
【００１４】
請求項６の発明によれば、２枚の高熱伝導性絶縁基板間に、２つの主面の向きが表裏反対となるような半導体チップが混在するように挟む構成としたので、複数個の半導体チップを２枚の高熱伝導性絶縁基板間に挟む場合に、高熱伝導性絶縁基板の各対向する面に配設する電極パターンの形状を比較的簡単な形状にすることができる。
【００１５】
請求項７の発明によれば、高熱伝導性絶縁基板の電極パターンに、外部配線接続用の端子を高熱伝導性絶縁基板の板面に平行となると共に外側へ延びるように設けた。これにより、通常、別体の外部配線接続用の端子を設け、この端子と電極パターンとを接続する作業をなくすことができるので、信頼性を高くすることができる。また、外部配線接続用の端子が高熱伝導性絶縁基板の板面と平行方向に延びているので、高熱伝導性絶縁基板に取り付ける冷却器と上記端子に接続する配線とが干渉することを極力避けることが可能となる。
【００１６】
請求項８の発明によれば、外部配線接続用の端子のうちの半導体チップの主電極に接続された主電極用端子を同じ方向に延びるように設けると共に、外部配線接続用の端子のうちの半導体チップの制御電極に接続された制御電極用端子を上記主電極用端子と反対方向に延びるように設けた。この構成の場合、制御用の配線と電力用の配線とを離すことが容易になり、ノイズに強い構成となると共に、冷却用空気の流路を配線と干渉しないように確保することが容易になる。また、半導体装置の内部インダクタンスを低減する効果もある。
請求項９の発明においては、高熱伝導性絶縁基板を、前記窒化アルミニウムまたは前記アルミナに代えて、銅、炭化けい素セラミクス、炭化けい素に金属を含浸させたもの、炭化けい素を添加した金属を鋳造成形したもののいずれかを用いて形成された複合材と絶縁性部材とを組み合わせて構成した。この構成によれば、高熱伝導性部材は放熱部材として優れたものとなる。
【００１７】
請求項１０の発明においては、半導体チップのうちの制御電極が設けられた側の主面の主電極と、高熱伝導性絶縁基板の電極パターンとを、主電極上に密集して設けられた金属バンプにより接合する構成とした。この構成によれば、ろう材（接合材）がはみ出すおそれがないから、半導体チップが比較的小さいものの場合に適している。この構成の場合、金属バンプを密集して設けているので、電流容量が大きくなると共に、熱抵抗も小さくなり、１個ないし数個の金属バンプにより接合する構成に生ずる問題を解消することができる。尚、金属バンプを金或いは半田から構成すると（請求項１１）、金属バンプを密集して設けることを容易に実現することができる。
【００１８】
請求項１２の発明によれば、高熱伝導性絶縁基板の電極パターンのうちの半導体チップの電極との接合部の高さを、非接合部よりも高くすると共に、上記接合部の大きさを半導体チップの電極と同じか或いは小さくしたので、半田付け時に半田の回り込みを防止できると共に、半導体チップのガードリングを避けて接合することができる。
【００１９】
請求項１３の発明によれば、２枚の高熱伝導性絶縁基板の間に絶縁性樹脂を充填するように構成したので、２枚の高熱伝導性絶縁基板の間を容易に封止することができる。
【００２０】
【発明の実施の形態】
以下、本発明をＩＧＢＴモジュールに適用した第１の実施例について図１ないし図１２を参照しながら説明する。図１及び図２は第１の実施例のＩＧＢＴモジュール１の概略全体構成を示す図である。図１及び図２に示すように、ＩＧＢＴモジュール１は、２枚の高熱伝導性絶縁基板２、３の間に例えば６個のＩＧＢＴチップ４及び例えば６個のフリーホイールダイオードチップ５（以下、ＦＷＤチップ５と称する）を挟んで構成されている（図１には各３個のみ示す）。この場合、ＩＧＢＴチップ４及びＦＷＤチップ５が半導体チップを構成している。ここで、ＩＧＢＴモジュール１の具体的構成については詳しくは後述し、まず、ＩＧＢＴチップ４とＦＷＤチップ５とについて説明する。
【００２１】
ＩＧＢＴチップ４は、図９及び図１０に示すように、全体として矩形（ほぼ正方形）板状に形成されており、その上面４ａ及び下面４ｂを２つの主面としている。上記ＩＧＢＴチップ４の下面４ｂ（一方の主面）には、その全面にコレクタ電極６が形成されている。そして、ＩＧＢＴチップ４の上面４ａ（他方の主面）には、その周縁部にほぼ矩形環状のガードリング７が形成され、中央部に小さい矩形状のゲート電極８が形成され、ガードリング７とゲート電極８との間の領域にエミッタ電極９が形成されている。この場合、コレクタ電極６及びエミッタ電極９が主電極を構成し、ゲート電極８が制御電極を構成している。
【００２２】
また、ＦＷＤチップ５は、全体として矩形（ほぼ長方形）板状に形成されている。上記ＦＷＤチップ５の下面５ｂには、その全面に裏面側電極１０が形成されている。そして、ＦＷＤチップ５の上面５ａには、その周縁部にほぼ矩形環状のガードリング１１形成され、ガードリング１１の内側に表面側電極１２が形成されている。
【００２３】
さて、ＩＧＢＴモジュール１の具体的構成について図１ないし図８を参照して説明する。まず、２枚の高熱伝導性絶縁基板２、３は、それぞれ例えば窒化アルミニウム製の基板から構成されている。上記２枚の高熱伝導性絶縁基板２、３のうちの上側の高熱伝導性絶縁基板２の下面（半導体チップを挟む側の面）には、図３（ａ）及び図７に示すように、電極パターン１３、１４、１５が配設されている。これら電極パターン１３、１４、１５は、銅やアルミニウム等の板材（例えば厚み寸法が０．５ｍｍ程度の板材）から構成されており、高熱伝導性絶縁基板２の下面に例えば融着により直接取り付けられている。この場合、融着に代えて、ろう付け（例えば半田付け）により取り付けるように構成しても良い。
【００２４】
ここで、電極パターン１３、１４、１５の各形状について説明する。まず、電極パターン１３は、図７に示すように、ほぼ長方形状の基板部１３ａと、この基板部１３ａの図７中左端部に左方へ向けて突設されて高熱伝導性絶縁基板２からはみ出した外部配線接続用端子１３ｂと、基板部１３ａの図７中右端部に右方へ向けて突設されて高熱伝導性絶縁基板２からはみ出した外部配線接続用端子１３ｃとから構成されている。上記基板部１３ａには、ほぼ正方形状をなす３個の接合部１３ｄが下方へ向けて突設されていると共に、ほぼ長方形状をなす３個の接合部１３ｅが下方へ向けて突設され、更に、細長い３個の切欠部１３ｆが３個の接合部１３ｄの各中央部まで達するように形成されている。
【００２５】
この場合、３個の接合部１３ｄの大きさはＩＧＢＴチップ４のエミッタ電極９とほぼ等しいかまたは若干小さく設定されていると共に、各接合部１３ｄの突出高さ寸法は例えば０．５ｍｍ程度に設定されている。また、３個の接合部１３ｅの大きさはＦＷＤチップ５の表面側電極１２とほぼ等しいかまたは若干小さく設定されていると共に、各接合部１３ｅの突出高さ寸法は例えば０．５ｍｍ程度に設定されている。そして、上記接合部１３ｄ、１３ｅの各下面には、ろう材（例えば半田材）１６が印刷またはメッキにより取り付けられている（図３（ａ）参照）。
【００２６】
また、電極パターン１５は、図７に示すように、細長い基板部１５ａと、この基板部１５ａに分岐されて電極パターン１３の３個の切欠部１３ｆ内に配置された３個の分岐部１５ｂと、上記基板部１５ａの図７中右端部に右方へ向けて突設されて高熱伝導性絶縁基板２からはみ出した外部配線接続用端子１５ｃとから構成されている。３個の分岐部１５ｂの各先端部には、接合部１５ｄが下方へ向けて突設されている。この場合、３個の接合部１５ｄの大きさはＩＧＢＴチップ４のゲート電極８とほぼ等しいかまたは若干小さく設定されていると共に、各接合部１５ｄの突出高さ寸法は例えば０．５ｍｍ程度に設定されている。そして、上記接合部１５ｄの各下面には、半田或いは金からなる金属バンプ（図示しない）が形成されている。
【００２７】
一方、電極パターン１４は、図７に示すように、ほぼ長方形状の基板部１４ａと、この基板部１４ａの図７中左端部に左方へ向けて突設されて高熱伝導性絶縁基板２からはみ出した外部配線接続用端子１４ｂと、基板部１４ａの図７中右端部に右方へ向けて突設されて高熱伝導性絶縁基板２からはみ出した外部配線接続用端子１４ｃとから構成されている。上記基板部１４ａには、３個のＩＧＢＴチップ４及び３個のＦＷＤチップ５がろう付け（例えば半田付け）されている。この場合、図３（ａ）にも示すように、各ＩＧＢＴチップ４のコレクタ電極６が上記基板部１４ａにろう材（例えば半田材）１８を介して接合されている。同様にして、各ＦＷＤチップ５の裏面側電極１０が上記基板部１４ａにろう材（例えば半田材）１８を介して接合されている。
【００２８】
次に、下側の高熱伝導性絶縁基板３の上面（半導体チップを挟む側の面）には、図３（ｃ）及び図６に示すように、電極パターン１９、２０が配設されている。これら電極パターン１９、２０は、銅やアルミニウム等の板材（例えば厚み寸法が０．５ｍｍ程度の板材）から構成されており、高熱伝導性絶縁基板３の上面に例えば融着により直接取り付けられている。この場合、融着に代えて、ろう付け（例えば半田付け）により取り付けるように構成しても良い。
【００２９】
ここで、まず電極パターン１９の形状について説明する。電極パターン１９は、図６に示すように、ほぼ正方形状の基板部１９ａと、この基板部１９ａの図６中右端部に右方へ向けて突設されて高熱伝導性絶縁基板３からはみ出した外部配線接続用端子１９ｂと、基板部１９ａの図６中左端部に左方へ向けて突設されて高熱伝導性絶縁基板３からはみ出した外部配線接続用端子１９ｃとから構成されている。上記基板部１９ａの図５中下半部には、ほぼ正方形状をなす３個の接合部１９ｄが上方へ向けて突設されていると共に、ほぼ長方形状をなす３個の接合部１９ｅが上方へ向けて突設され、更に、細長い３個の切欠部１９ｆが３個の接合部１９ｄの各中央部まで達するように形成されている。
【００３０】
この場合、３個の接合部１９ｄの大きさはＩＧＢＴチップ４のエミッタ電極９とほぼ等しいかまたは若干小さく設定されていると共に、各接合部１９ｄの突出高さ寸法は例えば０．５ｍｍ程度に設定されている。また、３個の接合部１９ｅの大きさはＦＷＤチップ５の表面側電極１２とほぼ等しいかまたは若干小さく設定されていると共に、各接合部１９ｅの突出高さ寸法は例えば０．５ｍｍ程度に設定されている。そして、上記接合部１９ｄ、１９ｅの各上面には、ろう材（例えば半田材）１６が印刷またはメッキにより取り付けられている（図３（ｃ）参照）。
【００３１】
また、上記基板部１９ａの図６中上半部には、３個のＩＧＢＴチップ４及び３個のＦＷＤチップ５がろう付け（例えば半田付け）されている。この場合、図３（ｃ）にも示すように、各ＩＧＢＴチップ４のコレクタ電極６が上記基板部１９ａにろう材（例えば半田材）１８を介して接合されている。同様にして、各ＦＷＤチップ５の裏面側電極１０が上記基板部１９ａにろう材（例えば半田材）１８を介して接合されている。
【００３２】
一方、電極パターン２０は、図６に示すように、前記電極パターン１５とほぼ同じ形状であり、細長い基板部２０ａと、この基板部２０ａから分岐されて電極パターン１９の３個の切欠部１９ｆ内に配置された３個の分岐部２０ｂと、上記基板部２０ａの図６中左端部に左方へ向けて突設されて高熱伝導性絶縁基板３からはみ出した外部配線接続用端子２０ｃとから構成されている。上記３個の分岐部２０ｂの各先端部には、接合部２０ｄが上方へ向けて突設されている。この場合、３個の接合部２０ｄの大きさはＩＧＢＴチップ４のゲート電極８とほぼ等しいかまたは若干小さく設定されていると共に、各接合部２０ｄの突出高さ寸法は例えば０．５ｍｍ程度に設定されている。そして、上記接合部２０ｄの各下面には、金または半田製の金属バンプ（図示しない）が形成されている。
【００３３】
また、上記構成の場合、外部配線接続用端子１３ｂ、１４ｂ、１９ｂが主電極用端子を構成し、外部配線接続用端子１３ｃ、１４ｃ、１５ｃ、１９ｃ、２０ｃが制御電極用端子を構成している。
【００３４】
次に、上述したように予め形成しておいた２枚の高熱伝導性絶縁基板２、３を、図３（ｂ）で示すように合わせて、２枚の高熱伝導性絶縁基板２、３間に６個のＩＧＢＴチップ４及び６個のＦＷＤチップ５を挟む。これにより、上側の高熱伝導性絶縁基板２の電極パターン１３の接合部１３ｄ及び１３ｅと、下側の高熱伝導性絶縁基板３側のＩＧＢＴチップ４のエミッタ電極９及びＦＷＤチップ５の表面側電極１２とがろう材１６を介して当接し、上側の高熱伝導性絶縁基板２の電極パターン１５の接合部１５ｄと、下側の高熱伝導性絶縁基板３側のＩＧＢＴチップ４のゲート電極８とが当接する。
【００３５】
これと共に、下側の高熱伝導性絶縁基板３の電極パターン１９の接合部１９ｄ及び１９ｅと上側の高熱伝導性絶縁基板２側のＩＧＢＴチップ４のエミッタ電極９及びＦＷＤチップ５の表面側電極１２とがろう材１６を介して当接し、下側の高熱伝導性絶縁基板３の電極パターン２０の接合部２０ｄと、下側の高熱伝導性絶縁基板３側のＩＧＢＴチップ４のゲート電極８とが当接する。
【００３６】
続いて、上記各当接部分をホットプレートまたは加熱炉等により加熱することによりリフローを行う。これにより、上記各当接部分がろう付け（具体的には、半田付け）されて接合され、図２及び図３（ｂ）に示すような形態となる。尚、ＩＧＢＴチップ４のゲート電極８と電極パターン１５の接合部１５ｅとの接合、並びに、ＩＧＢＴチップ４のゲート電極８と電極パターン２０の接合部２０ｄとの接合は、金属バンプにより行なわれている。
【００３７】
また、ろう付けを実行するに当たって、後からろう付けするろう材１６として低融点ろう材（低融点半田材）を用い、先にろう付けするろう材１８として高融点ろう材（高融点半田材）を用いている。このように構成すると、後のろう付け時において、先に接合したろう材１８の融点よりも低い温度で、ろう材１６がリフローすることから、先に接合したろう材１８が溶けることがない。
【００３８】
尚、図３（ａ）、（ｂ）、（ｃ）は、厚み方向（図３中上下方向）の寸法をかなり拡大して示した図である。この厚み方向の寸法を実際の寸法にほぼ合わせた図を図４に示す。この図４に示すように、２枚の高熱伝導性絶縁基板２、３間に６個のＩＧＢＴチップ４及び６個のＦＷＤチップ５を挟んで接合した状態では、高熱伝導性絶縁基板２、３の間隔は例えば１ｍｍ程度となるように構成されている。
【００３９】
そして、上記した接合を行った後は、２枚の高熱伝導性絶縁基板２、３間に絶縁樹脂２１を充填して硬化させる（図５参照）。これにより、ＩＧＢＴモジュール１が完成する。尚、上記絶縁樹脂２１としては、例えばフィラー入りのエポキシ樹脂或いはシリコーン樹脂を使用することが好ましい。
【００４０】
上述したようにして製造されたＩＧＢＴモジュール１の電気回路図を図８に示す。この図８に示すように、第１のＩＧＢＴ２２のコレクタを端子２３ａ及び端子２４ａに接続し、第１のＩＧＢＴ２２のエミッタを端子２３ｂ及び端子２４ｃに接続し、第１のＩＧＢＴ２２のゲートを端子２４ｂに接続している。そして、第１のＦＷＤ２５の両端を図示する極性で第１のＩＧＢＴ２２のコレクタ及びエミッタに接続している。また、第２のＩＧＢＴ２６のコレクタを第１のＩＧＢＴ２２のエミッタ（即ち、端子２３ｂ及び端子２４ｃ）に接続し、第２のＩＧＢＴ２６のエミッタを端子２３ｃ及び端子２４ｅに接続し、第２のＩＧＢＴ２６のゲートを端子２４ｄに接続している。そして、第２のＦＷＤ２７の両端を図示する極性で第２のＩＧＢＴ２６のコレクタ及びエミッタに接続している。
【００４１】
この構成の場合、第１のＩＧＢＴ２２は、３個のＩＧＢＴチップ４（具体的には、高熱伝導性絶縁基板２に先に半田付けされた３個のＩＧＢＴチップ４）を並列接続して構成されている。同様にして、第２のＩＧＢＴ２６は、３個のＩＧＢＴチップ４（具体的には、高熱伝導性絶縁基板３に先に半田付けされた３個のＩＧＢＴチップ４）を並列接続して構成されている。このように３個のＩＧＢＴチップ４を並列接続する理由は、電流容量を大きくするためである。従って、電流容量の仕様に応じて、並列接続するＩＧＢＴチップ４の個数を適宜決めるように構成すれば良い。
【００４２】
また、図８の電気回路図における端子２３ａ〜２３ｃが主電極用端子、即ち、電力端子を構成し、端子２４ａ〜２４ｅが制御電極用端子、即ち、制御端子を構成している。そして、図８の電気回路図における端子２３ａ〜２３ｃ、２４ａ〜２４ｅとＩＧＢＴモジュール１の外部配線接続用端子との対応関係は次の通りである。即ち、端子２３ａは外部配線接続用端子１４ｂであり、端子２３ｂは外部配線接続用端子１９ｂであり、端子２３ｃは外部配線接続用端子１３ｂであり、端子２４ａは外部配線接続用端子１４ｃであり、端子２４ｂは外部配線接続用端子２０ｃであり、端子２４ｃは外部配線接続用端子１９ｃであり、端子２４ｄは外部配線接続用端子１５ｃであり、端子２４ｅは外部配線接続用端子１３ｃである。
【００４３】
このような構成の本実施例によれば、２枚の高熱伝導性絶縁基板２、３でＩＧＢＴチップ４及びＦＷＤチップ５を挟むと共に、ＩＧＢＴチップ４及びＦＷＤチップ５の電極と高熱伝導性絶縁基板２、３の電極パターンとをろう付け（例えば半田付け）により接合してＩＧＢＴモジュール１を構成した。これにより、ＩＧＢＴチップ４で発生する熱がＩＧＢＴチップ４の上面４ａ及び下面４ｂから２枚の高熱伝導性絶縁基板２、３へスムーズに伝達されるようになり、速やかに放熱される。この結果、ＩＧＢＴモジュール１の構成を大幅に小形化することができる。そして、ＩＧＢＴチップ４の電極と高熱伝導性絶縁基板２、３の電極パターンとをろう付けにより接合したので、ＩＧＢＴチップ４を加圧しなくても済み、しかも、接合（接続）部分の面積が大きくなる。これにより、電流抵抗及び熱抵抗を小さくすることができ、大電流を流すことが可能になる。
【００４４】
また、上記実施例では、２枚の高熱伝導性絶縁基板２、３間に、２つの主面の向きが表裏反対となるようなＩＧＢＴチップ４及びＦＷＤチップ５が混在するように挟む構成とした。具体的には、高熱伝導性絶縁基板２に先に半田付けされた３個のＩＧＢＴチップ４と、高熱伝導性絶縁基板３に先に半田付けされた３個のＩＧＢＴチップ４とが表裏反対の関係となっている。これによって、例えば６個のＩＧＢＴチップ４を２枚の高熱伝導性絶縁基板２、３間に挟む場合に、高熱伝導性絶縁基板２、３の各対向する面に配設する電極パターン１３、１４、１５、１９、２０の各形状を比較的簡単な形状にすることができる。
【００４５】
更に、上記実施例では、高熱伝導性絶縁基板２、３の電極パターン１３、１４、１５、１９、２０に、外部配線接続用端子１３ｂ、１３ｃ、１４ｂ、１４ｃ、１５ｃ、１９ｂ、１９ｃ、２０ｃを高熱伝導性絶縁基板２、３の板面（電極パターンが配設された面）に平行となると共に外側へ延びるように設けた。これにより、通常、別体の外部配線接続用の端子を設け、この端子と電極パターンとを接続する作業をなくすことができるから、信頼性を高くすることができる。そして、上記実施例では、外部配線接続用端子１３ｂ、１３ｃ、１４ｂ、１４ｃ、１５ｃ、１９ｂ、１９ｃ、２０ｃが高熱伝導性絶縁基板２、３の板面と平行方向に延びているので、高熱伝導性絶縁基板２、３の各外面に取り付ける冷却器と上記端子１３ｂ、１３ｃ、１４ｂ、１４ｃ、１５ｃ、１９ｂ、１９ｃ、２０ｃに接続する配線とが干渉することを避けることが容易になる。
【００４６】
特に、上記実施例では、外部配線接続用端子のうちのＩＧＢＴチップ４の主電極６、９に接続された主電極用端子１３ｂ、１４ｂ、１９ｂを同じ方向に延びるように設けると共に、ＩＧＢＴチップ４の制御電極８に接続された制御電極用端子１５ｃ、２０ｃを主電極用端子１３ｂ、１４ｂ、１９ｂと反対方向に延びるように設けた。この構成によれば、制御用の配線と電力用の配線とを離すことが容易になるため、ノイズに強い構成となると共に、冷却用空気の流路を上記配線と干渉しないように確保することが容易になり、冷却性能も向上する。また、ＩＧＢＴモジュール１の内部インダクタンスを低減する効果を得ることができる。
【００４７】
また、上記実施例においては、高熱伝導性絶縁基板２、３を窒化アルミニウムから構成した。この場合、窒化アルミニウムの熱膨張率はＩＧＢＴチップ４及びＦＷＤチップ５を構成するシリコンの熱膨張率に近いから、ＩＧＢＴチップ４及びＦＷＤチップ５と高熱伝導性絶縁基板２、３に配設された電極パターン１３、１４、１５、１９、２０との間に作用する熱応力を低減することができる。
【００４８】
更に、上記実施例では、高熱伝導性絶縁基板２、３の電極パターン１３、１４、１５、１９、２０のうちのＩＧＢＴチップ４及びＦＷＤチップ５の電極と接合する接合部１３ｄ、１３ｅ、１５ｄ、１９ｄ、１９ｅ、２０ｄの高さを、非接合部よりも高く構成すると共に、上記各接合部の大きさをチップ４、５の電極と同じか或いは小さく構成したので、半田付け時に半田の回り込みを防止できると共に、チップ４、５のガードリング７、１１を避けて接合することができる。これにより、半田付け作業が容易になる。尚、上記実施例では、各接合部の高さ寸法を０．５ｍｍ程度に設定したが、これは、６００Ｖ系のＩＧＢＴモジュール１において隙間にエポキシ樹脂を充填する構成で必要な耐圧を得るためである。従って、上記各接合部の高さ寸法は、必要とする耐圧に応じて適宜決めれば良い。
【００４９】
また、上記実施例では、チップ４、５を高熱伝導性絶縁基板２、３の電極パターンにろう付け（半田付け）するに際して、電極パターンの接合部にろう材１６、１８を印刷等により取り付ける構成としたが、これに代えて、チップ４、５の電極（パッド）にろう材１６、１８を印刷等により取り付けるように構成しても良いし、また、チップ４、５の電極と電極パターンの接合部との間にろう材の箔（半田箔）を挟むように構成しても良い。
【００５０】
更に、上記実施例では、チップ４、５を高熱伝導性絶縁基板２、３の各片面にそれぞれ半田付けした後、高熱伝導性絶縁基板２、３を合わせてもう１回半田付け作業を行うように構成したが、これに代えて、チップ４、５を高熱伝導性絶縁基板２、３間に挟んだ状態で１回半田付け作業を行うことにより、チップ４、５を高熱伝導性絶縁基板２、３に半田付けするように構成しても良い。この構成の場合には、半田材（ろう材）１６、１８として同じ（融点温度の）半田材を用いる。そして、２枚の高熱伝導性絶縁基板２、３間にスペーサを入れるようにする。このスペーサの厚み寸法は、チップ４、５の厚さとリフロー後の半田の厚みを考慮して決める。
【００５１】
また、スペーサの熱膨張率は、高熱伝導性絶縁基板２、３間に収納する各部品の平均熱膨張率と同じであるかまたは若干大きいことが好ましい。更に、上記半田付け時において、リフロー中はチップ４、５が溶けた半田の中で浮いた状態となる。この場合、電極パターンにおける各チップ４、５の表面側の電極に接合される接合部が非接合部よりも高くなって（出っ張って）いることから、接合部の外へ半田が流れ出すことがない。これにより、各チップ４、５の位置が多少ずれていても、半田の表面張力により各チップ４、５が接合部に対応する位置に位置決めされるようになる。
【００５２】
一方、上記実施例では、ＩＧＢＴチップ４のゲート電極８と電極パターン１５の接合部１５ｅとを、並びに、ＩＧＢＴチップ４のゲート電極８と電極パターン２０の接合部２０ｄとを金属バンプにより接合する構成としたが、これに限られるものではなく、半田付け可能であれば、半田付けするように構成しても良い。尚、ＩＧＢＴチップ４のゲート電極８に流す電流は非常に小さいので、該ゲート電極８と電極パターンの接合部とを通常の金属バンプ（１個の金属バンプ）により接合しても、何ら問題が生ずることがない。
【００５３】
また、上記実施例においては、チップ４の上面側の主電極と高熱伝導性絶縁基板２、３の電極パターンの接合部とを半田付けにより接合したが、これに限られるものではない。具体的には、チップ４の上面側の主電極に数十〜数百個の金属バンプを密集して形成し、これら密集した金属バンプを介して接合する構成が好ましい。この金属バンプの材料としては、金や半田が好ましい。そして、金バンプを形成する場合には、この金バンプと接合される面（電極パターンの接合部）にすずを蒸着しておき、金とすずの共晶反応によって接合する。
【００５４】
この構成によれば、ろう材（接合材）がはみ出すおそれがないから、半導体チップ４が比較的小さいものの場合に適している。そして、この構成の場合、多数個の金属バンプを密集して設けているので、電流容量が大きくなると共に、熱抵抗が小さくなり、前記第１の実施例と同じ作用効果を得ることができる。
【００５５】
また、上記実施例では、チップ４の下面側の主電極と高熱伝導性絶縁基板２、３の電極パターンとを半田付けにより接合したが、これに限られるものではなく、上記主電極と上記電極パターンとを融着等により直接接合することが可能であれば、直接接合するように構成しても良い。
【００５６】
尚、上記実施例では、高熱伝導性絶縁基板２、３間に６個のＩＧＢＴチップ４を収容する構成としたが、これに限られるものではなく、高熱伝導性絶縁基板２、３間に収容する半導体チップの個数は１個でも良いし、また、複数個（２〜５個または７個以上）であっても良い。
【００５７】
図１３及び図１４は本発明の第２の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。上記第２の実施例では、図１３に示すように、高熱伝導性絶縁基板２、３の少なくとも一方である下側の高熱伝導性絶縁基板３におけるＩＧＢＴチップ４を挟む側の面の両端部に凸部２８ａ、２８ｂを設けている。そして、この凸部２８ａ、２８ｂの先端部を、他方である上側の高熱伝導性絶縁基板２におけるＩＧＢＴチップ４を挟む側の面に例えばろう付けにより接合する構成とした（図１４参照）。
【００５８】
上記構成によれば、凸部２８ａ、２８ｂを２枚の高熱伝導性絶縁基板２、３の間隔を保持するスペーサとして利用することができるから、スペーサを別途設けなくても済み、部品点数を少なくすることができる。尚、上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。
【００５９】
また、上記第２の実施例では、一方の高熱伝導性絶縁基板３だけに凸部２８ａ、２８ｂを突設する構成としたが、これに代えて、図１５及び図１６に示す第３の実施例のように、２つの高熱伝導性絶縁基板２、３の双方に凸部２８ａ、２８ｂ及び凸部２９ａ、２９ｂを突設し、これら凸部２８ａ、２８ｂ及び凸部２９ａ、２９ｂの各先端部を互いに接合するように構成しても良い。このように構成しても、第２の実施例と同じ作用効果を得ることができる。
【００６０】
図１７及び図１８は本発明の第４の実施例を示すものであり、第２の実施例と異なるところを説明する。尚、第２の実施例と同一部分には同一符号を付している。上記第４の実施例では、上側の高熱伝導性絶縁基板２の下面の両端部に凸部３０ａ、３０ｂを設けている。また、下側の高熱伝導性絶縁基板３の上面の両端部に１段低くなった凹部３１ａ、３１ｂを設けている。そして、２枚の高熱伝導性絶縁基板２、３を合わせたときに、凸部３０ａ、３０ｂの先端部を凹部３１ａ、３１ｂに嵌合すると共に接合している（図１８参照）。
【００６１】
従って、この第４の実施例では、一方の高熱伝導性絶縁基板２の凸部３０ａ、３０ｂと他方の高熱伝導性絶縁基板３の凹部３１ａ、３１ｂとを嵌合して接合する構成としたので、２枚の高熱伝導性絶縁基板２、３を位置決めすることができる。
【００６２】
また、上記第２ないし第４の実施例の場合、凸部２８ａ、２８ｂ、２９ａ、２９ｂ、３０ａ、３０ｂをスペーサとし、これら凸部により２枚の高熱伝導性絶縁基板２、３を接合する構成であるので、ＩＧＢＴチップ４の一方の主面の主電極と電極パターンの接合部とのろう付け（半田付け）に用いるろう材（半田材）として、ＩＧＢＴチップ４の動作温度で軟化または液化する低融点導電材料から構成されたろう材（半田材）を使用することが可能である。
【００６３】
この構成によれば、ＩＧＢＴチップ４の動作時にろう材（半田材）が軟化または液化するため、接合部分に疲労が蓄積することがなくなると共に、接合部分に熱応力が加わることもなくなる。そして、ろう材（半田材）が軟化または液化しても、凸部２８ａ、２８ｂ、２９ａ、２９ｂ、３０ａ、３０ｂにより２枚の高熱伝導性絶縁基板２、３が接合されているので、強度的な問題が生ずることもない。これにより、熱サイクルに対して強い構成のＩＧＢＴモジュール１を実現することができる。そして、上記構成の場合、低融点導電材料としては、インジウム、ガリウム或いは低温半田を使用することが好ましい。
【００６４】
図１９ないし図２３は本発明の第５の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。上記第５の実施例では、高熱伝導性絶縁基板を高熱伝導性部材と絶縁性部材とを組み合わせて構成している。具体的には、図２１に示すように、上側の高熱伝導性絶縁基板３２は、絶縁性部材である例えば窒化アルミニウム製基板３３と、高熱伝導性部材である例えば銅板３４とから構成されている。上記窒化アルミニウム製基板３３は、第１の実施例の高熱伝導性絶縁基板（窒化アルミニウム製基板）２よりも薄い基板であり、その図２１中上面には銅膜３５が形成されている。この構成の場合、窒化アルミニウム製基板３３の銅膜３５の図２１中上面に上記銅板３４が例えばろう付け（ろう材３４ａ）により接合されて両者が一体化されている。
【００６５】
また、上記銅板３４の大きさは、窒化アルミニウム製基板３３よりも一回り大きく構成されている。そして、窒化アルミニウム製基板３３の図２１中下面には、第１の実施例の高熱伝導性絶縁基板２と同じようにして、電極パターン１３、１４、１５、ＩＧＢＴチップ４、ＦＷＤチップ５が設けられている。
【００６６】
一方、下側の高熱伝導性絶縁基板３６は、上記上側の高熱伝導性絶縁基板３２と同様にして、絶縁性部材である例えば窒化アルミニウム製基板３７と、高熱伝導性部材である例えば銅板３８とから構成されている。上記窒化アルミニウム製基板３７は、第１の実施例の高熱伝導性絶縁基板（窒化アルミニウム製基板）３よりも薄い基板であり、その図２１中下面には銅膜３９が形成されている。そして、窒化アルミニウム製基板３７の銅膜３９の図２１中下面に、銅板３８がろう付け（ろう材３８ａ）により接合されている。また、銅板３８の大きさは、窒化アルミニウム製基板３７よりも一回り大きく構成されている。更に、窒化アルミニウム製基板３７の図２１中上面には、第１の実施例の高熱伝導性絶縁基板３と同じようにして、電極パターン１９、２０、ＩＧＢＴチップ４、ＦＷＤチップ５が設けられている。
【００６７】
そして、上記した２枚の高熱伝導性絶縁基板３２、３６を合わせてろう付けにより接合する作業は、第１の実施例の接合作業と同じである。この接合により、図２０及び図２２に示すような形態となる。そして、接合された２枚の高熱伝導性絶縁基板３２、３６間にエポキシ樹脂やシリコーン樹脂等の絶縁樹脂２１を充填（注入）して硬化させることにより、図２３に示すようなＩＧＢＴモジュール１が製造される。
【００６８】
尚、上述した以外の第５の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第５の実施例においても、第１の実施例と同じ作用効果を得ることができる。特に、第５の実施例では、高熱伝導性絶縁基板３２、３６を銅板３４、３８と窒化アルミニウム製基板３３、３７とを接合して構成したので、窒化アルミニウム製基板３３、３７としては薄いもの、即ち、安価なものを使用することが可能となり、しかも、銅板３４、３８が安価であるから、高熱伝導性絶縁基板３２、３６の製造コストを安くすることができる。
【００６９】
尚、上記第５の実施例では、絶縁性部材として窒化アルミニウム製基板３３、３７を用いたが、これに代えて、セラミック製例えばアルミナ製の基板を用いても良い。また、上記第５の実施例では、高熱伝導性部材として銅板３４、３８を用いたが、これに限られるものではなく、炭化けい素とアルミニウムの複合材を用いる構成としても良い。この構成の場合には、窒化アルミニウム製基板３３、３７に銅膜３５、３９に代えてアルミニウム膜を形成しておくと、このアルミニウム膜に上記炭化けい素とアルミニウムの複合材を融着することが容易である。また、上記高熱伝導性部材として、銅、炭化けい素セラミクス、炭化けい素に金属を含浸させたもの、炭化けい素を添加した金属を鋳造成形することによって形成された複合材のうちのいずれかを用いる構成とすることも好ましい。
【００７０】
図２４及び図２５は本発明の第６の実施例を示すものであり、第５の実施例と異なるところを説明する。尚、第５の実施例と同一部分には同一符号を付している。上記第６の実施例では、図２４に示すように、下側の高熱伝導性絶縁基板３６の銅板３８の上面における窒化アルミニウム製基板３７がない両端部に、凸部４０ａ、４０ｂを設けている。そして、この凸部４０ａ、４０ｂの先端部を、上側の高熱伝導性絶縁基板３２の銅板３４の下面における窒化アルミニウム製基板３３がない両端部に、例えばろう付けにより接合するように構成した（図２５参照）。
【００７１】
上記成によれば、凸部４０ａ、４０ｂを２枚の高熱伝導性絶縁基板３２、３６の間隔を保持するスペーサとして利用することができるから、スペーサを別途設けなくても済み、部品点数を少なくすることができる。尚、上述した以外の第６の実施例の構成は、第５の実施例の構成と同じ構成となっている。
【００７２】
また、上記第６の実施例では、一方の高熱伝導性絶縁基板３６の銅板３８だけに凸部４０ａ、４０ｂを突設する構成としたが、これに代えて、図２６及び図２７に示す第７の実施例のように、２つの高熱伝導性絶縁基板３２、３６の銅板３４、３８の双方に凸部４０ａ、４０ｂ及び凸部４１ａ、４１ｂを突設し、これら凸部４０ａ、４０ｂ及び凸部４１ａ、４１ｂの各先端部を互いに接合するように構成しても良い。このように構成しても、第６の実施例と同じ作用効果を得ることができる。
【００７３】
図２８及び図２９は本発明の第８の実施例を示すものであり、第６の実施例と異なるところを説明する。尚、第６の実施例と同一部分には同一符号を付している。上記第８の実施例では、上側の高熱伝導性絶縁基板３２の銅板３４の下面の両端部に凸部４２ａ、４２ｂを設けている。また、下側の高熱伝導性絶縁基板３６の銅板３８の上面の両端部に１段低くなった凹部４３ａ、４３ｂを設けている。そして、２枚の高熱伝導性絶縁基板３２、３６を合わせたときに、凸部４２ａ、４２ｂの先端部を凹部４３ａ、４３ｂに嵌合すると共に接合している（図２９参照）。従って、この第８の実施例では、上記凸部４２ａ、４２ｂと凹部４３ａ、４３ｂとの嵌合接合によって２枚の高熱伝導性絶縁基板３２、３６を位置決めすることができる。
【００７４】
図３０及び図３１は本発明の第９の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。上記第９の実施例では、２枚の高熱伝導性絶縁基板２、３を合わせて接合するときに、一方の高熱伝導性絶縁基板２の電極パターンと、他方の高熱伝導性絶縁基板３の電極パターンとを接合するように構成している。
【００７５】
具体的には、図３０に示すように、一方の高熱伝導性絶縁基板２の電極パターン４４のうちの半導体チップ４５の電極と接合されない部分に凸部４６を設け、この凸部４６を他方の高熱伝導性絶縁基板３の電極パターン４７に例えばろう付けにより接合するように構成されている。この構成によれば、２枚の高熱伝導性絶縁基板２、３の電極パターン４４、４７を接続する必要があるような複雑な回路（例えば３相のインバータ主回路）を形成する場合に、簡単な形状の電極パターン４４、４７で構成することが可能となる。
【００７６】
尚、２枚の高熱伝導性絶縁基板２、３間に、半導体チップ４５として第１の実施例と同様に複数個のＩＧＢＴチップ４を収容する場合には、電極パターン４４、４７の形状を第１の実施例の各電極パターンとほぼ同様な形状に構成すれば良く、必要に応じて電極パターン４４、４７の各形状を決めれば良い。
【００７７】
図３２ないし図３８は本発明の第１０の実施例を示すものであり、第１の実施例と異なるところを説明する。この第１０の実施例では、２枚の高熱伝導性絶縁基板４８、４９は、絶縁部材５０、５１と、この絶縁部材５０、５１に埋め込まれた電極５２、５３、５４、５５、５６とから構成されている。まず、上側の高熱伝導性絶縁基板４８について図３２を参照して説明する。
【００７８】
この高熱伝導性絶縁基板４８は、例えば窒化アルミニウムまたはアルミナ等のセラミック材料からなる絶縁部材５０に３個の銅板製の電極５２、５３、５４を埋め込んで構成されている。第１の電極５２は、図３７にも示すように、半導体チップを取り付けるための３個のチップ取付板部５２ａ、５２ｂ、５２ｃと、これらチップ取付板部５２ａ、５２ｂ、５２ｃの図３７中上端部を連結する連結部５２ｄと、この連結部５２ｄから図３７中上方へ向けて突設された外部配線接続用端子５２ｅとから構成されている。上記３個のチップ取付板部５２ａ、５２ｂ、５２ｃには、それぞれＩＧＢＴチップ５７及びＦＷＤチップ５８がろう付け（例えば半田付け）されている。この場合、各ＩＧＢＴチップ５７の裏面側のコレクタ電極がろう付けされている。
【００７９】
第２の電極５３は、図３７にも示すように、下側の高熱伝導性絶縁基板４９に取り付けられた半導体チップの電極と接合するための接合部を有する３個の接合板部５３ａ、５３ｂ、５３ｃと、これら接合板部５３ａ、５３ｂ、５３ｃの図３７中上端部を連結する連結部５３ｄと、この連結部５３ｄから図３７中上方へ向けて突設された外部配線接続用端子５３ｅとから構成されている。上記接合板部５３ａ、５３ｂ、５３ｃには、それぞれＩＧＢＴチップ５７のエミッタ電極に接合するためのほぼ正方形状をなす接合部５３ｆと、ＦＷＤチップ５８の表面側電極に接合するためのほぼ長方形状をなす接合部５３ｇとが下方へ向けて若干（例えば０．５ｍｍ程度）突出するように設けられている。上記接合部５３ｆ、５３ｇの各下面には、ろう材（例えば半田材）が印刷またはメッキにより取り付けられている。また、上記３個の接合板部５３ａ、５３ｂ、５３ｃの図３７中上端部には、それぞれ切欠部５３ｈが形成されている。
【００８０】
また、第３の電極５４は、図３２及び図３７に示すように、第２の電極５３の３個の切欠部５３ｈ内に配置される３個の細長い分岐板部５４ａ、５４ｂ、５４ｃと、これら分岐板部５４ａ、５４ｂ、５４ｃの図３７中上端部を連結する連結部５４ｄと、この連結部５４ｄの図３２中右端部から左方へ向けて突設された外部配線接続用端子５４ｅとから構成されている。上記分岐板部５４ａ、５４ｂ、５４ｃの各先端部には、ＩＧＢＴチップ５７のゲート電極に接合するための接合部５４ｆが下方へ向けて若干（例えば０．５ｍｍ程度）突出するように設けられている。上記接合部５４ｆの各下面には、半田或いは金からなる金属バンプが形成されている。
【００８１】
尚、上記高熱伝導性絶縁基板４８を製造する場合、絶縁部材５０は、３個の電極５２、５３、５４を埋め込むためのくりぬき部を予め形成した形態で焼結して成形する。そして、この絶縁部材５０に３個の電極５２、５３、５４を収容した後、隙間にろう材をしみこませて硬化固定する。この場合、ろう材としては、半導体チップを接合する際に用いるろう材よりも高融点のろう材（硬ろう）を用いる。そして、絶縁部材５０に３個の電極５２、５３、５４を埋込む作業が完了したら、高熱伝導性絶縁基板４８（電極５２、５３、５４）の図３４中上面に、例えば窒化アルミニウム製の絶縁膜６０を形成する。続いて、上記絶縁膜６０を形成後、第１の電極５２にＩＧＢＴチップ５７及びＦＷＤチップ５８をろう付けする。
【００８２】
一方、下側の高熱伝導性絶縁基板４９は、例えば窒化アルミニウムまたはアルミナ等のセラミック材料からなる絶縁部材５１に２個の銅板製の電極５５、５６を埋め込んで構成されている。第１の電極５５は、図３８にも示すように、基板部５５ａと、この基板部５５ａの図３８中下端部に下方へ向けて突設された外部配線接続用端子５５ｂとから構成されている。上記基板部５５ａには、上側の高熱伝導性絶縁基板４８の第２の電極５３の各３個の接合部５３ｆ及び５３ｇに対応するように各３個のＩＧＢＴチップ５７及びＦＷＤチップ５８がろう付けされている。この場合、各ＩＧＢＴチップ５７の裏面側のコレクタ電極がろう付けされている。
【００８３】
また、上記基板部５５ａには、上側の高熱伝導性絶縁基板４８の第１の電極５２にろう付けされた各３個のＩＧＢＴチップ５７及びＦＷＤチップ５８に対応するように、ほぼ正方形状をなす３個の接合部５５ｃと、ほぼ長方形状をなす３個の接合部５５ｄとが下方へ向けて若干（例えば０．５ｍｍ程度）突出するように設けられている。上記接合部５５ｃ、５５ｄの各上面には、ろう材（例えば半田材）が印刷またはメッキにより取り付けられている（図３４参照）。また、上記基板部５５ａの３個の接合部５５ｃの図３８中下端部には、それぞれ切欠部５５ｅが形成されている。
【００８４】
また、第２の電極５６は、図３２及び図３８に示すように、第１の電極５５の３個の切欠部５５ｅ内に配置される３個の細長い分岐板部５６ａ、５６ｂ、５６ｃと、これら分岐板部５６ａ、５６ｂ、５６ｃの図３８中下端部を連結する連結部５６ｄと、この連結部５６ｄの図３２中右端部から左方へ向けて突設された外部配線接続用端子５６ｅとから構成されている。上記分岐板部５６ａ、５６ｂ、５６ｃの各先端部には、ＩＧＢＴチップ５７のゲート電極に接合するための接合部５６ｆ（図３８参照）が上方へ向けて若干（例えば０．５ｍｍ程度）突出するように設けられている。上記接合部５６ｆの各上面には、半田或いは金からなる金属バンプが形成されている。
【００８５】
尚、上記高熱伝導性絶縁基板４９の製造は、前記上側の高熱伝導性絶縁基板４８と同様にして行う。そして、絶縁部材５１に２個の電極５５、５６を埋込む作業が完了したら、高熱伝導性絶縁基板４９（電極５２、５３、５４）の図３４中下面に、例えば窒化アルミニウム製の絶縁膜６１を形成する。続いて、上記絶縁膜６１の形成後、第１の電極５５にＩＧＢＴチップ５７及びＦＷＤチップ５８をろう付けする。
【００８６】
次に、上述したように形成しておいた２枚の高熱伝導性絶縁基板４８、４９を、図３４で示すように合わせて、２枚の高熱伝導性絶縁基板４８、４９間に６個のＩＧＢＴチップ５７及び６個のＦＷＤチップ５８を挟む。これにより、上側の高熱伝導性絶縁基板４８の電極５３の接合部５３ｆ及び５３ｇと、下側の高熱伝導性絶縁基板４９側のＩＧＢＴチップ５７のエミッタ電極及びＦＷＤチップ５８の表面側電極とがろう材を介して当接し、上側の高熱伝導性絶縁基板４８の電極５４の接合部５４ｆと、下側の高熱伝導性絶縁基板４９側のＩＧＢＴチップ５７のゲート電極とが当接する。
【００８７】
これと共に、下側の高熱伝導性絶縁基板４９の電極５５の接合部５５ｃ及び５５ｄと上側の高熱伝導性絶縁基板４８側のＩＧＢＴチップ５７のエミッタ電極及びＦＷＤチップ５８の表面側電極とがろう材を介して当接し、下側の高熱伝導性絶縁基板４９の電極５６の接合部５６ｆと、上側の高熱伝導性絶縁基板４８側のＩＧＢＴチップ５７のゲート電極とが当接する。
【００８８】
続いて、上記各当接部分をホットプレートまたは加熱炉等により加熱することによりリフローを行う。これにより、上記各当接部分がろう付け（具体的には、半田付け）されて接合され、図３３及び図３５に示すような形態となる。尚、ＩＧＢＴチップ５７のゲート電極と電極５３の接合部５４ｆとの接合、並びに、ＩＧＢＴチップ５７のゲート電極と電極パターン５６の接合部５６ｆとの接合は、金属バンプを介して行われている。
【００８９】
尚、図３４は、厚み方向（図中上下方向）にかなり拡大して示した図であり、この厚み方向の寸法を実際の寸法にほぼ合わせた図を図３５に示す。そして、上記したろう付け接合を行った後は、２枚の高熱伝導性絶縁基板４８、４９間に、例えばエポキシ樹脂或いはシリコーン樹脂等からなる絶縁樹脂６２を充填して硬化させる。これにより、ＩＧＢＴモジュール６３が完成する。このＩＧＢＴモジュール６３に冷却器を取り付ける場合、高熱伝導性絶縁基板４８、４９の上面及び下面、即ち、絶縁膜６０の上面及び絶縁膜６１の下面にそれぞれ冷却器を取り付けるように構成されている。
【００９０】
そして、第１０の実施例は、上述したように構成されているので、ＩＧＢＴチップ５７から発生する熱は、ＩＧＢＴチップ５７の上下両主面にろう付けされた電極５２、５３、５５を通って速やかに放熱されるようになり、第１の実施例とほぼ同じ作用効果を得ることができる。
【００９１】
尚、上記実施例では、電極５２、５３、５４、５５、５６を銅により構成したが、これに限られるものではなく、ＭｏやＷを含んだ金属により構成しても良い。このような金属製の電極とすると、絶縁部材５０、５１との熱膨張率のマッチングが良くなる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すＩＧＢＴモジュールの分解斜視図
【図２】ＩＧＢＴモジュールの斜視図
【図３】製造工程を示す拡大縦断面図
【図４】ＩＧＢＴモジュールの縦断面図
【図５】絶縁樹脂を充填したＩＧＢＴモジュールの縦断面図
【図６】下側の高熱伝導性絶縁基板の上面図
【図７】上側の高熱伝導性絶縁基板の下面図
【図８】電気回路図
【図９】ＩＧＢＴチップの斜視図
【図１０】ＩＧＢＴチップの縦断面図
【図１１】ＦＷＤチップの斜視図
【図１２】ＦＷＤチップの縦断面図
【図１３】本発明の第２の実施例を示す図１相当図
【図１４】図２相当図
【図１５】本発明の第３の実施例を示す図１相当図
【図１６】図２相当図
【図１７】本発明の第４の実施例を示す図１相当図
【図１８】図２相当図
【図１９】本発明の第５の実施例を示す図１相当図
【図２０】図２相当図
【図２１】図３相当図
【図２２】図４相当図
【図２３】図５相当図
【図２４】本発明の第６の実施例を示す図１相当図
【図２５】図２相当図
【図２６】本発明の第７の実施例を示す図１相当図
【図２７】図２相当図
【図２８】本発明の第８の実施例を示す図１相当図
【図２９】図２相当図
【図３０】本発明の第９の実施例を示す分解縦断面図
【図３１】縦断面図
【図３２】本発明の第１０の実施例を示す図１相当図
【図３３】図２相当図
【図３４】図３相当図
【図３５】図４相当図
【図３６】図５相当図
【図３７】図７相当図
【図３８】図６相当図
【符号の説明】
１はＩＧＢＴモジュール（半導体装置）、２、３は高熱伝導性絶縁基板、４はＩＧＢＴチップ（半導体チップ）、４ａは上面（主面）、４ｂは下面（主面）、５はＦＷＤチップ（半導体チップ）、６はコレクタ電極（主電極）、７はガードリング、８はゲート電極（制御電極）、９はエミッタ電極（主電極）、１０は裏面側電極、１１はガードリング、１２は表面側電極、１３は電極パターン、１３ｂは外部配線接続用端子（主電極用端子）、１３ｃは外部配線接続用端子（制御電極用端子）、１３ｄ、１３ｅは接合部、１４は電極パターン、１４ｂは外部配線接続用端子（主電極用端子）、１４ｃは外部配線接続用端子（制御電極用端子）、１４ｄは接合部、１５は電極パターン、１５ｃは外部配線接続用端子（制御電極用端子）、１５ｄは接合部、１９は電極パターン、１９ｂは外部配線接続用端子（主電極用端子）、１９ｃは外部配線接続用端子（制御電極用端子）、１９ｄ、１９ｅは接合部、２０は電極パターン、２０ｃは外部配線接続用端子（制御電極用端子）、２０ｄは接合部、２１は絶縁樹脂、２８ａ、２８ｂは凸部、２９ａ、２９ｂは凸部、３０ａ、３０ｂは凸部、３１ａ、３１ｂは凹部、３２は高熱伝導性絶縁基板、３３は窒化アルミニウム製基板（絶縁性部材）、３４は銅板（高熱伝導性部材）、３４ａはろう材、３５は銅膜、３６は高熱伝導性絶縁基板、３７は窒化アルミニウム製基板（絶縁性部材）、３８は銅板（高熱伝導性部材）、３８ａはろう材、３９は銅膜、４０ａ、４０ｂは凸部、４１ａ、４１ｂは凸部、４２ａ、４２ｂは凸部、４３ａ、４３ｂは凹部、４４は電極パターン、４５は半導体チップ、４６は凸部、４７は電極パターン、４８、４９は高熱伝導性絶縁基板、５７はＩＧＢＴチップ、５８はＦＷＤチップ、６３はＩＧＢＴモジュール（半導体装置）を示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device configured by housing one or a plurality of semiconductor chips such as power MOSFETs and IGBTs in a package.
[0002]
[Prior art]
Since semiconductor chips such as power MOSFETs and IGBTs are elements that control a large current, they generate a large amount of self heat. For this reason, when accommodating the said semiconductor chip in a package, it is comprised so that cooling property (heat dissipation) may fully be improved. For example, in the case of an IGBT module configured by accommodating a plurality of IGBT chips in a package, the IGBT module is provided with an insulating substrate made of high thermal conductivity ceramic, and the IGBT chips are mounted on the insulating substrate, and each IGBT is mounted. A main electrode provided on the lower surface (lower main surface) of the chip is connected to a copper thick film provided on the insulating substrate by soldering.
[0003]
The main electrode and the control electrode provided on the upper surface (upper main surface) of each IGBT chip are connected to the copper thick film provided on the insulating substrate by wire bonding. Furthermore, the insulating substrate is soldered to a copper heat sink. Thereby, the heat generated from each IBGT chip is transmitted to the heat radiating plate through the insulating substrate and is radiated. Such an IBGT module is used in an inverter main circuit of an inverter device of several tens to several hundreds of A class.
[0004]
[Problems to be solved by the invention]
In the case of the IBGT module having the above-described conventional configuration, the heat generated from each IBGT chip is dissipated from the insulating substrate provided on the lower surface side of each IBGT chip, that is, the structure mainly dissipated from the lower surface side of each IBGT chip. It is. In this structure, since heat is only radiated from one surface of each IBGT chip, there is a limit to improving heat dissipation, and it is difficult to reduce the size of the entire IGBT module.
[0005]
On the other hand, if heat is dissipated from both the upper and lower surfaces (two main surfaces) of the semiconductor chip, the heat dissipation can be greatly increased. An example of this configuration is a thyristor package. This package has a structure in which a thyristor chip is sandwiched between two electrode blocks that serve both as electrodes and heat dissipation. In this configuration, the heat generated from the thyristor chip is transferred from the upper and lower surfaces to the electrode block and dissipated. In the case of the thyristor, in order to establish an electrical connection between the electrode of the thyristor chip and the electrode block, the thyristor chip is sandwiched between the electrode blocks and pressed with a considerably large force.
[0006]
However, a semiconductor chip having a MOS gate structure such as an IGBT chip has a characteristic that it is vulnerable to stress. For this reason, the structure which pressurizes the said semiconductor chip with an electrode block cannot be employ | adopted. In view of this, a configuration in which a semiconductor chip is sandwiched between two highly heat-conductive insulating substrates without applying pressure is disclosed in, for example, Japanese Patent Application Laid-Open No. 59-31042. In the case of Japanese Patent Application Laid-Open No. 59-31042, the lower surface side of the semiconductor chip is fixed to the electrode provided on the insulating substrate, so that the heat generated from the semiconductor chip is radiated smoothly.
[0007]
However, on the upper surface side of the semiconductor chip, since the electrode on the upper surface side and the electrode provided on the insulating substrate are connected by the bonding pad and the metal bump, the area of the connection portion is reduced. For this reason, the electrical resistance is increased, which is disadvantageous for flowing a large current, and heat generated from the semiconductor chip is difficult to be transmitted to the insulating substrate, resulting in a problem that heat dissipation is reduced.
[0008]
Accordingly, an object of the present invention is to improve heat dissipation, to realize downsizing, and to quickly dissipate heat from two main surfaces of the semiconductor chip even if the semiconductor chip has a structure that is weak against stress. An object of the present invention is to provide a semiconductor device that can be used.
[0009]
[Means for Solving the Problems]
  According to the invention of claim 1,Made of aluminum nitride or aluminaSince the semiconductor chip is sandwiched between the two high thermal conductive insulating substrates and the electrode of the semiconductor chip and the electrode pattern of the high thermal conductive insulating substrate are joined by brazing, the heat generated in the semiconductor chip is generated in the semiconductor chip. The heat is smoothly transmitted from the two main surfaces to the two high thermal conductive insulating substrates, and heat is quickly radiated. Thereby, the structure of the semiconductor device can be miniaturized. Further, since the electrode of the semiconductor chip and the electrode pattern of the high thermal conductive insulating substrate are joined by brazing, it is not necessary to pressurize the semiconductor chip, and the area of the joined (connected) portion is increased, and the electrical resistance and Thermal resistance can be reduced. Furthermore, since the convex portion is provided on the surface on the side sandwiching the semiconductor chip in at least one of the high thermal conductive insulating substrates, and the tip of the convex portion is joined to the other high thermal conductive insulating substrate, the convex portion is A spacer can be used to maintain the distance between the two high thermal conductive insulating substrates, and the spacer need not be provided separately.
[0010]
  According to the invention of claim 2,Made of aluminum nitride or aluminaA configuration in which at least one of the high thermal conductive insulating substrates is provided with a convex portion on a surface sandwiching the semiconductor chip, and a concave portion in which the convex portion is fitted is provided on the other surface of the high thermal conductive insulating substrate between which the semiconductor chip is sandwiched. Therefore, when the convex portion is joined to the concave portion, the two high thermal conductive insulating substrates can be positioned.
[0011]
  In invention of Claim 3In this case, the brazing material for brazing the main electrode on one main surface of the semiconductor chip and the electrode pattern of the high thermal conductive insulating substrate is made of a low melting point conductive material that softens or liquefies at the semiconductor chip operating temperature. According to this configuration, since the brazing material is softened or liquefied during the operation of the semiconductor chip, fatigue does not accumulate at the joint portion, and thermal stress is not applied to the joint portion. Thereby, it is possible to realize a semiconductor device having a configuration strong against thermal cycles. In the case of this configuration, the two high thermal conductive insulating substrates are joined to each other by the convex portions provided on at least one of them, so that one main electrode of the semiconductor chip and the electrode pattern of the high thermal conductive insulating substrate Even if the brazing material for brazing is softened or liquefied, the strength of the entire semiconductor device (the bonding strength of the two high thermal conductive insulating substrates) does not decrease.
[0012]
  According to the invention of claim 4, as the low melting point conductive material, indiumOrGariuTheSince it is configured to be used, it is possible to easily realize a configuration in which the brazing material is softened or liquefied during the operation of the semiconductor chip.
[0013]
  In invention of Claim 5According to the present invention, a convex portion is provided at a portion of the electrode pattern of one high thermal conductive insulating substrate that is not bonded to the electrode of the semiconductor chip, and this convex portion is configured to be bonded to the electrode pattern of the other high thermal conductive insulating substrate. Therefore, a complicated circuit (for example, a three-phase inverter main circuit) can be configured with a simple electrode pattern.
[0014]
  According to the invention of claim 6,Since the semiconductor chip is sandwiched between two high thermal conductive insulating substrates so that the two main surfaces are opposite to each other, the plurality of semiconductor chips are separated by two high thermal conductive insulations. When sandwiched between the substrates, the shape of the electrode pattern disposed on each opposing surface of the high thermal conductive insulating substrate can be made relatively simple.
[0015]
  Claim7According to the invention ofTerminals for connecting external wiring are provided on the electrode pattern of the high thermal conductive insulating substrate so as to be parallel to the plate surface of the high thermal conductive insulating substrate and to extend outward. Thereby, normally, a separate terminal for external wiring connection can be provided, and the work of connecting the terminal and the electrode pattern can be eliminated, so that the reliability can be increased. Moreover, since the terminal for connecting the external wiring extends in a direction parallel to the plate surface of the high thermal conductive insulating substrate, avoid interference between the cooler attached to the high thermal conductive insulating substrate and the wiring connected to the terminal as much as possible. It becomes possible.
[0016]
  According to the invention of claim 8, the main electrode terminals connected to the main electrode of the semiconductor chip among the terminals for external wiring connection are provided so as to extend in the same direction, and among the terminals for external wiring connection, A control electrode terminal connected to the control electrode of the semiconductor chip was provided so as to extend in the direction opposite to the main electrode terminal. In the case of this configuration, it becomes easy to separate the control wiring and the power wiring, and the configuration is strong against noise, and it is easy to ensure that the cooling air flow path does not interfere with the wiring. Become. In addition, there is an effect of reducing the internal inductance of the semiconductor device.
In the invention of claim 9, a high thermal conductive insulating substrate is provided.In place of the aluminum nitride or the alumina, a composite formed using any one of copper, silicon carbide ceramics, silicon carbide impregnated with metal, or silicon carbide added metal cast A material and an insulating member were combined. According to this configuration, the high thermal conductivity member is excellent as a heat dissipation member.
[0017]
  Claim10In this invention, the main electrode on the main surface side of the semiconductor chip on which the control electrode is provided and the electrode pattern of the high thermal conductive insulating substrate are joined by metal bumps provided densely on the main electrode. It was set as the structure to do. According to this configuration, since there is no possibility that the brazing material (joining material) protrudes, it is suitable for the case where the semiconductor chip is relatively small. In this configuration, since the metal bumps are densely provided, the current capacity is increased and the thermal resistance is also reduced, so that the problem that occurs in the configuration in which one or several metal bumps are joined can be solved. . If the metal bump is made of gold or solder (claims)11), Providing the metal bumps in a dense manner can be easily realized.
[0018]
  Claim12According to the invention, the height of the joint portion with the electrode of the semiconductor chip in the electrode pattern of the high thermal conductive insulating substrate is made higher than that of the non-joint portion, and the size of the joint portion is set to the electrode of the semiconductor chip. Therefore, it is possible to prevent the solder from wrapping around during soldering and to avoid the guard ring of the semiconductor chip.
[0019]
  Claim13According to the invention, since the insulating resin is filled between the two high thermal conductive insulating substrates, the gap between the two high thermal conductive insulating substrates can be easily sealed.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a first embodiment in which the present invention is applied to an IGBT module will be described with reference to FIGS. 1 and 2 are diagrams showing a schematic overall configuration of the IGBT module 1 of the first embodiment. As shown in FIGS. 1 and 2, the IGBT module 1 includes, for example, six IGBT chips 4 and, for example, six free wheel diode chips 5 (hereinafter referred to as FWD) between two high thermal conductive insulating substrates 2 and 3. (Referred to as a chip 5) (only three are shown in FIG. 1). In this case, the IGBT chip 4 and the FWD chip 5 constitute a semiconductor chip. Here, the specific configuration of the IGBT module 1 will be described in detail later. First, the IGBT chip 4 and the FWD chip 5 will be described.
[0021]
As shown in FIGS. 9 and 10, the IGBT chip 4 is formed in a rectangular (substantially square) plate shape as a whole, and has an upper surface 4a and a lower surface 4b as two main surfaces. A collector electrode 6 is formed on the entire lower surface 4 b (one main surface) of the IGBT chip 4. The upper surface 4a (the other main surface) of the IGBT chip 4 is formed with a substantially rectangular annular guard ring 7 at the periphery thereof, and a small rectangular gate electrode 8 is formed at the central portion thereof. An emitter electrode 9 is formed in a region between the gate electrode 8. In this case, the collector electrode 6 and the emitter electrode 9 constitute the main electrode, and the gate electrode 8 constitutes the control electrode.
[0022]
The FWD chip 5 is formed in a rectangular (substantially rectangular) plate shape as a whole. On the entire lower surface 5b of the FWD chip 5, a back surface side electrode 10 is formed. A substantially rectangular annular guard ring 11 is formed on the peripheral surface of the upper surface 5 a of the FWD chip 5, and a surface side electrode 12 is formed inside the guard ring 11.
[0023]
Now, a specific configuration of the IGBT module 1 will be described with reference to FIGS. First, the two high thermal conductive insulating substrates 2 and 3 are each made of, for example, an aluminum nitride substrate. As shown in FIG. 3A and FIG. 7, on the lower surface (the surface on the side sandwiching the semiconductor chip) of the upper high thermal conductivity insulating substrate 2 of the two high thermal conductivity insulating substrates 2, 3, Electrode patterns 13, 14, and 15 are disposed. These electrode patterns 13, 14 and 15 are made of a plate material such as copper or aluminum (for example, a plate material having a thickness of about 0.5 mm), and are directly attached to the lower surface of the high thermal conductive insulating substrate 2 by, for example, fusion. ing. In this case, instead of fusion, it may be configured to be attached by brazing (for example, soldering).
[0024]
Here, each shape of the electrode patterns 13, 14, 15 will be described. First, as shown in FIG. 7, the electrode pattern 13 is provided with a substantially rectangular substrate portion 13a and a left end portion of the substrate portion 13a in FIG. The external wiring connection terminal 13b that protrudes and the external wiring connection terminal 13c that protrudes to the right at the right end of the substrate portion 13a in FIG. 7 and protrudes from the high thermal conductive insulating substrate 2 are configured. . The substrate portion 13a is provided with three joint portions 13d having a substantially square shape projecting downward, and three joint portions 13e having a substantially rectangular shape are projecting downward. Furthermore, three elongated cutouts 13f are formed so as to reach the center of the three joints 13d.
[0025]
In this case, the size of the three joint portions 13d is set to be substantially equal to or slightly smaller than the emitter electrode 9 of the IGBT chip 4, and the protruding height dimension of each joint portion 13d is set to about 0.5 mm, for example. Has been. The size of the three joints 13e is set to be approximately equal to or slightly smaller than the surface side electrode 12 of the FWD chip 5, and the protruding height of each joint 13e is set to about 0.5 mm, for example. Has been. A brazing material (for example, a solder material) 16 is attached to each lower surface of the joint portions 13d and 13e by printing or plating (see FIG. 3A).
[0026]
Further, as shown in FIG. 7, the electrode pattern 15 includes an elongated substrate portion 15a, three branch portions 15b branched into the substrate portion 15a and disposed in the three cutout portions 13f of the electrode pattern 13. The external wiring connection terminal 15c protrudes from the high thermal conductive insulating substrate 2 and protrudes rightward from the right end portion of the substrate portion 15a in FIG. A joint portion 15d protrudes downward from each tip portion of the three branch portions 15b. In this case, the size of the three junctions 15d is set to be substantially equal to or slightly smaller than the gate electrode 8 of the IGBT chip 4, and the protruding height dimension of each junction 15d is set to about 0.5 mm, for example. Has been. Metal bumps (not shown) made of solder or gold are formed on each lower surface of the joint 15d.
[0027]
On the other hand, as shown in FIG. 7, the electrode pattern 14 is provided with a substantially rectangular substrate portion 14a and a left end portion of the substrate portion 14a in FIG. The external wiring connection terminal 14b that protrudes and the external wiring connection terminal 14c that protrudes rightward at the right end of the substrate portion 14a in FIG. 7 and protrudes from the high thermal conductive insulating substrate 2 are configured. . Three IGBT chips 4 and three FWD chips 5 are brazed (for example, soldered) to the substrate portion 14a. In this case, as shown in FIG. 3A, the collector electrode 6 of each IGBT chip 4 is joined to the substrate portion 14a via a brazing material (for example, solder material) 18. Similarly, the back surface side electrode 10 of each FWD chip 5 is joined to the substrate portion 14a via a brazing material (for example, solder material) 18.
[0028]
Next, as shown in FIG. 3C and FIG. 6, electrode patterns 19 and 20 are disposed on the upper surface of the lower high thermal conductive insulating substrate 3 (the surface on the side sandwiching the semiconductor chip). . These electrode patterns 19 and 20 are made of a plate material such as copper or aluminum (for example, a plate material having a thickness of about 0.5 mm), and are directly attached to the upper surface of the high thermal conductive insulating substrate 3 by, for example, fusion. . In this case, instead of fusion, it may be configured to be attached by brazing (for example, soldering).
[0029]
Here, the shape of the electrode pattern 19 will be described first. As shown in FIG. 6, the electrode pattern 19 protrudes rightward from the substantially square substrate portion 19a and the right end portion in FIG. 6 of the substrate portion 19a and protrudes from the high thermal conductive insulating substrate 3. The external wiring connection terminal 19b and the external wiring connection terminal 19c projecting leftward from the left end portion in FIG. 6 of the substrate portion 19a and protruding from the high thermal conductive insulating substrate 3 are configured. In the lower half of the substrate portion 19a in FIG. 5, three joint portions 19d having a substantially square shape project upward, and three joint portions 19e having a substantially rectangular shape are formed upward. Further, three elongated portions 19f are formed so as to reach the respective central portions of the three joint portions 19d.
[0030]
In this case, the size of the three joint portions 19d is set to be approximately equal to or slightly smaller than the emitter electrode 9 of the IGBT chip 4, and the protruding height dimension of each joint portion 19d is set to about 0.5 mm, for example. Has been. The size of the three joints 19e is set to be approximately equal to or slightly smaller than the surface side electrode 12 of the FWD chip 5, and the protruding height of each joint 19e is set to about 0.5 mm, for example. Has been. A brazing material (for example, solder material) 16 is attached to each upper surface of the joint portions 19d and 19e by printing or plating (see FIG. 3C).
[0031]
Further, the three IGBT chips 4 and the three FWD chips 5 are brazed (for example, soldered) to the upper half portion of the substrate portion 19a in FIG. In this case, as shown in FIG. 3C, the collector electrode 6 of each IGBT chip 4 is joined to the substrate portion 19a via a brazing material (for example, solder material) 18. Similarly, the back surface side electrode 10 of each FWD chip 5 is joined to the substrate portion 19a via a brazing material (for example, solder material) 18.
[0032]
On the other hand, as shown in FIG. 6, the electrode pattern 20 has substantially the same shape as the electrode pattern 15, and has an elongated substrate portion 20a and three notches 19f branched from the substrate portion 20a. 6 and the external wiring connection terminal 20c that protrudes leftward from the left end of the substrate 20a in FIG. 6 and protrudes leftward from the high thermal conductive insulating substrate 3. Has been. A joint portion 20d protrudes upward from each tip portion of the three branch portions 20b. In this case, the size of the three junctions 20d is set to be approximately equal to or slightly smaller than the gate electrode 8 of the IGBT chip 4, and the protruding height dimension of each junction 20d is set to about 0.5 mm, for example. Has been. Metal bumps (not shown) made of gold or solder are formed on each lower surface of the joint portion 20d.
[0033]
In the case of the above configuration, the external wiring connection terminals 13b, 14b, and 19b constitute main electrode terminals, and the external wiring connection terminals 13c, 14c, 15c, 19c, and 20c constitute control electrode terminals. .
[0034]
Next, the two high thermal conductive insulating substrates 2 and 3 formed in advance as described above are aligned as shown in FIG. 3B, and between the two high thermal conductive insulating substrates 2 and 3. 6 IGBT chips 4 and 6 FWD chips 5 are sandwiched. As a result, the joints 13d and 13e of the electrode pattern 13 of the upper high thermal conductive insulating substrate 2, the emitter electrode 9 of the IGBT chip 4 on the lower high thermal conductive insulating substrate 3 side, and the surface side electrode 12 of the FWD chip 5 are obtained. The bonding portion 15d of the electrode pattern 15 of the upper high thermal conductive insulating substrate 2 and the gate electrode 8 of the IGBT chip 4 on the lower high thermal conductive insulating substrate 3 side are in contact with each other through the brazing filler metal 16. Touch.
[0035]
At the same time, the joint portions 19d and 19e of the electrode pattern 19 of the lower high thermal conductive insulating substrate 3, the emitter electrode 9 of the IGBT chip 4 on the upper high thermal conductive insulating substrate 2 side, and the surface side electrode 12 of the FWD chip 5 The bonding portion 20d of the electrode pattern 20 of the lower high thermal conductive insulating substrate 3 and the gate electrode 8 of the IGBT chip 4 on the lower high thermal conductive insulating substrate 3 side are in contact with each other through the brazing filler metal 16. Touch.
[0036]
Subsequently, reflow is performed by heating each contact portion with a hot plate or a heating furnace. As a result, the abutting portions are brazed (specifically, soldered) and joined to form a configuration as shown in FIGS. 2 and 3B. The bonding between the gate electrode 8 of the IGBT chip 4 and the bonding portion 15e of the electrode pattern 15 and the bonding between the gate electrode 8 of the IGBT chip 4 and the bonding portion 20d of the electrode pattern 20 are performed by metal bumps. .
[0037]
In performing brazing, a low melting point brazing material (low melting point soldering material) is used as the brazing material 16 to be brazed later, and a high melting point brazing material (high melting point soldering material) is used as the brazing material 18 to be brazed first. Is used. With this configuration, the brazing material 16 reflows at a temperature lower than the melting point of the previously joined brazing material 18 at the time of subsequent brazing, so that the previously joined brazing material 18 does not melt.
[0038]
FIGS. 3A, 3B, and 3C are views in which the dimension in the thickness direction (vertical direction in FIG. 3) is considerably enlarged. FIG. 4 shows a diagram in which the dimension in the thickness direction is substantially matched to the actual dimension. As shown in FIG. 4, in the state where the six IGBT chips 4 and the six FWD chips 5 are sandwiched between the two high thermal conductive insulating substrates 2 and 3, the high thermal conductive insulating substrates 2, 3 are used. The interval is configured to be about 1 mm, for example.
[0039]
Then, after performing the above-described bonding, the insulating resin 21 is filled between the two high thermal conductive insulating substrates 2 and 3 and cured (see FIG. 5). Thereby, the IGBT module 1 is completed. As the insulating resin 21, for example, an epoxy resin or a silicone resin containing a filler is preferably used.
[0040]
FIG. 8 shows an electrical circuit diagram of the IGBT module 1 manufactured as described above. As shown in FIG. 8, the collector of the first IGBT 22 is connected to the terminal 23a and the terminal 24a, the emitter of the first IGBT 22 is connected to the terminal 23b and the terminal 24c, and the gate of the first IGBT 22 is connected to the terminal 24b. Connected. Then, both ends of the first FWD 25 are connected to the collector and emitter of the first IGBT 22 with the polarity shown in the figure. In addition, the collector of the second IGBT 26 is connected to the emitter of the first IGBT 22 (ie, the terminal 23b and the terminal 24c), the emitter of the second IGBT 26 is connected to the terminal 23c and the terminal 24e, and the gate of the second IGBT 26 is connected. Is connected to the terminal 24d. Then, both ends of the second FWD 27 are connected to the collector and emitter of the second IGBT 26 with the polarity shown in the drawing.
[0041]
In the case of this configuration, the first IGBT 22 is configured by connecting in parallel three IGBT chips 4 (specifically, three IGBT chips 4 previously soldered to the high thermal conductive insulating substrate 2). ing. Similarly, the second IGBT 26 is configured by connecting three IGBT chips 4 (specifically, three IGBT chips 4 previously soldered to the high thermal conductive insulating substrate 3) in parallel. Yes. The reason why the three IGBT chips 4 are connected in parallel is to increase the current capacity. Therefore, the number of IGBT chips 4 to be connected in parallel may be appropriately determined according to the current capacity specification.
[0042]
Further, terminals 23a to 23c in the electric circuit diagram of FIG. 8 constitute main electrode terminals, that is, power terminals, and terminals 24a to 24e constitute control electrode terminals, that is, control terminals. The correspondence relationship between the terminals 23a to 23c and 24a to 24e in the electric circuit diagram of FIG. 8 and the external wiring connection terminals of the IGBT module 1 is as follows. That is, the terminal 23a is the external wiring connection terminal 14b, the terminal 23b is the external wiring connection terminal 19b, the terminal 23c is the external wiring connection terminal 13b, and the terminal 24a is the external wiring connection terminal 14c. The terminal 24b is an external wiring connection terminal 20c, the terminal 24c is an external wiring connection terminal 19c, the terminal 24d is an external wiring connection terminal 15c, and the terminal 24e is an external wiring connection terminal 13c.
[0043]
According to this embodiment having such a configuration, the IGBT chip 4 and the FWD chip 5 are sandwiched between the two high thermal conductive insulating substrates 2 and 3, and the electrodes of the IGBT chip 4 and the FWD chip 5 and the high thermal conductive insulating substrate are sandwiched. The IGBT module 1 was configured by joining a few electrode patterns to each other by brazing (for example, soldering). Thereby, the heat generated in the IGBT chip 4 is smoothly transmitted from the upper surface 4a and the lower surface 4b of the IGBT chip 4 to the two high thermal conductive insulating substrates 2 and 3, and is quickly radiated. As a result, the configuration of the IGBT module 1 can be greatly reduced in size. Since the electrodes of the IGBT chip 4 and the electrode patterns of the high thermal conductive insulating substrates 2 and 3 are joined by brazing, it is not necessary to pressurize the IGBT chip 4, and the area of the joined (connected) portion is large. Become. Thereby, the current resistance and the thermal resistance can be reduced, and a large current can flow.
[0044]
In the above embodiment, the IGBT chip 4 and the FWD chip 5 are sandwiched between the two high thermal conductive insulating substrates 2 and 3 so that the directions of the two main surfaces are opposite to each other. . Specifically, the three IGBT chips 4 previously soldered to the high thermal conductive insulating substrate 2 and the three IGBT chips 4 soldered to the high thermal conductive insulating substrate 3 are opposite to each other. It has become a relationship. Thus, for example, when six IGBT chips 4 are sandwiched between two high thermal conductive insulating substrates 2 and 3, electrode patterns 13 and 14 disposed on the opposing surfaces of the high thermal conductive insulating substrates 2 and 3, respectively. , 15, 19, and 20 can be made relatively simple.
[0045]
Furthermore, in the above embodiment, the external wiring connection terminals 13b, 13c, 14b, 14c, 15c, 19b, 19c, and 20c are provided on the electrode patterns 13, 14, 15, 19, and 20 of the high thermal conductive insulating substrates 2 and 3, respectively. It provided so that it might become parallel to the plate | board surface (surface in which the electrode pattern was arrange | positioned) of the high heat conductive insulating substrates 2 and 3 and was extended outside. Thereby, normally, a separate terminal for connecting external wiring can be provided, and the work of connecting the terminal and the electrode pattern can be eliminated, so that the reliability can be increased. In the above embodiment, the external wiring connection terminals 13b, 13c, 14b, 14c, 15c, 19b, 19c, and 20c extend in a direction parallel to the plate surfaces of the high thermal conductive insulating substrates 2 and 3, so that high thermal conductivity is achieved. It is easy to avoid interference between the coolers attached to the outer surfaces of the conductive insulating substrates 2 and 3 and the wirings connected to the terminals 13b, 13c, 14b, 14c, 15c, 19b, 19c, and 20c.
[0046]
In particular, in the above embodiment, the main electrode terminals 13b, 14b, 19b connected to the main electrodes 6, 9 of the IGBT chip 4 among the external wiring connection terminals are provided so as to extend in the same direction, and the IGBT chip 4 The control electrode terminals 15c and 20c connected to the control electrode 8 are provided so as to extend in the opposite direction to the main electrode terminals 13b, 14b and 19b. According to this configuration, it is easy to separate the control wiring and the power wiring, so that the configuration is strong against noise and the cooling air flow path is ensured not to interfere with the wiring. And the cooling performance is improved. Further, the effect of reducing the internal inductance of the IGBT module 1 can be obtained.
[0047]
In the above embodiment, the high thermal conductive insulating substrates 2 and 3 are made of aluminum nitride. In this case, since the thermal expansion coefficient of aluminum nitride is close to the thermal expansion coefficient of silicon constituting the IGBT chip 4 and the FWD chip 5, they are disposed on the IGBT chip 4 and the FWD chip 5 and the high thermal conductive insulating substrates 2 and 3. Thermal stress acting between the electrode patterns 13, 14, 15, 19, and 20 can be reduced.
[0048]
Furthermore, in the said Example, the junction parts 13d, 13e, 15d joined to the electrode of the IGBT chip | tip 4 and the FWD chip | tip 5 of the electrode patterns 13, 14, 15, 19, and 20 of the high heat conductive insulating substrates 2 and 3; The height of 19d, 19e, and 20d is configured to be higher than that of the non-joined portion, and the size of each joint portion is configured to be the same as or smaller than the electrodes of the chips 4 and 5, so that the solder wraps around during soldering. In addition to being able to prevent, the guard rings 7 and 11 of the chips 4 and 5 can be avoided and bonded. This facilitates the soldering operation. In the above-described embodiment, the height of each joint is set to about 0.5 mm. This is because the 600V IGBT module 1 has a configuration in which a gap is filled with an epoxy resin to obtain a required withstand voltage. is there. Therefore, the height dimension of each joint may be determined as appropriate according to the required pressure resistance.
[0049]
In the above embodiment, when the chips 4 and 5 are brazed (soldered) to the electrode patterns of the high thermal conductive insulating substrates 2 and 3, the brazing materials 16 and 18 are attached to the joint portions of the electrode patterns by printing or the like. However, instead of this, the brazing materials 16 and 18 may be attached to the electrodes (pads) of the chips 4 and 5 by printing or the like. A brazing foil (solder foil) may be sandwiched between the joints.
[0050]
Further, in the above embodiment, after the chips 4 and 5 are soldered to the respective surfaces of the high thermal conductive insulating substrates 2 and 3, the high thermal conductive insulating substrates 2 and 3 are combined and the soldering operation is performed once again. However, instead of this, by performing the soldering operation once in a state where the chips 4 and 5 are sandwiched between the high thermal conductive insulating substrates 2 and 3, the chips 4 and 5 are bonded to the high thermal conductive insulating substrate 2. 3 may be configured to be soldered. In the case of this configuration, the same (melting temperature) solder material is used as the solder materials (brazing materials) 16 and 18. A spacer is inserted between the two high thermal conductive insulating substrates 2 and 3. The thickness dimension of the spacer is determined in consideration of the thickness of the chips 4 and 5 and the thickness of the solder after reflow.
[0051]
Further, the thermal expansion coefficient of the spacer is preferably the same as or slightly larger than the average thermal expansion coefficient of each component housed between the high thermal conductive insulating substrates 2 and 3. Further, at the time of the soldering, the chips 4 and 5 are floated in the melted solder during the reflow. In this case, since the joint part joined to the electrode on the surface side of each chip 4 and 5 in the electrode pattern is higher (protruding) than the non-joint part, solder does not flow out of the joint part. . Thereby, even if the position of each chip | tip 4 and 5 has shifted | deviated somewhat, each chip | tip 4 and 5 comes to be positioned in the position corresponding to a junction part by the surface tension of solder.
[0052]
On the other hand, in the said Example, the structure which joins the junction part 15e of the gate electrode 8 and the electrode pattern 15 of the IGBT chip | tip 4 and the junction part 15d of the IGBT chip | tip 4 and the electrode pattern 20 by a metal bump. However, the present invention is not limited to this, and may be configured to be soldered if solderable. Since the current flowing through the gate electrode 8 of the IGBT chip 4 is very small, there is no problem even if the gate electrode 8 and the joint portion of the electrode pattern are joined by a normal metal bump (one metal bump). It does not occur.
[0053]
Further, in the above embodiment, the main electrode on the upper surface side of the chip 4 and the joint portion of the electrode pattern of the high thermal conductive insulating substrates 2 and 3 are joined by soldering, but this is not restrictive. Specifically, a configuration in which several tens to several hundreds of metal bumps are densely formed on the main electrode on the upper surface side of the chip 4 and bonded via these dense metal bumps is preferable. As a material for the metal bump, gold or solder is preferable. When gold bumps are formed, tin is vapor-deposited on the surface (electrode pattern bonding portion) to be bonded to the gold bumps, and bonded by a eutectic reaction between gold and tin.
[0054]
According to this configuration, since there is no possibility that the brazing material (bonding material) protrudes, it is suitable for the case where the semiconductor chip 4 is relatively small. In the case of this configuration, since a large number of metal bumps are provided densely, the current capacity is increased and the thermal resistance is reduced, so that the same effect as that of the first embodiment can be obtained.
[0055]
Moreover, in the said Example, although the main electrode of the lower surface side of the chip | tip 4 and the electrode pattern of the high thermal conductive insulating substrates 2 and 3 were joined by soldering, it is not restricted to this, The said main electrode and the said electrode If it is possible to directly bond the pattern by fusion or the like, the pattern may be directly bonded.
[0056]
In the above-described embodiment, the six IGBT chips 4 are accommodated between the high thermal conductive insulating substrates 2 and 3. However, the present invention is not limited to this, and is accommodated between the high thermal conductive insulating substrates 2 and 3. The number of semiconductor chips to be used may be one or plural (2 to 5 or 7 or more).
[0057]
FIGS. 13 and 14 show a second embodiment of the present invention, and the differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the second embodiment, as shown in FIG. 13, at both ends of the surface on the side sandwiching the IGBT chip 4 in the lower high thermal conductivity insulating substrate 3 which is at least one of the high thermal conductivity insulating substrates 2 and 3. Protrusions 28a and 28b are provided. And the front-end | tip part of this convex part 28a, 28b was set as the structure joined to the surface of the side which pinches | interposes the IGBT chip | tip 4 in the other high thermal conductive insulating board 2 which is the other (refer FIG. 14).
[0058]
According to the above configuration, since the convex portions 28a and 28b can be used as a spacer for maintaining the distance between the two high thermal conductive insulating substrates 2 and 3, it is not necessary to provide a separate spacer and the number of components is reduced. can do. The configuration of the second embodiment other than that described above is the same as that of the first embodiment.
[0059]
Further, in the second embodiment, the convex portions 28a and 28b protrude from only one high thermal conductive insulating substrate 3, but instead, the third embodiment shown in FIG. 15 and FIG. As shown in the example, convex portions 28a and 28b and convex portions 29a and 29b are provided on both of the two high thermal conductive insulating substrates 2 and 3, and the respective tip portions of the convex portions 28a and 28b and the convex portions 29a and 29b are provided. May be configured to be joined to each other. Even if comprised in this way, the same effect as a 2nd Example can be acquired.
[0060]
FIGS. 17 and 18 show a fourth embodiment of the present invention, and differences from the second embodiment will be described. The same parts as those in the second embodiment are denoted by the same reference numerals. In the fourth embodiment, convex portions 30a and 30b are provided at both ends of the lower surface of the upper high thermal conductive insulating substrate 2. Further, recessed portions 31 a and 31 b which are lowered by one step are provided at both end portions of the upper surface of the lower high thermal conductive insulating substrate 3. When the two high thermal conductive insulating substrates 2 and 3 are put together, the tips of the convex portions 30a and 30b are fitted and joined to the concave portions 31a and 31b (see FIG. 18).
[0061]
Therefore, in the fourth embodiment, the convex portions 30a, 30b of one high thermal conductive insulating substrate 2 and the concave portions 31a, 31b of the other high thermal conductive insulating substrate 3 are fitted and joined. Two high thermal conductive insulating substrates 2 and 3 can be positioned.
[0062]
In the case of the second to fourth embodiments, the convex portions 28a, 28b, 29a, 29b, 30a, and 30b are used as spacers, and the two high thermal conductive insulating substrates 2 and 3 are joined by these convex portions. Therefore, as a brazing material (solder material) used for brazing (soldering) the main electrode on one main surface of the IGBT chip 4 and the joint portion of the electrode pattern, the IGBT chip 4 is softened or liquefied at the operating temperature of the IGBT chip 4. It is possible to use a brazing material (solder material) made of a low melting point conductive material.
[0063]
According to this configuration, since the brazing material (solder material) is softened or liquefied during the operation of the IGBT chip 4, fatigue does not accumulate at the joint portion and thermal stress is not applied to the joint portion. Even if the brazing material (solder material) is softened or liquefied, the two high thermal conductive insulating substrates 2 and 3 are joined by the convex portions 28a, 28b, 29a, 29b, 30a, and 30b, so that the strength is high. There is no problem. Thereby, the IGBT module 1 of a structure strong against a heat cycle is realizable. In the case of the above configuration, it is preferable to use indium, gallium, or low-temperature solder as the low melting point conductive material.
[0064]
19 to 23 show a fifth embodiment of the present invention, and different points from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the fifth embodiment, the high thermal conductive insulating substrate is configured by combining a high thermal conductive member and an insulating member. Specifically, as shown in FIG. 21, the upper high thermal conductive insulating substrate 32 is composed of an insulating member such as an aluminum nitride substrate 33 and a high thermal conductive member such as a copper plate 34. . The aluminum nitride substrate 33 is thinner than the high thermal conductive insulating substrate (aluminum nitride substrate) 2 of the first embodiment, and a copper film 35 is formed on the upper surface in FIG. In the case of this configuration, the copper plate 34 is bonded to the upper surface of the copper film 35 of the aluminum nitride substrate 33 in FIG.
[0065]
The size of the copper plate 34 is configured to be slightly larger than the aluminum nitride substrate 33. On the lower surface in FIG. 21 of the aluminum nitride substrate 33, electrode patterns 13, 14, 15, IGBT chip 4 and FWD chip 5 are provided in the same manner as the high thermal conductive insulating substrate 2 of the first embodiment. It has been.
[0066]
On the other hand, the lower high thermal conductive insulating substrate 36 is made of an insulating member such as an aluminum nitride substrate 37 and a high thermal conductive member such as a copper plate 38 in the same manner as the upper high thermal conductive insulating substrate 32. It is composed of The aluminum nitride substrate 37 is thinner than the high thermal conductive insulating substrate (aluminum nitride substrate) 3 of the first embodiment, and a copper film 39 is formed on the lower surface in FIG. A copper plate 38 is bonded to the lower surface of the copper film 39 of the aluminum nitride substrate 37 in FIG. 21 by brazing (a brazing material 38a). The size of the copper plate 38 is slightly larger than that of the aluminum nitride substrate 37. Further, on the upper surface in FIG. 21 of the substrate 37 made of aluminum nitride, the electrode patterns 19 and 20, the IGBT chip 4 and the FWD chip 5 are provided in the same manner as the high thermal conductive insulating substrate 3 of the first embodiment. Yes.
[0067]
The operation of joining the two high thermal conductive insulating substrates 32 and 36 together by brazing is the same as the joining operation of the first embodiment. By this joining, the configuration shown in FIGS. 20 and 22 is obtained. Then, by filling (injecting) an insulating resin 21 such as an epoxy resin or a silicone resin between the two high thermal conductive insulating substrates 32 and 36 bonded together, the IGBT module 1 as shown in FIG. Manufactured.
[0068]
The configuration of the fifth embodiment other than that described above is the same as that of the first embodiment. Therefore, also in the fifth embodiment, the same operational effects as in the first embodiment can be obtained. In particular, in the fifth embodiment, since the high thermal conductive insulating substrates 32 and 36 are formed by joining the copper plates 34 and 38 and the aluminum nitride substrates 33 and 37, the aluminum nitride substrates 33 and 37 are thin. That is, it is possible to use an inexpensive one, and furthermore, since the copper plates 34 and 38 are inexpensive, the manufacturing cost of the high thermal conductive insulating substrates 32 and 36 can be reduced.
[0069]
In the fifth embodiment, the aluminum nitride substrates 33 and 37 are used as the insulating member. However, instead of this, a ceramic substrate such as an alumina substrate may be used. In the fifth embodiment, the copper plates 34 and 38 are used as the high thermal conductivity members. However, the present invention is not limited to this, and a structure using a composite material of silicon carbide and aluminum may be used. In the case of this configuration, when an aluminum film is formed on the aluminum nitride substrates 33 and 37 instead of the copper films 35 and 39, the composite material of silicon carbide and aluminum is fused to the aluminum film. Is easy. Further, as the high thermal conductive member, any one of copper, silicon carbide ceramics, silicon carbide impregnated with metal, or composite material formed by casting metal added with silicon carbide It is also preferable to adopt a configuration using
[0070]
24 and 25 show a sixth embodiment of the present invention, and the differences from the fifth embodiment will be described. The same parts as those in the fifth embodiment are denoted by the same reference numerals. In the sixth embodiment, as shown in FIG. 24, convex portions 40a and 40b are provided at both ends of the upper surface of the copper plate 38 of the lower high thermal conductive insulating substrate 36 where the aluminum nitride substrate 37 is not present. . And the front-end | tip part of this convex part 40a, 40b was comprised so that it might join to the both ends which do not have the board | substrate 33 made from aluminum nitride in the lower surface of the copper plate 34 of the upper high heat conductive insulating board 32, for example by brazing (FIG. 25).
[0071]
According to the above configuration, since the convex portions 40a and 40b can be used as a spacer for keeping the distance between the two high thermal conductive insulating substrates 32 and 36, it is not necessary to provide a separate spacer, and the number of components is reduced. can do. The configuration of the sixth embodiment other than that described above is the same as that of the fifth embodiment.
[0072]
Moreover, in the said 6th Example, it was set as the structure which protruded only by the copper plate 38 of one high heat conductive insulation board 36, but it has the structure which protrudes 40a, 40b, it replaces with this and shows to FIG.26 and FIG.27. As in the seventh embodiment, convex portions 40a and 40b and convex portions 41a and 41b are provided on both of the copper plates 34 and 38 of the two high thermal conductive insulating substrates 32 and 36, and the convex portions 40a and 40b You may comprise so that each front-end | tip part of part 41a, 41b may mutually be joined. Even if comprised in this way, the same effect as the 6th example can be obtained.
[0073]
28 and 29 show an eighth embodiment of the present invention, and differences from the sixth embodiment will be described. The same parts as those in the sixth embodiment are denoted by the same reference numerals. In the eighth embodiment, convex portions 42a and 42b are provided at both ends of the lower surface of the copper plate 34 of the upper high thermal conductive insulating substrate 32. Further, recessed portions 43a and 43b which are lowered by one step are provided at both ends of the upper surface of the copper plate 38 of the lower high thermal conductive insulating substrate 36. When the two high thermal conductive insulating substrates 32 and 36 are put together, the tips of the convex portions 42a and 42b are fitted and joined to the concave portions 43a and 43b (see FIG. 29). Therefore, in the eighth embodiment, the two high thermal conductive insulating substrates 32 and 36 can be positioned by fitting and joining the convex portions 42a and 42b and the concave portions 43a and 43b.
[0074]
30 and 31 show a ninth embodiment of the present invention, and differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the ninth embodiment, when the two high thermal conductive insulating substrates 2 and 3 are joined together, the electrode pattern of one high thermal conductive insulating substrate 2 and the electrode of the other high thermal conductive insulating substrate 3 are combined. It is comprised so that a pattern may be joined.
[0075]
Specifically, as shown in FIG. 30, a convex portion 46 is provided in a portion of the electrode pattern 44 of one high thermal conductive insulating substrate 2 that is not joined to the electrode of the semiconductor chip 45, and the convex portion 46 is provided on the other side. For example, the electrode pattern 47 of the high thermal conductive insulating substrate 3 is joined by brazing. According to this configuration, it is easy to form a complicated circuit (for example, a three-phase inverter main circuit) that needs to connect the electrode patterns 44 and 47 of the two high thermal conductive insulating substrates 2 and 3. It is possible to configure the electrode patterns 44 and 47 with various shapes.
[0076]
When a plurality of IGBT chips 4 are accommodated between the two high thermal conductive insulating substrates 2 and 3 as the semiconductor chip 45 as in the first embodiment, the shape of the electrode patterns 44 and 47 is What is necessary is just to comprise in the shape substantially the same as each electrode pattern of 1 Example, and should just determine each shape of the electrode patterns 44 and 47 as needed.
[0077]
FIGS. 32 to 38 show a tenth embodiment of the present invention, and differences from the first embodiment will be described. In the tenth embodiment, the two high thermal conductive insulating substrates 48 and 49 are composed of insulating members 50 and 51 and electrodes 52, 53, 54, 55 and 56 embedded in the insulating members 50 and 51. It is configured. First, the upper high thermal conductive insulating substrate 48 will be described with reference to FIG.
[0078]
The high thermal conductive insulating substrate 48 is configured by embedding three copper plate electrodes 52, 53, and 54 in an insulating member 50 made of a ceramic material such as aluminum nitride or alumina. As shown in FIG. 37, the first electrode 52 includes three chip mounting plate portions 52a, 52b, and 52c for mounting a semiconductor chip, and upper ends of these chip mounting plate portions 52a, 52b, and 52c in FIG. The connection part 52d which connects a part, and the terminal 52e for external wiring connection projected from this connection part 52d toward the upper direction in FIG. 37 are comprised. An IGBT chip 57 and an FWD chip 58 are brazed (for example, soldered) to the three chip mounting plate portions 52a, 52b, and 52c, respectively. In this case, the collector electrode on the back surface side of each IGBT chip 57 is brazed.
[0079]
As shown in FIG. 37, the second electrode 53 includes three bonding plate portions 53a and 53b having bonding portions for bonding to the electrodes of the semiconductor chip attached to the lower high thermal conductive insulating substrate 49. 53c, a connecting portion 53d for connecting the upper end portions in FIG. 37 of these joining plate portions 53a, 53b, and 53c, and an external wiring connecting terminal 53e protruding upward from the connecting portion 53d in FIG. It is composed of The bonding plate portions 53a, 53b, and 53c have a substantially square shape for bonding to the emitter electrode of the IGBT chip 57 and a substantially rectangular shape for bonding to the surface side electrode of the FWD chip 58, respectively. The formed joint part 53g is provided so as to protrude slightly downward (for example, about 0.5 mm). A brazing material (for example, a solder material) is attached to each lower surface of the joint portions 53f and 53g by printing or plating. Moreover, the notch part 53h is each formed in the upper end part in FIG. 37 of the said 3 joining board part 53a, 53b, 53c.
[0080]
Further, as shown in FIGS. 32 and 37, the third electrode 54 includes three elongated branch plate portions 54a, 54b, 54c disposed in the three cutout portions 53h of the second electrode 53, and A connecting portion 54d for connecting the upper end portions in FIG. 37 of these branch plate portions 54a, 54b, 54c, and an external wiring connecting terminal 54e protruding from the right end portion in FIG. It is composed of At each tip of the branch plate portions 54a, 54b, 54c, a joint portion 54f for joining to the gate electrode of the IGBT chip 57 is provided so as to slightly protrude downward (for example, about 0.5 mm). Yes. Metal bumps made of solder or gold are formed on each lower surface of the joint portion 54f.
[0081]
When manufacturing the high thermal conductivity insulating substrate 48, the insulating member 50 is formed by sintering in a form in which a hollow portion for embedding the three electrodes 52, 53, 54 is formed in advance. Then, after the three electrodes 52, 53, 54 are accommodated in the insulating member 50, a brazing material is soaked in the gap and fixed. In this case, as the brazing material, a brazing material (hard brazing material) having a melting point higher than that of the brazing material used when joining the semiconductor chips is used. When the work of embedding the three electrodes 52, 53, 54 in the insulating member 50 is completed, an insulating material made of, for example, aluminum nitride is formed on the upper surface of the high thermal conductivity insulating substrate 48 (electrodes 52, 53, 54) in FIG. A film 60 is formed. Subsequently, after the insulating film 60 is formed, the IGBT chip 57 and the FWD chip 58 are brazed to the first electrode 52.
[0082]
On the other hand, the lower high thermal conductive insulating substrate 49 is configured by embedding two copper plate electrodes 55 and 56 in an insulating member 51 made of a ceramic material such as aluminum nitride or alumina. As shown in FIG. 38, the first electrode 55 includes a substrate portion 55a and an external wiring connection terminal 55b projecting downward from the lower end portion of the substrate portion 55a in FIG. Yes. Three IGBT chips 57 and FWD chips 58 are brazed to the substrate portion 55a so as to correspond to the three joint portions 53f and 53g of the second electrode 53 of the upper high thermal conductive insulating substrate 48, respectively. Has been. In this case, the collector electrode on the back surface side of each IGBT chip 57 is brazed.
[0083]
The substrate portion 55a has a substantially square shape so as to correspond to each of the three IGBT chips 57 and the FWD chip 58 brazed to the first electrode 52 of the upper high thermal conductive insulating substrate 48. The three joint portions 55c and the three joint portions 55d having a substantially rectangular shape are provided so as to protrude slightly (for example, about 0.5 mm) downward. A brazing material (for example, a solder material) is attached to each upper surface of the joint portions 55c and 55d by printing or plating (see FIG. 34). Further, a notch 55e is formed at each of the lower end portions in FIG. 38 of the three joint portions 55c of the substrate portion 55a.
[0084]
Further, as shown in FIGS. 32 and 38, the second electrode 56 includes three elongated branch plate portions 56a, 56b, 56c disposed in the three cutout portions 55e of the first electrode 55, and A connecting portion 56d for connecting the lower end portions in FIG. 38 of the branch plate portions 56a, 56b, and 56c, and an external wiring connecting terminal 56e that protrudes leftward from the right end portion in FIG. 32 of the connecting portion 56d. It is composed of A junction portion 56f (see FIG. 38) for joining to the gate electrode of the IGBT chip 57 slightly protrudes (for example, about 0.5 mm) at each tip portion of the branch plate portions 56a, 56b, and 56c. It is provided as follows. Metal bumps made of solder or gold are formed on the upper surfaces of the joint portions 56f.
[0085]
The high thermal conductivity insulating substrate 49 is manufactured in the same manner as the upper high thermal conductivity insulating substrate 48. When the work of embedding the two electrodes 55 and 56 in the insulating member 51 is completed, the insulating film 61 made of, for example, aluminum nitride is formed on the lower surface in FIG. 34 of the high thermal conductive insulating substrate 49 (electrodes 52, 53, 54). Form. Subsequently, after the insulating film 61 is formed, the IGBT chip 57 and the FWD chip 58 are brazed to the first electrode 55.
[0086]
Next, the two high thermal conductive insulating substrates 48 and 49 formed as described above are combined as shown in FIG. The IGBT chip 57 and the six FWD chips 58 are sandwiched. As a result, the joint portions 53f and 53g of the electrode 53 of the upper high thermal conductive insulating substrate 48, the emitter electrode of the IGBT chip 57 on the lower high thermal conductive insulating substrate 49 side, and the surface side electrode of the FWD chip 58 are connected. The joint 54f of the electrode 54 of the upper high thermal conductive insulating substrate 48 and the gate electrode of the IGBT chip 57 on the lower high thermal conductive insulating substrate 49 are in contact with each other.
[0087]
At the same time, the joint portions 55c and 55d of the electrode 55 of the lower high thermal conductive insulating substrate 49, the emitter electrode of the IGBT chip 57 on the upper high thermal conductive insulating substrate 48 side, and the surface side electrode of the FWD chip 58 are brazed. The junction 56f of the electrode 56 of the lower high thermal conductivity insulating substrate 49 and the gate electrode of the IGBT chip 57 on the upper higher thermal conductivity insulating substrate 48 side are in contact with each other.
[0088]
Subsequently, reflow is performed by heating each contact portion with a hot plate or a heating furnace. As a result, the contact portions are brazed (specifically, soldered) and joined, resulting in the form shown in FIGS. 33 and 35. Note that the junction between the gate electrode of the IGBT chip 57 and the junction 54f of the electrode 53 and the junction between the gate electrode of the IGBT chip 57 and the junction 56f of the electrode pattern 56 are performed through metal bumps.
[0089]
Note that FIG. 34 is a view that is considerably enlarged in the thickness direction (vertical direction in the drawing), and FIG. After the brazing and bonding described above, an insulating resin 62 made of, for example, an epoxy resin or a silicone resin is filled between the two high thermal conductive insulating substrates 48 and 49 and cured. Thereby, the IGBT module 63 is completed. When the cooler is attached to the IGBT module 63, the cooler is attached to the upper and lower surfaces of the high thermal conductive insulating substrates 48 and 49, that is, the upper surface of the insulating film 60 and the lower surface of the insulating film 61, respectively.
[0090]
Since the tenth embodiment is configured as described above, the heat generated from the IGBT chip 57 passes through the electrodes 52, 53, 55 brazed to the upper and lower main surfaces of the IGBT chip 57. The heat is quickly dissipated, and almost the same effect as the first embodiment can be obtained.
[0091]
In the above embodiment, the electrodes 52, 53, 54, 55, and 56 are made of copper. However, the present invention is not limited to this, and the electrodes 52, 53, 54, 55, and 56 may be made of a metal containing Mo or W. When such a metal electrode is used, the thermal expansion coefficient matching with the insulating members 50 and 51 is improved.
[Brief description of the drawings]
FIG. 1 is an exploded perspective view of an IGBT module showing a first embodiment of the present invention.
FIG. 2 is a perspective view of an IGBT module.
FIG. 3 is an enlarged longitudinal sectional view showing a manufacturing process.
FIG. 4 is a longitudinal sectional view of an IGBT module.
FIG. 5 is a longitudinal sectional view of an IGBT module filled with an insulating resin.
FIG. 6 is a top view of the lower high thermal conductive insulating substrate.
FIG. 7 is a bottom view of the upper high thermal conductive insulating substrate.
[Fig. 8] Electrical circuit diagram
FIG. 9 is a perspective view of an IGBT chip.
FIG. 10 is a longitudinal sectional view of an IGBT chip.
FIG. 11 is a perspective view of an FWD chip.
FIG. 12 is a vertical sectional view of an FWD chip.
FIG. 13 is a view corresponding to FIG. 1 showing a second embodiment of the present invention.
14 is equivalent to FIG.
FIG. 15 is a view corresponding to FIG. 1 showing a third embodiment of the present invention.
FIG. 16 is a diagram corresponding to FIG.
FIG. 17 is a view corresponding to FIG. 1, showing a fourth embodiment of the present invention.
18 is equivalent to FIG.
FIG. 19 is a view corresponding to FIG. 1, showing a fifth embodiment of the present invention.
FIG. 20 is a view corresponding to FIG.
FIG. 21 is a view corresponding to FIG.
22 is equivalent to FIG.
FIG. 23 is a view corresponding to FIG.
FIG. 24 is a view corresponding to FIG. 1, showing a sixth embodiment of the present invention.
FIG. 25 is a view corresponding to FIG.
FIG. 26 is a view corresponding to FIG. 1 showing a seventh embodiment of the present invention.
FIG. 27 is a view corresponding to FIG.
FIG. 28 is a view corresponding to FIG. 1 showing an eighth embodiment of the present invention.
29 is equivalent to FIG.
FIG. 30 is an exploded longitudinal sectional view showing a ninth embodiment of the present invention.
FIG. 31 is a longitudinal sectional view.
FIG. 32 is a view corresponding to FIG. 1, showing a tenth embodiment of the present invention.
33 is a view corresponding to FIG.
34 is a view corresponding to FIG.
FIG. 35 is equivalent to FIG.
36 is a view corresponding to FIG.
FIG. 37 is a view corresponding to FIG.
FIG. 38 is a diagram corresponding to FIG.
[Explanation of symbols]
1 is an IGBT module (semiconductor device), 2 is a highly thermally conductive insulating substrate, 4 is an IGBT chip (semiconductor chip), 4a is an upper surface (main surface), 4b is a lower surface (main surface), and 5 is an FWD chip (semiconductor). Chip), 6 is a collector electrode (main electrode), 7 is a guard ring, 8 is a gate electrode (control electrode), 9 is an emitter electrode (main electrode), 10 is a back side electrode, 11 is a guard ring, and 12 is a front side. Electrode, 13 is an electrode pattern, 13b is an external wiring connection terminal (main electrode terminal), 13c is an external wiring connection terminal (control electrode terminal), 13d and 13e are joint portions, 14 is an electrode pattern, and 14b is an external device. Wiring connection terminal (main electrode terminal), 14c is an external wiring connection terminal (control electrode terminal), 14d is a joint, 15 is an electrode pattern, 15c is an external wiring connection terminal (control electrode terminal), 15d Joint part, 19 is an electrode pattern, 19b is an external wiring connection terminal (main electrode terminal), 19c is an external wiring connection terminal (control electrode terminal), 19d and 19e are joint parts, 20 is an electrode pattern, and 20c is External wiring connection terminal (control electrode terminal), 20d is a joint portion, 21 is an insulating resin, 28a and 28b are convex portions, 29a and 29b are convex portions, 30a and 30b are convex portions, 31a and 31b are concave portions, and 32 Is a high thermal conductive insulating substrate, 33 is an aluminum nitride substrate (insulating member), 34 is a copper plate (high thermal conductive member), 34a is a brazing material, 35 is a copper film, 36 is a high thermal conductive insulating substrate, and 37 is nitrided An aluminum substrate (insulating member), 38 is a copper plate (high thermal conductivity member), 38a is a brazing material, 39 is a copper film, 40a and 40b are convex portions, 41a and 41b are convex portions, 42a and 42b are convex portions, 43a, 43b Recess, 44 is electrode pattern, 45 is semiconductor chip, 46 is convex, 47 is electrode pattern, 48 and 49 are high thermal conductive insulating substrates, 57 is IGBT chip, 58 is FWD chip, 63 is IGBT module (semiconductor device) Indicates.

Claims (13)

一方の主面に主電極を有すると共に他方の主面に主電極及び制御電極を有する１個或いは複数個の半導体チップと、
この半導体チップを挟むように設けられ、各挟む側の面に前記半導体チップの電極に接合するための電極パターンが配設された窒化アルミニウムまたはアルミナ製の２枚の高熱伝導性絶縁基板とを備え、
前記半導体チップの電極と前記高熱伝導性絶縁基板の電極パターンとをろう付けにより接合したものであって、
前記高熱伝導性絶縁基板の少なくとも一方における前記半導体チップを挟む側の面に凸部を設け、この凸部の先端部を他方の高熱伝導性絶縁基板に接合したことを特徴とする半導体装置。One or more semiconductor chips having a main electrode on one main surface and a main electrode and a control electrode on the other main surface;
Two high thermal conductive insulating substrates made of aluminum nitride or alumina, which are provided so as to sandwich the semiconductor chip, and are provided with electrode patterns for bonding to the electrodes of the semiconductor chip on each sandwiching surface, are provided. ,
The electrode of the semiconductor chip and the electrode pattern of the high thermal conductivity insulating substrate are joined by brazing,
A semiconductor device, wherein a convex portion is provided on a surface sandwiching the semiconductor chip in at least one of the high thermal conductive insulating substrates, and a tip portion of the convex portion is joined to the other high thermal conductive insulating substrate. 一方の主面に主電極を有すると共に他方の主面に主電極及び制御電極を有する１個或いは複数個の半導体チップと、
この半導体チップを挟むように設けられ、各挟む側の面に前記半導体チップの電極に接合するための電極パターンが配設された窒化アルミニウムまたはアルミナ製の２枚の高熱伝導性絶縁基板とを備え、
前記半導体チップの電極と前記高熱伝導性絶縁基板の電極パターンとをろう付けにより接合したものであって、
前記高熱伝導性絶縁基板の少なくとも一方における前記半導体チップを挟む側の面に凸部を設けると共に、他方の高熱伝導性絶縁基板における前記半導体チップを挟む側の面に前記凸部が嵌合する凹部を設け、前記凸部を前記凹部に接合したことを特徴とする半導体装置。One or more semiconductor chips having a main electrode on one main surface and a main electrode and a control electrode on the other main surface;
Two high thermal conductive insulating substrates made of aluminum nitride or alumina, which are provided so as to sandwich the semiconductor chip, and are provided with electrode patterns for bonding to the electrodes of the semiconductor chip on each sandwiching surface, are provided. ,
The electrode of the semiconductor chip and the electrode pattern of the high thermal conductivity insulating substrate are joined by brazing,
A convex portion is provided on the surface on the side of sandwiching the semiconductor chip in at least one of the high thermal conductivity insulating substrates, and the concave portion is engaged with the surface on the side of sandwiching the semiconductor chip in the other high thermal conductivity insulating substrate. And the convex portion is joined to the concave portion. 前記半導体チップの一方の主面の主電極と、前記高熱伝導性絶縁基板の電極パターンとをろう付けするろう材は、半導体チップ動作温度で軟化または液化する低融点導電材料により構成されていることを特徴とする請求項１または２記載の記載の半導体装置。  The brazing material for brazing the main electrode on one main surface of the semiconductor chip and the electrode pattern of the high thermal conductive insulating substrate is made of a low melting point conductive material that softens or liquefies at the semiconductor chip operating temperature. The semiconductor device according to claim 1, wherein: 前記低融点導電材料は、インジウム或いはガリウムであることを特徴とする請求項３記載の半導体装置。The low melting point conductive material, a semiconductor device according to claim 3, wherein the indium or Gallium. 一方の主面に主電極を有すると共に他方の主面に主電極及び制御電極を有する１個或いは複数個の半導体チップと、
この半導体チップを挟むように設けられ、各挟む側の面に前記半導体チップの電極に接合するための電極パターンが配設された窒化アルミニウムまたはアルミナ製の２枚の高熱伝導性絶縁基板とを備え、
前記半導体チップの電極と前記高熱伝導性絶縁基板の電極パターンとをろう付けにより接合したものであって、
一方の高熱伝導性絶縁基板の電極パターンのうちの前記半導体チップの電極と接合されない部分に凸部を設け、この凸部を他方の高熱伝導性絶縁基板の電極パターンに接合するように構成したことを特徴とする半導体装置。One or more semiconductor chips having a main electrode on one main surface and a main electrode and a control electrode on the other main surface;
Two high thermal conductive insulating substrates made of aluminum nitride or alumina, which are provided so as to sandwich the semiconductor chip, and are provided with electrode patterns for bonding to the electrodes of the semiconductor chip on each sandwiching surface, are provided. ,
The electrode of the semiconductor chip and the electrode pattern of the high thermal conductivity insulating substrate are joined by brazing,
Protrusion is provided in the part of the electrode pattern of one high thermal conductive insulating substrate that is not bonded to the electrode of the semiconductor chip, and this convex part is configured to be bonded to the electrode pattern of the other high thermal conductive insulating substrate. A semiconductor device characterized by the above. 前記２枚の高熱伝導性絶縁基板間に、２つの主面の向きが表裏反対となるような半導体チップが混在するように挟むことを特徴とする請求項１ないし５のいずれかに記載の半導体装置。  6. The semiconductor according to any one of claims 1 to 5, wherein the semiconductor chips are sandwiched between the two high thermal conductive insulating substrates so that semiconductor chips in which directions of two main faces are opposite to each other are mixed. apparatus. 前記高熱伝導性絶縁基板の電極パターンに、外部配線接続用の端子を前記高熱伝導性絶縁基板の板面に平行となると共に外側へ延びるように設けたことを特徴とする請求項１ないし６のいずれかに記載の半導体装置。  7. The electrode pattern of the high thermal conductivity insulating substrate is provided with a terminal for connecting an external wiring so as to be parallel to the plate surface of the high thermal conductivity insulating substrate and to extend outward. The semiconductor device according to any one of the above. 前記外部配線接続用の端子のうちの前記半導体チップの主電極に接続された主電極用端子を同じ方向に延びるように設けると共に、
前記外部配線接続用の端子のうちの前記半導体チップの制御電極に接続された制御電極用端子を前記主電極用端子と反対方向に延びるように設けたことを特徴とする請求項７記載の半導体装置。Among the external wiring connection terminals, the main electrode terminals connected to the main electrode of the semiconductor chip are provided to extend in the same direction, and
8. The semiconductor according to claim 7, wherein a control electrode terminal connected to a control electrode of the semiconductor chip among the terminals for connecting the external wiring is provided so as to extend in a direction opposite to the main electrode terminal. apparatus. 前記高熱伝導性絶縁基板を、前記窒化アルミニウムまたは前記アルミ ナに代えて、銅、炭化けい素セラミクス、炭化けい素に金属を含浸させたもの、炭化けい素を添加した金属を鋳造成形したもののいずれかを用いて形成された複合材と絶縁性部材とを組み合わせて構成されていることを特徴とする請求項１ないし８のいずれかに記載の半導体装置。 Any of the high thermal conductivity insulating substrate, wherein instead of the aluminum nitride or the alumina, copper, silicon carbide ceramic, which metal is impregnated with silicon carbide, although the metal addition of silicon carbide and casting 9. The semiconductor device according to claim 1, wherein the semiconductor device is configured by combining a composite material formed using the above and an insulating member . 前記半導体チップのうちの制御電極が設けられた側の主面の主電極と、前記高熱伝導性絶縁基板の電極パターンとを、前記主電極上に密集して設けられた金属バンプにより接合したことを特徴とする請求項１または２記載の半導体装置。 The main electrode on the main surface side of the semiconductor chip on which the control electrode is provided and the electrode pattern of the high thermal conductive insulating substrate are joined by metal bumps provided densely on the main electrode. The semiconductor device according to claim 1 or 2 . 前記金属バンプは、金或いは半田から構成されていることを特徴とする請求項１０記載の半導体装置。The semiconductor device according to claim 10 , wherein the metal bump is made of gold or solder . 前記高熱伝導性絶縁基板の電極パターンのうちの前記半導体チップの電極との接合部は、高さが非接合部よりも高くなると共に、大きさが前記半導体チップの電極と同じか或いは小さくなるように構成されていることを特徴とする請求項１ないし１１のいずれかに記載の半導体装置。 Of the electrode pattern of the high thermal conductivity insulating substrate, the height of the joint portion with the electrode of the semiconductor chip is higher than that of the non-joint portion, and the size is the same as or smaller than the electrode of the semiconductor chip. the semiconductor device according to any one of claims 1 to 11, characterized in that it is configured to. 前記２枚の高熱伝導性絶縁基板の間に、絶縁性樹脂を充填したことを特徴とする請求項１ないし１２のいずれかに記載の半導体装置。The semiconductor device according to any one of between the two high thermal conductivity insulating substrates, claims 1, characterized in that filled with insulating resin 12.
JP21232596A 1996-08-12 1996-08-12 Semiconductor device Expired - Fee Related JP3879150B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP21232596A JP3879150B2 (en) 1996-08-12 1996-08-12 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21232596A JP3879150B2 (en) 1996-08-12 1996-08-12 Semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005327851A Division JP4285470B2 (en) 2005-11-11 2005-11-11 Semiconductor device

Publications (2)

Publication Number Publication Date
JPH1056131A JPH1056131A (en) 1998-02-24
JP3879150B2 true JP3879150B2 (en) 2007-02-07

Family

ID=16620676

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21232596A Expired - Fee Related JP3879150B2 (en) 1996-08-12 1996-08-12 Semiconductor device

Country Status (1)

Country Link
JP (1) JP3879150B2 (en)

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091485A (en) 1998-07-14 2000-03-31 Denso Corp Semiconductor device
US6072240A (en) * 1998-10-16 2000-06-06 Denso Corporation Semiconductor chip package
FR2785447B1 (en) * 1998-10-30 2000-12-15 Alstom Technology METHOD FOR THE ELECTRICAL CONNECTION OF IGBT TRANSISTOR CHIPS MOUNTED ON A BOARD OF INTEGRATED CIRCUITS
FR2785448B1 (en) 1998-10-30 2001-01-26 Alstom Technology METHOD FOR MANUFACTURING A GATE CONTROL ELECTRODE FOR IGBT TRANSISTOR
JP2000350475A (en) * 1999-05-31 2000-12-15 Hitachi Ltd Semiconductor circuit
DE19950026B4 (en) * 1999-10-09 2010-11-11 Robert Bosch Gmbh The power semiconductor module
EP2234154B1 (en) * 2000-04-19 2016-03-30 Denso Corporation Coolant cooled type semiconductor device
JP3673776B2 (en) 2002-07-03 2005-07-20 株式会社日立製作所 Semiconductor module and power conversion device
JP3780230B2 (en) 2002-07-03 2006-05-31 株式会社日立製作所 Semiconductor module and power conversion device
JP3847676B2 (en) * 2002-07-15 2006-11-22 三菱電機株式会社 Power semiconductor device
EP2216892B1 (en) 2003-08-21 2012-01-18 Denso Corporation Mounting structure of a semiconductor device
JP4120581B2 (en) * 2003-12-24 2008-07-16 株式会社豊田中央研究所 Power module
JP4491244B2 (en) 2004-01-07 2010-06-30 三菱電機株式会社 Power semiconductor device
JP4438489B2 (en) * 2004-04-13 2010-03-24 富士電機システムズ株式会社 Semiconductor device
JP4492204B2 (en) * 2004-05-12 2010-06-30 株式会社デンソー Method for manufacturing power conversion device
JP4496042B2 (en) * 2004-08-31 2010-07-07 京セラ株式会社 Electric element cooling module
JP4496040B2 (en) * 2004-08-31 2010-07-07 京セラ株式会社 Electric element cooling module
JP4496041B2 (en) * 2004-08-31 2010-07-07 京セラ株式会社 Electric element cooling module
JP4496043B2 (en) * 2004-08-31 2010-07-07 京セラ株式会社 Electric element cooling module
JP4496044B2 (en) * 2004-08-31 2010-07-07 京セラ株式会社 Electric element cooling module
JP4452605B2 (en) * 2004-11-10 2010-04-21 トヨタ自動車株式会社 Semiconductor device
DE102004063851B4 (en) * 2004-12-30 2020-01-09 Robert Bosch Gmbh Method of manufacturing an electronic circuit
JP4532303B2 (en) * 2005-02-08 2010-08-25 トヨタ自動車株式会社 Semiconductor module
JP4478049B2 (en) 2005-03-15 2010-06-09 三菱電機株式会社 Semiconductor device
DE102005050534B4 (en) * 2005-10-21 2008-08-07 Semikron Elektronik Gmbh & Co. Kg The power semiconductor module
US7514780B2 (en) 2006-03-15 2009-04-07 Hitachi, Ltd. Power semiconductor device
JP2007251076A (en) * 2006-03-20 2007-09-27 Hitachi Ltd Power semiconductor module
JP4564937B2 (en) * 2006-04-27 2010-10-20 日立オートモティブシステムズ株式会社 Electric circuit device, electric circuit module, and power conversion device
JP4967447B2 (en) * 2006-05-17 2012-07-04 株式会社日立製作所 Power semiconductor module
JP2007335663A (en) * 2006-06-15 2007-12-27 Toyota Motor Corp Semiconductor module
JP5010208B2 (en) * 2006-08-17 2012-08-29 三菱重工業株式会社 Semiconductor element module and manufacturing method thereof
US7557434B2 (en) * 2006-08-29 2009-07-07 Denso Corporation Power electronic package having two substrates with multiple electronic components
US7999369B2 (en) * 2006-08-29 2011-08-16 Denso Corporation Power electronic package having two substrates with multiple semiconductor chips and electronic components
JP2008218688A (en) * 2007-03-05 2008-09-18 Denso Corp Semiconductor device
JP5004837B2 (en) * 2007-03-20 2012-08-22 京セラ株式会社 Structure and electronic device
JP2008235674A (en) * 2007-03-22 2008-10-02 Toyota Motor Corp Power module and vehicle inverter
JP5227532B2 (en) * 2007-04-02 2013-07-03 日立オートモティブシステムズ株式会社 Semiconductor module for inverter circuit
JP2008300530A (en) * 2007-05-30 2008-12-11 Fuji Electric Holdings Co Ltd Switching module
JP4452952B2 (en) * 2007-06-20 2010-04-21 日立オートモティブシステムズ株式会社 Power converter
JP4705945B2 (en) * 2007-11-05 2011-06-22 ルネサスエレクトロニクス株式会社 Semiconductor device
US9064737B2 (en) 2007-11-13 2015-06-23 Siemens Aktiengesellschaft Power semiconductor module
JP4800290B2 (en) * 2007-12-10 2011-10-26 ルネサスエレクトロニクス株式会社 Semiconductor device
JP4902560B2 (en) * 2008-01-28 2012-03-21 株式会社日立製作所 Power semiconductor module
KR101194092B1 (en) * 2008-02-14 2012-10-24 미츠비시 쥬고교 가부시키가이샤 Semiconductor element module and method for manufacturing the same
JP5267021B2 (en) * 2008-09-30 2013-08-21 株式会社デンソー Semiconductor device and inverter circuit using the same
US8358000B2 (en) * 2009-03-13 2013-01-22 General Electric Company Double side cooled power module with power overlay
JP5017332B2 (en) * 2009-08-24 2012-09-05 株式会社日立製作所 Inverter
JP5398429B2 (en) * 2009-09-02 2014-01-29 三菱電機株式会社 Semiconductor device
JP5631100B2 (en) * 2010-08-05 2014-11-26 Ｄｏｗａメタルテック株式会社 Electronic component mounting board cooling structure
JP2012146760A (en) * 2011-01-11 2012-08-02 Calsonic Kansei Corp Power semiconductor module
JP2012178513A (en) * 2011-02-28 2012-09-13 Mitsubishi Materials Corp Power module unit and manufacturing method of the same
JP5777203B2 (en) * 2011-03-22 2015-09-09 ニチコン株式会社 Power module
JP2013021254A (en) 2011-07-14 2013-01-31 Mitsubishi Electric Corp Semiconductor device and manufacturing method of the same
JP2012074730A (en) * 2011-12-07 2012-04-12 Mitsubishi Electric Corp Power semiconductor module
JP5661052B2 (en) 2012-01-18 2015-01-28 三菱電機株式会社 Power semiconductor module and manufacturing method thereof
JP6097013B2 (en) * 2012-02-29 2017-03-15 ローム株式会社 Power module semiconductor device
US9646927B2 (en) 2014-03-06 2017-05-09 Mitsubishi Electric Corporation Power semiconductor device
JP6274019B2 (en) * 2014-06-03 2018-02-07 三菱電機株式会社 Semiconductor device and manufacturing method thereof
JP6093093B2 (en) * 2015-01-22 2017-03-08 新電元工業株式会社 Semiconductor module
JP6480856B2 (en) * 2015-12-14 2019-03-13 株式会社東芝 Semiconductor module
WO2017130421A1 (en) 2016-01-31 2017-08-03 新電元工業株式会社 Semiconductor module
WO2017130420A1 (en) 2016-01-31 2017-08-03 新電元工業株式会社 Semiconductor module
WO2018021322A1 (en) 2016-07-26 2018-02-01 三菱電機株式会社 Semiconductor device
WO2018096734A1 (en) * 2016-11-24 2018-05-31 住友電気工業株式会社 Semiconductor module
JP2019012836A (en) * 2018-09-05 2019-01-24 株式会社タムラ製作所 Semiconductor element
US11764126B2 (en) * 2018-11-12 2023-09-19 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing semiconductor device
JP7176397B2 (en) * 2018-12-21 2022-11-22 株式会社デンソー Semiconductor device and its manufacturing method
JP6741135B1 (en) 2019-10-02 2020-08-19 富士電機株式会社 Semiconductor module and method of manufacturing semiconductor module

Also Published As

Publication number Publication date
JPH1056131A (en) 1998-02-24

Similar Documents

Publication Publication Date Title
JP3879150B2 (en) Semiconductor device
US6072240A (en) Semiconductor chip package
JP4285470B2 (en) Semiconductor device
US6914325B2 (en) Power semiconductor module
JP4192396B2 (en) Semiconductor switching module and semiconductor device using the same
JP3601432B2 (en) Semiconductor device
KR100536115B1 (en) Power semiconductor device
JP2001291823A (en) Semiconductor device
JP5023604B2 (en) Semiconductor device
US11862542B2 (en) Dual side cooling power module and manufacturing method of the same
JP7301124B2 (en) semiconductor equipment
JP2002270736A (en) Semiconductor device
JP4023032B2 (en) Mounting structure and mounting method of semiconductor device
JP3599057B2 (en) Semiconductor device
JPH11265976A (en) Power-semiconductor module and its manufacture
CN113224015A (en) Semiconductor module and method for manufacturing semiconductor module
JPH01235261A (en) Semiconductor device and manufacture thereof
JP4039258B2 (en) Power semiconductor device
CN113224022A (en) Semiconductor module and method for manufacturing semiconductor module
JPH08148647A (en) Semiconductor device
JP3055960B2 (en) Method for manufacturing semiconductor device
WO2023203688A1 (en) Semiconductor device and production method for semiconductor device
JP7322467B2 (en) semiconductor equipment
WO2023189265A1 (en) Semiconductor module
JP2022076164A (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050913

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060725

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061030

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101117

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121117

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131117

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees