JP3877434B2 - 変調装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、通信分野及びコンピュータ分野で広く使用されているビットシリアル信号の変調装置の改良に関するものである。
【０００２】
【従来の技術】
電気信号の変調は、通信分野では最も古くから行われており、例えば無線通信においては、ＦＭ変調及びＡＭ変調等によりアナログの電気信号を変調することが行われている。また、コンピュータ分野では、磁気ディスク及び光ディスク等の記録装置において、ビットシリアルのデータ信号を変調して記録することが行われている。
光ディスク装置は、大容量、可換性、高信頼性等により、画像・イメージ情報の記録再生からコンピュータ用のコード記録が可能なもの迄、需要が急速に拡大した分野であり、これに使用される光ディスクは、年々、その大容量化の要望が高まっている。
【０００３】
図１３は、光ディスク装置に使用される従来の変調装置の構成例を示したブロック図である。この変調装置は、４ビットのそれぞれ異なる１６種類（４ビットから２×２×２×２種類となる）のビットシリアル信号毎の、分割器（図示せず）が分割したブロックを、これらのビットシリアル信号を初期値として、４ビット毎に畳込み変換する１６個の畳込み変換回路１０ａ〜１０ｐと、畳込み変換回路１０ａ〜１０ｐが変換したそれぞれのブロックをＮＲＺＩ変換する１６個のＮＲＺＩ変換回路１２ａ〜１２ｐとを備えている。ＮＲＺＩ変換は、ビットシリアル信号が“１”のときは極性反転し、“０”のときは極性反転しないように符号化する変換方法である。
【０００４】
また、この変調装置は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックの、６ビット毎のディジタル累積電荷をそれぞれ演算する１６個の累積電荷演算回路１３ａ〜１３ｐと、累積電荷演算回路１３ａ〜１３ｐが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求める１６個の最大値回路１４ａ〜１４ｐと、最大値回路１４ａ〜１４ｐがそれぞれ求めた最大値ＤＳＶmax が最小であるブロックを検出する最小値検出回路１５とを備えている。
ディジタル累積電荷は、信号が“１”のときは＋１として、“０”のときは−１として所定数ビット毎にその和を演算し累積させたものである。
【０００５】
また、この変調装置は、最小値検出回路１５が検出したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路１３ａ〜１３ｐに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinitとして与える最終ディジタル累積電荷の選択回路１６と、最小値検出回路１５が検出したブロックを選択して、変調したビットシリアル信号として出力する選択回路１７とを備えている。選択回路１７は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換した１６種類のブロックを、最大値ＤＳＶmax が最小であるブロックが選択される迄記憶しておく。そして、選択されたブロックを出力し、他ブロックは消去する。
【０００６】
以下に、このような構成の変調装置の動作を説明する。
分割器（図示せず）が元データから分割した２５６ビットのブロックは、その先頭部に４ビットのそれぞれ異なる１６種類のビットシリアル信号が付加され、これらのビットシリアル信号を初期値として、畳込み変換回路１０ａ〜１０ｐが、４ビット毎に畳込み変換する。
【０００７】
畳込み変換されたそれぞれのブロックは、光ディスクに記録するデータを作成する為及びディジタル累積電荷を計算する為に、ＮＲＺＩ変換回路１２ａ〜１２ｐがＮＲＺＩ変換し、選択回路１７に与えられ記憶されると共に、累積電荷演算回路１３ａ〜１３ｐに与えられ、６ビット毎のディジタル累積電荷がそれぞれ演算される。
最大値回路１４ａ〜１４ｐは、累積電荷演算回路１３ａ〜１３ｐが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求め、最小値検出回路１５は、最大値回路１４ａ〜１４ｐが求めた最大値ＤＳＶmax が最小であるブロックを検出する。
【０００８】
最終ディジタル累積電荷の選択回路１６は、最小値検出回路１５が検出したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路１３ａ〜１３ｐに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinit（各ブロックのその直前迄のディジタル累積電荷）として与える。
選択回路１７は、最小値検出回路１５が検出したブロックを選択し、変調したビットシリアル信号として、例えば、光ディスクに記録する為のＬＤ（レーザダイオード）駆動信号又は磁界変調信号として出力する。
【０００９】
【発明が解決しようとする課題】
上述したような従来の変調装置では、決められた規則により機械的に変調を行う為、入力データにより、変調後のデータが伝送路に合わなかったり、復調系が苦手とする場合が存在する。例えば、入力データが図１４（ａ）に示すような“０１”の連続であるとき、変調後の変調データも（ｂ）に示すように“０１”の連続となる。このようなデータを光ディスクに磁界変調記録すると、（ｃ）に示すような光ディスク記録マークとなる。
【００１０】
このような記録マークの再生信号は、着目したサンプリングデータの前後のサンプリングデータの値も使用して、データ系列として最も確からしいデータ系列を推定して行くビタビ検出器では、（ｄ）に示すように、ＰＲ（１，１）ＭＬの期待値に対して、波形干渉の為に中間値（期待値Ｐ１，Ｐ３）の連続となり、パスメモリにはパスマージが発生しない。このように、ビタビ検出器のパスメモリ長より長く中間値が連続すると、ビタビ検出器はデータを検出できない問題があった。
【００１１】
本発明は、上述したような事情に鑑みてなされたものであり、第１発明では、伝送系に合わない変調パターン及び復調系が苦手とする変調パターンを除去できる変調装置を提供することを目的とする。
第２〜５発明では、伝送系に合わない変調パターン及び復調系が苦手とする変調パターンが連続することを防止できる変調装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
第１発明に係る変調装置は、ビットシリアル信号を所定長毎のブロックに分割し、分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加し、該ビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施し、該変換処理を施した各ブロックの内から所定の条件により選択し、選択したブロックを変調したビットシリアル信号として出力する変調装置において、ビットシリアル信号の所定のパターンを設定する少なくとも１つの設定回路と、前記変換処理を施した各ブロックから、前記設定回路が設定したパターンを検出する複数の検出回路と、該検出回路が前記パターンを検出したときは当該ブロックを除去する除去回路とを備えることを特徴とする。
【００１３】
この変調装置では、ビットシリアル信号を所定長毎に分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加し、このビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施し、変換処理を施した各ブロックの内から所定の条件により選択したブロックを、変調したビットシリアル信号として出力する。設定回路はビットシリアル信号の所定のパターンを設定し、所定の１又は複数の変換処理を施した各ブロックから、複数の検出回路が、設定回路が設定したパターンを検出する。除去回路は、検出回路が前記パターンを検出したときは当該ブロックを除去する。これにより、伝送系に合わない変調パターン又は復調系が苦手とする変調パターンを除去することができる。
【００１４】
第２発明に係る変調装置は、ビットシリアル信号を所定長毎のブロックに分割し、分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加する回路と、該回路が該ビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施す回路と、該回路が該変換処理を施した各ブロックの内から所定の条件により選択し、選択したブロックを変調したビットシリアル信号として出力する選択手段とを備える変調装置において、ビットシリアル信号の所定のパターンを設定する少なくとも１つの設定回路と、前記変換処理を施した各ブロックから、前記設定回路が設定したパターンを検出する複数の検出回路と、該検出回路がそれぞれ前記パターンを検出した回数を計数する複数の計数回路とを備え、前記選択手段は、該計数回路が計数した回数が小さい前記ブロックを優先して選択することを特徴とする。
【００１５】
この変調装置では、ビットシリアル信号を所定長毎に分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加し、このビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施し、変換処理を施した各ブロックの内から所定の条件により選択したブロックを、変調したビットシリアル信号として出力する。設定回路はビットシリアル信号の所定のパターンを設定し、所定の１又は複数の変換処理を施した各ブロックから、複数の検出回路が、設定回路が設定したパターンを検出し、複数の計数回路が、検出回路がそれぞれ前記パターンを検出した回数を計数する。選択手段は、計数回路が計数した回数が小さいブロックを優先して選択する。これにより、伝送系に合わない変調パターン又は復調系が苦手とする変調パターンが連続することを防止できる。
【００１６】
第３発明に係る変調装置は、ビットシリアル信号を所定長毎のブロックに分割し、分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加する回路と、該回路が該ビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施す回路と、該回路が該変換処理を施した各ブロックの内から所定の条件により選択し、選択したブロックを変調したビットシリアル信号として出力する選択手段とを備える変調装置において、前記所定の条件は複数であり、前記選択手段は、前記所定の条件毎に、各ブロックが該所定の条件に適合するか否かを判定する為の判定回路を備え、該判定回路の少なくとも１つは、ビットシリアル信号の所定のパターンを設定する設定回路と、前記変換処理を施した各ブロックから、前記設定回路が設定したパターンを検出する複数の検出回路と、該検出回路がそれぞれ前記パターンを検出した回数を計数する複数の計数回路とを有し、該各計数回路が計数した各回数を判定結果とし、複数の前記判定回路の判定結果に基づきブロックを選択することを特徴とする。
【００１７】
この変調装置では、ビットシリアル信号を所定長毎に分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加し、このビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施し、変換処理を施した各ブロックの内から所定の条件により選択したブロックを、変調したビットシリアル信号として出力する。選択手段が、変換処理を施した各ブロックの内から選択する為の所定の条件は複数であり、複数の判定回路は、前記所定の条件毎に、各ブロックがその所定の条件に適合するか否かを判定する。選択手段は、複数の判定回路の判定結果に基づきブロックを選択する。判定回路の少なくとも１つは、設定回路が、ビットシリアル信号の所定のパターンを設定し、所定の１又は複数の変換処理を施した各ブロックから、複数の検出回路が、設定回路が設定したパターンを検出し、複数の計数回路が、検出回路がそれぞれ前記パターンを検出した回数を計数する。判定回路は、各計数回路が計数した各回数を判定結果とする。これにより、伝送系に合わない変調パターン又は復調系が苦手とする変調パターンが連続することを防止できる。
【００２０】
第４発明に係る変調装置は、前記判定回路の１つは、前記変換処理を施した各ブロックのディジタル累積電荷を演算する複数の累積電荷演算回路と、該複数の累積電荷演算回路が演算した前記ディジタル累積電荷の絶対値のブロック毎の最大値を求める複数の最大値回路とを備え、該各最大値回路が求めた各最大値を判定結果とすることを特徴とする。
【００２１】
この変調装置では、複数の累積電荷演算回路が、所定の１又は複数の変換処理を施した各ブロックのディジタル累積電荷を演算し、複数の最大値回路が、複数の累積電荷演算回路が演算したディジタル累積電荷の絶対値のブロック毎の最大値を求める。判定回路は、各最大値回路が求めた各最大値を判定結果とする。これにより、伝送系に合わない変調パターン又は復調系が苦手とする変調パターンが連続することを防止できる。
【００２２】
第５発明に係る変調装置は、前記選択手段は、前記各判定回路の判定結果にそれぞれ所定の重みを付加する複数の重み付加回路を備え、該複数の重み付加回路がそれぞれ所定の重みを付加した判定結果に基づきブロックを選択することを特徴とする。
【００２３】
この変調装置では、複数の重み付加回路が、各判定回路の判定結果にそれぞれ所定の重みを付加し、選択手段は、複数の重み付加回路がそれぞれ所定の重みを付加した判定結果に基づきブロックを選択するので、伝送系に合わない変調パターン又は復調系が苦手とする変調パターンが連続することを防止できる。
【００２４】
【発明の実施の形態】
以下に、本発明をその実施の形態を示す図面に基づいて説明する。
実施の形態１．
図１は、本発明に係る変調装置の実施の形態１の構成を示すブロック図である。この変調装置は、元データａｋであるビットシリアル信号の所定長毎のブロックに所定の１又は複数の変換処理を施す変調回路３と、ビットシリアル信号の、伝送系に合わないパターン又は復調系が苦手とするパターンを設定する特定パターン設定回路１（設定回路）と、変調回路３が変換処理を施した各ブロックから、特定パターン設定回路１が設定したパターンを検出し、検出した回数を計数し、検出した当該ブロックを除去又はその回数が少ないブロックを優先して選択し、変調データｂｋとして出力する特定パターン除去回路２（検出回路、除去回路）とを備えている。
【００２５】
図２は、本発明に係る変調装置の実施の形態１の構成を詳細に示すブロック図である。この変調装置は、４ビットのそれぞれ異なる１６種類（４ビットから２×２×２×２種類となる）のビットシリアル信号毎の、分割器（図示せず）が分割したブロックを、これらのビットシリアル信号を初期値として、４ビット毎に畳込み変換する１６個の畳込み変換回路１０ａ〜１０ｐ（変換処理を施す回路）と、畳込み変換回路１０ａ〜１０ｐが変換したそれぞれのブロックをＮＲＺＩ変換する１６個のＮＲＺＩ変換回路１２ａ〜１２ｐ（変換処理を施す回路）とを備えている。ＮＲＺＩ変換は、ビットシリアル信号が“１”のときは極性反転し、“０”のときは極性反転しないように符号化する変換方法である。
【００２６】
また、この変調装置は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックの、６ビット毎のディジタル累積電荷をそれぞれ演算する１６個の累積電荷演算回路１３ａ〜１３ｐ（判定回路）と、累積電荷演算回路１３ａ〜１３ｐが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求める１６個の最大値回路１４ａ〜１４ｐ（判定回路）とを備えている。
ディジタル累積電荷は、信号が“１”のときは＋１として、“０”のときは−１として所定数ビット毎にその和を演算し、累積させたものである。
【００２７】
また、この変調装置は、ビットシリアル信号の、伝送系に合わないパターン又は復調系が苦手とするパターンを設定する特定パターン設定回路１と、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックから、特定パターン設定回路１が設定したパターンを検出し、検出した回数と最大値回路１４ａ〜１４ｐから与えられたブロック毎の最大値ＤＳＶmax とを勘案して、ブロックを選択し変調データとして出力する特定パターン除去回路２とを備えている。
【００２８】
また、この変調装置は、特定パターン除去回路２が選択したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路１３ａ〜１３ｐに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinitとして与える最終ディジタル累積電荷の選択回路１６を備えている。特定パターン除去回路２は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換した１６種類のブロックを、パターンを検出した回数と最大値ＤＳＶmax とを勘案してブロックが選択される迄記憶しておく。そして、選択されたブロックを出力し、他ブロックは消去する。
【００２９】
以下に、このような構成の変調装置の動作を説明する。
分割器（図示せず）が元データから分割した２５６ビットのブロックは、その先頭部に４ビットのそれぞれ異なる１６種類のビットシリアル信号が付加され、これらのビットシリアル信号を初期値として、畳込み変換回路１０ａ〜１０ｐが、４ビット毎に畳込み変換する。
【００３０】
畳込み変換されたそれぞれのブロックは、光ディスクに記録するデータを作成する為及びディジタル累積電荷を計算する為に、ＮＲＺＩ変換回路１２ａ〜１２ｐがＮＲＺＩ変換し、特定パターン除去回路２に与えられると共に、累積電荷演算回路１３ａ〜１３ｐに与えられ、６ビット毎のディジタル累積電荷がそれぞれ演算される。
最大値回路１４ａ〜１４ｐは、累積電荷演算回路１３ａ〜１３ｐが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求め、特定パターン除去回路２に与える。
【００３１】
特定パターン設定回路１は、ビットシリアル信号の、伝送系に合わないパターン及び復調系が苦手とするパターンを設定する。
特定パターン除去回路２は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックから、特定パターン設定回路１が設定したパターンを検出し、検出した回数と最大値回路１４ａ〜１４ｐから与えられたブロック毎の最大値ＤＳＶmax とを勘案して、ブロックを選択し、変調したビットシリアル信号として、例えば、光ディスクに記録する為のＬＤ（レーザダイオード）駆動信号又は磁界変調信号として出力する。
【００３２】
最終ディジタル累積電荷の選択回路１６は、特定パターン除去回路２が選択したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路１３ａ〜１３ｐに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinit（各ブロックのその直前迄のディジタル累積電荷）として与える。
【００３３】
図３は、畳込み変換回路１０ａ〜１０ｐの構成例を示すブロック図である。各畳込み変換回路１０ａ〜１０ｐは、分割されたブロックを、４ビット毎に直並列変換する直並列変換回路２０と、直並列変換回路２０が直並列変換した４ビットの並列信号ｄ０，ｄ１，ｄ２，ｄ３を記憶するシフトレジスタ２１とを備え、シフトレジスタ２１の出力信号ｄ０，ｄ１，ｄ２，ｄ３は、それぞれ排他的論理和回路２２ａ〜２２ｄの一方の入力端子に与えられる。排他的論理和回路２２ａ〜２２ｄの各出力信号ｄ０´，ｄ１´，ｄ２´，ｄ３´は、シフトレジスタ２４に記憶される。
【００３４】
また、シフトレジスタ２４には、４ビット毎の畳込み変換の初期値となる４ビットのビットパラレル信号が、分割されたブロックの先頭部に付加されるように、レジスタ２３からも与えられる。
シフトレジスタ２４の各出力信号ｄ０´，ｄ１´，ｄ２´，ｄ３´は、それぞれ排他的論理和回路２２ａ〜２２ｄの他方の入力端子に与えられ、排他的論理和回路２２ａ〜２２ｄは、それぞれ４ビット分シフトした２つのデータの排他的論理和を求め、シフトレジスタ２４に４ビットの並列信号として記憶させる。
シフトレジスタ２４は、４ビットの並列信号が入力されるとき、その１ビット前の４ビットの並列信号を並直列変換回路２５に与え、並直列変換回路２５は、４ビットの並列信号を直列信号に変換して出力する。
【００３５】
図４は、ＮＲＺＩ変換回路１２ａ〜１２ｐの構成例を示すブロック図である。各ＮＲＺＩ変換回路１２ａ〜１２ｐは、並直列変換回路２５（図３）からの直列信号が、排他的論理和回路２６の一方の入力端子に与えられ、排他的論理和回路２６の出力信号は、シフトレジスタ２７に記憶される。シフトレジスタ２７の出力信号は、排他的論理和回路２６の他方の入力端子に与えられ、排他的論理和回路２６は、１ビット分シフトした２つのデータの排他的論理和を求め、シフトレジスタ２７経由でＮＲＺＩ変換符号として出力する。
【００３６】
図５は、累積電荷演算回路１３ａ〜１３ｐ及び最大値回路１４ａ〜１４ｐ（図２）の詳細な構成例を示すブロック図である。ＮＲＺＩ変換回路１２ａ〜１２ｐから出力されたＮＲＺＩ変換符号に変換された各ブロックは、直並列変換回路３０に与えられ、６ビットの並列信号ｅ０，ｅ１，ｅ２，ｅ３，ｅ４，ｅ５に変換され、シフトレジスタ３１に記憶される。
【００３７】
シフトレジスタ３１の出力信号ｅ０，ｅ１，ｅ２，ｅ３，ｅ４，ｅ５は、加算回路３２により加算され、加算された値は乗算回路３３により２倍にされる。２倍にされた値は、減算回路３４により６を減算される。
これは、（ｅ０＋ｅ１＋ｅ２＋ｅ３＋ｅ４＋ｅ５）×２−６＝（２ｅ０−１）＋（２ｅ１−１）＋（２ｅ２−１）＋（２ｅ３−１）＋（２ｅ４−１）＋（２ｅ５−１）から、出列信号ｅ０，ｅ１，ｅ２，ｅ３，ｅ４，ｅ５が“１”のときは＋１として、“０”のときは−１として６ビット毎にその和を演算することと同じである。
【００３８】
減算回路３４から出力された６ビット毎のディジタル電荷は、加算回路３５に与えられ、選択回路３６を介して与えられる、それ以前のディジタル累積電荷が加算され、ディジタル累積電荷として出力される。加算回路３５から出力されたディジタル累積電荷は、絶対値回路３８とシフトレジスタ３９とに与えられ、シフトレジスタ３９の出力は、選択回路３６と最終ディジタル累積電荷の選択回路１６（図２）とに与えられる。
【００３９】
ＮＲＺＩ変換符号に変換され、直並列変換回路３０に与えられる各ブロックは、カウンタ３７にも与えられビット単位で計数される。カウンタ３７は、計数値が“６”，“６ｎ”（ｎは２≦ｎ≦６５の整数）のときに、選択回路３６にそれぞれの選択信号を与える。
選択回路３６は、計数値が“６”のときの選択信号を与えられたときは、最終ディジタル累積電荷の選択回路１６（図２）からの、その直前ブロックの最終ディジタル累積電荷ＤＳＶend を、今回ブロックのディジタル累積電荷の初期値ＤＳＶinitとして選択し加算回路３５に与える。
選択回路３６は、計数値が“６ｎ”のときの選択信号を与えられたときは、シフトレジスタ３９からの、その直前６ビットのディジタル累積電荷ＤＳＶを選択し加算回路３５に与える。
【００４０】
絶対値回路３８は、与えられたディジタル累積電荷の絶対値を求めて、比較回路４０及び選択回路４１に、それぞれ入力信号ｂ及び入力信号Ｌとして与える。選択回路４１の出力は、シフトレジスタ４２に記憶され、シフトレジスタ４２の出力は、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax として、特定パターン除去回路２（図２）にあたえられ、比較回路４０及び選択回路４１に、それぞれ入力信号ａ及び入力信号Ｈとして与えられる。
比較回路４０は、入力信号ａ，ｂがａ≧ｂのときは、入力信号Ｈを選択する選択信号を、ａ＜ｂのときは、入力信号Ｌを選択する選択信号を、選択回路４１に与える。これにより、選択回路４１は、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax を選択することができる。
【００４１】
図６は、特定パターン除去回路２（図２）の構成例を示すブロック図である。特定パターン除去回路２は、ＮＲＺＩ変換回路１２ａ〜１２ｐがＮＲＺＩ変換符号に変換した各ブロックが、それぞれ特定パターン一致回数カウンタ４ａ〜４ｐ（検出回路、計数回路、判定回路）に１ビットずつ与えられシフトされる。特定パターン一致回数カウンタ４ａ〜４ｐは、特定パターン設定回路１が設定したビットシリアル信号のパターンが並列信号として与えられ、この並列信号とＮＲＺＩ変換回路１２ａ〜１２ｐから与えられたブロックとを、ブロックが１ビットずつ与えられシフトされる都度比較し、両者が一致した回数をカウントする。
【００４２】
特定パターン一致回数カウンタ４ａ〜４ｐは、ブロック単位で両者が一致した回数をパターン選択信号作成器５（選択手段）に与えると共に、ＮＲＺＩ変換回路１２ａ〜１２ｐから与えられたブロックを選択回路６（除去回路、選択手段）に送り込む。パターン選択信号作成器５は、最大値回路１４ａ〜１４ｐ（図２）からの各ブロック毎の、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax も与えられ、ブロック毎のこれらの最大値ＤＳＶmax と特定パターン一致回数カウンタ４ａ〜４ｐからの一致回数とを勘案して、ブロックを選択する為の選択信号を作成し、選択回路６及び最終ディジタル累積電荷の選択回路１６に与える。選択回路６は、与えられた選択信号に従って、特定パターン一致回数カウンタ４ａ〜４ｐから送り込まれた各ブロックから１ブロックを選択し、変調データとして出力する。
【００４３】
図７は、特定パターン一致回数カウンタ４ａ〜４ｐ（図６）の構成例を示すブロック図である。特定パターン一致回数カウンタ４ａ〜４ｐは、特定パターン設定回路１が設定したビットシリアル信号のパターンが、並列信号として特定パターンメモリ７に与えられ記憶される。特定パターンメモリ７が記憶するパターンは、各ビット毎に排他的論理和回路ｅｘ１〜ｅｘｎ（ｎは特定パターンの桁数）の一方の入力端子に与えられる。
一方、ＮＲＺＩ変換回路１２ａ〜１２ｐがＮＲＺＩ変換符号に変換した各ブロックが、選択回路９ａを通じてシフトレジスタ９に１ビットずつ与えられシフトされる。シフトレジスタ９が記憶するデータは、入力側からｎビット目（ｎは特定パターンの桁数）迄の各ビット毎にその順序で排他的論理和回路ｅｘ１〜ｅｘｎの他方の入力端子に与えられる。
【００４４】
排他的論理和回路ｅｘ１〜ｅｘｎの各出力は、反転されて論理積回路８に与えられ、論理積回路８は、与えられた排他的論理和回路ｅｘ１〜ｅｘｎの各出力の反転信号が全て“１”、つまり、排他的論理和回路ｅｘ１〜ｅｘｎ毎に２入力が全て一致したときに“１”を出力し、カウンタ８ａがこれをカウントする。
カウンタ８ａは、各ブロックがシフトレジスタ９にｎビット入力された時点からブロックの桁数分（ここでは２６０ビット）入力された時点迄カウントし、その時点で、そのカウント値がラッチ回路８ｂによりラッチされる。ラッチ回路８ｂがラッチしたカウント値は、一致回数としてパターン選択信号作成器５に与えられる。カウンタ８ａは、各ブロックがシフトレジスタ９にｎ−１ビット入力された時点でリセットされる。
【００４５】
シフトレジスタ９は、ＮＲＺＩ変換符号に変換されたブロックが入力される都度、選択回路９ａ，９ｂを通じて、シフトレジスタ９の桁数分リングシフトされ、選択回路９ａは、ブロックが入力されるときは、ブロックを選択してシフトレジスタ９へ通過させ、選択回路９ｂは、ブロックが入力されるときは、ブロックを選択回路６へ出力する。
【００４６】
図８は、パターン選択信号作成器５（図６）の構成例を示すブロック図である。パターン選択信号作成器５は、最大値回路１４ａ〜１４ｐ（図２）からのブロック毎の、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax が乗算回路４４（重み付加回路）に与えられ、乗算回路４４は、与えられた各最大値ＤＳＶmax に重みを表す係数Ｋ２を乗じて、ブロック毎の加算回路４５ａ〜４５ｐに与える。
一方、特定パターン一致回数カウンタ４ａ〜４ｐからの一致回数が乗算回路４３（重み付加回路）に与えられ、乗算回路４３は、与えられた各一致回数に重みを表す係数Ｋ１を乗じて、ブロック毎の加算回路４５ａ〜４５ｐに与える。
【００４７】
加算回路４５ａ〜４５ｐは、与えられた、重みを付加された一致回数及び最大値ＤＳＶmax を加算し、最小値選択回路４６に与える。最小値選択回路４６は、与えられた、重みを付加された一致回数及び最大値ＤＳＶmax の加算値から最小値を選択し、当該ブロックを選択する為の選択信号を作成し、選択回路６及び最終ディジタル累積電荷の選択回路１６に与える。
【００４８】
パターン選択信号作成器５は、係数Ｋ１，Ｋ２を適宜定めることにより、特定パターンの出現を少なくするか、ディジタル累積電荷を小さく（ＤＣフリー性を良くする）するかを調節することができ、例えば、係数Ｋ１を大きくすると、特定パターン一致回数カウンタ４ａ〜４ｐがカウントした値が１であっても、当該ブロックを除去することができる。
尚、ビットシリアル信号の、伝送系に合わないパターン又は復調系が苦手とするパターンが複数存在する場合は、図７において、特定パターン設定回路１、特定パターンメモリ７、論理積回路８、カウンタ８ａ、ラッチ回路８ｂ、排他的論理和回路ｅｘ１〜ｅｘｎ群及び乗算回路４３をそれぞれ複数備えて（シフトレジスタ９は共用する）、それぞれのパターンをカウントし、カウントした値に重みを付加して、加算回路４５ａ〜４５ｐにより加算するすることも可能である。
【００４９】
実施の形態２．
図９は、図１に示した変調装置の実施の形態２の構成を詳細に示すブロック図である。この変調装置は、４ビットのそれぞれ異なる１６種類（４ビットから２×２×２×２種類となる）のビットシリアル信号毎の、分割器（図示せず）が分割したブロックを、これらのビットシリアル信号を初期値として、４ビット毎に畳込み変換する１６個の畳込み変換回路１０ａ〜１０ｐ（変換処理を施す回路）と、畳込み変換回路１０ａ〜１０ｐが変換したそれぞれのブロックを（１，７；２，３）走長制限符号に変換する１６個の走長制限符号変換回路１１ａ〜１１ｐ（変換処理を施す回路）と、（１，７；２，３）走長制限符号に変換したそれぞれのブロックをＮＲＺＩ変換する１６個のＮＲＺＩ変換回路１２ａ〜１２ｐ（変換処理を施す回路）を備えている。
【００５０】
ＮＲＺＩ変換は、ビットシリアル信号が“１”のときは極性反転し、“０”のときは極性反転しないように符号化する変換方法である。
また、記録符号には、“０”が連続する個数（Ｒｕｎ）の最小値をｄ、最大値をｋとし、ｍビットのデータをｎビットの符号に変換する（ｄ，ｋ；ｍ，ｎ）ＲＬＬ（Run Length Limited；走長制限）符号がある。
【００５１】
この走長制限符号は、再生時にセルフクロッキングを行うために、時間情報が重畳されており、再生信号にＰＬＬ（位相同期ループ）を同期発振させて再生クロックを作成するときに、“０”が連続し過ぎると、ＰＬＬの同期が不安定になるため、Ｒｕｎの最大値ｋを制限している。
光磁気ディスク装置では、ピットポジション記録の場合には、（２，７；１，２）走長制限符号が採用され、エッジポジション記録の場合には、（１，７；２，３）走長制限符号が採用されている。
【００５２】
この変調装置は、また、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックの、６ビット毎のディジタル累積電荷をそれぞれ演算する１６個の累積電荷演算回路１３ａ〜１３ｐ（判定回路）と、累積電荷演算回路１３ａ〜１３ｐが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求める１６個の最大値回路１４ａ〜１４ｐ（判定回路）とを備えている。
【００５３】
また、この変調装置は、ビットシリアル信号の、伝送系に合わないパターン又は復調系が苦手とするパターンを設定する特定パターン設定回路１と、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックから、特定パターン設定回路１（設定回路）が設定したパターンを検出し、検出した回数と最大値回路１４ａ〜１４ｐから与えられたブロック毎の最大値ＤＳＶmax とを勘案して、ブロックを選択し変調データとして出力する特定パターン除去回路２（検出回路、除去回路）とを備えている。その他の構成及び動作は、実施の形態１で説明した構成及び動作と同様であるので、説明を省略する。
【００５４】
実施の形態３．
図１０は、図１に示した変調装置の実施の形態３を詳細に示すブロック図である。この変調装置は、２ビットのそれぞれ異なる４種類のビットシリアル信号（“００”，“０１”，“１０”，“１１”）毎の、分割器（図示せず）が分割したブロックを、これらのビットシリアル信号を初期値として、２ビット毎に畳込み変換する４個の畳込み変換回路５０ａ〜５０ｄ（変換処理を施す回路）と、畳込み変換したそれぞれのブロックを（２，７；１，２）走長制限符号に変換する４個の走長制限符号変換回路５１ａ〜５１ｄ（変換処理を施す回路）と、（２，７；１，２）走長制限符号に変換したそれぞれのブロックをＮＲＺＩ変換する４個のＮＲＺＩ変換回路５２ａ〜５２ｄ（変換処理を施す回路）とを備えている。
【００５５】
また、この変調装置は、ＮＲＺＩ変換回路５２ａ〜５２ｄがそれぞれＮＲＺＩ変換したブロックの、４ビット毎のディジタル累積電荷をそれぞれ演算する４個の累積電荷演算回路５３ａ〜５３ｄ（判定回路）と、累積電荷演算回路５３ａ〜５３ｄが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求める４個の最大値回路５４ａ〜５４ｄ（判定回路）とを備えている。
【００５６】
また、この変調装置は、ビットシリアル信号の、伝送系に合わないパターン及び復調系が苦手とするパターンを設定する特定パターン設定回路１（設定回路）と、ＮＲＺＩ変換回路５２ａ〜５２ｄがそれぞれＮＲＺＩ変換したブロックから、特定パターン設定回路１が設定したパターンを検出し、検出した回数と最大値回路５４ａ〜５４ｄから与えられたブロック毎の最大値ＤＳＶmax とを勘案して、ブロックを選択し変調データとして出力する特定パターン除去回路２ａ（検出回路、除去回路）とを備えている。
【００５７】
この変調装置は、また、特定パターン除去回路２ａが選択したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路５３ａ〜５３ｄに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinitとして与える最終ディジタル累積電荷の選択回路５６を備えている。特定パターン除去回路２ａは、ＮＲＺＩ変換回路５２ａ〜５２ｄがそれぞれＮＲＺＩ変換した４種類のブロックを、パターンを検出した回数と最大値ＤＳＶmax とを勘案してブロックが選択される迄記憶しておく。そして、選択されたブロックを出力し、他ブロックは消去する。
【００５８】
以下に、このような構成の変調装置の動作を説明する。
元データから分割された１２８ビットのブロックは、その先頭部に２ビットのそれぞれ異なる４種類のビットシリアル信号が付加され、これらのビットシリアル信号を初期値として、畳込み変換回路５０ａ〜５０ｄが、２ビット毎に畳込み変換する。
畳込み変換されたそれぞれのブロックは、走長制限符号変換回路５１ａ〜５１ｄが（２，７；１，２）走長制限符号に変換し、１ビットを２ビット相当に変換する。
【００５９】
（２，７；１，２）走長制限符号に変換されたそれぞれのブロックは、光ディスクに記録するデータを作成する為及びディジタル累積電荷を計算する為に、ＮＲＺＩ変換回路５２ａ〜５２ｄがＮＲＺＩ変換し、特定パターン除去回路２ａに与えられると共に、累積電荷演算回路５３ａ〜５３ｄに与えられ、４ビット毎のディジタル累積電荷がそれぞれ演算される。
最大値回路５４ａ〜５４ｄは、累積電荷演算回路５３ａ〜５３ｄが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求め、特定パターン除去回路２ａに与える。
【００６０】
特定パターン設定回路１は、ビットシリアル信号の、伝送系に合わないパターン又は復調系が苦手とするパターンを設定する。
特定パターン除去回路２ａは、ＮＲＺＩ変換回路５２ａ〜５２ｄがそれぞれＮＲＺＩ変換したブロックから、特定パターン設定回路１が設定したパターンを検出し、検出した回数と最大値回路５４ａ〜５４ｄから与えられたブロック毎の最大値ＤＳＶmax とを勘案して、ブロックを選択し、変調したビットシリアル信号として、例えば、光ディスクに記録する為のＬＤ（レーザダイオード）駆動信号又は磁界変調信号として出力する。
【００６１】
最終ディジタル累積電荷の選択回路５６は、特定パターン除去回路２ａが選択したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路５３ａ〜５３ｄに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinit（各ブロックのその直前迄のディジタル累積電荷）として与える。
【００６２】
図１１は、畳込み変換回路５０ａ〜５０ｄ（図１０）の構成例を示すブロック図である。各畳込み変換回路５０ａ〜５０ｄは、分割されたブロックを、２ビット毎に直並列変換する直並列変換回路６０と、直並列変換回路６０が直並列変換した２ビットの並列信号ｄ０，ｄ１を記憶するシフトレジスタ６１とを備え、シフトレジスタ６１の出力信号ｄ０，ｄ１は、それぞれ排他的論理和回路６２ａ，６２ｂの一方の入力端子に与えられる。排他的論理和回路６２ａ，６２ｂの各出力信号ｄ０´，ｄ１´は、シフトレジスタ６４に記憶される。
【００６３】
また、シフトレジスタ６４には、２ビット毎の畳込み変換の初期値となる２ビットのビットパラレル信号が、分割されたブロックの先頭部に付加されるように、レジスタ６３からも与えられる。
シフトレジスタ６４の各出力信号ｄ０´，ｄ１´は、それぞれ排他的論理和回路６２ａ，６２ｂの他方の入力端子に与えられ、排他的論理和回路６２ａ，６２ｂは、それぞれ２ビット分シフトした２つのデータの排他的論理和を求め、シフトレジスタ６４に２ビットの並列信号として記憶させる。
シフトレジスタ６４は、２ビットの並列信号が入力されるとき、その１ビット前の２ビットの並列信号を並直列変換回路６５に与え、並直列変換回路６５は、２ビットの並列信号を直列信号に変換して出力する。
【００６４】
ＮＲＺＩ変換回路５２ａ〜５２ｄ（図１０）の構成例は、上述したＮＲＺＩ変換回路１２ａ〜１２ｐの構成例（図４）と同様であるので説明を省略する。
図１２は、累積電荷演算回路５３ａ〜５３ｄ及び最大値回路５４ａ〜５４ｄ（図８）の詳細な構成を示すブロック図である。ＮＲＺＩ変換回路５２ａ〜５２ｄから出力されたＮＲＺＩ変換符号に変換された各ブロックは、直並列変換回路７０に与えられ、４ビットの並列信号ｅ０，ｅ１，ｅ２，ｅ３に変換され、シフトレジスタ７１に記憶される。
畳込み変換回路５０ａ〜５０ｄ（図１０）により畳込み変換された２ビット毎の信号は、（２，７；１，２）走長制限符号に変換されることにより、４ビット毎の信号に変換されているので、４ビット毎にディジタル累積電荷を求める。
【００６５】
シフトレジスタ７１の出力信号ｅ０，ｅ１，ｅ２，ｅ３は、加算回路７２により加算され、加算された値は乗算回路７３により２倍にされる。２倍にされた値は、減算回路７４により４を減算される。
これは、（ｅ０＋ｅ１＋ｅ２＋ｅ３）×２−４＝（２ｅ０−１）＋（２ｅ１−１）＋（２ｅ２−１）＋（２ｅ３−１）から、出列信号ｅ０，ｅ１，ｅ２，ｅ３が“１”のときは＋１として、“０”のときは−１として４ビット毎にその和を演算することと同じである。
【００６６】
減算回路７４から出力された４ビット毎のディジタル電荷は、加算回路７５に与えられ、選択回路７６を介して与えられる、それ以前のディジタル累積電荷が加算され、ディジタル累積電荷として出力される。加算回路７５から出力されたディジタル累積電荷は、絶対値回路７８とシフトレジスタ７９とに与えられ、シフトレジスタ７９の出力は、選択回路７６と最終ディジタル累積電荷の選択回路５６（図１０）とに与えられる。
【００６７】
ＮＲＺＩ変換符号に変換され、直並列変換回路７０に与えられる各ブロックは、カウンタ７７にも与えられビット単位で計数される。カウンタ７７は、計数値が“４”，“４ｎ”（ｎは２≦ｎ≦６５の整数）のときに、選択回路７６にそれぞれの選択信号を与える。
選択回路７６は、計数値が“４”のときの選択信号を与えられたときは、最終ディジタル累積電荷の選択回路５６（図１０）からの、その直前ブロックの最終ディジタル累積電荷ＤＳＶend を、今回ブロックのディジタル累積電荷の初期値ＤＳＶinitとして選択し加算回路７５に与える。
選択回路７６は、計数値が“４ｎ”のときの選択信号を与えられたときは、シフトレジスタ７９からの、その直前４ビットのディジタル累積電荷ＤＳＶを選択し加算回路７５に与える。
【００６８】
絶対値回路７８は、与えられたディジタル累積電荷の絶対値を求めて、比較回路４０及び選択回路４１に、それぞれ入力信号ｂ及び入力信号Ｌとして与える。
選択回路４１の出力は、シフトレジスタ４２に記憶され、シフトレジスタ４２の出力は、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax として、特定パターン除去回路２ａ（図１０）に与えられ、比較回路４０及び選択回路４１に、それぞれ入力信号ａ及び入力信号Ｈとして与えられる。
【００６９】
比較回路４０は、入力信号ａ，ｂがａ≧ｂのときは、入力信号Ｈを選択する選択信号を、ａ＜ｂのときは、入力信号Ｌを選択する選択信号を、選択回路４１に与える。これにより、選択回路４１は、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax を選択することができる。
特定パターン除去回路２ａ（図１０）の構成及び動作は、実施の形態１で説明した特定パターン除去回路２（図６〜８）の構成及び動作と同様（但しブロックの桁数及び系列数が異なる）であるので、説明を省略する。
【００７０】
【発明の効果】
第１発明に係る変調装置によれば、伝送系に合わない変調パターン及び復調系が苦手とする変調パターンを除去することができるので、データ再生の精度が向上する。
【００７１】
第２〜５発明に係る変調装置によれば、伝送系に合わない変調パターン及び復調系が苦手とする変調パターンが連続することを防止できるので、データ再生の精度が向上する。
【図面の簡単な説明】
【図１】本発明に係る変調装置の実施の形態１の構成を示すブロック図である。
【図２】本発明に係る変調装置の実施の形態１の構成を詳細に示すブロック図である。
【図３】図２に示す変調装置の畳込み変換回路の構成例を示すブロック図である。
【図４】図２に示す変調装置のＮＲＺＩ変換回路の構成例を示すブロック図である。
【図５】図２に示す変調装置の累積電荷演算回路及び最大値回路の構成例を示すブロック図である。
【図６】本発明に係る変調装置の実施の形態１の特定パターン除去回路の構成を示すブロック図である。
【図７】図６に示す特定パターン一致回数カウンタの構成例を示すブロック図である。
【図８】図６に示すパターン選択信号作成器の構成例を示すブロック図である。
【図９】本発明に係る変調装置の実施の形態２の構成を示すブロック図である。
【図１０】本発明に係る変調装置の実施の形態３の構成を示すブロック図である。
【図１１】図１０に示す変調装置の畳込み変換回路の構成例を示すブロック図である。
【図１２】図１０に示す変調装置の累積電荷演算回路及び最大値回路の構成例を示すブロック図である。
【図１３】従来の変調装置の構成例を示すブロック図である。
【図１４】従来の変調装置の動作を説明する為の説明図である。
【符号の説明】
１ 特定パターン設定回路（設定回路）
２，２ａ 特定パターン除去回路（検出回路、除去回路）
３ 変調回路
４ａ〜４ｐ 特定パターン一致回数カウンタ（検出回路、計数回路、判定回路）
５ パターン選択信号作成器（選択手段）
６ 選択回路（除去回路、選択手段）
９ａ，９ｂ，１６，５６ 選択回路
７ 特定パターンメモリ
８ 論理積回路
８ａ カウンタ
８ｂ ラッチ回路
９ シフトレジスタ
１０ａ〜１０ｐ，５０ａ〜５０ｄ 畳込み変換回路（変換処理を施す回路）
１１ａ〜１１ｐ，５１ａ〜５１ｄ 走長制限符号変換回路（変換処理を施す回路）
１３ａ〜１３ｐ，５３ａ〜５３ｄ 累積電荷演算回路（判定回路）
１４ａ〜１４ｐ，５４ａ〜５４ｄ 最大値回路（判定回路）
４３，４４ 乗算回路（重み付加回路）
４５ａ〜４５ｐ 加算回路
４６ 最小値選択回路
【発明の属する技術分野】
本発明は、通信分野及びコンピュータ分野で広く使用されているビットシリアル信号の変調装置の改良に関するものである。
【０００２】
【従来の技術】
電気信号の変調は、通信分野では最も古くから行われており、例えば無線通信においては、ＦＭ変調及びＡＭ変調等によりアナログの電気信号を変調することが行われている。また、コンピュータ分野では、磁気ディスク及び光ディスク等の記録装置において、ビットシリアルのデータ信号を変調して記録することが行われている。
光ディスク装置は、大容量、可換性、高信頼性等により、画像・イメージ情報の記録再生からコンピュータ用のコード記録が可能なもの迄、需要が急速に拡大した分野であり、これに使用される光ディスクは、年々、その大容量化の要望が高まっている。
【０００３】
図１３は、光ディスク装置に使用される従来の変調装置の構成例を示したブロック図である。この変調装置は、４ビットのそれぞれ異なる１６種類（４ビットから２×２×２×２種類となる）のビットシリアル信号毎の、分割器（図示せず）が分割したブロックを、これらのビットシリアル信号を初期値として、４ビット毎に畳込み変換する１６個の畳込み変換回路１０ａ〜１０ｐと、畳込み変換回路１０ａ〜１０ｐが変換したそれぞれのブロックをＮＲＺＩ変換する１６個のＮＲＺＩ変換回路１２ａ〜１２ｐとを備えている。ＮＲＺＩ変換は、ビットシリアル信号が“１”のときは極性反転し、“０”のときは極性反転しないように符号化する変換方法である。
【０００４】
また、この変調装置は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックの、６ビット毎のディジタル累積電荷をそれぞれ演算する１６個の累積電荷演算回路１３ａ〜１３ｐと、累積電荷演算回路１３ａ〜１３ｐが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求める１６個の最大値回路１４ａ〜１４ｐと、最大値回路１４ａ〜１４ｐがそれぞれ求めた最大値ＤＳＶmax が最小であるブロックを検出する最小値検出回路１５とを備えている。
ディジタル累積電荷は、信号が“１”のときは＋１として、“０”のときは−１として所定数ビット毎にその和を演算し累積させたものである。
【０００５】
また、この変調装置は、最小値検出回路１５が検出したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路１３ａ〜１３ｐに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinitとして与える最終ディジタル累積電荷の選択回路１６と、最小値検出回路１５が検出したブロックを選択して、変調したビットシリアル信号として出力する選択回路１７とを備えている。選択回路１７は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換した１６種類のブロックを、最大値ＤＳＶmax が最小であるブロックが選択される迄記憶しておく。そして、選択されたブロックを出力し、他ブロックは消去する。
【０００６】
以下に、このような構成の変調装置の動作を説明する。
分割器（図示せず）が元データから分割した２５６ビットのブロックは、その先頭部に４ビットのそれぞれ異なる１６種類のビットシリアル信号が付加され、これらのビットシリアル信号を初期値として、畳込み変換回路１０ａ〜１０ｐが、４ビット毎に畳込み変換する。
【０００７】
畳込み変換されたそれぞれのブロックは、光ディスクに記録するデータを作成する為及びディジタル累積電荷を計算する為に、ＮＲＺＩ変換回路１２ａ〜１２ｐがＮＲＺＩ変換し、選択回路１７に与えられ記憶されると共に、累積電荷演算回路１３ａ〜１３ｐに与えられ、６ビット毎のディジタル累積電荷がそれぞれ演算される。
最大値回路１４ａ〜１４ｐは、累積電荷演算回路１３ａ〜１３ｐが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求め、最小値検出回路１５は、最大値回路１４ａ〜１４ｐが求めた最大値ＤＳＶmax が最小であるブロックを検出する。
【０００８】
最終ディジタル累積電荷の選択回路１６は、最小値検出回路１５が検出したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路１３ａ〜１３ｐに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinit（各ブロックのその直前迄のディジタル累積電荷）として与える。
選択回路１７は、最小値検出回路１５が検出したブロックを選択し、変調したビットシリアル信号として、例えば、光ディスクに記録する為のＬＤ（レーザダイオード）駆動信号又は磁界変調信号として出力する。
【０００９】
【発明が解決しようとする課題】
上述したような従来の変調装置では、決められた規則により機械的に変調を行う為、入力データにより、変調後のデータが伝送路に合わなかったり、復調系が苦手とする場合が存在する。例えば、入力データが図１４（ａ）に示すような“０１”の連続であるとき、変調後の変調データも（ｂ）に示すように“０１”の連続となる。このようなデータを光ディスクに磁界変調記録すると、（ｃ）に示すような光ディスク記録マークとなる。
【００１０】
このような記録マークの再生信号は、着目したサンプリングデータの前後のサンプリングデータの値も使用して、データ系列として最も確からしいデータ系列を推定して行くビタビ検出器では、（ｄ）に示すように、ＰＲ（１，１）ＭＬの期待値に対して、波形干渉の為に中間値（期待値Ｐ１，Ｐ３）の連続となり、パスメモリにはパスマージが発生しない。このように、ビタビ検出器のパスメモリ長より長く中間値が連続すると、ビタビ検出器はデータを検出できない問題があった。
【００１１】
本発明は、上述したような事情に鑑みてなされたものであり、第１発明では、伝送系に合わない変調パターン及び復調系が苦手とする変調パターンを除去できる変調装置を提供することを目的とする。
第２〜５発明では、伝送系に合わない変調パターン及び復調系が苦手とする変調パターンが連続することを防止できる変調装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
第１発明に係る変調装置は、ビットシリアル信号を所定長毎のブロックに分割し、分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加し、該ビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施し、該変換処理を施した各ブロックの内から所定の条件により選択し、選択したブロックを変調したビットシリアル信号として出力する変調装置において、ビットシリアル信号の所定のパターンを設定する少なくとも１つの設定回路と、前記変換処理を施した各ブロックから、前記設定回路が設定したパターンを検出する複数の検出回路と、該検出回路が前記パターンを検出したときは当該ブロックを除去する除去回路とを備えることを特徴とする。
【００１３】
この変調装置では、ビットシリアル信号を所定長毎に分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加し、このビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施し、変換処理を施した各ブロックの内から所定の条件により選択したブロックを、変調したビットシリアル信号として出力する。設定回路はビットシリアル信号の所定のパターンを設定し、所定の１又は複数の変換処理を施した各ブロックから、複数の検出回路が、設定回路が設定したパターンを検出する。除去回路は、検出回路が前記パターンを検出したときは当該ブロックを除去する。これにより、伝送系に合わない変調パターン又は復調系が苦手とする変調パターンを除去することができる。
【００１４】
第２発明に係る変調装置は、ビットシリアル信号を所定長毎のブロックに分割し、分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加する回路と、該回路が該ビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施す回路と、該回路が該変換処理を施した各ブロックの内から所定の条件により選択し、選択したブロックを変調したビットシリアル信号として出力する選択手段とを備える変調装置において、ビットシリアル信号の所定のパターンを設定する少なくとも１つの設定回路と、前記変換処理を施した各ブロックから、前記設定回路が設定したパターンを検出する複数の検出回路と、該検出回路がそれぞれ前記パターンを検出した回数を計数する複数の計数回路とを備え、前記選択手段は、該計数回路が計数した回数が小さい前記ブロックを優先して選択することを特徴とする。
【００１５】
この変調装置では、ビットシリアル信号を所定長毎に分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加し、このビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施し、変換処理を施した各ブロックの内から所定の条件により選択したブロックを、変調したビットシリアル信号として出力する。設定回路はビットシリアル信号の所定のパターンを設定し、所定の１又は複数の変換処理を施した各ブロックから、複数の検出回路が、設定回路が設定したパターンを検出し、複数の計数回路が、検出回路がそれぞれ前記パターンを検出した回数を計数する。選択手段は、計数回路が計数した回数が小さいブロックを優先して選択する。これにより、伝送系に合わない変調パターン又は復調系が苦手とする変調パターンが連続することを防止できる。
【００１６】
第３発明に係る変調装置は、ビットシリアル信号を所定長毎のブロックに分割し、分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加する回路と、該回路が該ビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施す回路と、該回路が該変換処理を施した各ブロックの内から所定の条件により選択し、選択したブロックを変調したビットシリアル信号として出力する選択手段とを備える変調装置において、前記所定の条件は複数であり、前記選択手段は、前記所定の条件毎に、各ブロックが該所定の条件に適合するか否かを判定する為の判定回路を備え、該判定回路の少なくとも１つは、ビットシリアル信号の所定のパターンを設定する設定回路と、前記変換処理を施した各ブロックから、前記設定回路が設定したパターンを検出する複数の検出回路と、該検出回路がそれぞれ前記パターンを検出した回数を計数する複数の計数回路とを有し、該各計数回路が計数した各回数を判定結果とし、複数の前記判定回路の判定結果に基づきブロックを選択することを特徴とする。
【００１７】
この変調装置では、ビットシリアル信号を所定長毎に分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加し、このビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施し、変換処理を施した各ブロックの内から所定の条件により選択したブロックを、変調したビットシリアル信号として出力する。選択手段が、変換処理を施した各ブロックの内から選択する為の所定の条件は複数であり、複数の判定回路は、前記所定の条件毎に、各ブロックがその所定の条件に適合するか否かを判定する。選択手段は、複数の判定回路の判定結果に基づきブロックを選択する。判定回路の少なくとも１つは、設定回路が、ビットシリアル信号の所定のパターンを設定し、所定の１又は複数の変換処理を施した各ブロックから、複数の検出回路が、設定回路が設定したパターンを検出し、複数の計数回路が、検出回路がそれぞれ前記パターンを検出した回数を計数する。判定回路は、各計数回路が計数した各回数を判定結果とする。これにより、伝送系に合わない変調パターン又は復調系が苦手とする変調パターンが連続することを防止できる。
【００２０】
第４発明に係る変調装置は、前記判定回路の１つは、前記変換処理を施した各ブロックのディジタル累積電荷を演算する複数の累積電荷演算回路と、該複数の累積電荷演算回路が演算した前記ディジタル累積電荷の絶対値のブロック毎の最大値を求める複数の最大値回路とを備え、該各最大値回路が求めた各最大値を判定結果とすることを特徴とする。
【００２１】
この変調装置では、複数の累積電荷演算回路が、所定の１又は複数の変換処理を施した各ブロックのディジタル累積電荷を演算し、複数の最大値回路が、複数の累積電荷演算回路が演算したディジタル累積電荷の絶対値のブロック毎の最大値を求める。判定回路は、各最大値回路が求めた各最大値を判定結果とする。これにより、伝送系に合わない変調パターン又は復調系が苦手とする変調パターンが連続することを防止できる。
【００２２】
第５発明に係る変調装置は、前記選択手段は、前記各判定回路の判定結果にそれぞれ所定の重みを付加する複数の重み付加回路を備え、該複数の重み付加回路がそれぞれ所定の重みを付加した判定結果に基づきブロックを選択することを特徴とする。
【００２３】
この変調装置では、複数の重み付加回路が、各判定回路の判定結果にそれぞれ所定の重みを付加し、選択手段は、複数の重み付加回路がそれぞれ所定の重みを付加した判定結果に基づきブロックを選択するので、伝送系に合わない変調パターン又は復調系が苦手とする変調パターンが連続することを防止できる。
【００２４】
【発明の実施の形態】
以下に、本発明をその実施の形態を示す図面に基づいて説明する。
実施の形態１．
図１は、本発明に係る変調装置の実施の形態１の構成を示すブロック図である。この変調装置は、元データａｋであるビットシリアル信号の所定長毎のブロックに所定の１又は複数の変換処理を施す変調回路３と、ビットシリアル信号の、伝送系に合わないパターン又は復調系が苦手とするパターンを設定する特定パターン設定回路１（設定回路）と、変調回路３が変換処理を施した各ブロックから、特定パターン設定回路１が設定したパターンを検出し、検出した回数を計数し、検出した当該ブロックを除去又はその回数が少ないブロックを優先して選択し、変調データｂｋとして出力する特定パターン除去回路２（検出回路、除去回路）とを備えている。
【００２５】
図２は、本発明に係る変調装置の実施の形態１の構成を詳細に示すブロック図である。この変調装置は、４ビットのそれぞれ異なる１６種類（４ビットから２×２×２×２種類となる）のビットシリアル信号毎の、分割器（図示せず）が分割したブロックを、これらのビットシリアル信号を初期値として、４ビット毎に畳込み変換する１６個の畳込み変換回路１０ａ〜１０ｐ（変換処理を施す回路）と、畳込み変換回路１０ａ〜１０ｐが変換したそれぞれのブロックをＮＲＺＩ変換する１６個のＮＲＺＩ変換回路１２ａ〜１２ｐ（変換処理を施す回路）とを備えている。ＮＲＺＩ変換は、ビットシリアル信号が“１”のときは極性反転し、“０”のときは極性反転しないように符号化する変換方法である。
【００２６】
また、この変調装置は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックの、６ビット毎のディジタル累積電荷をそれぞれ演算する１６個の累積電荷演算回路１３ａ〜１３ｐ（判定回路）と、累積電荷演算回路１３ａ〜１３ｐが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求める１６個の最大値回路１４ａ〜１４ｐ（判定回路）とを備えている。
ディジタル累積電荷は、信号が“１”のときは＋１として、“０”のときは−１として所定数ビット毎にその和を演算し、累積させたものである。
【００２７】
また、この変調装置は、ビットシリアル信号の、伝送系に合わないパターン又は復調系が苦手とするパターンを設定する特定パターン設定回路１と、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックから、特定パターン設定回路１が設定したパターンを検出し、検出した回数と最大値回路１４ａ〜１４ｐから与えられたブロック毎の最大値ＤＳＶmax とを勘案して、ブロックを選択し変調データとして出力する特定パターン除去回路２とを備えている。
【００２８】
また、この変調装置は、特定パターン除去回路２が選択したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路１３ａ〜１３ｐに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinitとして与える最終ディジタル累積電荷の選択回路１６を備えている。特定パターン除去回路２は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換した１６種類のブロックを、パターンを検出した回数と最大値ＤＳＶmax とを勘案してブロックが選択される迄記憶しておく。そして、選択されたブロックを出力し、他ブロックは消去する。
【００２９】
以下に、このような構成の変調装置の動作を説明する。
分割器（図示せず）が元データから分割した２５６ビットのブロックは、その先頭部に４ビットのそれぞれ異なる１６種類のビットシリアル信号が付加され、これらのビットシリアル信号を初期値として、畳込み変換回路１０ａ〜１０ｐが、４ビット毎に畳込み変換する。
【００３０】
畳込み変換されたそれぞれのブロックは、光ディスクに記録するデータを作成する為及びディジタル累積電荷を計算する為に、ＮＲＺＩ変換回路１２ａ〜１２ｐがＮＲＺＩ変換し、特定パターン除去回路２に与えられると共に、累積電荷演算回路１３ａ〜１３ｐに与えられ、６ビット毎のディジタル累積電荷がそれぞれ演算される。
最大値回路１４ａ〜１４ｐは、累積電荷演算回路１３ａ〜１３ｐが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求め、特定パターン除去回路２に与える。
【００３１】
特定パターン設定回路１は、ビットシリアル信号の、伝送系に合わないパターン及び復調系が苦手とするパターンを設定する。
特定パターン除去回路２は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックから、特定パターン設定回路１が設定したパターンを検出し、検出した回数と最大値回路１４ａ〜１４ｐから与えられたブロック毎の最大値ＤＳＶmax とを勘案して、ブロックを選択し、変調したビットシリアル信号として、例えば、光ディスクに記録する為のＬＤ（レーザダイオード）駆動信号又は磁界変調信号として出力する。
【００３２】
最終ディジタル累積電荷の選択回路１６は、特定パターン除去回路２が選択したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路１３ａ〜１３ｐに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinit（各ブロックのその直前迄のディジタル累積電荷）として与える。
【００３３】
図３は、畳込み変換回路１０ａ〜１０ｐの構成例を示すブロック図である。各畳込み変換回路１０ａ〜１０ｐは、分割されたブロックを、４ビット毎に直並列変換する直並列変換回路２０と、直並列変換回路２０が直並列変換した４ビットの並列信号ｄ０，ｄ１，ｄ２，ｄ３を記憶するシフトレジスタ２１とを備え、シフトレジスタ２１の出力信号ｄ０，ｄ１，ｄ２，ｄ３は、それぞれ排他的論理和回路２２ａ〜２２ｄの一方の入力端子に与えられる。排他的論理和回路２２ａ〜２２ｄの各出力信号ｄ０´，ｄ１´，ｄ２´，ｄ３´は、シフトレジスタ２４に記憶される。
【００３４】
また、シフトレジスタ２４には、４ビット毎の畳込み変換の初期値となる４ビットのビットパラレル信号が、分割されたブロックの先頭部に付加されるように、レジスタ２３からも与えられる。
シフトレジスタ２４の各出力信号ｄ０´，ｄ１´，ｄ２´，ｄ３´は、それぞれ排他的論理和回路２２ａ〜２２ｄの他方の入力端子に与えられ、排他的論理和回路２２ａ〜２２ｄは、それぞれ４ビット分シフトした２つのデータの排他的論理和を求め、シフトレジスタ２４に４ビットの並列信号として記憶させる。
シフトレジスタ２４は、４ビットの並列信号が入力されるとき、その１ビット前の４ビットの並列信号を並直列変換回路２５に与え、並直列変換回路２５は、４ビットの並列信号を直列信号に変換して出力する。
【００３５】
図４は、ＮＲＺＩ変換回路１２ａ〜１２ｐの構成例を示すブロック図である。各ＮＲＺＩ変換回路１２ａ〜１２ｐは、並直列変換回路２５（図３）からの直列信号が、排他的論理和回路２６の一方の入力端子に与えられ、排他的論理和回路２６の出力信号は、シフトレジスタ２７に記憶される。シフトレジスタ２７の出力信号は、排他的論理和回路２６の他方の入力端子に与えられ、排他的論理和回路２６は、１ビット分シフトした２つのデータの排他的論理和を求め、シフトレジスタ２７経由でＮＲＺＩ変換符号として出力する。
【００３６】
図５は、累積電荷演算回路１３ａ〜１３ｐ及び最大値回路１４ａ〜１４ｐ（図２）の詳細な構成例を示すブロック図である。ＮＲＺＩ変換回路１２ａ〜１２ｐから出力されたＮＲＺＩ変換符号に変換された各ブロックは、直並列変換回路３０に与えられ、６ビットの並列信号ｅ０，ｅ１，ｅ２，ｅ３，ｅ４，ｅ５に変換され、シフトレジスタ３１に記憶される。
【００３７】
シフトレジスタ３１の出力信号ｅ０，ｅ１，ｅ２，ｅ３，ｅ４，ｅ５は、加算回路３２により加算され、加算された値は乗算回路３３により２倍にされる。２倍にされた値は、減算回路３４により６を減算される。
これは、（ｅ０＋ｅ１＋ｅ２＋ｅ３＋ｅ４＋ｅ５）×２−６＝（２ｅ０−１）＋（２ｅ１−１）＋（２ｅ２−１）＋（２ｅ３−１）＋（２ｅ４−１）＋（２ｅ５−１）から、出列信号ｅ０，ｅ１，ｅ２，ｅ３，ｅ４，ｅ５が“１”のときは＋１として、“０”のときは−１として６ビット毎にその和を演算することと同じである。
【００３８】
減算回路３４から出力された６ビット毎のディジタル電荷は、加算回路３５に与えられ、選択回路３６を介して与えられる、それ以前のディジタル累積電荷が加算され、ディジタル累積電荷として出力される。加算回路３５から出力されたディジタル累積電荷は、絶対値回路３８とシフトレジスタ３９とに与えられ、シフトレジスタ３９の出力は、選択回路３６と最終ディジタル累積電荷の選択回路１６（図２）とに与えられる。
【００３９】
ＮＲＺＩ変換符号に変換され、直並列変換回路３０に与えられる各ブロックは、カウンタ３７にも与えられビット単位で計数される。カウンタ３７は、計数値が“６”，“６ｎ”（ｎは２≦ｎ≦６５の整数）のときに、選択回路３６にそれぞれの選択信号を与える。
選択回路３６は、計数値が“６”のときの選択信号を与えられたときは、最終ディジタル累積電荷の選択回路１６（図２）からの、その直前ブロックの最終ディジタル累積電荷ＤＳＶend を、今回ブロックのディジタル累積電荷の初期値ＤＳＶinitとして選択し加算回路３５に与える。
選択回路３６は、計数値が“６ｎ”のときの選択信号を与えられたときは、シフトレジスタ３９からの、その直前６ビットのディジタル累積電荷ＤＳＶを選択し加算回路３５に与える。
【００４０】
絶対値回路３８は、与えられたディジタル累積電荷の絶対値を求めて、比較回路４０及び選択回路４１に、それぞれ入力信号ｂ及び入力信号Ｌとして与える。選択回路４１の出力は、シフトレジスタ４２に記憶され、シフトレジスタ４２の出力は、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax として、特定パターン除去回路２（図２）にあたえられ、比較回路４０及び選択回路４１に、それぞれ入力信号ａ及び入力信号Ｈとして与えられる。
比較回路４０は、入力信号ａ，ｂがａ≧ｂのときは、入力信号Ｈを選択する選択信号を、ａ＜ｂのときは、入力信号Ｌを選択する選択信号を、選択回路４１に与える。これにより、選択回路４１は、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax を選択することができる。
【００４１】
図６は、特定パターン除去回路２（図２）の構成例を示すブロック図である。特定パターン除去回路２は、ＮＲＺＩ変換回路１２ａ〜１２ｐがＮＲＺＩ変換符号に変換した各ブロックが、それぞれ特定パターン一致回数カウンタ４ａ〜４ｐ（検出回路、計数回路、判定回路）に１ビットずつ与えられシフトされる。特定パターン一致回数カウンタ４ａ〜４ｐは、特定パターン設定回路１が設定したビットシリアル信号のパターンが並列信号として与えられ、この並列信号とＮＲＺＩ変換回路１２ａ〜１２ｐから与えられたブロックとを、ブロックが１ビットずつ与えられシフトされる都度比較し、両者が一致した回数をカウントする。
【００４２】
特定パターン一致回数カウンタ４ａ〜４ｐは、ブロック単位で両者が一致した回数をパターン選択信号作成器５（選択手段）に与えると共に、ＮＲＺＩ変換回路１２ａ〜１２ｐから与えられたブロックを選択回路６（除去回路、選択手段）に送り込む。パターン選択信号作成器５は、最大値回路１４ａ〜１４ｐ（図２）からの各ブロック毎の、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax も与えられ、ブロック毎のこれらの最大値ＤＳＶmax と特定パターン一致回数カウンタ４ａ〜４ｐからの一致回数とを勘案して、ブロックを選択する為の選択信号を作成し、選択回路６及び最終ディジタル累積電荷の選択回路１６に与える。選択回路６は、与えられた選択信号に従って、特定パターン一致回数カウンタ４ａ〜４ｐから送り込まれた各ブロックから１ブロックを選択し、変調データとして出力する。
【００４３】
図７は、特定パターン一致回数カウンタ４ａ〜４ｐ（図６）の構成例を示すブロック図である。特定パターン一致回数カウンタ４ａ〜４ｐは、特定パターン設定回路１が設定したビットシリアル信号のパターンが、並列信号として特定パターンメモリ７に与えられ記憶される。特定パターンメモリ７が記憶するパターンは、各ビット毎に排他的論理和回路ｅｘ１〜ｅｘｎ（ｎは特定パターンの桁数）の一方の入力端子に与えられる。
一方、ＮＲＺＩ変換回路１２ａ〜１２ｐがＮＲＺＩ変換符号に変換した各ブロックが、選択回路９ａを通じてシフトレジスタ９に１ビットずつ与えられシフトされる。シフトレジスタ９が記憶するデータは、入力側からｎビット目（ｎは特定パターンの桁数）迄の各ビット毎にその順序で排他的論理和回路ｅｘ１〜ｅｘｎの他方の入力端子に与えられる。
【００４４】
排他的論理和回路ｅｘ１〜ｅｘｎの各出力は、反転されて論理積回路８に与えられ、論理積回路８は、与えられた排他的論理和回路ｅｘ１〜ｅｘｎの各出力の反転信号が全て“１”、つまり、排他的論理和回路ｅｘ１〜ｅｘｎ毎に２入力が全て一致したときに“１”を出力し、カウンタ８ａがこれをカウントする。
カウンタ８ａは、各ブロックがシフトレジスタ９にｎビット入力された時点からブロックの桁数分（ここでは２６０ビット）入力された時点迄カウントし、その時点で、そのカウント値がラッチ回路８ｂによりラッチされる。ラッチ回路８ｂがラッチしたカウント値は、一致回数としてパターン選択信号作成器５に与えられる。カウンタ８ａは、各ブロックがシフトレジスタ９にｎ−１ビット入力された時点でリセットされる。
【００４５】
シフトレジスタ９は、ＮＲＺＩ変換符号に変換されたブロックが入力される都度、選択回路９ａ，９ｂを通じて、シフトレジスタ９の桁数分リングシフトされ、選択回路９ａは、ブロックが入力されるときは、ブロックを選択してシフトレジスタ９へ通過させ、選択回路９ｂは、ブロックが入力されるときは、ブロックを選択回路６へ出力する。
【００４６】
図８は、パターン選択信号作成器５（図６）の構成例を示すブロック図である。パターン選択信号作成器５は、最大値回路１４ａ〜１４ｐ（図２）からのブロック毎の、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax が乗算回路４４（重み付加回路）に与えられ、乗算回路４４は、与えられた各最大値ＤＳＶmax に重みを表す係数Ｋ２を乗じて、ブロック毎の加算回路４５ａ〜４５ｐに与える。
一方、特定パターン一致回数カウンタ４ａ〜４ｐからの一致回数が乗算回路４３（重み付加回路）に与えられ、乗算回路４３は、与えられた各一致回数に重みを表す係数Ｋ１を乗じて、ブロック毎の加算回路４５ａ〜４５ｐに与える。
【００４７】
加算回路４５ａ〜４５ｐは、与えられた、重みを付加された一致回数及び最大値ＤＳＶmax を加算し、最小値選択回路４６に与える。最小値選択回路４６は、与えられた、重みを付加された一致回数及び最大値ＤＳＶmax の加算値から最小値を選択し、当該ブロックを選択する為の選択信号を作成し、選択回路６及び最終ディジタル累積電荷の選択回路１６に与える。
【００４８】
パターン選択信号作成器５は、係数Ｋ１，Ｋ２を適宜定めることにより、特定パターンの出現を少なくするか、ディジタル累積電荷を小さく（ＤＣフリー性を良くする）するかを調節することができ、例えば、係数Ｋ１を大きくすると、特定パターン一致回数カウンタ４ａ〜４ｐがカウントした値が１であっても、当該ブロックを除去することができる。
尚、ビットシリアル信号の、伝送系に合わないパターン又は復調系が苦手とするパターンが複数存在する場合は、図７において、特定パターン設定回路１、特定パターンメモリ７、論理積回路８、カウンタ８ａ、ラッチ回路８ｂ、排他的論理和回路ｅｘ１〜ｅｘｎ群及び乗算回路４３をそれぞれ複数備えて（シフトレジスタ９は共用する）、それぞれのパターンをカウントし、カウントした値に重みを付加して、加算回路４５ａ〜４５ｐにより加算するすることも可能である。
【００４９】
実施の形態２．
図９は、図１に示した変調装置の実施の形態２の構成を詳細に示すブロック図である。この変調装置は、４ビットのそれぞれ異なる１６種類（４ビットから２×２×２×２種類となる）のビットシリアル信号毎の、分割器（図示せず）が分割したブロックを、これらのビットシリアル信号を初期値として、４ビット毎に畳込み変換する１６個の畳込み変換回路１０ａ〜１０ｐ（変換処理を施す回路）と、畳込み変換回路１０ａ〜１０ｐが変換したそれぞれのブロックを（１，７；２，３）走長制限符号に変換する１６個の走長制限符号変換回路１１ａ〜１１ｐ（変換処理を施す回路）と、（１，７；２，３）走長制限符号に変換したそれぞれのブロックをＮＲＺＩ変換する１６個のＮＲＺＩ変換回路１２ａ〜１２ｐ（変換処理を施す回路）を備えている。
【００５０】
ＮＲＺＩ変換は、ビットシリアル信号が“１”のときは極性反転し、“０”のときは極性反転しないように符号化する変換方法である。
また、記録符号には、“０”が連続する個数（Ｒｕｎ）の最小値をｄ、最大値をｋとし、ｍビットのデータをｎビットの符号に変換する（ｄ，ｋ；ｍ，ｎ）ＲＬＬ（Run Length Limited；走長制限）符号がある。
【００５１】
この走長制限符号は、再生時にセルフクロッキングを行うために、時間情報が重畳されており、再生信号にＰＬＬ（位相同期ループ）を同期発振させて再生クロックを作成するときに、“０”が連続し過ぎると、ＰＬＬの同期が不安定になるため、Ｒｕｎの最大値ｋを制限している。
光磁気ディスク装置では、ピットポジション記録の場合には、（２，７；１，２）走長制限符号が採用され、エッジポジション記録の場合には、（１，７；２，３）走長制限符号が採用されている。
【００５２】
この変調装置は、また、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックの、６ビット毎のディジタル累積電荷をそれぞれ演算する１６個の累積電荷演算回路１３ａ〜１３ｐ（判定回路）と、累積電荷演算回路１３ａ〜１３ｐが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求める１６個の最大値回路１４ａ〜１４ｐ（判定回路）とを備えている。
【００５３】
また、この変調装置は、ビットシリアル信号の、伝送系に合わないパターン又は復調系が苦手とするパターンを設定する特定パターン設定回路１と、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロックから、特定パターン設定回路１（設定回路）が設定したパターンを検出し、検出した回数と最大値回路１４ａ〜１４ｐから与えられたブロック毎の最大値ＤＳＶmax とを勘案して、ブロックを選択し変調データとして出力する特定パターン除去回路２（検出回路、除去回路）とを備えている。その他の構成及び動作は、実施の形態１で説明した構成及び動作と同様であるので、説明を省略する。
【００５４】
実施の形態３．
図１０は、図１に示した変調装置の実施の形態３を詳細に示すブロック図である。この変調装置は、２ビットのそれぞれ異なる４種類のビットシリアル信号（“００”，“０１”，“１０”，“１１”）毎の、分割器（図示せず）が分割したブロックを、これらのビットシリアル信号を初期値として、２ビット毎に畳込み変換する４個の畳込み変換回路５０ａ〜５０ｄ（変換処理を施す回路）と、畳込み変換したそれぞれのブロックを（２，７；１，２）走長制限符号に変換する４個の走長制限符号変換回路５１ａ〜５１ｄ（変換処理を施す回路）と、（２，７；１，２）走長制限符号に変換したそれぞれのブロックをＮＲＺＩ変換する４個のＮＲＺＩ変換回路５２ａ〜５２ｄ（変換処理を施す回路）とを備えている。
【００５５】
また、この変調装置は、ＮＲＺＩ変換回路５２ａ〜５２ｄがそれぞれＮＲＺＩ変換したブロックの、４ビット毎のディジタル累積電荷をそれぞれ演算する４個の累積電荷演算回路５３ａ〜５３ｄ（判定回路）と、累積電荷演算回路５３ａ〜５３ｄが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求める４個の最大値回路５４ａ〜５４ｄ（判定回路）とを備えている。
【００５６】
また、この変調装置は、ビットシリアル信号の、伝送系に合わないパターン及び復調系が苦手とするパターンを設定する特定パターン設定回路１（設定回路）と、ＮＲＺＩ変換回路５２ａ〜５２ｄがそれぞれＮＲＺＩ変換したブロックから、特定パターン設定回路１が設定したパターンを検出し、検出した回数と最大値回路５４ａ〜５４ｄから与えられたブロック毎の最大値ＤＳＶmax とを勘案して、ブロックを選択し変調データとして出力する特定パターン除去回路２ａ（検出回路、除去回路）とを備えている。
【００５７】
この変調装置は、また、特定パターン除去回路２ａが選択したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路５３ａ〜５３ｄに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinitとして与える最終ディジタル累積電荷の選択回路５６を備えている。特定パターン除去回路２ａは、ＮＲＺＩ変換回路５２ａ〜５２ｄがそれぞれＮＲＺＩ変換した４種類のブロックを、パターンを検出した回数と最大値ＤＳＶmax とを勘案してブロックが選択される迄記憶しておく。そして、選択されたブロックを出力し、他ブロックは消去する。
【００５８】
以下に、このような構成の変調装置の動作を説明する。
元データから分割された１２８ビットのブロックは、その先頭部に２ビットのそれぞれ異なる４種類のビットシリアル信号が付加され、これらのビットシリアル信号を初期値として、畳込み変換回路５０ａ〜５０ｄが、２ビット毎に畳込み変換する。
畳込み変換されたそれぞれのブロックは、走長制限符号変換回路５１ａ〜５１ｄが（２，７；１，２）走長制限符号に変換し、１ビットを２ビット相当に変換する。
【００５９】
（２，７；１，２）走長制限符号に変換されたそれぞれのブロックは、光ディスクに記録するデータを作成する為及びディジタル累積電荷を計算する為に、ＮＲＺＩ変換回路５２ａ〜５２ｄがＮＲＺＩ変換し、特定パターン除去回路２ａに与えられると共に、累積電荷演算回路５３ａ〜５３ｄに与えられ、４ビット毎のディジタル累積電荷がそれぞれ演算される。
最大値回路５４ａ〜５４ｄは、累積電荷演算回路５３ａ〜５３ｄが演算したディジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求め、特定パターン除去回路２ａに与える。
【００６０】
特定パターン設定回路１は、ビットシリアル信号の、伝送系に合わないパターン又は復調系が苦手とするパターンを設定する。
特定パターン除去回路２ａは、ＮＲＺＩ変換回路５２ａ〜５２ｄがそれぞれＮＲＺＩ変換したブロックから、特定パターン設定回路１が設定したパターンを検出し、検出した回数と最大値回路５４ａ〜５４ｄから与えられたブロック毎の最大値ＤＳＶmax とを勘案して、ブロックを選択し、変調したビットシリアル信号として、例えば、光ディスクに記録する為のＬＤ（レーザダイオード）駆動信号又は磁界変調信号として出力する。
【００６１】
最終ディジタル累積電荷の選択回路５６は、特定パターン除去回路２ａが選択したブロックの最終ディジタル累積電荷ＤＳＶend を選択して、累積電荷演算回路５３ａ〜５３ｄに、次の各ブロックのディジタル累積電荷の初期値ＤＳＶinit（各ブロックのその直前迄のディジタル累積電荷）として与える。
【００６２】
図１１は、畳込み変換回路５０ａ〜５０ｄ（図１０）の構成例を示すブロック図である。各畳込み変換回路５０ａ〜５０ｄは、分割されたブロックを、２ビット毎に直並列変換する直並列変換回路６０と、直並列変換回路６０が直並列変換した２ビットの並列信号ｄ０，ｄ１を記憶するシフトレジスタ６１とを備え、シフトレジスタ６１の出力信号ｄ０，ｄ１は、それぞれ排他的論理和回路６２ａ，６２ｂの一方の入力端子に与えられる。排他的論理和回路６２ａ，６２ｂの各出力信号ｄ０´，ｄ１´は、シフトレジスタ６４に記憶される。
【００６３】
また、シフトレジスタ６４には、２ビット毎の畳込み変換の初期値となる２ビットのビットパラレル信号が、分割されたブロックの先頭部に付加されるように、レジスタ６３からも与えられる。
シフトレジスタ６４の各出力信号ｄ０´，ｄ１´は、それぞれ排他的論理和回路６２ａ，６２ｂの他方の入力端子に与えられ、排他的論理和回路６２ａ，６２ｂは、それぞれ２ビット分シフトした２つのデータの排他的論理和を求め、シフトレジスタ６４に２ビットの並列信号として記憶させる。
シフトレジスタ６４は、２ビットの並列信号が入力されるとき、その１ビット前の２ビットの並列信号を並直列変換回路６５に与え、並直列変換回路６５は、２ビットの並列信号を直列信号に変換して出力する。
【００６４】
ＮＲＺＩ変換回路５２ａ〜５２ｄ（図１０）の構成例は、上述したＮＲＺＩ変換回路１２ａ〜１２ｐの構成例（図４）と同様であるので説明を省略する。
図１２は、累積電荷演算回路５３ａ〜５３ｄ及び最大値回路５４ａ〜５４ｄ（図８）の詳細な構成を示すブロック図である。ＮＲＺＩ変換回路５２ａ〜５２ｄから出力されたＮＲＺＩ変換符号に変換された各ブロックは、直並列変換回路７０に与えられ、４ビットの並列信号ｅ０，ｅ１，ｅ２，ｅ３に変換され、シフトレジスタ７１に記憶される。
畳込み変換回路５０ａ〜５０ｄ（図１０）により畳込み変換された２ビット毎の信号は、（２，７；１，２）走長制限符号に変換されることにより、４ビット毎の信号に変換されているので、４ビット毎にディジタル累積電荷を求める。
【００６５】
シフトレジスタ７１の出力信号ｅ０，ｅ１，ｅ２，ｅ３は、加算回路７２により加算され、加算された値は乗算回路７３により２倍にされる。２倍にされた値は、減算回路７４により４を減算される。
これは、（ｅ０＋ｅ１＋ｅ２＋ｅ３）×２−４＝（２ｅ０−１）＋（２ｅ１−１）＋（２ｅ２−１）＋（２ｅ３−１）から、出列信号ｅ０，ｅ１，ｅ２，ｅ３が“１”のときは＋１として、“０”のときは−１として４ビット毎にその和を演算することと同じである。
【００６６】
減算回路７４から出力された４ビット毎のディジタル電荷は、加算回路７５に与えられ、選択回路７６を介して与えられる、それ以前のディジタル累積電荷が加算され、ディジタル累積電荷として出力される。加算回路７５から出力されたディジタル累積電荷は、絶対値回路７８とシフトレジスタ７９とに与えられ、シフトレジスタ７９の出力は、選択回路７６と最終ディジタル累積電荷の選択回路５６（図１０）とに与えられる。
【００６７】
ＮＲＺＩ変換符号に変換され、直並列変換回路７０に与えられる各ブロックは、カウンタ７７にも与えられビット単位で計数される。カウンタ７７は、計数値が“４”，“４ｎ”（ｎは２≦ｎ≦６５の整数）のときに、選択回路７６にそれぞれの選択信号を与える。
選択回路７６は、計数値が“４”のときの選択信号を与えられたときは、最終ディジタル累積電荷の選択回路５６（図１０）からの、その直前ブロックの最終ディジタル累積電荷ＤＳＶend を、今回ブロックのディジタル累積電荷の初期値ＤＳＶinitとして選択し加算回路７５に与える。
選択回路７６は、計数値が“４ｎ”のときの選択信号を与えられたときは、シフトレジスタ７９からの、その直前４ビットのディジタル累積電荷ＤＳＶを選択し加算回路７５に与える。
【００６８】
絶対値回路７８は、与えられたディジタル累積電荷の絶対値を求めて、比較回路４０及び選択回路４１に、それぞれ入力信号ｂ及び入力信号Ｌとして与える。
選択回路４１の出力は、シフトレジスタ４２に記憶され、シフトレジスタ４２の出力は、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax として、特定パターン除去回路２ａ（図１０）に与えられ、比較回路４０及び選択回路４１に、それぞれ入力信号ａ及び入力信号Ｈとして与えられる。
【００６９】
比較回路４０は、入力信号ａ，ｂがａ≧ｂのときは、入力信号Ｈを選択する選択信号を、ａ＜ｂのときは、入力信号Ｌを選択する選択信号を、選択回路４１に与える。これにより、選択回路４１は、その時点におけるディジタル累積電荷の絶対値の最大値ＤＳＶmax を選択することができる。
特定パターン除去回路２ａ（図１０）の構成及び動作は、実施の形態１で説明した特定パターン除去回路２（図６〜８）の構成及び動作と同様（但しブロックの桁数及び系列数が異なる）であるので、説明を省略する。
【００７０】
【発明の効果】
第１発明に係る変調装置によれば、伝送系に合わない変調パターン及び復調系が苦手とする変調パターンを除去することができるので、データ再生の精度が向上する。
【００７１】
第２〜５発明に係る変調装置によれば、伝送系に合わない変調パターン及び復調系が苦手とする変調パターンが連続することを防止できるので、データ再生の精度が向上する。
【図面の簡単な説明】
【図１】本発明に係る変調装置の実施の形態１の構成を示すブロック図である。
【図２】本発明に係る変調装置の実施の形態１の構成を詳細に示すブロック図である。
【図３】図２に示す変調装置の畳込み変換回路の構成例を示すブロック図である。
【図４】図２に示す変調装置のＮＲＺＩ変換回路の構成例を示すブロック図である。
【図５】図２に示す変調装置の累積電荷演算回路及び最大値回路の構成例を示すブロック図である。
【図６】本発明に係る変調装置の実施の形態１の特定パターン除去回路の構成を示すブロック図である。
【図７】図６に示す特定パターン一致回数カウンタの構成例を示すブロック図である。
【図８】図６に示すパターン選択信号作成器の構成例を示すブロック図である。
【図９】本発明に係る変調装置の実施の形態２の構成を示すブロック図である。
【図１０】本発明に係る変調装置の実施の形態３の構成を示すブロック図である。
【図１１】図１０に示す変調装置の畳込み変換回路の構成例を示すブロック図である。
【図１２】図１０に示す変調装置の累積電荷演算回路及び最大値回路の構成例を示すブロック図である。
【図１３】従来の変調装置の構成例を示すブロック図である。
【図１４】従来の変調装置の動作を説明する為の説明図である。
【符号の説明】
１ 特定パターン設定回路（設定回路）
２，２ａ 特定パターン除去回路（検出回路、除去回路）
３ 変調回路
４ａ〜４ｐ 特定パターン一致回数カウンタ（検出回路、計数回路、判定回路）
５ パターン選択信号作成器（選択手段）
６ 選択回路（除去回路、選択手段）
９ａ，９ｂ，１６，５６ 選択回路
７ 特定パターンメモリ
８ 論理積回路
８ａ カウンタ
８ｂ ラッチ回路
９ シフトレジスタ
１０ａ〜１０ｐ，５０ａ〜５０ｄ 畳込み変換回路（変換処理を施す回路）
１１ａ〜１１ｐ，５１ａ〜５１ｄ 走長制限符号変換回路（変換処理を施す回路）
１３ａ〜１３ｐ，５３ａ〜５３ｄ 累積電荷演算回路（判定回路）
１４ａ〜１４ｐ，５４ａ〜５４ｄ 最大値回路（判定回路）
４３，４４ 乗算回路（重み付加回路）
４５ａ〜４５ｐ 加算回路
４６ 最小値選択回路
Claims (5)
- ビットシリアル信号を所定長毎のブロックに分割し、分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加し、該ビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施し、該変換処理を施した各ブロックの内から所定の条件により選択し、選択したブロックを変調したビットシリアル信号として出力する変調装置において、
ビットシリアル信号の所定のパターンを設定する少なくとも１つの設定回路と、前記変換処理を施した各ブロックから、前記設定回路が設定したパターンを検出する複数の検出回路と、該検出回路が前記パターンを検出したときは当該ブロックを除去する除去回路とを備えることを特徴とする変調装置。 - ビットシリアル信号を所定長毎のブロックに分割し、分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加する回路と、該回路が該ビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施す回路と、該回路が該変換処理を施した各ブロックの内から所定の条件により選択し、選択したブロックを変調したビットシリアル信号として出力する選択手段とを備える変調装置において、
ビットシリアル信号の所定のパターンを設定する少なくとも１つの設定回路と、前記変換処理を施した各ブロックから、前記設定回路が設定したパターンを検出する複数の検出回路と、該検出回路がそれぞれ前記パターンを検出した回数を計数する複数の計数回路とを備え、前記選択手段は、該計数回路が計数した回数が小さい前記ブロックを優先して選択することを特徴とする変調装置。 - ビットシリアル信号を所定長毎のブロックに分割し、分割したブロックに、等ビット長を有しそれぞれ異なるビットシリアル信号を付加する回路と、該回路が該ビットシリアル信号を付加した各ブロックに所定の１又は複数の変換処理を施す回路と、該回路が該変換処理を施した各ブロックの内から所定の条件により選択し、選択したブロックを変調したビットシリアル信号として出力する選択手段とを備える変調装置において、
前記所定の条件は複数であり、前記選択手段は、前記所定の条件毎に、各ブロックが該所定の条件に適合するか否かを判定する為の判定回路を備え、該判定回路の少なくとも１つは、ビットシリアル信号の所定のパターンを設定する設定回路と、前記変換処理を施した各ブロックから、前記設定回路が設定したパターンを検出する複数の検出回路と、該検出回路がそれぞれ前記パターンを検出した回数を計数する複数の計数回路とを有し、該各計数回路が計数した各回数を判定結果とし、複数の前記判定回路の判定結果に基づきブロックを選択することを特徴とする変調装置。 - 前記判定回路の１つは、前記変換処理を施した各ブロックのディジタル累積電荷を演算する複数の累積電荷演算回路と、該複数の累積電荷演算回路が演算した前記ディジタル累積電荷の絶対値のブロック毎の最大値を求める複数の最大値回路とを備え、該各最大値回路が求めた各最大値を判定結果とする請求項３記載の変調装置。
- 前記選択手段は、前記各判定回路の判定結果にそれぞれ所定の重みを付加する複数の重み付加回路を備え、該複数の重み付加回路がそれぞれ所定の重みを付加した判定結果に基づきブロックを選択する請求項３又は４記載の変調装置。
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