KR100230554B1

KR100230554B1 - Rll 코드화 데이터를 위한 최대 유사 부호 검출 방법

Info

Publication number: KR100230554B1
Application number: KR1019960021268A
Authority: KR
Inventors: 아우렐리아노 하스너 마틴; 타무라 테츠야; 위노그라드 샤무엘
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1995-06-13
Filing date: 1996-06-13
Publication date: 1999-11-15
Also published as: CN1077713C; DE69614772D1; US5638065A; DE69614772T2; JPH097311A; JP3329185B2; EP0749123B1; KR970003107A; ES2160770T3; SG42404A1; EP0749123A3; CN1143809A; ATE205012T1; EP0749123A2

Abstract

RLL 코드화된 채널에서, 아래와 같은 아날로그 신호의 병렬 ML 처리에 관한 것이다.

(1) 채널의 현재 상태와 채널의 다음 상태를 위한 벡터는 아날로그 신호의 왈쉬 변환 벡터 계수를 사용하여 계산된다.

(2) 현재 상태 벡터와 다음 상태 벡터 및 아날로그 정합 필터 유니트에서 미리 계산된 벡터의 값을, ML 부호 결정을 산출하는 디지탈 시퀀셜 유한 상태 머신(Digital sequential finite-state machine)에서 사용되는 이진 형태의 결정 출력을 산출하기 위한 미리 선정된 임계값에 비교되는 벡터 스칼라 적을 산출하는데 사용된다.

(3) ML 부호 결정은 피드백되고, 또한 다음 상태 벡터를 갱신된 현재 상태 벡터로 변환시키기 위해 다음 상태의 벡터로부터 현재 상태 벡터의 상호 부호 간섭 값을 감산하는데 사용된다.

Description

RLL 코드화 데이터를 위한 최대 유사 부호 검출 방법(MAXIMUM-LIKELIHOOD SYMBOL DETECTION FOR RLL-CODED DATA)

제1-1 내지 1-8도는 {1,3,3,1}의 아날로그 리드백 펄스(analog readback pulse)를 가정했을 때의 4비트 EEPR4 RLL(1,7) 코드 신호 세트에서의 가능한 모든 패턴들과 해당 신호들을 나타낸 예시도이고,

제2A-2C 도는 상호 부호 간섭이 없다고 가정했을 때의 EEPR4 채널에서의 두개의 신호와 상기 두 신호의 벡터 차이값을 도시한 예시도,

제3도는 제2도에서 도시된 최소 길이의 이벤트(distance event)에 적합한 ML 필터를 도시한 예시도이고,

제4도는 본 발명을 구현하기 위한 RLL 코드화 신호 처리 채널의 모형도,

제5A-5B 도는 변환부의 8개의 증폭기/적분 유니트중의 하나인 제4도에 도시된 아날로그 왈쉬 변환부를 보다 상세하게 나타낸 모형도이고,

제6도는 아날로그 정합 필터 유니트와 그림 4에 도시된 채널을 구성하는 디지탈 순차적 유한 상태 머신으로 이루어진 아날로그 벡터부호 ML 검출기의 구성 요소를 도시한 모형도이고,

제7A∼7D 도는 제6도에서 개략적으로 도시된 네 개의 병렬 연결된 아나로그 정합 필터 유니트를 각 정합 필터 유니트의 각 필터의 임계치와 이전 형태의 결정 출력을 포함하여 각각을 상세히 도시한 예시도이고,

제8A∼8E 도는 제6도에 도시된 디지탈 순차적 유한 상태 머신의 구성요소들을 보다 자세히 도시한 예시도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 전단 증폭기 12 : 등화기

13 : 피크(peak) 검출 타이밍부 14 : PLL 클럭

15 : 아날로그 왈쉬 변환 벡터 발생기 및 표본 추출기부

16 : 벡터 발생기 17 : 스위치

18 : 클럭 19 : ML 부호 검출기

20 : 라인 21 : ML 검출 트랙킹 유니트

22 : 적분 유니트 23 : 증폭기

24 : 스위치 25 : 커패시터

26 : 지연 유니트 27 : 부호간 간섭 감산부

본 발명은 자기 디스크 드라이브 채널에서 아날로그 신호를 처리하기 위한 방법 및 장치에 관한 것으로, 더욱 상세하게는 (i) 선형 왈쉬 변환(a linear Walsh transform)을 이용하여 아날로그 신호들을 아날로그 벡터들로 변환하고, (ii) 선정된 실행 길이 제약(Run Length Limited, 이하 RLL이라 줄임) 변조 코드 및 균등화된 선형 채널 응답 신호 형태(equalized linear channel response signal shape)에 의해 결정되고, RLL 코드화 부호에 정합되는 아날로그 정합 필터들(analog matched filters), 아날로그 비교기들(analog comparators), 디지탈 순차적 유한 상태 머신들(digital sequential finite state machine)에 의해 구현되어지는 벡터 미터법의 계산을 사용한 최대 유사(Maximum Likelihood; 이하 "ML"이라 함) 결정을 함으로써, 다중 비트 부호들을 검출하는 방법 및 장치에 관한 것이다.

판독(read) 채널에서 유도성(inductive) 또는 자기 저항성(magnetoresistive)을 가지는 판독 헤드(read head)는 디스크상에 이진 형태로 저장된 데이터로부터 아날로그 신호를 발생시킨다. 기록된 이진 데이터의 방위에 있어서의 각 전이는 아날로그 신호의 피크(peak)를 발생시킨다. 피크 검출을 사용하는 채널에서, 판독 채널의 전자 부품들은 이진 형태의 데이터를 재현하기 위해 아날로그 신호에서 피크들을 신뢰성 있게 검출해야만 한다.

피크는 i) 신호가 그 부호를 바꾸었을 때, ii) 신호가 임계값을 넘었을 때, 그리고 iii) 신호의 미분치가 0일 때 검출된다.

공개된 유럽 특허 출원 0 463 752 A2는 다중 비트의 이진 데이터 패턴을 여러가지의 다중 비트 패턴의 템플리트(template)와 비트 대 비트로 비교하고, 상기 패턴에 가장 근접하게 정합한 것을 가장 유사한 다중 비트 패턴으로 출력하는 패턴 정합 회로(a pattern-matching circuit)를 개시하고 있다. 그러나 이들은 아날로그 신호에 이진형태의 패턴을 정합하는 것은 알려주지 않고 있다.

미국 특허 제 4,945,538호에서는 아날로그 판독 신호(an analog read signal)를 아날로그-디지탈 변환기에 의해 디지탈화된 표본값으로 변환한 후 처리하는 신호 처리 채널(a signal precessing channel)을 개시하고 있다. 디지탈화된 표본값을 함수적으로 표현하는 적절한 값은 한비트 한비트에 대한 최대 유사(ML) 검출을 위해 현재의 표본값에 앞서 미리 선정된 갯수의 표본값에 대해 먼저 계산된다. 그러나 아날로그 다중 비트 ML 검출, 상호 부호 간섭 감산(intersymbol interference subtraction) 혹은 클럭 오프셋 보정(clock offset crrection)을 하기 위한 ML 결정의 피드백(feedback)은 개시되거나 제안되지 않았다.

1994년 10월 21에 출원된 미국 특허 출원 제 08/327,062 호에는 RLL 코드화된 아날로그 판독 신호가 여러 개의 스태거 아날로그 신호를 제공하는 미리 선정된 세트(set)의 계단 증폭 이득율(staircase amplifier gain factors)에 의해 합성되고 비교되는 신호 처리 채널을 개시하고 있다. 이들 각각의 스태거 아날로그 신호는 동일한 미리 선정된 시간 길이(예를 들면 하프 비트(half-bit) 길이)에서는 일정하나, 단일 비트 대신 다중 비트 패턴을 검출하는데는 똑같은 증분만큼 시간축 방향으로 상쇄된다. 그러나 이는 ML 검출 및/혹은 피드백을 제공하지 않으며, 하프 비트(half-bit) 클럭을 필요로 한다.

미국 수학 저널지에 발표된 왈쉬(J. Walsch)의 "정규 직교 함수의 폐집합"(American Journal of Mathematics, Vol.45, pp. 5-24(1923))은 이후에 "왈쉬 함수(Walsh functions)와 "왈쉬 변환 계수"(Walsh transform coefficients)로 명명된 것을 설명한다.

모튼(A.H. Morton)의 "PRML 기술이 더 많은 데이터를 전달한다. "(Data Storage, 1995, 5-6, pp. 45-48)는 PRML 기술에 대해 논하고 있고, 또한 48페이지에는 기록을 위한 EEPR4 RLL(1,7) 코드 채널의 장점과 판독할 때 이러한 채널에 대해 고속 클럭의 필요성을 기술한다. 판독시의 이러한 문제점은 다중 비트 ML 부호 검출기를 구현한 출원인의 발명에 의해 경감된다.

본 출원인에게 알려진 종래기술은 RLL 코드화 채널에서 아날로그 신호의 병렬 ML 처리를 개시하고 있지 않다. RLL 코드화 채널에서는 (1) 채널의 현재 상태(current state)와 채널의 다음 상태(next state)에 대한 벡터들을 아날로그 신호의 왈쉬 변환 벡터 계수를 사용하여 계산한다. (2) 현재 상태 벡터와 다음 상태 벡터 및 아날로그 정합 필터에서 미리 계산된 상수 벡터값을 벡터 스칼라 적(vector scalar prduct)을 산출하는데 사용한다. 상기 벡터 스칼라 적은 ML 부호 결정을 하도록 부울 논리(Boolean logic) 표현을 실행하는 디지탈 순차적 유한 상태 머신에서 사용되는 이진형태의 결정 출력들(binary decision outputs)을 산출하기 위해 미리 선정된 임계값에 비교된다. (3) ML 부호 결정은 피드백되고, 클럭 위상 오프셋 보정 신호(clock phase offset correction signal)를 산출할 뿐만 아니라 다음 상태 벡터를 갱신된 현재 벡터로 변환하기 위해 다음 상태 벡터에서 현재 상태 벡터의 부호간 간섭 값(the intersymbol interfernce value)을 감산하는데 사용된다.

본 발명에서는 RLL 코드화 채널에서 아날로그 신호를 처리하는 병렬 최대 유사 처리 방법 및 장치를 개시한다. 아날로그 값을 가진 벡터들로 구성된 부호 값(values of symbols)들은 비트 클럭 주기(bit clock period)의 정수배인 부호 주기를 나타내는 시간 경과(time duration)에 걸쳐 직교적인(rothogonal) 가중 함수들(weighting fuctions)의 미리 선정된 세트에 의해 가중치된 아날로그 신호를 병렬로 적분함으로써 아날로그 신호로부터 병렬로 계산된다.

상기 적분된 출력은 각각의 부호 주기의 끝부분에서 적분 캐패시터에 의해 유지되고, 다른 하나가 방전을 하는 동안, 하나는 충전을 하는 두 세트(set)의 적분 유니트를 필요로 한다.

최소 유클리드 거리(a minimum Euclidean distance)는 적어도 두 개의 부호 주기와 똑같은 경과 기간을 갖는 모든 구별된 RLL 코드화된 신호들의 세트로 구성되는 부호 벡터의 유한 목록(finite list)을 위한 것으로 신호와는 독립적인 부가적인 잡음(additive signal-independent noise)에 대한 ML 신호대 잡음비(SNR)의 값을 결정하기 위해 계산된다. 연속하는 부호 주기 동안 되풀이되는 상태 종속 ML 알고리즘(algorithm)은 아날로그 값을 가진 벡터들의 연속하는 값들에 대응하는 RLL 코드화된 비트 패턴을 검출하기 위해 사용된다. 상기 알고리즘은 부호 주기의 경과 기간을 갖는 최소 유클리드 거리의 RLL 채널 신호 쌍에 정합되는 고정된 미리 선정된 부호 벡터로 벡터 스칼라 적을 병렬로 계산하는데 사용된다.

아날로그 정합 필터 유니트(analog matched filter unit)는 상기 벡터 스칼라 적의 값과 미리 선정된 임계값과 비교하며, 임계값은 이 임계값의 거리의 반과 부가적인 잡음 값의 자승 평균 평방근(root mean square)의 비가 적어도 이진 형태의 결정 출력을 산출하기 위한 ML SNR과 같도록 선정된다. 이러한 이진 형태의 결정 출력들은 모호하지 않은(nonambiguous) ML 결정이나 혹은 에러 포인터를 구성하는 RLL 코드화된 부호를 이진 형태의 결정 출력으로부터 순서적으로 결정하기 위해 채널의 현재 상태에 대응하는 상태 값(state value)과 함께 벡터들의 형태로 사용된다.

근소한 부호간 간섭은 채널에 대해 갱신된 현재 상태 값이 되는 값들을 결정하기 위해 각각의 현재 상태의 상태 값들로부터 감산된다. ML 결정을 하는데 있어서 모든 계산은 왈쉬 변환 계수를 사용하여 수행된다.

본 발명에 대한 설명에 앞서 종래의 기술을 살펴보면, 제 1-1 도에서 제 1-8 도는 {1,3,3,1} 아날로그 리드백 펄스(analog readback pulse)를 가정했을 때, 4 비트 EEPR4 RLL (1,7) 코드화된 신호 세트에 대한 모든 가능한 4비트 패턴 m₁∼m₈과 이들 각각의 패턴에 대응하는 신호들을 도시한다. 상기의 도면에서 p₁∼p₈과 s₁∼s은 아날로그 왈쉬 변환 벡터 발생기의 출력 값들을 나타낸다. 여기에서 p는 처음 4 비트에 대응하는 신호 벡터이고, s는 다음 4 비트에 대응하는 신호 벡터이다.

표 1은 제 1도에 도시된 RLL(1,7) 4비트 패턴에 대한 전이 매트릭스(transition matrix)이다.

RLL(1,7) 코드화된 4 비트 부호의 전이 매트릭스

[표 1]

제2A와 2B도는 최소 거리 피크 시프트 이벤트(minimum distance peak shift event)를 구성하는 두개의 연속하는 신호들을 도시하며, 제2C 도는 상기 두 신호간의 벡터 차이값을 나타내며, 이때 EEPR4 RLL(1,7) 코드 채널에서 최소 거리 이벤트(distance event)에 대한 부호간 간섭은 없는 것으로 가정한다.

제3도는 제2A∼2C 도에 도시된 최소 거리 이벤트(event)에 정합되는 ML 정합 필터의 개략적인 구성도로 부호간 간섭이 없는 무잡음 신호 쌍을 나타낸다. 제3도는 상기에 언급된 미국 특허 제 4,945,538 호에서 개시된 것과 유사한 정합 필터를 도시한다. 그러나 이하의 설명에서 분명해지는 바와 같이, 출원인들은 디지탈화된 신호 표본값을 발생시키는 것을 목적으로 하는 것 대신 아날로그 신호를 필터링하기 위해 정합 필터를 사용한다.

제4도에 도시한 바와 같이, 본 발명을 구현한 신호 처리 채널은 자기 혹은 광학 판독 헤드와 같은 변환기(transducer; 9)에 의해 디지탈 데이터 저장 장치에 있는 자기 혹은 광학 기록 매체(recording medium; 10)로부터 잡음이 섞인 아날로그 리드백 신호가 판독되는 라인(8)을 포함한다.

상기의 리드백(readback) 신호는 n 비트 RLL 코드화 아날로그 데이터 시퀸스(swquence)의 패턴에 대응되며, 도시된 대로 기록 동작 동안에 (1,7) RLL 코드에 의해 부호화된 이진 형태의 데이터 시퀸스이다. 상기 리드백 신호는 자동 이득제어(AGC) 기능을 가진 전단 증폭기(11)에 의해 증폭되고, EEPR4{1,3,3,1} 펄스 형태를 제공하는 등화기(equalizer; 12)에 의해 균등화되는 것이 바람직하다. 등화기(12)로부터 균등화된 신호 e(t)는 PLL(phase-locked loop) 클럭(14)에 대해 주파수 조정 신호(frequency adjustment signal) Δω를 발생시키는 피크 검출 타이밍부(13)로 넘겨진다. 이후 보다 더 설명되는 바와 같이 본 장치는 종래의 (1,7) 코드를 가진 피크 검출 채널에서 상요된 것과 비슷하다.

본 발명에 따르면, 제4도에 보여진 바와 같이 아날로그 왈쉬 변환 벡터 발생기 및 표본 추출기부(15)는 벡터 발생기(vector venerator; 16)와, 표본 추출 스위치(sampling switch; 17)와, 부호 클럭 주기를 규정하는 PLL 클럭(14)의 매 n 사이클마다 클럭 펄스를 제공하는 부호 주기 클럭(Symbol period clock; 18)과, 균등화된 아날로그 신호(equalized analog signal) e(t)에 대응하는 ML n 비트의 디코드된 부호(decoded symbol)를 라인(20)으로 출력해 주는 ML 부호 검출기(ML symbol detector; 19) 및 상기 ML 부호 검출기(19)에 병렬로 연결되어 PLL 클럭(14)으로 전달되는 위상 보정 신호 ΔΦ를 발생시키는 ML 검출 트랙킹 유니트(ML detection tracking unit; 21)를 포함한다. 여기서 n값은 4로 가정한다.

제 5A와 5B도에서 보다 상세히 도시된 바와 같이, 균등화된 아날로그 신호 e(t)는 아날로그 왈쉬 변환 벡터 발생기 및 표본 추출기부(15)에서 병렬로 적분된다. 제5A도에 보여진 바와 같이 벡터 발생기(16)는 두 개의 동일한 세트 A와 B로 구성되고, 상기 세트들은 각기 네 개의 적분 유니트(22)를 갖는다. 세트 A에서 각 적분 유니트(22e∼22h)는 네 개의 왈쉬 계수의 벡터[W₅,W₆,W₇,W₈]를 제공하기 위해 서로 다른 미리 선정된 왈쉬 가중 함수에 의해 신호 e(t)를 가중한다. 세트 B에서 각 적분 유니트(22a∼22d)는 네 개의 왈 쉬 계수의 벡터[W₁,W₂,W₃,W₄]를 제공하기 위해 세트 A와 마찬가지로 서로 다른 미리 선정된 왈쉬 가중 함수에 의해 신호 e(t)를 가중한다. 이하 [W₅,W₆,W₇,W₈]를 간단히 W'라고 줄인다. 이 W' 벡터는 현재 상태를 뒤따르는 RLL 채널의 다음 상태에 대한 룩어헤드(lookhead) 부호를 구성한다. 또 W라고 줄인 벡터 [W₁,W₂,W₃,W₄]는 채널의 현재 상태에 대한 부호를 구성한다.

균등화된 아날로그 신호 e(t)는 연속적이며 또한 적분 유니트(22)의 각 세트 A와 B로 보내진다. 제5B도에서 보여진 바와 같이, 상기 각 적분 유니트(22)는 증폭기(23a,23b)의 쌍, 세 개의 스위치(24a,24b,17) 및 커패시터(25a,25b)의 쌍을 포함한다. 스위치(24a,24b)의 작동은 제5A도에 보여진 왈쉬 함수에 의해 제어된다. 스위치(24a)는 증폭기(23a,23b)를 스위치(24b)에 선택적으로 연결한다. 스위치(24b)는 커패시터(25a,25b)를 선택적으로 연결한다. 제4도에 표시된 바와 같이 스위치(17)는 4비트 경과 구간을 가진 것으로 가정하면 부호 클럭 주기마다 작동되고, 커패시터(25a,25b)를 선택적으로 연결한다.

결과적으로 제5A도의 세트 A를 구성하는 적분 유니트(22e∼22h)의 커패시터(25e∼25h)는 두 개의 연속된 4비트 부호 클럭 주기의 처음 주기 동안에 충전되고, 룩어헤드(Lookhead) 벡터 W'를 유지한다. 반면에 세트 B의 적분 유니트(22a∼22d)의 커패시터(25a∼25d)는 현재 상태 벡터 W를 유지하기 위해 상기의 두 번째 4 비트 클럭 주기 동안에 충전된다.

이제 제6도를 참조하면, W' 벡터인 부호 [W₅,W₆,W₇,W₈]는 지연 유니트(26)와 부호간 간섭 감산부(27)를 통해 병렬로 아날로그 정합 필터 유니트(30a∼30d)의 세트(28)로 보내진다. 지연 유니트(26)는 네 개의 클럭 싸이클 경과 기간의 한 부호 주기 동안, 부호 [W₅,W₆,W₇,W₈]를 지연한다. 이와 같이 지연되고 부호간 간섭 감산부(27)에 의해 W' 룩어헤드(lookhead) 부호로부터 감산된 후에, 룩어헤드(lookhead) 부호는 채널의 갱신된 현재 상태에 대한 W 부호 [W₁,W₂,W₃,W₄]로 변환된다.

백터 W'와 W는 네 개의 아날로그 정합 필터 유니트들(30a∼30d)로 병렬로 공급된다. 상기 필터 유니트들(30a∼30d)은 벡터들의 값을 보다 잘 구분하기 위해 확실치 않는 값을 가진 벡터들간의 유클리드 거리를 최대화하기 위해 선정된 선형 함수의 값을 계산한다.

아날로그 정합 필터 유니트들(30a∼30d)은 다음 세 개의 선형 함수로 각기 구현된다.

F₁= W₁- 2W₂- 2W₄- W₅

F₂= W₁+ 3W₂+ 3W₃+ W₄

F₃= W₁+ 3W₂- 1.2W₄+0.6 W₅

이들 함수들은 좌표들[W₁,W₂,W₃,W_4,W₅],[W₂,W₃,W_4,W_5,W₆],[W₃,W₄,W_5,W_6,W₇] 및 [W₄,W₅,W_6,W_7,W₈] 상에서 네 번을 되풀이하여 실행된다.

제7A∼7D도는 각각 필터 유니트들(30a∼30d)에 의해 세 개의 선형 함수로부터 산출된 이진 형태의 결정 출력을 상세히 보여준다. 필터 유니트들(30a∼30d)은 선형 함수 F₁,F₂,F₃를 실행하기 위해 각각 필터(34a∼34d)를 포함한다. 각 필터(34)로부터 출려된 선형 함수 F₁,F₂,F₃출력은 여섯 개의 비교기들(36a∼36f)에 병렬로 공급되고, 상기 비교기들은 세 개의 별개의 출력을 산출하기 위해 네 개의 필터 유니트들(30a∼30d)에서 각각의 함수 값들을 각각에 해당하는 미리 선정된 임계값을 비교하며, 상기 세 개의 별개의 출력은 논리 게이트(38a∼38f)에서 논리곱(AND)되어 디지탈 시퀀셜 유한 상태 머신(32)에 각각 이진 출력(4oa∼40f)을 공급한다. 보다 구체적으로 예를 들면, 상태 A∼F에 대한 정합 필터 유니트(30a)의 여섯 개의 출력(40a∼40f)은 각각 4 비트 패턴의 BITI에 대한 유한 상태 머신 입력을 구성하고, 첨자(suffix)인 P와 N은 도시된 세 개 이후의 다음 전이(next transition)의 극성이 각각 양인지 음인지를 표시한다.

각각의 정합 필터 유니트들(30a∼30d)에 대한 비교기(36a∼36f)에서의 임계값들이 비슷함에도 불구하고, 각각의 정합 필터 유니트(30a∼30d)에 대한 선형 함수 F1, F₁,F₂,F₃에서 사용된 서로 다른 값들 때문에 각각의 아날로그 정합 필터 유니트에서 논리곱(AND)되어진 출력(40a∼40f)은 차이가 나게 된다.

또한, 본 발명의 특징에 따르면 상기의 비교 동작은 하나의 아날로그 승산동작(multiplication operation)의 지연과 함께 병렬로 수행되어, 네 개의 아날로그 정합 필터 유니트(30a∼30d) 각각에서 여섯 개의 이진 출력을 발생한다. 상기의 여섯 개의 출력은 디지탈 시퀀셜 유한 상태 머신(32)의 여섯 개의 별개의 상태 A∼F에 대한 이진 입력을 구성한다.

상기 유한 상태 머신(32)은 24개의 비교기(36)로부터 출력된 24개의 이진 결정 출력(네 개의 정합 필터 유니트(30a∼30d)마다 각각의 여섯 개의 출력(40a∼40f))의 시퀸스를 조사하여 가장 유사한 4 비트 RLL 패턴을 결정한다.

제6도에 보여진 바와 같이, 유한 상태 머신(32)은 네 개의 똑같은 상태 검사기 유니트(44a, 44b, 44c, 44d) 와, 각각의 디코드된 비트에 대한 네 개의 똑같은 셀렉터부(44a, 44b, 44c, 44d)한 세트와, 싱글 디코더 래치(single decoder latch; 46)와, 그것의 출력(48')이 검출된 부호 DSYM의 극성을 나타내는 단일 극성을 가진 래치(48)로 구성된다. 제 8A∼8E 도는 유한 상태 머신(32)의 구성 요소를 보다 구체적으로 도시한다. 예를 들면, 제 8A 도는 4비트 패턴의 bit 1에 대한 상태 검사기 유니트(42a)와 셀렉터부(44a)의 결합을 도시한다. 상기 결합(42a/44a)은 인버터(50)와, 여섯 개의 3 입력을 AND 게이트(52a∼52f)와, 여섯 개의 3 입력을 가진 AND 게이트(54a∼54f) 및 하나의 OR 게이트(56)로 구성한다. 여러 입력들 앞에 붙은 "+"와 "-" 부호는 상태와 검출된 부호 DSYM 및 극성(polarity)에 대해 양인지 음인지를 지시한다.

이전에 검출된 부호 P_DSYM는 디지털 채널 상태를 판단하는데 사용된다. P_DSYM는 다음과 같이 마지막 세 개 비트들, 즉 P_DSYM(2), P_DSYM(1), P_DSYM(0)과 다음의 예상 전이(PNET)의 극성에 의해 정의된다.

제7A∼7D 도에서 비교기(36)의 부울 결정 출력(40)은 이들 상태들과 다음 전이(next transition)의 예상 극성에 따라서 분류된다.

따라서 정합 필터 유니트(30a)는 제 7A 도에 보여진 대로 N 혹은 P의 극성을 가진 BIT1에 대한 상태들을 출력으로 가진다. 제 7B, 7C 및 7D 도는 위와 비슷하게 각각 BIT 2,3,4 에 대한 필터 유니트(30b, 30c, 30d)의 모든 가능한 상태 출력을 보여진다. 이들 상태 A-F는 아날로그 정합 필터 유니트(30a∼30d)에 의해 병렬로 산출되고, 제 8A∼8E도에 자세히 도시된 시퀀셜 유한 상태 머신(32)에 공급된다. 유한 상태 머신(32)은 (1,7) 코드에 의해 강제된 RLL 제약 조건(constraints)을 검사하고, 일반적으로 사용된 RLL 코드의 제약 조건에 적합하게 설계된다.

제8A도에 설명된 바와 같이, 이전에 검출된 부호에서 마지막 비트인 +DSYM_BIT4는 인버터(50)에 의해 부호가 바뀌어져서, 인입되는 모든 상태들과 논리곱(AND)된다. 그러므로, 만일 이전에 검출된 부호에서 마지막 비트가 "1"이면, 인버터(50a)의 출력 "0"은 54a∼54f에서 논리곱(AND)되고, 논리 OR 게이트(56)로 출력"0"을 공급한다. 그러므로 +BIT1 출력은 (1,7) 코드의 제약 조건을 위반하는 두 개의 연속적인 "1"비트를 피하기 위해 "0"이 된다. 그러나, 만일 이전에 검출된 부호에서 마지막 비트가 "0"이면, 셀렉터부(44)는 기대되는 극성과 이전에 검출된 비트들에 일관성이 있는 상태를 선택한다. 그러므로, 예를 들어 만일 이전에 검출된 비트 -DSYM_BIT2와 -DSYM_BIT3이 "0"이고, 그 극성이 + 이면, AND 게이트(52a)는 활성화된다. 또한 BIT4가 "0" 이었으므로 AND 게이트(54a)는 활성화된다. 그래서 셀렉터부(44a)는 +STATE_A_BIT1_P를 참(true)인 상태가 되게 선택하고, OR 게이트(56)의 출력단에서 BIT1을 "0"이 되게 선택한다.

제8B도에서는 상태 검사기부(42b)와 셀렉터부(44b)를 도시하며, +BIT1은 인버터(50)로의 입력이다. 상기 인버터(50)의 출력은 54a에서 두 개의 연속적인 "1" 비트가 다시 발생하지 않도록 BIT2에 대한 모든 가능한 상태들로 논리곱(AND)된다. 이 회로의 동작은 상기 제 8A 도의 결합부 42a/44a의 회로 동작과 똑같다. 계속해서 하나의 AND 게이트(54) 만이 활성화되는데, 이는 아날로그 비교기 출력(40)에 의해 공급되는 것과 같이 BIT2에 대한 실제적인 이전의 두 개 비트(actual previous two bit)와 실제적인 채널 상태(actual channel state)에 대응된다. 제8B도에서 보여진 바와 같이, 제8A도에서 검출된 것과 같이 BIT1의 극성과 BIT1 그 자신은 논리 XOR 게이트(58)에서 논리 XOR 되어 BIT2에 대한 극성을 발생한다.

마찬가지로 BIT3과 BIT4를 위한 극성은 제8C 및 8D도에 보여진 바와 같이 논리 XOR 게이트(58)에서 검출된 BIT2 및 BIT3 각각을 극성과 논리 XOR 함으로써 산출된다. 제8D도에서 도시된 바와 같이 BIT4가 검출된 후, 검출된 부호에 대한 마지막 극성은 논리 XOR 게이트(58)에서 이전에 산출된 극성과, 논리 OR 게이트(56)의 출력을 논리 XOR 게이트(59)에서 XOR 함으로써 결정된다.

일단 네 개의 비트들 모두가 검출되면, 이들은 이전에 검출된 부호 DYSM과 함께 사용되어 만일 다른 (1,7) 코드 제약 조건이 위반되었을 경우(한 줄에 0이 여덟 개), 상태 에러 발생기(60; 제6도)가 상태 에러 포인터를 생성하도록 한다.

제 8E 도는 극성 출력을 발생하는 래치(48)와 4비트의 검출된 부호 출력을 발생하는 래치(46)를 보여준다.

m_k로 총칭되는, ML n-비트의 디코드된 부호 출력은 라인(20)의 가지를 통하여 부호간 간섭 감산부(27)로 피드백(feedback)된다. 디코드된 부호 m_k는 각각 제 1-1 도에서 제 1-8 도에서 도시된 부호 m₁∼m₈중의 하나가 된다. 만일 대응되는 p₁∼p₈(제1도)이 양의 값을 가질 경우, 상기 부호간 간섭 감산부(27)는 부호 m₁∼m₈에 대응하는 적절한 벡터 s₁∼s₈를 다음 상태 벡터 W' 로부터 감산한다. 그러나 대응되는 p₁∼p₈이 음의 값을 가지면, 상기 감산부(27)는 대응되는 벡터 s₁∼s₈의 인버트(invert)된 값을 감산한다. 상기 감산부(27)로부터의 출력은 채널의 갱신된 현재 상태에 대한 벡터 W가 된다.

본 발명의 또 다른 특징에 따르면, 위상 오프셋 트랙(phase offset track) 함수는 ML 검출 트랙킹 유니트(21)에 의해 ML 검출기(19)의 디코드된 부호 출력에 정합된다.

이제 표 2를 참조하여 보면, m은 부호 변수로 {m₁…m₈}일 수 있다. h(m)과 k(m)은 가능한 디코드된 부호 출력(20)에 적합한 위상 오프셋 트랙 함수이다. 예를 들면, m=m₁이면 h(m)과 k(m)은 0이 된다. 이하에서 보여지는 바와 같이 만약 m=m₂OR이면 h(m)과 k(m)은 ｜W₁｜의 값을 가진다.

ML 검출기 부호 결정에 적합한 위상 오프셋 트랙(phase offset track)함수

[표 2]

EEPR4 신호에 있어서, 위상 오프셋 트랙(phase offset track) 함수 h(m)과 k(m)의 평균값은 각기 1과 3이 된다. 만약 그렇지 않으면, PLL 클럭(14)의 위상은 h(m)과 k(m)의 적절한 값을 유지하기 위해 시프트된다. 피크 검출 타이밍부(13)에 의한 PLL 클럭 주파수의 독립적인 조정과 ML 검출 트랙킹 유니트(21)에 의한 PLL 클럭 위상의 독립적인 조정은 PLL 클럭(14)의 안정성을 높여주고 지터(jitter)를 최소화시켜 준다.

이상과 같이 본 발명에 대해서 EEPR4 RLL (1,7) 코드화된 신호 처리 채널을 위해 설계된 유한 상태 머신으로 설명되었다. 그렇지만 아날로그 정합 필터 유니트들(30)과 비교기(36)는 모든 4 비트의 RLL 코드화된 데이터의 검출에 대해서도 사용될 수 있다. 제 8A∼8E 도에서 설명된 디지탈 순차적 유한 상태 머신만이 다른 RLL 코드화된 채널을 사용하는 경우에는 당해분야의 숙련자에의해 적절히 변경될 필요가 있다. 또한 상기에 설명한 바와 같이 본 발명의 정신과 범위에 벗어나지 않고 다른 변경이 가해질 수 있다는 것은 자명하다. 그러므로, 본 발명은 다음의 청구 범위에 한정되지 않는다.

Claims

비트 클럭 주기(a bit-clock period)의 정수배인 부호 주기(a symbol period)를 나타내는 경과 기간에 걸쳐 직교적인 가중 함수들(weighting functions orthogonal)의 미리 선정된 세트에 의해 가중치된 아날로그 그 신호를 병렬로 적분함으로써 아날로그 값을 가진 벡터들을 구성하는 부호 값을 상기 아날로그 신호로부터 병렬로 계산하는 단계와; 상기 아날로그 값을 가진 벡터의 값을 병렬로 제공하기 위해 각 부호 주기의 끝부분에 상기 적분된 출력을 유지하는 단계와; 신호 독립적인 부가적 잡음(an additive signal-independent noise)에 대한 ML 신호대 잡음비(SNR) 값을 결정하기 위해 적어도 두 개의 부호 주기들과 대등한 경과 기간을 갖는 모든 구별된 RLL 코드화된 신호들의 세트를 구성하는 부호 벡터들의 유한 목록(finite list)에 대한 최소 유클리드 거리(a minimum Euclidean distance)를 계산하는 단계와; 연속하는 부호 주기들 동안 반복되는 상태 종속 ML 알고리즘(a state-dependent ML algorithm)을 사용하여 상기 아날로그 값을 가진 벡터들의 연속하는 값들에 대응하는 RLL 코드화된 비트 패턴들을 검출하기 위해 상기 부호 주기의 경과 기간을 갖는 최소 유클리드 거리 RLL 채널 신호쌍에 정합되는 고정된 미리 선정된 부호 벡터들로 벡터 스칼라 적(vector scalar product)을 병렬로 계산하는 단계와; 정합 필터 유니트들을 사용하여, 상기 벡터 스칼라 적의 값을 상기 임계값들의 거리의 반과 상기 추가 잡음의 자승 평균 평방근과의 비가 적어도 이진 형태의 결정 출력을 산출하는 ML 신호대 잡음비(SNR)와 같도록 미리 선정된 임계값에 비교하는 단계와 ; 상기 이진 형태의 결정 출력을 상기 채널의 현재 상태에 대응하는 상태 값들을 벡터들의 형태로 함께 사용하여, 모호하지 않은 ML 결정을 구성하는 RLL 코드화된 부호 혹은 에러 포인터중 어느 하나를 상기 이진 형태의 결정 출력으로부터 순서적으로 결정하는 단계와 ; 다음 상태에 대한 벡터를 갱신된 현재 상태 벡터로 변환시키기 위해 상기 채널 각각의 다음 상태에 대한 벡터에서 각 해당하는 현재 상태 벡터로부터의 근소한 부호간 간섭을 감산하는 단계를 포함하는 것을 특징으로 하는 RLL 코드화 채널의 아날로그 신호의 병렬 최대 유사(parallel maximum-likelihood) 처리 방법.
제1항에 있어서, ML 결정을 위한 모든 계산들은 왈쉬 변환 계수(Walsh transform coefficients)를 사용하여 수행되는 것을 특징으로 하는 RLL 코드화 채널의 아날로그 신호의 병렬 최대 유사 처리 방법.
제1항에 있어서, 상기 아날로그 신호를 다항식(1-D)(1+D)³에 대응하는 EEPR4 펄스 형태로 균등화하는 단계를 포함하는 것을 특징으로 하는 RLL 코드화 채널의 아날로그 신호의 병렬 최대 유사 처리 방법.
제1항에 있어서, 상기 계산 단계 실행중에 상기 별개의 RLL 코드화 신호는 ML 결정을 인에이블하도록 단일 부호 룩어헤드(lookahead)를 제공하는 두 개의 부호 주기들과 같은 존속 기간을 갖는 것을 특징으로 하는 RLL 코드화 채널의 아날로그 신호의 병렬 최대 유사 처리 방법.
제1항에 있어서, 상기 두 번째의 계산 단계를 실행하는 동안 (i) ML 결정을 위해 사용되는 상기 SNR 값을 최적화하기 위해 미리 선정된 현재 부호 벡터의 미리 선정된 벡터 요소들의 조합과, (ii) 상기 현재 부호 벡터들의 구성요소들과 상기 현재 부호의 적어도 단일 부호 룩어헤드의 조합을 이용하여 상기 상태 종속 알고리즘을 실행하는 포함하는 것을 특징으로 하는 RLL 코드화 채널의 아날로그 신호의 병렬 최대 유사 처리 방법.
제1항에 있어서, 상기 가중 함수는 상기 결과 부호 벡터들이 상기 아날로그 신호와 똑같은 최소 유클리드 거리를 갖도록 선택되는 것을 특징으로 하는 RLL 코드화 채널의 아날로그 신호의 병렬 최대 유사 처리 방법.
제1항에 있어서, 상기 가중 함수는 이진형태의 값을 갖는 가중치를 포함하는 것을 특징으로 하는 RLL 코드화 채널의 아날로그 신호의 병렬 최대 유사 처리 방법.
비트 클럭 주기(a bit-clock period)의 정수배인 부호 주기(a symbol period)를 나타내는 경과 기간에 걸쳐 직교적인 가중 함수들(weighting functions orthogonal)의 미리 선정된 세트에 의해 가중치된 아날로그 신호를 병렬로 적분함으로써 아날로그 값을 가진 벡터들을 구성하는 부호를 상기 아날로그 신호로부터 병렬로 계산하는 단계를 포함하는 것을 특징으로 하는 RLL 코드화 채널의 아날로그 신호의 ML 처리 방법.
제8항에 있어서, 상기의 부호 주기의 경과 기간을 가지는 최소 유클리드 거리의 RLL 채널 신호쌍에 정합되는 고정된 미리 선정된 부호 벡터들을 갖는 벡터 스칼라 적을 병렬로 계산하는 단계와 ; 아날로그 정합 필터 유니트를 사용하여, 상기의 벡터 스칼라 적의 값을 상기 임계값의 거리의 반과 상기 신호 독립적인 부가적인 잡음의 값의 비가 모호하지 않은 ML 결정을 구성하는 RLL 부호 혹은 에러 포인터(error pointer)중 어느 하나를 결정하기 위해 사용되는 이진 형태의 결정 출력들을 생성하기 위한 ML SNR과 적어도 같도록 선택된 미리 선정된 임계값과 비교하는 단계를 부가한 것을 특징으로 하는 RLL 코드화 채널의 아날로그 신호의 ML 처리 방법.
RLL 코드화 채널에서, RLL 코드화 아날로그 신호로부터 계산된 아날로그 벡터 값들을 구성하고 비트 클럭 주기의 정수배인 경과 기간을 갖는 부호들을 병렬 처리하는 방법에 있어서, 각각의 ML 결정에서 자승 평균 평방근의 값이 벡터 스칼라 적에서 사용된 고정 벡터의 유클리드 거리인 신호 독립적인 부가적인 잡음에 대한 ML SNR의 값을 결정하기 위해 적어도 두 개의 부호 주기들과 동일한 경과 기간을 갖는 모든 구별된 RLL 코드화 신호 세트를 구성하는 부호 벡터들의 유한 목록에 대한 최소 유클리드 거리를 계산하는 단계와 ; 상기 SNR이 적어도 상기 RLL 코드화 신호 세트의 상기 계산된 최소의 SNR의 되도록 다수개의 각각의 임계값을 병렬로 계산하는 단계를 포함하는 것을 특징으로 하는 병렬 처리 방법.
제10항에 있어서, 상기 계산된 임계값을 사용하여 모호하지 않은 ML 결정이 이루어지거나 에러 포인터가 발생할 때까지 이진 값을 가진 ML 결정을 하고 상기 결정을 논리적으로 조합하는 단계를 포함하는 것을 특징으로 하는 병렬 처리 방법.
제10항에 있어서, 다음 상태에 대한 벡터를 갱신된 현재 상태 벡터로 변화하기 위해 상기 채널의 다음 상태에 대한 왈쉬 계수 벡터에서 채널의 현재 상태에 대한 벡터로부터의 부호간 간섭을 감산하기 위한 감산부로 상기 모호하지 않은 ML 결정을 피드백시키는 단계를 포함하는 것을 특징으로 하는 병렬 처리 방법.
아날로그 정합 필터 유니트에서 연속하는 최소 거리 신호 쌍들 간의 차이값을 구성하는 벡터값을 미리 계산하는 단계와; 상기 아날로그 신호의 왈쉬 변환 계수 벡터를 사용한 채널의 현재 상태 및 다음 상태에 대한 벡터를 계산하는 단계와; 벡터 스칼라 적 값을 산출하기 위해 상기 현재와 다음 상태 벡터들 및 상기 미리 계산된 벡터값을 사용하는 단계와; 이진형태의 결정 출력을 산출하기 위해 상기 벡터 스칼라 적이 미리 선정된 임계값의 범위보다 위에 있는지 혹은 아래에있는지의 여부를 병렬처리에 의해 결정하는 단계와, ML 부호 결정을 생성하기 위해 상기 이진 결정을 부울 논리 표현으로 사용하는 단계를 포함하는 것을 특징으로 하는 RLL 코드화 채널에서 아날로그 신호의 병렬 처리 방법.
제13항에 있어서, 상기 다음 상태 벡터를 갱신된 현재 상태 벡터로 변환하기 위해 상기 다음 상태에 대한 왈쉬 변환 계수 벡터로부터 상기 현재 상태에 대한 부호간 간섭 벡터를 감산하는 ML 부호 결정을 피드백하여 사용하는 단계를 포함하는 것을 특징으로 하는 RLL 코드화 채널에서 아날로그 신호의 병렬 ML 처리 방법.
RLL 코드화 신호 처리 채널에서, 코드화된 이진 데이터의 아날로그 신호 대표값에 대해 대응하는 부호의 아날로그 값을 병렬 ML 처리하는 장치에 있어서, 상기 RLL 코드에 의해 규정된 미리 선정된 N개의, 각각의 n 비트 주기의 경과기간을 갖는 부호들 각각에 대해 매 n 비트 주기마다 출력을 제공하는 클럭 수단과; n개의 왈쉬 계수의 벡터를 산출하기 위해 상기의 n개의 왈쉬 함수 각각을 적분하는 n개의 적분기와; 서로간에 구별이 잘되도록 현재 상태와 모호한 값을 가지고 있는 다음 상태에 대응하는 벡터들간의 유클리드 거리를 최대화하도록 선택된 선형 함수의 값을 계산하기 위한 정합 필터 유니트들과; 다수개의 이진 결정 출력중의 각각 하나를 산출하기 위해 상기 선형 함수의 각각 하나의 값과 미리 선정된 임계값을 비교하기 위한 각 정합 필터 유니트의 일부를 형성하는 비교기와; 모호하지 않은 ML 결정을 구성하는 RLL 코드화 부호 혹은 에러 포인트중 어느 하나를 상기 이진 결정 출력들로부터 생성하기 위한 유한 상태 머신을 포함하는 것을 특징으로 하는 병렬 ML 처리 장치.
제15항에 있어서, 상기의 이진 결정 출력으로부터 상기 다음 상태에 대한 벡터를 갱신된 현재 상태 벡터로 변환하기 위해 상기 채널의 다음 상태에 대한 벡터에서 상기 채널의 현재 상태에 대한 부호간 간섭 벡터를 감산하는 감산부를 포함하는 것을 특징으로 하는 병렬 ML 처리 장치.
RLL 코드화된 이진 데이터를 저장하기 위한 기록 매체와; 상기 기록 매체로부터 판독된 이진 데이터에 대응되는 아날로그 신호를 공급하기 위한 변환기와; 상기 아날로그 신호에 대응하는 부호의 아날로그 값의 병렬 ML 처리를 위해 청구범위 15항에서 정의된 형태의 장치를 포함하는 것을 특징으로 하는 데이터 저장 시스템.
연속하는 최소 거리 신호 쌍들 간의 차를 구성하는 벡터값을 미리 계산하기 위한 아날로그 정합 필터들을 포함하는 수단과; 상기 아날로그 신호의 왈쉬 변환 계수를 사용하여 상기 채널의 현재 상태와 다음 상태에 대한 벡터들을 계산하기 위한 아날로그 왈쉬 변환 벡터 발생기와; 상기 현재 및 다음 상태 벡터들과 상기 미리 계산된 벡터 값으로부터 벡터 스칼라 적의 값을 생성하기 위한 비교기들; 상기 이진 결정 출력들로부터 모호하지 않은 ML 결정을 구성하는 RLL 코드화 신호 혹은 에러 포인터중 어느 하나를 생성하기 위한 디지털 시퀀셜 유한 상태 머신을 포함하는 것을 특징으로 하는 RLL 코드화 채널의 아날로그 신호의 병렬 ML 처리 장치.
RLL 코드화 이진 데이터를 저장하기 위한 기록 매체와 ; 상기 기록 매체로부터 판독된 이진 데이터에 대응되는 아날로그 신호를 공급하기 위한 변환기와; 상기 아날로그 신호에 대응하는 아날로그 부호 값의 병렬 ML 처리를 위해 청구범위 18항에서 정의된 형태의 장치를 포함하는 것을 특징으로 하는 데이터 저장 시스템.
위상 고정 루프(Phase Locked Loop; PLL)클럭과; 상기 PLL 클럭의 주파수를 조정하기 위한 신호 Δω를 발생시키는 피크 검출 타이밍부와; 가중 적분 아날로그 신호로부터 끌어낸 왈쉬 계수의 벡터들로부터 이진의 ML 디코드된 부호 출력을 생성하기 위한 ML 부호 검출기와; 상기의 가중 적분 아날로그 신호 값의 선형 함수들을 상기 PLL 클럭의 위상을 조정하기 위한 신호 ΔΦ를 제공하는 상기 ML 디코드된 부호 클럭에 결합시키는 ML 검출 위상 트랙킹 유니트로 구성되는 것을 특징으로 하는 RLL 코드화 신호 처리 채널의 병렬 ML 처리 장치.