JP3329185B2 - Ｒｌｌ符号化データの最大尤度シンボル検出 - Google Patents
Ｒｌｌ符号化データの最大尤度シンボル検出Info
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Description
【０００１】
【発明の属する技術分野】本発明は磁気ディスク・ドラ
イブ・チャネルにおけるアナログ信号を処理する装置お
よび方法に関し、具体的には、（ｉ）線形ウォルシュ変
換を使用してアナログ信号をアナログ・ベクトルに変換
し、（ii）選択したランレングス・リミテッド変調符号
および等化線形チャネル応答信号波形によって決定さ
れ、ＲＬＬ符号化シンボルに適合するアナログ整合フィ
ルタ、アナログ比較器、およびディジタル順序有限状態
機械によって実施されるベクトル距離計算を使用して最
大尤度決定を行うことによって、複数ビット・シンボル
を検出する装置および方法に係わる。
イブ・チャネルにおけるアナログ信号を処理する装置お
よび方法に関し、具体的には、（ｉ）線形ウォルシュ変
換を使用してアナログ信号をアナログ・ベクトルに変換
し、（ii）選択したランレングス・リミテッド変調符号
および等化線形チャネル応答信号波形によって決定さ
れ、ＲＬＬ符号化シンボルに適合するアナログ整合フィ
ルタ、アナログ比較器、およびディジタル順序有限状態
機械によって実施されるベクトル距離計算を使用して最
大尤度決定を行うことによって、複数ビット・シンボル
を検出する装置および方法に係わる。
【０００２】
【従来の技術】読取りチャネルでは、ディスク上に２進
形式で記憶されたデータから読取りヘッド（誘導または
磁気抵抗）がアナログ信号を生成する。記録された２進
データのオリエンテーションが遷移するごとに、アナロ
グ信号のピークになる。ピーク検出を使用するチャネル
では、２進データを再構築するために、読取りチャネル
の電子部品がアナログ信号のピークを読み取る信頼性が
高くなければならない。ピークが検出されるのは、
（１）信号の正負が変わる場合、（２）信号がしきい値
を超える場合、（３）信号の導出値がゼロの場合であ
る。
形式で記憶されたデータから読取りヘッド（誘導または
磁気抵抗）がアナログ信号を生成する。記録された２進
データのオリエンテーションが遷移するごとに、アナロ
グ信号のピークになる。ピーク検出を使用するチャネル
では、２進データを再構築するために、読取りチャネル
の電子部品がアナログ信号のピークを読み取る信頼性が
高くなければならない。ピークが検出されるのは、
（１）信号の正負が変わる場合、（２）信号がしきい値
を超える場合、（３）信号の導出値がゼロの場合であ
る。
【０００３】ヨーロッパ特許出願第０４６３７５２Ａ２
号は、所与の複数ビット・２進データ・パターンを様々
な複数ビット・パターンのテンプレートとビット単位で
比較し、次に最も尤度の高い複数ビット・パターンとし
てその所与のパターンに最も一致度の近いパターンを出
力するパターン・マッチング回路を開示している。しか
し、２進パターンとアナログ信号との整合については教
示していない。
号は、所与の複数ビット・２進データ・パターンを様々
な複数ビット・パターンのテンプレートとビット単位で
比較し、次に最も尤度の高い複数ビット・パターンとし
てその所与のパターンに最も一致度の近いパターンを出
力するパターン・マッチング回路を開示している。しか
し、２進パターンとアナログ信号との整合については教
示していない。
【０００４】米国特許第４９４５５３８号は、アナログ
読取り信号をアナログ−ディジタル変換器でディジタル
化サンプル値に変化した後で、そのアナログ読取り信号
を処理する信号処理チャネルを開示している。ビット単
位の最大尤度（ＭＬ）検出のために、その時点の現行サ
ンプル値の前方にある所定の数のサンプル値についてデ
ィジタル化サンプル値の関数式の適切な値を事前計算す
る。しかし、アナログ複数ビットＭＬ検出、シンボル間
干渉減算のためのＭＬ決定のフィードバック、またはク
ロック・オフセット補正については開示も示唆もしてい
ない。
読取り信号をアナログ−ディジタル変換器でディジタル
化サンプル値に変化した後で、そのアナログ読取り信号
を処理する信号処理チャネルを開示している。ビット単
位の最大尤度（ＭＬ）検出のために、その時点の現行サ
ンプル値の前方にある所定の数のサンプル値についてデ
ィジタル化サンプル値の関数式の適切な値を事前計算す
る。しかし、アナログ複数ビットＭＬ検出、シンボル間
干渉減算のためのＭＬ決定のフィードバック、またはク
ロック・オフセット補正については開示も示唆もしてい
ない。
【０００５】１９９４年１０月２１日出願の米国特許第
３２７０６２号は、ランレングス・リミテッド（ＲＬ
Ｌ）符号化アナログ読取り信号を所定の１組の階段波増
幅器利得係数を積分し、重み付けして、それぞれの信号
が同一の所定の期間（ハーフビット期間など）一定であ
るが時間的に等しい増分でオフセットする複数のスタッ
ガ・アナログ信号を生成し、単一ビットではなく複数ビ
ット・パターンを検出する信号処理チャネルが開示され
ている。しかしこれは、ＭＬ検出またはフィードバック
を行わず、ハーフビット・クロックを必要とする。
３２７０６２号は、ランレングス・リミテッド（ＲＬ
Ｌ）符号化アナログ読取り信号を所定の１組の階段波増
幅器利得係数を積分し、重み付けして、それぞれの信号
が同一の所定の期間（ハーフビット期間など）一定であ
るが時間的に等しい増分でオフセットする複数のスタッ
ガ・アナログ信号を生成し、単一ビットではなく複数ビ
ット・パターンを検出する信号処理チャネルが開示され
ている。しかしこれは、ＭＬ検出またはフィードバック
を行わず、ハーフビット・クロックを必要とする。
【０００６】J. Walsh, 「A Closed Set of Normal Ort
hogonal Functions」，American Journal of Mathemati
cs, Vol.45, pp.5-24（1923）では、本明細書で以下、
「ウォルシュ関数」および「ウォルシュ変換係数」と呼
ぶものについて説明されている。
hogonal Functions」，American Journal of Mathemati
cs, Vol.45, pp.5-24（1923）では、本明細書で以下、
「ウォルシュ関数」および「ウォルシュ変換係数」と呼
ぶものについて説明されている。
【０００７】A.H. Morton他，「PRML Technology Deliv
ers More Bytes for the Buck」，Data Storage, 1995
年5月/6月, pp.45-48では、ＰＲＭＬ技法について述
べ、（４８ページで）書込み用ＥＥＰＲ４ ＲＬＬ
（１，７）符号化チャネルの利点と、読取り時にはその
ようなチャネルについて高速クロックが必要であること
が説明されている。この読取り時の問題は、複数ビット
ＭＬシンボル検出機構を実施する出願人の発明によって
軽減される。
ers More Bytes for the Buck」，Data Storage, 1995
年5月/6月, pp.45-48では、ＰＲＭＬ技法について述
べ、（４８ページで）書込み用ＥＥＰＲ４ ＲＬＬ
（１，７）符号化チャネルの利点と、読取り時にはその
ようなチャネルについて高速クロックが必要であること
が説明されている。この読取り時の問題は、複数ビット
ＭＬシンボル検出機構を実施する出願人の発明によって
軽減される。
【０００８】
【発明が解決しようとする課題】出願人が知っている従
来の技術で、（１）チャネルの現在の状態のベクトルと
チャネルの次の状態のベクトルをアナログ信号のウォル
シュ変換ベクトル係数を使用して計算し、（２）現在の
状態のベクトルと次の状態のベクトルとアナログ整合フ
ィルタで事前算出された定ベクトルの値とを使用して、
ベクトル・スカラ積を生成し、それを所定のしきい値と
比較して２進決定出力を生成し、それをディジタル順序
有限状態機械で使用してブール論理式を実行し、ＭＬシ
ンボル決定を生成し、（３）ＭＬシンボル決定をフィー
ドバックし、それを使用して次の状態のベクトルから現
在の状態のベクトルのシンボル間干渉値を減算し、次の
状態のベクトルを更新された現在の状態のベクトルに変
換するとともに、クロック移送オフセット補正信号を生
成する、ＲＬＬ符号化チャネルにおけるアナログ信号の
並列ＭＬ処理を開示しているものはない。
来の技術で、（１）チャネルの現在の状態のベクトルと
チャネルの次の状態のベクトルをアナログ信号のウォル
シュ変換ベクトル係数を使用して計算し、（２）現在の
状態のベクトルと次の状態のベクトルとアナログ整合フ
ィルタで事前算出された定ベクトルの値とを使用して、
ベクトル・スカラ積を生成し、それを所定のしきい値と
比較して２進決定出力を生成し、それをディジタル順序
有限状態機械で使用してブール論理式を実行し、ＭＬシ
ンボル決定を生成し、（３）ＭＬシンボル決定をフィー
ドバックし、それを使用して次の状態のベクトルから現
在の状態のベクトルのシンボル間干渉値を減算し、次の
状態のベクトルを更新された現在の状態のベクトルに変
換するとともに、クロック移送オフセット補正信号を生
成する、ＲＬＬ符号化チャネルにおけるアナログ信号の
並列ＭＬ処理を開示しているものはない。
【０００９】
【課題を解決するための手段】ランレングス・リミテッ
ド（ＲＬＬ）符号化チャネルにおいてアナログ信号の並
列最大尤度（ＭＬ）処理を行う方法および装置を開示す
る。ビットクロック期間の整数倍であるシンボル期間を
表す期間にわたって直交する１組の所定の重み関数によ
って重みづけされたアナログ信号を並列で積分すること
によって、アナログ値ベクトルを構成するシンボルの値
をアナログ信号から並列で計算する。積分出力値は、各
シンボル期間の終わりに積分キャパシタによって保持さ
れる。これには、２組の積分器ユニットが必要であり、
その一方はチャージ積分器で他方はディスチャージ積分
器である。
ド（ＲＬＬ）符号化チャネルにおいてアナログ信号の並
列最大尤度（ＭＬ）処理を行う方法および装置を開示す
る。ビットクロック期間の整数倍であるシンボル期間を
表す期間にわたって直交する１組の所定の重み関数によ
って重みづけされたアナログ信号を並列で積分すること
によって、アナログ値ベクトルを構成するシンボルの値
をアナログ信号から並列で計算する。積分出力値は、各
シンボル期間の終わりに積分キャパシタによって保持さ
れる。これには、２組の積分器ユニットが必要であり、
その一方はチャージ積分器で他方はディスチャージ積分
器である。
【００１０】少なくとも２つのシンボル期間に等しい期
間を有する１組のすべて個別のＲＬＬ符号化信号を構成
するシンボル・ベクトルの有限リストについて最小ユー
クリッド距離を計算する。連続する信号期間のあいだ反
復される状態依存ＭＬアルゴリズムを使用して、アナロ
グ値ベクトルの連続値に対応するＲＬＬ符号化ビット・
パターンを検出する。このアルゴリズムは、シンボル期
間の期間を有する最小ユークリッド距離ＲＬＬチャネル
信号の対と整合する固定した所定のシンボル・ベクトル
を使用してベクトル・スカラ積を並列で計算するために
使用される。
間を有する１組のすべて個別のＲＬＬ符号化信号を構成
するシンボル・ベクトルの有限リストについて最小ユー
クリッド距離を計算する。連続する信号期間のあいだ反
復される状態依存ＭＬアルゴリズムを使用して、アナロ
グ値ベクトルの連続値に対応するＲＬＬ符号化ビット・
パターンを検出する。このアルゴリズムは、シンボル期
間の期間を有する最小ユークリッド距離ＲＬＬチャネル
信号の対と整合する固定した所定のシンボル・ベクトル
を使用してベクトル・スカラ積を並列で計算するために
使用される。
【００１１】アナログ整合フィルタ・ユニットが、前記
ベクトル・スカラ積の値を所定のしきい値と比較して、
２進決定出力値を生成する。これらの２進決定出力値
を、チャネルの現在状態に対応するベクトルの形で表さ
れた状態値とともに使用して、２進決定出力値から、あ
いまいでないＭＬ決定またはエラー・ポインタを構成す
るＲＬＬ符号化シンボルを順次に決定する。
ベクトル・スカラ積の値を所定のしきい値と比較して、
２進決定出力値を生成する。これらの２進決定出力値
を、チャネルの現在状態に対応するベクトルの形で表さ
れた状態値とともに使用して、２進決定出力値から、あ
いまいでないＭＬ決定またはエラー・ポインタを構成す
るＲＬＬ符号化シンボルを順次に決定する。
【００１２】それぞれの現在状態の状態値からシンボル
間干渉を差し引いて、チャネルの更新された現在状態値
となる値を決定する。ＭＬ決定を得るための計算はすべ
て、ウォルシュ変換係数を使用して行う。
間干渉を差し引いて、チャネルの更新された現在状態値
となる値を決定する。ＭＬ決定を得るための計算はすべ
て、ウォルシュ変換係数を使用して行う。
【００１３】
【発明の実施の形態】図１ないし図８に、｛１，３，
３，１｝アナログ・リードバック・パルスを仮定した場
合の、４ビットＥＥＰＲ４ ＲＬＬ（１，７）符号化信
号セットの可能なすべての４ビット・パターンｍ1〜ｍ8
と、それらの各パターンに対応する信号を示す。これら
の図で、Ｐ1〜Ｐ8およびＳ1〜Ｓ8はアナログ・ウォルシ
ュ変換ベクトル発生器の出力値を表し、ｐは最初の４ビ
ットに対応する信号ベクトルであり、ｓは次の４ビット
に対応する信号ベクトルである。表１は、図１に図示し
たＲＬＬ（１，７）４ビット・パターンの遷移マトリッ
クスである。
３，１｝アナログ・リードバック・パルスを仮定した場
合の、４ビットＥＥＰＲ４ ＲＬＬ（１，７）符号化信
号セットの可能なすべての４ビット・パターンｍ1〜ｍ8
と、それらの各パターンに対応する信号を示す。これら
の図で、Ｐ1〜Ｐ8およびＳ1〜Ｓ8はアナログ・ウォルシ
ュ変換ベクトル発生器の出力値を表し、ｐは最初の４ビ
ットに対応する信号ベクトルであり、ｓは次の４ビット
に対応する信号ベクトルである。表１は、図１に図示し
たＲＬＬ（１，７）４ビット・パターンの遷移マトリッ
クスである。
【表１】
【００１４】図９および図１０に、ＥＥＰＲ４ ＲＬＬ
（１，７）符号化チャネルにおける最小距離事象のシン
ボル間干渉がないと仮定した場合の、最小距離ピーク・
シフト事象を構成する２つの連続した信号を図示し、図
１１にその２つの信号の間のベクトル差値を示す。
（１，７）符号化チャネルにおける最小距離事象のシン
ボル間干渉がないと仮定した場合の、最小距離ピーク・
シフト事象を構成する２つの連続した信号を図示し、図
１１にその２つの信号の間のベクトル差値を示す。
【００１５】図１２は、シンボル間干渉のない１対の無
雑音信号を示す図９ないし図１１に図示する最小距離事
象と整合するＭＬ整合フィルタの略図である。図１２に
は、前記の米国特許第４９４５５３８号で開示されてい
るものと類似した整合フィルタ手法が図示されている。
しかし、以下の説明から明らかになるように、出願人は
整合フィルタを使用して、ディジタル化信号サンプル値
を生成するのではなく、アナログ信号をフィルタリング
する。
雑音信号を示す図９ないし図１１に図示する最小距離事
象と整合するＭＬ整合フィルタの略図である。図１２に
は、前記の米国特許第４９４５５３８号で開示されてい
るものと類似した整合フィルタ手法が図示されている。
しかし、以下の説明から明らかになるように、出願人は
整合フィルタを使用して、ディジタル化信号サンプル値
を生成するのではなく、アナログ信号をフィルタリング
する。
【００１６】図１３に示すように、本発明を実施する信
号処理チャネルは、ディジタル・データ記憶装置内の磁
気または光記録媒体１０から、雑音によって汚染された
アナログ・リードバック信号を、磁気または光読取りヘ
ッドなどの変換器９が読み取るために使用する線８を含
む。このリードバック信号は、書込み操作時に（１，
７）ＲＬＬ符号を使用して符号化された２進データ・シ
ーケンスであるｎビットのＲＬＬ符号化アナログ・デー
タ・シーケンスのパターンに対応する。このリードバッ
ク信号は、自動利得制御回路（ＡＧＣ）を備えた前置増
幅器１１によって増幅され、さらにＥＥＰＲ４｛１，
３，３，１｝パルス波形を生成する等化器１２によって
等化されることが好ましい。等化器１２からの等化信号
ｅ（ｔ）は、位相同期（ＰＬＬ）クロック１４のための
周波数調整信号Δωを発生するピーク検出タイミング・
ユニット１３に渡される。以上の装置は、（１，７）符
号を使用する従来のピーク検出チャネルで使用されるも
のと同様のものを使用することができる。
号処理チャネルは、ディジタル・データ記憶装置内の磁
気または光記録媒体１０から、雑音によって汚染された
アナログ・リードバック信号を、磁気または光読取りヘ
ッドなどの変換器９が読み取るために使用する線８を含
む。このリードバック信号は、書込み操作時に（１，
７）ＲＬＬ符号を使用して符号化された２進データ・シ
ーケンスであるｎビットのＲＬＬ符号化アナログ・デー
タ・シーケンスのパターンに対応する。このリードバッ
ク信号は、自動利得制御回路（ＡＧＣ）を備えた前置増
幅器１１によって増幅され、さらにＥＥＰＲ４｛１，
３，３，１｝パルス波形を生成する等化器１２によって
等化されることが好ましい。等化器１２からの等化信号
ｅ（ｔ）は、位相同期（ＰＬＬ）クロック１４のための
周波数調整信号Δωを発生するピーク検出タイミング・
ユニット１３に渡される。以上の装置は、（１，７）符
号を使用する従来のピーク検出チャネルで使用されるも
のと同様のものを使用することができる。
【００１７】本発明によると、図１３に示すようにアナ
ログ・ウォルシュ変換ベクトル発生器−標本化器ユニッ
ト１５は、ベクトル発生器１６と標本化スイッチ１７
（１つのみが図示されている）と、ＰＬＬクロック１４
のｎサイクルごとにシンボル・クロック・パルスを出力
してシンボル・クロック期間を規定するクロック１８
と、等化アナログ信号ｅ（ｔ）に対応するＭＬｎビット
復号シンボルを線２０に出力するＭＬシンボル検出器１
９と、ＭＬシンボル検出器１９に並列接続され、クロッ
ク１４に送る位相補正信号Δφを発生するＭＬ検出追跡
ユニット２１とを含む。本明細書では、ｎ＝４であるも
のとする。
ログ・ウォルシュ変換ベクトル発生器−標本化器ユニッ
ト１５は、ベクトル発生器１６と標本化スイッチ１７
（１つのみが図示されている）と、ＰＬＬクロック１４
のｎサイクルごとにシンボル・クロック・パルスを出力
してシンボル・クロック期間を規定するクロック１８
と、等化アナログ信号ｅ（ｔ）に対応するＭＬｎビット
復号シンボルを線２０に出力するＭＬシンボル検出器１
９と、ＭＬシンボル検出器１９に並列接続され、クロッ
ク１４に送る位相補正信号Δφを発生するＭＬ検出追跡
ユニット２１とを含む。本明細書では、ｎ＝４であるも
のとする。
【００１８】図１４および図１５に詳細に図示するよう
に、等化アナログ信号ｅ（ｔ）はアナログ・ウォルシュ
変換ベクトル発生器−標本化器ユニット１５で並列に積
分される。図１４に示すように、ベクトル発生器１６
は、それぞれ４個の積分器ユニット２２を有する２つの
同一のセットＡおよびＢを含む。セットＡの各積分器ユ
ニット２２ｅ〜２２ｈは、信号ｅ（ｔ）に異なる所定の
ウォルシュ重み関数によって重み付けして、４つのウォ
ルシュ係数のベクトル［Ｗ5，Ｗ6，Ｗ7，Ｗ8］を出力す
る。セットＢの各積分器ユニット２２ａ〜２２ｄは、セ
ットＡと同じ様々な所定のウォルシュ重み関数の組によ
って信号ｅ（ｔ）に重みづけをし（たとえば積分器ユニ
ット２２ｅと２２ａは同じ重みづけをする）、４つのウ
ォルシュ係数のベクトル［Ｗ1，Ｗ2，Ｗ3，Ｗ4］を出力
する。
に、等化アナログ信号ｅ（ｔ）はアナログ・ウォルシュ
変換ベクトル発生器−標本化器ユニット１５で並列に積
分される。図１４に示すように、ベクトル発生器１６
は、それぞれ４個の積分器ユニット２２を有する２つの
同一のセットＡおよびＢを含む。セットＡの各積分器ユ
ニット２２ｅ〜２２ｈは、信号ｅ（ｔ）に異なる所定の
ウォルシュ重み関数によって重み付けして、４つのウォ
ルシュ係数のベクトル［Ｗ5，Ｗ6，Ｗ7，Ｗ8］を出力す
る。セットＢの各積分器ユニット２２ａ〜２２ｄは、セ
ットＡと同じ様々な所定のウォルシュ重み関数の組によ
って信号ｅ（ｔ）に重みづけをし（たとえば積分器ユニ
ット２２ｅと２２ａは同じ重みづけをする）、４つのウ
ォルシュ係数のベクトル［Ｗ1，Ｗ2，Ｗ3，Ｗ4］を出力
する。
【００１９】簡略化するために、ベクトル［Ｗ5，Ｗ6，
Ｗ7，Ｗ8］をまとめてベクトルＷ'と呼ぶ。これらのＷ'
ベクトルは、その時点での現在の状態に続くＲＬＬチャ
ネルの次の状態の先読みシンボルを構成する。ベクトル
［Ｗ1，Ｗ2，Ｗ3，Ｗ4］をまとめてベクトルＷと呼ぶ。
これらのＷベクトルはチャネルの現在の状態のシンボル
を構成する。
Ｗ7，Ｗ8］をまとめてベクトルＷ'と呼ぶ。これらのＷ'
ベクトルは、その時点での現在の状態に続くＲＬＬチャ
ネルの次の状態の先読みシンボルを構成する。ベクトル
［Ｗ1，Ｗ2，Ｗ3，Ｗ4］をまとめてベクトルＷと呼ぶ。
これらのＷベクトルはチャネルの現在の状態のシンボル
を構成する。
【００２０】等化信号ｅ（ｔ）は連続しており、積分器
ユニット２２の各セットＡおよびＢに送られる。図１５
に示すように、各ユニット２２は１対の増幅器２３ａ、
ｂと、３個のスイッチ２４ａ、ｂ、および１７と、１対
のキャパシタ２５ａ、ｂを含む。スイッチ２４ａおよび
２４ｂの動作は、図１４に示すウォルシュ関数によって
制御される。スイッチ２４ａは、増幅器２３ａおよび２
３ｂをスイッチ２４ｂと選択的に接続する。スイッチ２
４ｂは、キャパシタ２５ａおよび２５ｂに選択的に接続
する。スイッチ１７は、図１３で前述したように、シン
ボル・クロック期間（本明細書では４ビット期間と仮定
する）ごとに作動し、キャパシタ２５ａまたは２５ｂと
の接続を選択的に確立する。
ユニット２２の各セットＡおよびＢに送られる。図１５
に示すように、各ユニット２２は１対の増幅器２３ａ、
ｂと、３個のスイッチ２４ａ、ｂ、および１７と、１対
のキャパシタ２５ａ、ｂを含む。スイッチ２４ａおよび
２４ｂの動作は、図１４に示すウォルシュ関数によって
制御される。スイッチ２４ａは、増幅器２３ａおよび２
３ｂをスイッチ２４ｂと選択的に接続する。スイッチ２
４ｂは、キャパシタ２５ａおよび２５ｂに選択的に接続
する。スイッチ１７は、図１３で前述したように、シン
ボル・クロック期間（本明細書では４ビット期間と仮定
する）ごとに作動し、キャパシタ２５ａまたは２５ｂと
の接続を選択的に確立する。
【００２１】その結果、セットＡ（図１４）の積分器ユ
ニットを構成する積分器ユニット２２ｅ〜２２ｈのキャ
パシタ２５ｅ〜２５ｈは、２つの連続した４ビット・シ
ンボル・クロック期間のうちの最初の期間のあいだ荷電
されて先読みベクトルＷ'を保持し、セットＢの積分器
ユニット２２ａ〜２２ｄのキャパシタ２５ａ〜２５ｄ
は、前記４ビット・シンボル・クロック期間のうちの２
番目の期間のあいだ荷電されて、現在の状態のベクトル
Ｗを保持する。
ニットを構成する積分器ユニット２２ｅ〜２２ｈのキャ
パシタ２５ｅ〜２５ｈは、２つの連続した４ビット・シ
ンボル・クロック期間のうちの最初の期間のあいだ荷電
されて先読みベクトルＷ'を保持し、セットＢの積分器
ユニット２２ａ〜２２ｄのキャパシタ２５ａ〜２５ｄ
は、前記４ビット・シンボル・クロック期間のうちの２
番目の期間のあいだ荷電されて、現在の状態のベクトル
Ｗを保持する。
【００２２】次に図１６を参照すると、Ｗ'シンボル
［Ｗ5，Ｗ6，Ｗ7，Ｗ8］が遅延ユニット２６およびシン
ボル間干渉減算ユニット２７を介してアナログ整合フィ
ルタ・ユニット３０ａ〜３０ｄのセット２８に並列で送
られる。遅延ユニット２６は、シンボル［Ｗ5，Ｗ6，Ｗ
7，Ｗ8］を４クロック・サイクル期間からなる１シンボ
ル期間のあいだ遅延させる。この遅延と、以下で述べる
ようなユニット２７によるＷ'先読みシンボル［Ｗ5，Ｗ
6，Ｗ7，Ｗ8］からのシンボル間干渉の減算の後、先読
みシンボルがチャネルの更新された現在の状態を示すＷ
シンボル［Ｗ1，Ｗ2，Ｗ3，Ｗ4］に変換される。
［Ｗ5，Ｗ6，Ｗ7，Ｗ8］が遅延ユニット２６およびシン
ボル間干渉減算ユニット２７を介してアナログ整合フィ
ルタ・ユニット３０ａ〜３０ｄのセット２８に並列で送
られる。遅延ユニット２６は、シンボル［Ｗ5，Ｗ6，Ｗ
7，Ｗ8］を４クロック・サイクル期間からなる１シンボ
ル期間のあいだ遅延させる。この遅延と、以下で述べる
ようなユニット２７によるＷ'先読みシンボル［Ｗ5，Ｗ
6，Ｗ7，Ｗ8］からのシンボル間干渉の減算の後、先読
みシンボルがチャネルの更新された現在の状態を示すＷ
シンボル［Ｗ1，Ｗ2，Ｗ3，Ｗ4］に変換される。
【００２３】ベクトルＷ'とＷは４つのアナログ整合フ
ィルタ・ユニット３０ａ〜３０ｄに並列で送られる。こ
れらのユニット３０ａ〜３０ｄは、値があいまいなベク
トル間のユークリッド距離を最大化してそれらの値をよ
り明確に区別するために選定された線形関数の値を計算
する。
ィルタ・ユニット３０ａ〜３０ｄに並列で送られる。こ
れらのユニット３０ａ〜３０ｄは、値があいまいなベク
トル間のユークリッド距離を最大化してそれらの値をよ
り明確に区別するために選定された線形関数の値を計算
する。
【００２４】アナログ整合フィルタ・ユニット３０ａ〜
３０ｄはそれぞれ以下の３つの線形関数を実行する。 Ｆ1＝Ｗ1 ＋２Ｗ2−２Ｗ4−Ｗ5 Ｆ2＝Ｗ1＋３Ｗ2＋３Ｗ3＋Ｗ4 Ｆ3＝Ｗ1＋３Ｗ2−１．２Ｗ4＋０．６Ｗ5 これらの関数は、座標［Ｗ1，Ｗ2，Ｗ3，Ｗ4，Ｗ5］、
［Ｗ2，Ｗ3，Ｗ4，Ｗ5，Ｗ6］、［Ｗ3，Ｗ4，Ｗ5，
Ｗ6，Ｗ7］、および［Ｗ4，Ｗ5，Ｗ6，Ｗ7，Ｗ8］上で
４回繰り返して実行される。
３０ｄはそれぞれ以下の３つの線形関数を実行する。 Ｆ1＝Ｗ1 ＋２Ｗ2−２Ｗ4−Ｗ5 Ｆ2＝Ｗ1＋３Ｗ2＋３Ｗ3＋Ｗ4 Ｆ3＝Ｗ1＋３Ｗ2−１．２Ｗ4＋０．６Ｗ5 これらの関数は、座標［Ｗ1，Ｗ2，Ｗ3，Ｗ4，Ｗ5］、
［Ｗ2，Ｗ3，Ｗ4，Ｗ5，Ｗ6］、［Ｗ3，Ｗ4，Ｗ5，
Ｗ6，Ｗ7］、および［Ｗ4，Ｗ5，Ｗ6，Ｗ7，Ｗ8］上で
４回繰り返して実行される。
【００２５】図１７ないし図２０に、それぞれフィルタ
・ユニット３０ａ〜３０ｄによって上記の３つの線形関
数から生成された２進決定出力値の詳細を示す。具体的
には、ユニット３０ａ〜３０ｄはそれぞれ、線形関数Ｆ
1、Ｆ2、Ｆ3を実行するフィルタ３４ａ〜３４ｄを含
む。各フィルタ３４（たとえば図１７に示す３４ａ）か
らの線形関数Ｆ1、Ｆ2、Ｆ3の出力値は、６個の比較器
３６ａ〜３６ｆに並行して送られる。これらの比較器は
それぞれの関数値を４個のユニット３０ａ〜３０ｄのそ
れぞれにおけるそれぞれの同じ所定のしきい値と比較し
て各３つの出力値を生成し、３８ａ〜３８ｆでそれらの
出力値のＡＮＤがとられ、それぞれ２進出力値４０ａ〜
４０ｆが順序有限状態機械３２に供給される。具体的に
は、たとえば状態Ａ〜Ｆの整合フィルタ・ユニット３０
ａの６個の出力値４０ａ〜４０ｆは、それぞれ、４ビッ
ト・パターンのビット１の有限状態機械入力値を構成
し、接尾部ＰおよびＮは図に示されている３個を超える
次の遷移の極性がそれぞれ正および負になることを示
す。
・ユニット３０ａ〜３０ｄによって上記の３つの線形関
数から生成された２進決定出力値の詳細を示す。具体的
には、ユニット３０ａ〜３０ｄはそれぞれ、線形関数Ｆ
1、Ｆ2、Ｆ3を実行するフィルタ３４ａ〜３４ｄを含
む。各フィルタ３４（たとえば図１７に示す３４ａ）か
らの線形関数Ｆ1、Ｆ2、Ｆ3の出力値は、６個の比較器
３６ａ〜３６ｆに並行して送られる。これらの比較器は
それぞれの関数値を４個のユニット３０ａ〜３０ｄのそ
れぞれにおけるそれぞれの同じ所定のしきい値と比較し
て各３つの出力値を生成し、３８ａ〜３８ｆでそれらの
出力値のＡＮＤがとられ、それぞれ２進出力値４０ａ〜
４０ｆが順序有限状態機械３２に供給される。具体的に
は、たとえば状態Ａ〜Ｆの整合フィルタ・ユニット３０
ａの６個の出力値４０ａ〜４０ｆは、それぞれ、４ビッ
ト・パターンのビット１の有限状態機械入力値を構成
し、接尾部ＰおよびＮは図に示されている３個を超える
次の遷移の極性がそれぞれ正および負になることを示
す。
【００２６】各整合フィルタ・ユニット３０ａ〜３０ｄ
の線形関数Ｆ1、Ｆ2、Ｆ3で使用される値が異なるた
め、各整合フィルタ・ユニット３０ａ〜３０ｄの比較器
３６ａ〜３６ｆにおけるしきい値は同様であるにもかか
わらず、各アナログ整合フィルタ・ユニットのＡＮＤ出
力値４０ａ〜４０ｆは異なることに留意されたい。
の線形関数Ｆ1、Ｆ2、Ｆ3で使用される値が異なるた
め、各整合フィルタ・ユニット３０ａ〜３０ｄの比較器
３６ａ〜３６ｆにおけるしきい値は同様であるにもかか
わらず、各アナログ整合フィルタ・ユニットのＡＮＤ出
力値４０ａ〜４０ｆは異なることに留意されたい。
【００２７】また、本発明の特徴によると、これらの比
較演算は１つのアナログ乗算の遅延と並列実行されて、
４個のアナログ整合フィルタ・ユニット３０ａ〜３０ｄ
のそれぞれの６個の２進出力値を生成し、これらの出力
値はディジタル順序有限状態機械３２の６つの個別の状
態Ａ〜Ｆの２進入力値を構成する。
較演算は１つのアナログ乗算の遅延と並列実行されて、
４個のアナログ整合フィルタ・ユニット３０ａ〜３０ｄ
のそれぞれの６個の２進出力値を生成し、これらの出力
値はディジタル順序有限状態機械３２の６つの個別の状
態Ａ〜Ｆの２進入力値を構成する。
【００２８】有限状態機械３２は、２４個の比較器３６
からの２４個の２進決定出力値（４個の整合フィルタ・
ユニット３０ａ〜３０ｄのそれぞれの６個の出力値４０
ａ〜４０ｆ）のシーケンスを検査し、最も尤度の高い４
ビットのＲＬＬパターンを決定する。
からの２４個の２進決定出力値（４個の整合フィルタ・
ユニット３０ａ〜３０ｄのそれぞれの６個の出力値４０
ａ〜４０ｆ）のシーケンスを検査し、最も尤度の高い４
ビットのＲＬＬパターンを決定する。
【００２９】図１６に示すように、有限状態機械３２は
４個の同じ状態検査ユニット４２ａ、４２ｂ、４２ｃ、
４２ｄと、各復号ビットについて１組ずつの４個の同じ
セレクタ・ユニット４４ａ、４４ｂ、４４ｃ、４４ｄ
と、１個のデコーダ・ラッチ４６と、１個の極性ラッチ
４８とを含み、極性ラッチ４８の出力４８'は検出され
たシンボルＤＳＹＭの極性を示す。図２１ないし図２５
に、有限状態機械３２の構成要素を具体的に示す。たと
えば、図２１には４ビット・パターンのビット１の組合
せ状態検査ユニット４２ａ／セレクタ・ユニット４４ａ
が図示されている。ユニット４２ａ／４４ａは、１個の
インバータ５０と、６個の３路ＡＮＤゲート５２ａ〜５
２ｆと、６個の３路ＡＮＤゲート５４ａ〜５４ｆと、１
個のＯＲゲート５６を備える。様々な入力値の前の＋と
−の接頭部は、状態、検出されたシンボルＤＳＹＭ、お
よび極性の正または負の値を示す。
４個の同じ状態検査ユニット４２ａ、４２ｂ、４２ｃ、
４２ｄと、各復号ビットについて１組ずつの４個の同じ
セレクタ・ユニット４４ａ、４４ｂ、４４ｃ、４４ｄ
と、１個のデコーダ・ラッチ４６と、１個の極性ラッチ
４８とを含み、極性ラッチ４８の出力４８'は検出され
たシンボルＤＳＹＭの極性を示す。図２１ないし図２５
に、有限状態機械３２の構成要素を具体的に示す。たと
えば、図２１には４ビット・パターンのビット１の組合
せ状態検査ユニット４２ａ／セレクタ・ユニット４４ａ
が図示されている。ユニット４２ａ／４４ａは、１個の
インバータ５０と、６個の３路ＡＮＤゲート５２ａ〜５
２ｆと、６個の３路ＡＮＤゲート５４ａ〜５４ｆと、１
個のＯＲゲート５６を備える。様々な入力値の前の＋と
−の接頭部は、状態、検出されたシンボルＤＳＹＭ、お
よび極性の正または負の値を示す。
【００３０】前に検出されたシンボルＰ＿ＤＳＹＭを使
用してディジタル・チャネルの状態が判断され、その状
態が最後の３ビット｛Ｐ＿ＤＳＹＭ（２），Ｐ＿ＤＳＹ
Ｍ（１），Ｐ＿ＤＳＹＭ（０）｝と次に予想される遷移
（ＰＮＥＴ）によって以下のように定義される。 P_DSYM(2) P_DSYM(1) P_DSYM(0) PNET 状態 ０ ０ ０ ＋ Ａ −１ ０ ０ ＋ Ｂ ０ −１ ０ ＋ Ｃ ０ ０ ０ − Ｄ １ ０ ０ − Ｅ ０ １ ０ − Ｆ 図１７ないし図２０の比較器３６のブール決定出力値４
０は、これらの状態および次の遷移の予測極性に従って
ラベル付けされている。
用してディジタル・チャネルの状態が判断され、その状
態が最後の３ビット｛Ｐ＿ＤＳＹＭ（２），Ｐ＿ＤＳＹ
Ｍ（１），Ｐ＿ＤＳＹＭ（０）｝と次に予想される遷移
（ＰＮＥＴ）によって以下のように定義される。 P_DSYM(2) P_DSYM(1) P_DSYM(0) PNET 状態 ０ ０ ０ ＋ Ａ −１ ０ ０ ＋ Ｂ ０ −１ ０ ＋ Ｃ ０ ０ ０ − Ｄ １ ０ ０ − Ｅ ０ １ ０ − Ｆ 図１７ないし図２０の比較器３６のブール決定出力値４
０は、これらの状態および次の遷移の予測極性に従って
ラベル付けされている。
【００３１】したがって、整合フィルタ・ユニット３０
ａは出力値として、図１７に示すように極性ＮまたはＰ
を持つＢＩＴ１の状態を有する。同様に、図１８、図１
９、および図２０には、それぞれＢＩＴ２、３、４のユ
ニット３０ｂ、３０ｃ、および３０ｄの可能なすべての
状態出力が示されている。これらの状態Ａ〜Ｆは、アナ
ログ整合フィルタ・ユニット３０ａ〜３０ｄによって並
列に生成され、図２１ないし図２５に詳細に示されてい
る順序ディジタル状態機械３２に送られる。有限状態機
械３２は、（１，７）符号によって課されるＲＬＬ制約
を検査し、一般に、使用するＲＬＬ符号の制約と整合す
るように設計されている。
ａは出力値として、図１７に示すように極性ＮまたはＰ
を持つＢＩＴ１の状態を有する。同様に、図１８、図１
９、および図２０には、それぞれＢＩＴ２、３、４のユ
ニット３０ｂ、３０ｃ、および３０ｄの可能なすべての
状態出力が示されている。これらの状態Ａ〜Ｆは、アナ
ログ整合フィルタ・ユニット３０ａ〜３０ｄによって並
列に生成され、図２１ないし図２５に詳細に示されてい
る順序ディジタル状態機械３２に送られる。有限状態機
械３２は、（１，７）符号によって課されるＲＬＬ制約
を検査し、一般に、使用するＲＬＬ符号の制約と整合す
るように設計されている。
【００３２】図２１に示すように、前に検出されたシン
ボルの最後のビットである＋ＤＳＹＭ＿ＢＩＴ４がイン
バータ５０によって反転され、すべての入力状態とのＡ
ＮＤがとられる。したがって、前に検出されたシンボル
の最後のビットが「１」だった場合、インバータ５０ａ
の「０」出力は５４ａ〜５４ｆでＡＮＤがとられ、ＯＲ
ゲート５６に「０」出力が送られる。したがって、出力
＋ＢＩＴ１は「０」になり、（１，７）符号の制約に違
犯することになる２つの連続する「１」ビットが回避さ
れる。しかし、前に検出されたシンボルＤＳＹＭの最後
のビットが「０」の場合、セレクタ・ユニット４４は、
予測極性および前に検出したビットと整合正のある状態
を選択する。したがって、たとえば前に検出したビット
−ＤＳＹＭ＿ＢＩＴ２および−ＤＳＹＭ＿ＢＩＴ３が
「０」で極性が＋の場合、ＡＮＤゲート５２ａが作動
し、ＢＩＴ４が「０」だったためにＡＮＤゲート５４ａ
が作動する。したがってセレクタ・ユニット４４ａはＯ
Ｒゲート５６の出力で＋ＳＴＡＴＥ＿Ａ＿ＢＩＴ１＿Ｐ
を真の状態として選択し、ＢＩＴ１を「０」として選択
する。
ボルの最後のビットである＋ＤＳＹＭ＿ＢＩＴ４がイン
バータ５０によって反転され、すべての入力状態とのＡ
ＮＤがとられる。したがって、前に検出されたシンボル
の最後のビットが「１」だった場合、インバータ５０ａ
の「０」出力は５４ａ〜５４ｆでＡＮＤがとられ、ＯＲ
ゲート５６に「０」出力が送られる。したがって、出力
＋ＢＩＴ１は「０」になり、（１，７）符号の制約に違
犯することになる２つの連続する「１」ビットが回避さ
れる。しかし、前に検出されたシンボルＤＳＹＭの最後
のビットが「０」の場合、セレクタ・ユニット４４は、
予測極性および前に検出したビットと整合正のある状態
を選択する。したがって、たとえば前に検出したビット
−ＤＳＹＭ＿ＢＩＴ２および−ＤＳＹＭ＿ＢＩＴ３が
「０」で極性が＋の場合、ＡＮＤゲート５２ａが作動
し、ＢＩＴ４が「０」だったためにＡＮＤゲート５４ａ
が作動する。したがってセレクタ・ユニット４４ａはＯ
Ｒゲート５６の出力で＋ＳＴＡＴＥ＿Ａ＿ＢＩＴ１＿Ｐ
を真の状態として選択し、ＢＩＴ１を「０」として選択
する。
【００３３】図２２には、状態検査ユニット４２ｂとセ
レクタ・ユニット４４ｂが図示されており、インバータ
５０への入力は＋ＢＩＴ１である。５４ａでインバータ
５０の出力値とＢＩＴ２の可能なすべての状態とのＡＮ
Ｄがとられ、再び２つの連続した「１」ビットの発生が
阻止される。この回路の動作は、組合せユニット４２ａ
／４４ａの動作と同じである。この場合も、１つのＡＮ
Ｄゲート５４しか作動しない。つまり、アナログ比較器
の出力４０によって供給された、ＢＩＴ２の実際の前の
２ビットと実際のチャネル状態に対応する１つのＡＮＤ
ゲートである。図２２に示すように、５８で、図２１で
検出されたＢＩＴ１の極性とＢＩＴ１自体のＸＯＲが計
算され、ＢＩＴ２の極性が生成される。同様に、５８
で、検出されたＢＩＴ２とＢＩＴ３のＸＯＲを計算し、
次に図２３および図２４に示すようにそれぞれの極性の
ＸＯＲを計算することによって、ＢＩＴ３とＢＩＴ４の
極性が生成される。ＢＩＴ４が検出され図２４に示すよ
うになった後、前にＸＯＲ５８から生成された極性とＯ
Ｒゲート５６からの出力のＸＯＲを５９で計算すること
によって、検出されたシンボルの最終的な極性が決定さ
れる。
レクタ・ユニット４４ｂが図示されており、インバータ
５０への入力は＋ＢＩＴ１である。５４ａでインバータ
５０の出力値とＢＩＴ２の可能なすべての状態とのＡＮ
Ｄがとられ、再び２つの連続した「１」ビットの発生が
阻止される。この回路の動作は、組合せユニット４２ａ
／４４ａの動作と同じである。この場合も、１つのＡＮ
Ｄゲート５４しか作動しない。つまり、アナログ比較器
の出力４０によって供給された、ＢＩＴ２の実際の前の
２ビットと実際のチャネル状態に対応する１つのＡＮＤ
ゲートである。図２２に示すように、５８で、図２１で
検出されたＢＩＴ１の極性とＢＩＴ１自体のＸＯＲが計
算され、ＢＩＴ２の極性が生成される。同様に、５８
で、検出されたＢＩＴ２とＢＩＴ３のＸＯＲを計算し、
次に図２３および図２４に示すようにそれぞれの極性の
ＸＯＲを計算することによって、ＢＩＴ３とＢＩＴ４の
極性が生成される。ＢＩＴ４が検出され図２４に示すよ
うになった後、前にＸＯＲ５８から生成された極性とＯ
Ｒゲート５６からの出力のＸＯＲを５９で計算すること
によって、検出されたシンボルの最終的な極性が決定さ
れる。
【００３４】４つのビットがすべて検出された後、連続
した８個のゼロという他の（１，７）制約に違犯してい
る場合、その４ビットを前に検出されたシンボルＤＳＹ
Ｍと共に使用して状態エラー・ポインタ生成器６０（図
１６）に状態エラー・ポインタを生成させる。
した８個のゼロという他の（１，７）制約に違犯してい
る場合、その４ビットを前に検出されたシンボルＤＳＹ
Ｍと共に使用して状態エラー・ポインタ生成器６０（図
１６）に状態エラー・ポインタを生成させる。
【００３５】図２５に、極性出力を生成するラッチ４８
と、４ビットの検出シンボル出力値を生成するラッチ４
６を示す。
と、４ビットの検出シンボル出力値を生成するラッチ４
６を示す。
【００３６】総称的にｍkで示すＭＬ ｎビット復号シン
ボル出力値が線２０の分岐を介してシンボル間干渉減算
ユニット２７にフィード・バックされる。復号シンボル
ｍkは、それぞれ図１ないし図８に図示されているシン
ボルｍ1〜ｍ8のうちの１つとなる。ユニット２７は、対
応するｐ1〜ｐ8（図１〜８）の値が正の場合、次の状態
ベクトルＷ'からそれぞれシンボルｍ1〜ｍ8に対応する
適切なベクトルｓ1〜ｓ8を減算する。しかし、対応する
ｐ1〜ｐ8の値が負の場合は、ユニット２７は対応するｓ
1〜ｓ8の反転された値を減算する。減算ユニットからの
出力値が、チャネルの更新された現在の状態のベクトル
Ｗとなる。
ボル出力値が線２０の分岐を介してシンボル間干渉減算
ユニット２７にフィード・バックされる。復号シンボル
ｍkは、それぞれ図１ないし図８に図示されているシン
ボルｍ1〜ｍ8のうちの１つとなる。ユニット２７は、対
応するｐ1〜ｐ8（図１〜８）の値が正の場合、次の状態
ベクトルＷ'からそれぞれシンボルｍ1〜ｍ8に対応する
適切なベクトルｓ1〜ｓ8を減算する。しかし、対応する
ｐ1〜ｐ8の値が負の場合は、ユニット２７は対応するｓ
1〜ｓ8の反転された値を減算する。減算ユニットからの
出力値が、チャネルの更新された現在の状態のベクトル
Ｗとなる。
【００３７】本発明の他の特徴によると、ＭＬ検出追跡
ユニット２１によって位相オフセット追跡関数がＭＬ検
出器１９の復号シンボル出力と整合させられる。
ユニット２１によって位相オフセット追跡関数がＭＬ検
出器１９の復号シンボル出力と整合させられる。
【００３８】次に表２を参照すると、ｍは
｛ｍ1，．．．，ｍ8｝とすることができるシンボル変数
である。ｈ（ｍ）およびｋ（ｍ）は、図の可能な復号シ
ンボル出力２０と整合させられる２つの位相オフセット
追跡関数である。たとえば、ｍ＝ｍ1の場合、ｈ（ｍ）
およびｋ（ｍ）は０になる。ｍ＝ｍ2またはｍ2の場合、
ｈ（ｍ）およびｋ（ｍ）は値｜Ｗ1｜をとり、以下同様
に表に示すようになる。
｛ｍ1，．．．，ｍ8｝とすることができるシンボル変数
である。ｈ（ｍ）およびｋ（ｍ）は、図の可能な復号シ
ンボル出力２０と整合させられる２つの位相オフセット
追跡関数である。たとえば、ｍ＝ｍ1の場合、ｈ（ｍ）
およびｋ（ｍ）は０になる。ｍ＝ｍ2またはｍ2の場合、
ｈ（ｍ）およびｋ（ｍ）は値｜Ｗ1｜をとり、以下同様
に表に示すようになる。
【表２】
【００３９】ＥＥＰＲ４信号の場合、位相オフセット追
跡関数ｈ（ｍ）およびｋ（ｍ）の平均値はそれぞれ１お
よび３でなければならない。そうでない場合、ＰＬＬク
ロック１４の位相がシフトされ、ｈ（ｍ）とｋ（ｍ）の
正しい値が維持される。ピーク検出タイミング・ユニッ
ト１３によるＰＬＬクロック周波数の調整と、ＭＬ検出
位相追跡ユニット２１によるＰＬＬクロック位相の調整
を別々に行うことによって、ＰＬＬクロック１４の安定
性が向上し、ジッタが最小限に抑えられる。
跡関数ｈ（ｍ）およびｋ（ｍ）の平均値はそれぞれ１お
よび３でなければならない。そうでない場合、ＰＬＬク
ロック１４の位相がシフトされ、ｈ（ｍ）とｋ（ｍ）の
正しい値が維持される。ピーク検出タイミング・ユニッ
ト１３によるＰＬＬクロック周波数の調整と、ＭＬ検出
位相追跡ユニット２１によるＰＬＬクロック位相の調整
を別々に行うことによって、ＰＬＬクロック１４の安定
性が向上し、ジッタが最小限に抑えられる。
【００４０】以上、本発明についてＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号処理チャネル用に設計された有限
状態機械を使用して説明した。しかし、アナログ整合フ
ィルタ・ユニット３０と比較器３６は、どのような４ビ
ットＲＬＬ符号化データにでも使用することができるこ
とを理解されたい。当業者は、図２１ないし図２５で説
明されているディジタル順序有限機械を他のＲＬＬ符号
化チャネルで使用するように適切に修正するだけでよ
い。例示されている本発明には、本発明の精神および範
囲から逸脱することなくその他の変更も加えることがで
きることも明らかであろう。したがって、本発明は特許
請求の範囲で規定されている以外に限定的なものとみな
してはならない。
（１，７）符号化信号処理チャネル用に設計された有限
状態機械を使用して説明した。しかし、アナログ整合フ
ィルタ・ユニット３０と比較器３６は、どのような４ビ
ットＲＬＬ符号化データにでも使用することができるこ
とを理解されたい。当業者は、図２１ないし図２５で説
明されているディジタル順序有限機械を他のＲＬＬ符号
化チャネルで使用するように適切に修正するだけでよ
い。例示されている本発明には、本発明の精神および範
囲から逸脱することなくその他の変更も加えることがで
きることも明らかであろう。したがって、本発明は特許
請求の範囲で規定されている以外に限定的なものとみな
してはならない。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４２】（１）ランレングス・リミテッド（ＲＬ
Ｌ）符号化チャネルにおいてアナログ信号の並列最大尤
度（ＭＬ）処理を行う方法であって、ビット・クロック
期間の整数倍であるシンボル期間を表す期間にわたって
直交する所定の１組の重み関数によって重みづけされた
アナログ信号を並列で積分することによって、アナログ
値ベクトルを構成するシンボルの値をアナログ信号から
並列で計算するステップと、各シンボル期間の終わりに
積分出力を保持して、アナログ値ベクトルの値を並列で
供給するステップと、少なくとも２つのシンボル期間に
等しい期間を有する１組のすべて個別のＲＬＬ符号化信
号を構成するシンボル・ベクトルの有限リストのために
最小ユークリッド距離を計算して、相加性信号独立雑音
のＭＬ信号対雑音比（ＳＮＲ）の値を決定するステップ
と、連続するシンボル期間のあいだ反復する状態依存Ｍ
Ｌアルゴリズムを使用して、前記シンボル期間の期間を
有する最小ユークリッド距離ＲＬＬチャネル信号の対と
整合する固定した所定のシンボル・ベクトルを使用して
ベクトル・スカラ積を並列で計算して、アナログ値ベク
トルの連続する値に対応するＲＬＬ符号化ビット・パタ
ーンを検出するステップと、整合フィルタ・ユニットを
使用して、前記ベクトル・スカラ積の値を、しきい値の
距離の半分と前記相加雑音のｒｍｓ値との比が少なくと
もＭＬ ＳＮＲと等しくなるように選定された所定のし
きい値と比較して、２進決定出力値を生成するステップ
と、前記２進決定出力値を、チャネルの現在の状態に対
応するベクトル形式の状態値と共に使用して、２進決定
出力値から、あいまいでないＭＬ決定を構成するＲＬＬ
符号化シンボルまたはエラー・ポインタを順次に決定す
るステップと、チャネルのそれぞれの次の状態のベクト
ルから、それぞれの現在の状態のベクトルからの公称シ
ンボル間干渉を減算して、次の状態のベクトルを更新さ
れた現在の状態のベクトルに変換するステップとを含む
方法。 （２）ＭＬ決定を得るためのすべての計算をウォルシュ
変換係数を使用して行うことを特徴とする、上記（１）
に記載の方法。 （３）アナログ信号を多項式（１−Ｄ）（１＋Ｄ）3に
対応するＥＥＰＲ４パルス波形に等化するステップを含
む、上記（１）に記載の方法。 （４）計算ステップ中に、個別のＲＬＬ符号化信号が２
つのシンボル期間に等しい期間を有して、１シンボル先
読みを提供し、ＭＬ決定を可能にすることを特徴とす
る、上記（１）に記載の方法。 （５）第２の計算ステップ中に、（ｉ）ＭＬ決定に使用
するＳＮＲ値を最適化するために事前選択された現行シ
ンボル・ベクトルの所定のベクトル構成要素の組合せ
と、（ii）前記現行シンボル・ベクトルの構成要素と前
記現行シンボルの前方の少なくとも１つのシンボルの構
成要素との組合せを使用して、状態依存アルゴリズムを
実行するステップを含む、上記（１）に記載の方法。 （６）結果のシンボル・ベクトルが、アナログ信号のユ
ークリッド距離と等しい最小ユークリッド距離を有する
ように重み関数が選定されることを特徴とする、上記
（１）に記載の方法。 （７）重み関数が２進値重みを含むことを特徴とする、
上記（１）に記載の方法。 （８）ＲＬＬ符号化チャネルにおけるアナログ信号のＭ
Ｌ処理を行う方法において、ビット・クロック期間の整
数倍であるシンボル期間を表す期間にわたって直交する
所定の１組の重み関数によって重みづけされたアナログ
信号を並列で積分することによって、アナログ値ベクト
ルを構成するシンボルをアナログ信号から並列で計算す
るステップ。 （９）上記（８）に記載の方法において、前記シンボル
期間の期間を有する最小ユークリッド距離ＲＬＬチャネ
ル信号の対と整合する固定した所定のシンボル・ベクト
ルを使用してベクトル・スカラ積を並列で計算するステ
ップと、アナログ整合フィルタ・ユニットを使用して、
前記ベクトル・スカラ積の値を、しきい値と相加性信号
独立雑音の値との比が少なくともＭＬ ＳＮＲと等しく
なるように選定された所定のしきい値と並列で比較し
て、あいまいでないＭＬ決定を構成するＲＬＬシンボル
またはエラー・ポインタを決定するために使用する２進
決定出力値を生成するステップとをさらに含む方法。 （１０）ＲＬＬ符号化チャネルにおいて、ＲＬＬ符号化
アナログ信号を構成し、ビットクロック期間の整数倍の
期間を有するシンボルを並列処理する方法であって、少
なくとも２つのシンボル期間と等しい期間を有する１組
のすべて個別のＲＬＬ符号化信号を構成するシンボル・
ベクトルの有限リストのための最小ユークリッド距離を
計算して、各ＭＬ決定においてそのｒｍｓ値がベクトル
・スカラ積で使用する固定したベクトルのユークリッド
長である相加性信号独立雑音のＭＬ信号対雑音比（ＳＮ
Ｒ）の値を決定するステップと、ＳＮＲが、少なくとも
前記１組のＲＬＬ符号化信号の算出された最小ＳＮＲと
なるように複数のしきい値のそれぞれの値を並列で計算
するステップを含む方法。 （１１）算出されたしきい値を使用して、２進値ＭＬの
決定を行い、あいまいでないＭＬ決定が行われるか消去
ポインタが生成されるまで、前記決定を論理的に組み合
わせるステップを含む、上記（１０）に記載の方法。 （１２）あいまいでないＭＬ決定を減算ユニットにフィ
ード・バックし、チャネルの次の状態のウォルシュ係数
ベクトルから、チャネルの現在の状態のベクトルからの
シンボル間干渉を減算して、次の状態のベクトルを更新
された現在の状態のベクトルに変換するステップを含
む、上記（１１）に記載の方法。 （１３）ＲＬＬ符号化チャネルにおいてアナログ信号の
並列ＭＬ処理を行う方法であって、アナログ整合フィル
タ・ユニットにおいて、連続する最小距離信号の対の間
の差を構成するベクトルの値を事前計算するステップ
と、アナログ信号のウォルシュ変換係数ベクトルを使用
して、チャネルの現在の状態と次の状態のベクトルを計
算するステップと、現在の状態のベクトルと次の状態の
ベクトルと事前算出されたベクトル値とを使用して、ベ
クトル・スカラ積値を生成するステップと、並列処理に
よって前記ベクトル・スカラ積が所定のしきい値の範囲
より上であるか下であるかを判断して２進決定出力値を
生成するステップと、前記２進決定出力値をブール論理
式で使用してＭＬシンボル決定を生成するステップとを
含む方法。 （１４）ＭＬシンボル決定をフィードバックし、ＭＬシ
ンボル決定を使用して、次の状態のウォルシュ変換係数
から現在の状態のシンボル間干渉ベクトルを引き、前記
次の状態のベクトルを更新済みの現在の状態のベクトル
に変換するステップを含む、上記（１３）に記載の方
法。 （１５）ＲＬＬ符号化信号処理チャネルにおいて、符号
化２進データを表すアナログ信号に対応するシンボルの
アナログ値の並列ＭＬ処理を行う装置であって、Ｎ個の
シンボルのそれぞれがｎビット期間の期間を有し、ＲＬ
Ｌ符号によって規定された所定の前記Ｎ個のシンボルの
それぞれについて、ｎビット期間ごとに出力値を出力す
るクロック手段と、それぞれが前記ｎ個のウォルシュ関
数のうちの各１つを積分してｎ個のウォルシュ係数のベ
クトルを生成するｎ個の積分器と、その値があいまいな
である値をより明確に区別するために、現在の状態に対
応するベクトルと次の状態に対応するベクトルの間のユ
ークリッド距離を最大化するように選定された線形関数
の値を計算する整合フィルタ・ユニットと、各整合フィ
ルタ・ユニットの一部を形成し、線形関数のうちのそれ
ぞれ１つの関数の値を所定のしきい値と比較して複数の
２進決定出力値のうちのそれぞれ１つの出力値を生成す
る比較器と、前記２進決定出力値から、あいまいでない
ＭＬ決定またはエラー・ポインタを構成するＲＬＬ符号
化シンボルを生成する有限状態機械とを含む装置。 （１６）前記２進決定出力値から、チャネルの次の状態
のベクトルからチャネルの現在の状態のシンボル間干渉
ベクトルを減算して、前記次の状態のベクトルを更新さ
れた現在の状態のベクトルに変換する減算ユニットを含
む、上記（１５）に記載の装置。 （１７）ＲＬＬ符号化２進データを記憶する記録媒体
と、前記記録媒体から読み取られた２進データに対応す
るアナログ信号を供給する変換器と、前記アナログ信号
に対応するシンボルのアナログ値の並列ＭＬ処理を行
う、上記（１５）に記載のタイプの装置とを含む、デー
タ記憶システム。 （１８）ＲＬＬ符号化チャネルにおいてアナログ信号の
並列ＭＬ処理を行う装置であって、連続する最小距離信
号の対の間の差を構成するベクトルの値を事前計算する
アナログ整合フィルタを含む手段と、アナログ信号のウ
ォルシュ変換ベクトル係数を使用してチャネルの現在の
状態と次の状態のベクトルを計算するアナログ・ウォル
シュ変換ベクトル発生器と、現在の状態のベクトルと次
の状態のベクトルと事前算出されたベクトル値とからベ
クトル・スカラ積値を生成する手段と、前記ベクトル・
スカラ積が所定のしきい値の範囲より上であるか下であ
るかを判断して、２進決定出力値を生成する比較器と、
前記２進決定出力値から、あいまいでないＭＬ決定を構
成するＲＬＬ符号化信号またはエラー・ポインタを生成
するディジタル順序有限状態機械とを含む装置。 （１９）ＲＬＬ符号化２進データを記憶する記録媒体
と、前記記録媒体から読み取られた２進データに対応す
るアナログ信号を供給する変換器と、前記アナログ信号
に対応するシンボルのアナログ値の並列ＭＬ処理を行う
上記（１８）に記載のタイプの装置とを含むデータ記憶
システム。 （２０）ＲＬＬ符号化信号処理チャネルにおける並列Ｍ
Ｌ処理を行う装置において、位相ロック（ＰＬＬ）クロ
ックと、ＰＬＬクロックの周波数を調整するために信号
Δωを供給するピーク検出タイミング・ユニットと、重
みつき積分アナログ信号から導出されたウォルシュ係数
のベクトルから２進ＭＬ復号シンボル出力値を生成する
ＭＬシンボル検出器と、前記重みつき積分アナログ信号
の値の線形関数をＭＬ復号シンボルに整合させて、ＰＬ
Ｌクロックの位相を調整するための信号Δφを供給する
ＭＬ検出位相追跡ユニットとの組合せ。
Ｌ）符号化チャネルにおいてアナログ信号の並列最大尤
度（ＭＬ）処理を行う方法であって、ビット・クロック
期間の整数倍であるシンボル期間を表す期間にわたって
直交する所定の１組の重み関数によって重みづけされた
アナログ信号を並列で積分することによって、アナログ
値ベクトルを構成するシンボルの値をアナログ信号から
並列で計算するステップと、各シンボル期間の終わりに
積分出力を保持して、アナログ値ベクトルの値を並列で
供給するステップと、少なくとも２つのシンボル期間に
等しい期間を有する１組のすべて個別のＲＬＬ符号化信
号を構成するシンボル・ベクトルの有限リストのために
最小ユークリッド距離を計算して、相加性信号独立雑音
のＭＬ信号対雑音比（ＳＮＲ）の値を決定するステップ
と、連続するシンボル期間のあいだ反復する状態依存Ｍ
Ｌアルゴリズムを使用して、前記シンボル期間の期間を
有する最小ユークリッド距離ＲＬＬチャネル信号の対と
整合する固定した所定のシンボル・ベクトルを使用して
ベクトル・スカラ積を並列で計算して、アナログ値ベク
トルの連続する値に対応するＲＬＬ符号化ビット・パタ
ーンを検出するステップと、整合フィルタ・ユニットを
使用して、前記ベクトル・スカラ積の値を、しきい値の
距離の半分と前記相加雑音のｒｍｓ値との比が少なくと
もＭＬ ＳＮＲと等しくなるように選定された所定のし
きい値と比較して、２進決定出力値を生成するステップ
と、前記２進決定出力値を、チャネルの現在の状態に対
応するベクトル形式の状態値と共に使用して、２進決定
出力値から、あいまいでないＭＬ決定を構成するＲＬＬ
符号化シンボルまたはエラー・ポインタを順次に決定す
るステップと、チャネルのそれぞれの次の状態のベクト
ルから、それぞれの現在の状態のベクトルからの公称シ
ンボル間干渉を減算して、次の状態のベクトルを更新さ
れた現在の状態のベクトルに変換するステップとを含む
方法。 （２）ＭＬ決定を得るためのすべての計算をウォルシュ
変換係数を使用して行うことを特徴とする、上記（１）
に記載の方法。 （３）アナログ信号を多項式（１−Ｄ）（１＋Ｄ）3に
対応するＥＥＰＲ４パルス波形に等化するステップを含
む、上記（１）に記載の方法。 （４）計算ステップ中に、個別のＲＬＬ符号化信号が２
つのシンボル期間に等しい期間を有して、１シンボル先
読みを提供し、ＭＬ決定を可能にすることを特徴とす
る、上記（１）に記載の方法。 （５）第２の計算ステップ中に、（ｉ）ＭＬ決定に使用
するＳＮＲ値を最適化するために事前選択された現行シ
ンボル・ベクトルの所定のベクトル構成要素の組合せ
と、（ii）前記現行シンボル・ベクトルの構成要素と前
記現行シンボルの前方の少なくとも１つのシンボルの構
成要素との組合せを使用して、状態依存アルゴリズムを
実行するステップを含む、上記（１）に記載の方法。 （６）結果のシンボル・ベクトルが、アナログ信号のユ
ークリッド距離と等しい最小ユークリッド距離を有する
ように重み関数が選定されることを特徴とする、上記
（１）に記載の方法。 （７）重み関数が２進値重みを含むことを特徴とする、
上記（１）に記載の方法。 （８）ＲＬＬ符号化チャネルにおけるアナログ信号のＭ
Ｌ処理を行う方法において、ビット・クロック期間の整
数倍であるシンボル期間を表す期間にわたって直交する
所定の１組の重み関数によって重みづけされたアナログ
信号を並列で積分することによって、アナログ値ベクト
ルを構成するシンボルをアナログ信号から並列で計算す
るステップ。 （９）上記（８）に記載の方法において、前記シンボル
期間の期間を有する最小ユークリッド距離ＲＬＬチャネ
ル信号の対と整合する固定した所定のシンボル・ベクト
ルを使用してベクトル・スカラ積を並列で計算するステ
ップと、アナログ整合フィルタ・ユニットを使用して、
前記ベクトル・スカラ積の値を、しきい値と相加性信号
独立雑音の値との比が少なくともＭＬ ＳＮＲと等しく
なるように選定された所定のしきい値と並列で比較し
て、あいまいでないＭＬ決定を構成するＲＬＬシンボル
またはエラー・ポインタを決定するために使用する２進
決定出力値を生成するステップとをさらに含む方法。 （１０）ＲＬＬ符号化チャネルにおいて、ＲＬＬ符号化
アナログ信号を構成し、ビットクロック期間の整数倍の
期間を有するシンボルを並列処理する方法であって、少
なくとも２つのシンボル期間と等しい期間を有する１組
のすべて個別のＲＬＬ符号化信号を構成するシンボル・
ベクトルの有限リストのための最小ユークリッド距離を
計算して、各ＭＬ決定においてそのｒｍｓ値がベクトル
・スカラ積で使用する固定したベクトルのユークリッド
長である相加性信号独立雑音のＭＬ信号対雑音比（ＳＮ
Ｒ）の値を決定するステップと、ＳＮＲが、少なくとも
前記１組のＲＬＬ符号化信号の算出された最小ＳＮＲと
なるように複数のしきい値のそれぞれの値を並列で計算
するステップを含む方法。 （１１）算出されたしきい値を使用して、２進値ＭＬの
決定を行い、あいまいでないＭＬ決定が行われるか消去
ポインタが生成されるまで、前記決定を論理的に組み合
わせるステップを含む、上記（１０）に記載の方法。 （１２）あいまいでないＭＬ決定を減算ユニットにフィ
ード・バックし、チャネルの次の状態のウォルシュ係数
ベクトルから、チャネルの現在の状態のベクトルからの
シンボル間干渉を減算して、次の状態のベクトルを更新
された現在の状態のベクトルに変換するステップを含
む、上記（１１）に記載の方法。 （１３）ＲＬＬ符号化チャネルにおいてアナログ信号の
並列ＭＬ処理を行う方法であって、アナログ整合フィル
タ・ユニットにおいて、連続する最小距離信号の対の間
の差を構成するベクトルの値を事前計算するステップ
と、アナログ信号のウォルシュ変換係数ベクトルを使用
して、チャネルの現在の状態と次の状態のベクトルを計
算するステップと、現在の状態のベクトルと次の状態の
ベクトルと事前算出されたベクトル値とを使用して、ベ
クトル・スカラ積値を生成するステップと、並列処理に
よって前記ベクトル・スカラ積が所定のしきい値の範囲
より上であるか下であるかを判断して２進決定出力値を
生成するステップと、前記２進決定出力値をブール論理
式で使用してＭＬシンボル決定を生成するステップとを
含む方法。 （１４）ＭＬシンボル決定をフィードバックし、ＭＬシ
ンボル決定を使用して、次の状態のウォルシュ変換係数
から現在の状態のシンボル間干渉ベクトルを引き、前記
次の状態のベクトルを更新済みの現在の状態のベクトル
に変換するステップを含む、上記（１３）に記載の方
法。 （１５）ＲＬＬ符号化信号処理チャネルにおいて、符号
化２進データを表すアナログ信号に対応するシンボルの
アナログ値の並列ＭＬ処理を行う装置であって、Ｎ個の
シンボルのそれぞれがｎビット期間の期間を有し、ＲＬ
Ｌ符号によって規定された所定の前記Ｎ個のシンボルの
それぞれについて、ｎビット期間ごとに出力値を出力す
るクロック手段と、それぞれが前記ｎ個のウォルシュ関
数のうちの各１つを積分してｎ個のウォルシュ係数のベ
クトルを生成するｎ個の積分器と、その値があいまいな
である値をより明確に区別するために、現在の状態に対
応するベクトルと次の状態に対応するベクトルの間のユ
ークリッド距離を最大化するように選定された線形関数
の値を計算する整合フィルタ・ユニットと、各整合フィ
ルタ・ユニットの一部を形成し、線形関数のうちのそれ
ぞれ１つの関数の値を所定のしきい値と比較して複数の
２進決定出力値のうちのそれぞれ１つの出力値を生成す
る比較器と、前記２進決定出力値から、あいまいでない
ＭＬ決定またはエラー・ポインタを構成するＲＬＬ符号
化シンボルを生成する有限状態機械とを含む装置。 （１６）前記２進決定出力値から、チャネルの次の状態
のベクトルからチャネルの現在の状態のシンボル間干渉
ベクトルを減算して、前記次の状態のベクトルを更新さ
れた現在の状態のベクトルに変換する減算ユニットを含
む、上記（１５）に記載の装置。 （１７）ＲＬＬ符号化２進データを記憶する記録媒体
と、前記記録媒体から読み取られた２進データに対応す
るアナログ信号を供給する変換器と、前記アナログ信号
に対応するシンボルのアナログ値の並列ＭＬ処理を行
う、上記（１５）に記載のタイプの装置とを含む、デー
タ記憶システム。 （１８）ＲＬＬ符号化チャネルにおいてアナログ信号の
並列ＭＬ処理を行う装置であって、連続する最小距離信
号の対の間の差を構成するベクトルの値を事前計算する
アナログ整合フィルタを含む手段と、アナログ信号のウ
ォルシュ変換ベクトル係数を使用してチャネルの現在の
状態と次の状態のベクトルを計算するアナログ・ウォル
シュ変換ベクトル発生器と、現在の状態のベクトルと次
の状態のベクトルと事前算出されたベクトル値とからベ
クトル・スカラ積値を生成する手段と、前記ベクトル・
スカラ積が所定のしきい値の範囲より上であるか下であ
るかを判断して、２進決定出力値を生成する比較器と、
前記２進決定出力値から、あいまいでないＭＬ決定を構
成するＲＬＬ符号化信号またはエラー・ポインタを生成
するディジタル順序有限状態機械とを含む装置。 （１９）ＲＬＬ符号化２進データを記憶する記録媒体
と、前記記録媒体から読み取られた２進データに対応す
るアナログ信号を供給する変換器と、前記アナログ信号
に対応するシンボルのアナログ値の並列ＭＬ処理を行う
上記（１８）に記載のタイプの装置とを含むデータ記憶
システム。 （２０）ＲＬＬ符号化信号処理チャネルにおける並列Ｍ
Ｌ処理を行う装置において、位相ロック（ＰＬＬ）クロ
ックと、ＰＬＬクロックの周波数を調整するために信号
Δωを供給するピーク検出タイミング・ユニットと、重
みつき積分アナログ信号から導出されたウォルシュ係数
のベクトルから２進ＭＬ復号シンボル出力値を生成する
ＭＬシンボル検出器と、前記重みつき積分アナログ信号
の値の線形関数をＭＬ復号シンボルに整合させて、ＰＬ
Ｌクロックの位相を調整するための信号Δφを供給する
ＭＬ検出位相追跡ユニットとの組合せ。
【図１】｛１，３，３，１｝アナログ・リードバック・
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
【図２】｛１，３，３，１｝アナログ・リードバック・
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
【図３】｛１，３，３，１｝アナログ・リードバック・
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
【図４】｛１，３，３，１｝アナログ・リードバック・
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
【図５】｛１，３，３，１｝アナログ・リードバック・
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
【図６】｛１，３，３，１｝アナログ・リードバック・
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
【図７】｛１，３，３，１｝アナログ・リードバック・
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
【図８】｛１，３，３，１｝アナログ・リードバック・
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
パルスを仮定した場合の、４ビットＥＥＰＲ４ ＲＬＬ
（１，７）符号化信号セットの可能なすべてのパターン
とそれに対応する信号を示す図である。
【図９】シンボル間干渉がないと仮定した場合の、ＥＥ
ＰＲ４チャネルにおける２つの信号とそのベクトル差値
を示す図である。
ＰＲ４チャネルにおける２つの信号とそのベクトル差値
を示す図である。
【図１０】シンボル間干渉がないと仮定した場合の、Ｅ
ＥＰＲ４チャネルにおける２つの信号とそのベクトル差
値を示す図である。
ＥＰＲ４チャネルにおける２つの信号とそのベクトル差
値を示す図である。
【図１１】シンボル間干渉がないと仮定した場合の、Ｅ
ＥＰＲ４チャネルにおける２つの信号とそのベクトル差
値を示す図である。
ＥＰＲ４チャネルにおける２つの信号とそのベクトル差
値を示す図である。
【図１２】図９ないし図１１に示す最小距離事象と整合
するＭＬフィルタを示す図である。
するＭＬフィルタを示す図である。
【図１３】本発明を実施するＲＬＬ符号化信号処理の略
図である。
図である。
【図１４】図１３に示すアナログ・ウォルシュ変換ユニ
ットと、変換ユニットの８個の増幅器／積分器ユニット
２２のうちの１つをそれぞれ詳細に示した回路図であ
る。
ットと、変換ユニットの８個の増幅器／積分器ユニット
２２のうちの１つをそれぞれ詳細に示した回路図であ
る。
【図１５】図１３に示すアナログ・ウォルシュ変換ユニ
ットと、変換ユニットの８個の増幅器／積分器ユニット
２２のうちの１つをそれぞれ詳細に示した回路図であ
る。
ットと、変換ユニットの８個の増幅器／積分器ユニット
２２のうちの１つをそれぞれ詳細に示した回路図であ
る。
【図１６】並列アナログ整合フィルタ・ユニットを含む
アナログ・ベクトル・シンボルＭＬ検出器と、図１３に
示すチャネルの一部を形成するディジタル順序有限状態
機械の構成要素を示す回路図である。
アナログ・ベクトル・シンボルＭＬ検出器と、図１３に
示すチャネルの一部を形成するディジタル順序有限状態
機械の構成要素を示す回路図である。
【図１７】各整合フィルタ・ユニットの各フィルタのし
きい値および２進決定出力値を含む、図１６に概略を示
した４個の並列接続アナログ整合フィルタ・ユニットの
それぞれの詳細図である。
きい値および２進決定出力値を含む、図１６に概略を示
した４個の並列接続アナログ整合フィルタ・ユニットの
それぞれの詳細図である。
【図１８】各整合フィルタ・ユニットの各フィルタのし
きい値および２進決定出力値を含む、図１６に概略を示
した４個の並列接続アナログ整合フィルタ・ユニットの
それぞれの詳細図である。
きい値および２進決定出力値を含む、図１６に概略を示
した４個の並列接続アナログ整合フィルタ・ユニットの
それぞれの詳細図である。
【図１９】各整合フィルタ・ユニットの各フィルタのし
きい値および２進決定出力値を含む、図１６に概略を示
した４個の並列接続アナログ整合フィルタ・ユニットの
それぞれの詳細図である。
きい値および２進決定出力値を含む、図１６に概略を示
した４個の並列接続アナログ整合フィルタ・ユニットの
それぞれの詳細図である。
【図２０】各整合フィルタ・ユニットの各フィルタのし
きい値および２進決定出力値を含む、図１６に概略を示
した４個の並列接続アナログ整合フィルタ・ユニットの
それぞれの詳細図である。
きい値および２進決定出力値を含む、図１６に概略を示
した４個の並列接続アナログ整合フィルタ・ユニットの
それぞれの詳細図である。
【図２１】図１６に示すディジタル順序有限状態機械の
構成要素を示す詳細図である。
構成要素を示す詳細図である。
【図２２】図１６に示すディジタル順序有限状態機械の
構成要素を示す詳細図である。
構成要素を示す詳細図である。
【図２３】図１６に示すディジタル順序有限状態機械の
構成要素を示す詳細図である。
構成要素を示す詳細図である。
【図２４】図１６に示すディジタル順序有限状態機械の
構成要素を示す詳細図である。
構成要素を示す詳細図である。
【図２５】図１６に示すディジタル順序有限状態機械の
構成要素を示す詳細図である。
構成要素を示す詳細図である。
９ 変換器 １０ 記録媒体 １１ 前置増幅器 １２ 等化器 １３ ピーク検出タイミング・ユニット １５ アナログ・ウォルシュ変換ベクトル発生器−標本
化器ユニット １６ ベクトル発生器 １７ 標本化スイッチ １８ クロック １９ ＭＬシンボル検出器 ２１ ＭＬ検出追跡ユニット ２２ 積分器ユニット ２３ 増幅器 ２４ スイッチ ２５ キャパシタ ２６ 遅延ユニット ２７ シンボル間干渉減算ユニット ３０ アナログ整合フィルタ・ユニット ３２ 有限状態機械 ３４ フィルタ ３６ 比較器 ４０ ２進出力値 ４２ 状態検査ユニット ４４ セレクタ・ユニット ４８ 極性ラッチ ５０ インバータ ５２ ＡＮＤゲート ５４ ＡＮＤゲート ５６ ＯＲゲート ５８ ＸＯＲゲート ６０ 状態エラー・ポインタ生成器
化器ユニット １６ ベクトル発生器 １７ 標本化スイッチ １８ クロック １９ ＭＬシンボル検出器 ２１ ＭＬ検出追跡ユニット ２２ 積分器ユニット ２３ 増幅器 ２４ スイッチ ２５ キャパシタ ２６ 遅延ユニット ２７ シンボル間干渉減算ユニット ３０ アナログ整合フィルタ・ユニット ３２ 有限状態機械 ３４ フィルタ ３６ 比較器 ４０ ２進出力値 ４２ 状態検査ユニット ４４ セレクタ・ユニット ４８ 極性ラッチ ５０ インバータ ５２ ＡＮＤゲート ５４ ＡＮＤゲート ５６ ＯＲゲート ５８ ＸＯＲゲート ６０ 状態エラー・ポインタ生成器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田村 哲也 神奈川県大和市つきみ野１−７−１ コ スモつきみ野110 (72)発明者 シュムエル・ウィノグラード アメリカ合衆国10583 ニューヨーク州 スカーズデール グレンデール・ロード 235 審査官 小林 大介 (56)参考文献 特開 平１−171164（ＪＰ，Ａ) 特開 昭63−200650（ＪＰ，Ａ) 特開 平１−222541（ＪＰ，Ａ) 特開 平２−182032（ＪＰ，Ａ) 特開 平４−233843（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 20/10 - 20/14 G11B 20/18
Claims (12)
- 【請求項１】ディスク上に記憶され、ランレングス・リ
ミテッド（ＲＬＬ）符号により符号化された２進データ
から読取りヘッドがアナログ信号を生成するチャンネル
において、該アナログ信号の並列最大尤度（ＭＬ）処理
を行う方法であって、 ビット・クロック期間の整数倍であるシンボル期間を表
す期間にわたって直交する所定の１組の重み関数によっ
て重みづけされたアナログ信号を並列で積分することに
よって、アナログ値ベクトルを構成するシンボルの値を
アナログ信号から並列で計算するステップと、 各シンボル期間の終わりに積分出力を保持して、アナロ
グ値ベクトルの値を並列で供給するステップと、 少なくとも２つの連続するシンボル期間のあいだ反復す
る状態依存ＭＬアルゴリズムを使用して、現在のシンボ
ル期間のアナログ値ベクトルと、次のシンボル期間のア
ナログ値ベクトルと、選定された線形関数の値を使用し
てベクトル・スカラ積を並列で計算し、次いで、前記ベ
クトル・スカラ積の値を所定のしきい値と比較して、２
進決定出力値を生成するステップと、 ここで、前記選定された線形関数は、前記連続するシン
ボル期間に等しい期間を有し、且つ、相互間のユークリ
ッド距離が最小である、雑音の無い１対のＲＬＬ符号化
信号に基づく1対のアナログ値ベクトルの有限個の対の
各々について計算された差ベクトルに基づき事前に選定
され、 前記２進決定出力値から、ブール論理式を実行してＭＬ
決定を構成するＲＬＬ符号化シンボルまたはエラー・ポ
インタを順次に決定するステップと、 チャネルの次のシンボル期間のベクトルから、現在のシ
ンボル期間のベクトルと前記ＭＬ決定を構成するＲＬＬ
符号化シンボルとのシンボル間干渉を減算して、次の状
態のベクトルを更新された現在の状態のベクトルに変換
するステップとを含む方法。 - 【請求項２】ＭＬ決定を得るためのすべての計算をウォ
ルシュ変換係数を使用して行うことを特徴とする、請求
項１に記載の方法。 - 【請求項３】アナログ信号を多項式（１−Ｄ）（１＋
Ｄ）3に対応するＥＥＰＲ４パルス波形に等化するステ
ップを含む、請求項１に記載の方法。 - 【請求項４】計算ステップ中に、個別のＲＬＬ符号化信
号が２つのシンボル期間に等しい期間を有して、１シン
ボル先読みを提供し、ＭＬ決定を可能にすることを特徴
とする、請求項１に記載の方法。 - 【請求項５】結果のシンボル・ベクトルが、アナログ信
号のユークリッド距離と等しい最小ユークリッド距離を
有するように重み関数が選定されることを特徴とする、
請求項１に記載の方法。 - 【請求項６】重み関数が２進値重みを含むことを特徴と
する、請求項１に記載の方法。 - 【請求項７】ディスク上に記憶され、ランレングス・リ
ミテッド（ＲＬＬ）符号により符号化された２進データ
から読取りヘッドがアナログ信号を生成するチャンネル
において、該アナログ信号の並列最大尤度（ＭＬ）処理
を行う方法であって、 アナログ整合フィルタ・ユニットにおいて、連続するシ
ンボル期間に等しい期間を有し、且つ、相互間のユーク
リッド距離が最小である、雑音の無い信号の対に基づく
1対のアナログ値ベクトルの間の差を構成するベクトル
の値を事前計算するステップと、 アナログ信号のウォルシュ変換係数ベクトルを使用し
て、チャネルの現在の状態と次の状態のベクトルを計算
するステップと、 現在の状態のベクトルと次の状態のベクトルと事前算出
されたベクトル値とを使用して、ベクトル・スカラ積値
を生成するステップと、 並列処理によって前記ベクトル・スカラ積が所定のしき
い値の範囲より上であるか下であるかを判断して２進決
定出力値を生成するステップと、 前記２進決定出力値を、ブール論理式を使用してＭＬシ
ンボル決定を生成するステップとを含む方法。 - 【請求項８】ＭＬシンボル決定をフィードバックし、Ｍ
Ｌシンボル決定を使用して、次の状態のウォルシュ変換
係数から現在の状態のシンボル間干渉ベクトルを引き、
前記次の状態のベクトルを更新済みの現在の状態のベク
トルに変換するステップを含む、請求項７に記載の方
法。 - 【請求項９】ディスク上に記憶され、ランレングス・リ
ミテッド（ＲＬＬ）符号により符号化された２進データ
から読取りヘッドがアナログ信号を生成するチャンネル
において、該アナログ信号の並列最大尤度（ＭＬ）処理
を行う装置であって、 Ｎ個のシンボルのそれぞれがｎビット期間の期間を有
し、ＲＬＬ符号によって規定された前記Ｎ個のシンボル
のそれぞれについてウォルシュ変換するための積分器で
あって、それぞれがｎ個のウォルシュ関数のうちの各１
つを積分して前記ｎ個のウォルシュ係数のベクトルを生
成するｎ個の積分器、ｎビット期間ごとに前記積分器からの出力値をサンプリ
ングする クロック手段と、少なくとも２つの連続するシンボル期間に等しい期間を
有し、且つ、相互間のユークリッド距離が最小である、
雑音の無い１対のＲＬＬ符号化信号に基づく1対のアナ
ログ値ベクトルの有限個の対の各々について計算される
差ベクトルに基づき選定された係数を用いて 線形関数の
値を計算する整合フィルタ・ユニットと、 各整合フィルタ・ユニットの一部を形成し、前記線形関
数のうちのそれぞれ１つの関数の値を所定のしきい値と
比較して複数の２進決定出力値のうちのそれぞれ１つの
出力値を生成する比較器と、 前記２進決定出力値から、ＭＬ決定またはエラー・ポイ
ンタを構成するＲＬＬ符号化シンボルを生成する有限状
態機械とを含む装置。 - 【請求項１０】前記２進決定出力値から、チャネルの次
の状態のベクトルからチャネルの現在の状態のシンボル
間干渉ベクトルを減算して、前記次の状態のベクトルを
更新された現在の状態のベクトルに変換する減算ユニッ
トを含む、請求項９に記載の装置。 - 【請求項１１】ＲＬＬ符号化２進データを記憶する記録
媒体と、 前記記録媒体から読み取られた２進データに対応するア
ナログ信号を供給する変換器と、 前記アナログ信号に対応するシンボルのアナログ値の並
列ＭＬ処理を行う、請求項９に記載の装置とを含む、デ
ータ記憶システム。 - 【請求項１２】ディスク上に記憶され、ランレングス・
リミテッド（ＲＬＬ）符号により符号化された２進デー
タから読取りヘッドがアナログ信号を生成するチャンネ
ルにおいて、該アナログ信号の並列最大尤度（ＭＬ）処
理を行う装置であって、 位相ロック（ＰＬＬ）クロックと、 ＰＬＬクロックの周波数を調整するために信号Δωを供
給するピーク検出タイミング・ユニットと、 重みつき積分アナログ信号から導出されたウォルシュ係
数のベクトルから２進ＭＬ復号シンボル出力値を生成す
るＭＬシンボル検出器と、 前記重みつき積分アナログ信号の値の線形関数をＭＬ復
号シンボルに整合させて、ＰＬＬクロックの位相を調整
するための信号Δφを供給するＭＬ検出位相追跡ユニッ
トと、を含む装置 。
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