JP2006286188A - データ貯蔵機器のデータ検出方法及び装置 - Google Patents
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Abstract
【解決手段】本発明の装置は、所定のサンプリングクロックにアナログ信号r(t)をサンプリングしてディジタル信号rkを出力するアナログ/ディジタル変換器と、前記アナログ/ディジタル変換器の出力信号rkを等化してzkを出力する等化器と、前記等化器から出力されたzkからシンボルデータakを検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含め、前記クロック復元部はシンボルデータakのエッジが発生するとき、前記サンプリングクロックの周波数及び位相を補正することを特徴とする。
【選択図】 図1
Description
に等化して現在のデータ値のみを有するように変形して、通常のスレショルド値検出器でデータを検出する方式である。DFE方式においては、スレショルド値検出器でデータを検出するため、検出方法が簡単であり、データがクロックごとに検出されてサンプリングクロックを調節しやすい。しかしながら、信号干渉が多い場合は、
に等化する過程で高周波雑音が増幅されるので、検出性能は低下する。一方、PRML方式においては、入力信号をプレコ−ディング(precoding)して現在のデータと以前のデータの間に相互に調節されたシンボル間の干渉(ISI:Inter-Symbol Interference)を有するようにした後、目標応答
に変形してビタビデコ−ダでデータを検出する。チャンネル特性がn=1程度の信号干渉を有する記録密度でPRML方法は優れる検出性能を示すが、データの検出がクロックごとに行われないので、サンプリングクロックを調節しにくい。
を入力として所定の制御信号を出力するための条件部と、前記等化器の出力zkと前記条件部から出力される所定の制御信号とを入力として整数時間kで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とする。
を入力として所定の制御信号を出力するための条件部と、前記エラー計算部の出力ekと前記条件部から出力される所定の制御信号とを入力として整数時間kで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とする。
を入力として所定の制御信号を出力するための条件部21、等化器13の出力zkまたはエラー計算部16の出力ekと条件部21から出力される所定の制御信号とを入力として整数時間kで発生可能な一連の位相エラーΔτkを計算して出力するための選択部23、及び条件部21から出力される所定の制御信号と選択部23から出力される位相エラーΔτkとを入力としてタイミングエラーΔTk+1を出力するエラー補正部25で構成される。
ek=zk−dk
前記の式1において、
τK+1=τK+αΔτk+ΔTk
ΔTk+1=ΔTk+βΔτk
〔式3〕
Δτk=−zkdk-1+zk-1dk
前記の式2、式3からわかるように、一般的なクロック復元過程は全てのデータパタ−ンについて適用されるが、実はクロック復元に重要な値は信号波形のエッジから得られる。したがって、本発明はこのようなクロック復元過程が信号波形のエッジでのみ動作するように限定し、これを前記の式2、式3を用いて次の式4、式5のように表示する。
、決められたデータが三つのDフリップフロップ311,312,313を通した後の出力、及びDフリップフロップ312の出力がインバータ314を通した後の出力を入力として論理積を行う。このANDゲート315の出力は、前記の式5の
、決められたデータが三つのDフリップフロップ321,322,323を通した後の出力、及びDフリップフロップ321の出力がインバータ324を通した後の出力を入力として論理積を行う。このANDゲート325の出力は、データ検出器14で決められたデータ
、決められたデータが二つのDフリップフロップ331,332とインバータ334を通した後の出力、及びDフリップフロップ331の出力がインバータ334を通した後の出力を入力として論理積を行う。このANDゲート335の出力は、データ検出器14で決められたデータ
と、決められたデータがDフリップフロップ341を通した後の出力とを入力として排他論理和を行う。ANDゲート346は排他論理和ゲート344の出力と排他論理和ゲート345の出力に対して論理積を行い、データ検出器14で決められたデータ
、決められたデータが三つのDフリップフロップ351,352,353を通した後の出力、及びDフリップフロップ352の出力がインバータ354を通した後の出力を入力として論理積を行う。このANDゲート355の出力は後述する排他論理和ゲート356の出力と共に図5(B)に示された選択部(図2の23)のマルチプレクサ377(MUX2)の第2選択信号に印加される。Dフリップフロップ351で遅延されたデータ検出器14で決められたデータ
12 アナログ/ディジタル変換器
13 等化器
14 データ検出器
15 クロック復元部
16 エラー計算部
21 条件部
23 選択部
25 エラー補正部
311,312,313 Dフリップフロップ
314 インバータ
315 ANDゲート
316 排他論理和ゲート
317 ORゲート
321,322,323 Dフリップフロップ
324 インバータ
325 ANDゲート
326 排他論理和ゲート
327 ORゲート
331,332 Dフリップフロップ
333,334 インバータ
335 ANDゲート
336 排他論理和ゲート
337 ORゲート
341,342,343 Dフリップフロップ
344,345 排他論理和ゲート
346 ANDゲート
347 ORゲート
351,352,353 Dフリップフロップ
354 インバータ
355 ANDゲート
356 排他論理和ゲート
357 ORゲート
361,364,365 レジスタ
362 減算器
363 加算器
366,367 乗算器
368 マルチプレクサ
371 レジスタ
372 減算器
373 加算器
374 マルチプレクサ
375,376 乗算器
377 マルチプレクサ
381,382 乗算器
383,384 加算器
385 レジスタ
386 マルチプレクサ
Claims (14)
- 再生された信号から記録されたデータを検出するデータ検出装置において、
所定のサンプリングクロックにアナログ信号r(t)をサンプリングしてディジタル信号rkを出力するアナログ/ディジタル変換器と、
前記アナログ/ディジタル変換器の出力信号rkを等化してzkを出力する等化器と、
前記等化器から出力されたzkからシンボルデータ
[外1]
を検出するデータ検出器と、
前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、
前記クロック復元部はシンボルデータ
[外2]
のエッジが発生するとき、前記サンプリングクロックの周波数及び位相を補正することを特徴とするデータ貯蔵機器のデータ検出装置。 - 再生された信号から記録されたデータを検出するデータ検出装置において、
所定のサンプリングクロックにアナログ信号r(t)をサンプリングしてディジタル信号rkを出力するアナログ/ディジタル変換器と、
前記アナログ/ディジタル変換器の出力信号rkを等化してzkを出力する等化器と、
前記等化器から出力されたzkからシンボルデータ
[外3]
を検出するデータ検出器と、
前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、
前記クロック復元部は、
前記シンボルデータ
[外4]
を入力として所定の制御信号を出力するための条件部と、
前記等化器の出力zkと前記条件部から出力される所定の制御信号とを入力として整数時間kで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、
前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とするデータ貯蔵機器のデータ検出装置。 - 再生された信号から記録されたデータを検出するデータ検出装置において、
所定のサンプリングクロックにアナログ信号r(t)をサンプリングしてディジタル信号rkを出力するアナログ/ディジタル変換器と、
前記アナログ/ディジタル変換器の出力信号rkを等化してzkを出力する等化器と、
前記等化器から出力されたzkからシンボルデータ
[外5]
を検出するデータ検出器と、
前記等化器から出力されたzkと前記シンボルデータ
[外6]
とを用いて等化器の出力エラーekを計算するエラー計算部と、
前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、
前記クロック復元部は、
前記シンボルデータ
[外7]
を入力として所定の制御信号を出力するための条件部と、
前記エラー計算部の出力ekと前記条件部から出力される所定の制御信号とを入力として整数時間kで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、
前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とするデータ貯蔵機器のデータ検出装置。 - 前記条件部は、
前記データ検出器で決められたシンボルデータ
[外8]
から1クロック、2クロック、3クロック遅延された信号
[外9]
をそれぞれ出力する第1乃至第3遅延素子と、
前記第2遅延素子から出力される
[外10]
を反転させるインバータと、
前記データ検出器で決められたシンボルデータ
[外11]
、前記第3遅延素子から出力される
[外12]
及び前記インバータから出力される
[外13]
を入力として、
[外14]
の場合には“1”を、その他の場合には“0”を出力するANDゲートと、
前記第1遅延素子から出力される
[外15]
と前記第2遅延素子から出力される
[外16]
が同一でない場合には“1”を、同一である場合には“0”を前記
[外17]
と共に出力する排他論理和ゲートと、
前記排他論理和ゲートの出力と前記ANDゲートの出力とを入力として、
[外18]
の場合は“1”を出力し、その他の場合には“0”を出力するORゲートとで構成されることを特徴とする請求項2に記載のデータ検出機器のデータ検出装置。 - 前記条件部は、
前記データ検出器で決められたディジタルデータ
[外19]
から1クロック、2クロック、3クロック遅延された信号
[外20]
をそれぞれ出力する第1乃至第3遅延素子と、
前記第1遅延素子から出力される
[外21]
を反転させるインバータと、
前記データ検出器で決められたシンボルデータ
[外22]
、前記第3遅延素子から出力される
[外23]
及び前記インバータから出力される
[外24]
を入力として、
[外25]
の場合には“1”を、その他の場合には“0”を出力するANDゲートと、
前記第1遅延素子から出力される
[外26]
と前記第2遅延素子から出力される
[外27]
が同一でない場合には“1”を、同一である場合には“0”を出力する排他論理和ゲートと、
前記排他論理和ゲートの出力と前記ANDゲートの出力とを入力として、
[外28]
の場合には“1”を、その他の場合には“0”を前記エラー補正部に出力するORゲートとで構成されることを特徴とする請求項2に記載のデータ貯蔵機器のデータ検出装置。 - 前記条件部は、
前記データ検出器で決められたディジタルデータ
[外29]
から1クロック、2クロック遅延された信号
[外30]
をそれぞれ出力する第1及び第2遅延素子と、
前記第1及び第2遅延素子から出力される
[外31]
をそれぞれ反転させる第1及び第2インバータと、
前記データ検出器で決められたシンボルデータ
[外32]
、前記第1及び第2インバータから出力される
[外33]
を入力として、
[外34]
の場合には“1”を、その他の場合には“0”を出力するANDゲートと、
前記第1遅延素子から出力される
[外35]
と前記第2遅延素子から出力される
[外36]
が同一でない場合には“1”を、同一である場合には“0”を出力する排他論理和ゲートと、
前記排他論理和ゲートの出力と前記ANDゲートの出力とを入力として、
[外37]
の場合には“1”を出力し、その他の場合には“0”を前記エラー補正部に出力するORゲートとで構成されることを特徴とする請求項2に記載のデータ貯蔵機器のデータ検出装置。 - 前記条件部は、
前記データ検出器で決められたシンボルデータ
[外38]
から1クロック、2クロック、3クロック遅延された信号
[外39]
をそれぞれ出力する第1乃至第3遅延素子と、
前記データ検出器で決められたディジタルデータ
[外40]
と前記第1遅延素子から出力される
[外41]
が同一でない場合は“1”を、同一である場合には“0”を出力する第1排他論理和ゲートと、
前記第2遅延素子から出力される
[外42]
と前記第3遅延素子から出力される
[外43]
が同一でない場合は“1”を、同一である場合には“0”を出力する第2排他論理和ゲートと、
前記第1排他論理和ゲートの出力と第2排他論理和ゲートの出力とを入力として、
[外44]
の場合には“1”を、その他の場合には“0”を出力するANDゲートと、
前記第2排他論理和ゲートの出力と前記ANDゲートの出力とを入力として、
[外45]
の場合には“1”を、その他の場合には“0”を出力するORゲートとで構成されることを特徴とする請求項2に記載のデータ貯蔵機器のデータ検出装置。 - 前記条件部は、
前記データ検出器で決められたシンボルデータ
[外46]
から1クロック、2クロック、3クロック遅延された信号
[外47]
をそれぞれ出力する第1乃至第3遅延素子と、
前記2遅延素子から出力される
[外48]
を反転させるインバータと、
前記第1遅延素子から出力される
[外49]
と前記第2遅延素子から出力される
[外50]
が同一でない場合には“1”を、同一である場合には“0”を出力する排他論理和ゲートと、
前記データ検出器で決められたディジタルデータ
[外51]
、前記第3遅延素子から出力される
[外52]
及び前記インバータから出力される
[外53]
を入力として、
[外54]
の場合には“1”を、その他の場合には“0”を出力するANDゲートと、
前記排他論理和ゲートの出力と前記ANDゲートの出力を入力として、
[外55]
の場合には“1”を、その他の場合には“0”を前記エラー補正部に出力するORゲートとで構成されることを特徴とする請求項2に記載のデータ貯蔵機器のデータ検出装置。 - 前記選択部は、
前記等化器の出力zkから1クロック遅延された信号zk-1を出力する第1レジスタと、
前記zkとzk-1との差を求める減算器と、
前記zkとzk-1との和を求める加算器と、
前記減算器及び加算器の出力から1クロック遅延された信号をそれぞれ出力する第2及び第3レジスタと、
前記第2及び第3レジスタの出力をそれぞれ反転させる第1及び第2乗算器と、
前記第2及び第3レジスタの出力と前記第1及び第2乗算器の出力とに対して、前記条件部でANDゲートの出力と前記第1遅延素子の出力とに応じて選択して所定の位相エラーΔτkを出力するマルチプレクサとで構成されることを特徴とする請求項2に記載のデータ貯蔵機器のデータ検出装置。 - 前記エラー補正部は、
前記選択部から出力される所定の位相エラーΔτkに所定の係数βを乗算する第3乗算器と、
前記選択部から出力される所定の位相エラーΔτkに所定の係数αを乗算する第4乗算器と、
ΔTk+1を入力として前記条件部のORゲートから出力される書込みイネ−ブル信号に応じて1クロック遅延されたΔTkを出力する第2レジスタと、
前記第3乗算器の出力と前記第2レジスタの出力を加算する第2加算器と、
前記第4乗算器の出力と前記第2レジスタの出力を加算する第3加算器と、
前記第2レジスタの出力と前記第3加算器の出力とに対して前記条件部のORゲートから出力される書込みイネ−ブル信号に応じて選択的にタイミングエラーとして出力する第3マルチプレクサとで構成されることを特徴とする請求項9に記載のデータ貯蔵機器のデータ検出装置。 - 前記選択部は、
前記等化器の出力zkから1クロック遅延された信号zk-1を出力する第1レジスタと、
前記zkとzk-1との差を求める減算器と、
前記zkとzk-1との和を求める加算器と、
前記減算器及び加算器の出力に対して前記条件部で第1遅延素子の出力信号に応じて選択して出力する第1マルチプレクサと、
前記第1マルチプレクサの出力をそれぞれ反転させる第1及び第2乗算器と、
前記第1マルチプレクサの出力信号と前記第1及び第2乗算器の出力信号とに対して、前記条件部でANDゲートの出力と排他論理和ゲートの出力とに応じて選択して所定の位相エラーΔτkを出力する第2マルチプレクサとで構成されることを特徴とする請求項8に記載のデータ貯蔵機器のデータ検出装置。 - 前記エラー補正部は、
前記選択部から出力される所定の位相エラーΔτkに所定の係数βを乗算する第3乗算器と、
前記選択部から出力される所定の位相エラーΔτkに所定の係数αを乗算する第4乗算器と、
ΔTk+1を入力として前記条件部のORゲートから出力される書込みイネ−ブル信号に応じて1クロック遅延されたΔTkを出力する第2レジスタと、
前記第3乗算器の出力と前記第2レジスタの出力を加算する第2加算器と、
前記第4乗算器の出力と前記第2レジスタの出力を加算する第3加算器と、
前記第2レジスタの出力と前記第3加算器の出力とに対して前記条件部のORゲートから出力される書込みイネ−ブル信号に応じて選択的にタイミングエラーとして出力する第3マルチプレクサとで構成されることを特徴とする請求項11に記載のデータ貯蔵機器のデータ検出装置。 - 所定のサンプリングクロックにアナログ信号r(t)をサンプリングしてディジタル信号rkを出力するアナログ/ディジタル変換器と、前記アナログ/ディジタル変換器の出力信号rkを等化してzkを出力する等化器と、前記等化器から出力されたzkからシンボルデータ
[外56]
を検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含むデータ検出装置のデータ検出方法において、
入力として前記シンボルデータ
[外57]
を用いて制御信号を決める決め段階と、
前記等化された出力zkと前記決め段階から出力された前記制御信号とを用いて位相エラーΔτkを計算するエラー計算段階と、
前記決め段階から出力された前記制御信号と前記エラー計算段階から出力された前記位相エラーΔτkとを用いてタイミングエラーを計算するエラー補正段階とを含むことを特徴とするデータ検出方法。
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