JPH0562104A

JPH0562104A - 等化回路

Info

Publication number: JPH0562104A
Application number: JP22284091A
Authority: JP
Inventors: Hiroshi Muto; 弘武藤; Takao Sugawara; 隆夫菅原; Kiichirou Kasai; 希一郎笠井; Takenori Oshima; 武典大島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-09-03
Filing date: 1991-09-03
Publication date: 1993-03-12

Abstract

(57)【要約】【目的】クラスIVのパーシャルレスポンス方式におけ
る等化器に使用される波形等化回路の遅延素子の数を半
減させ、総合遅延時間を削減して回路規模の増大、伝達
特性の劣化を防止することを目的とする。【構成】サンプリング周期と同一の遅延時間を持ち、
タップで直列接続されたＮ個の第１の遅延素子１からな
る遅延素子列３と、サンプリング周期の半分の遅延時間
を持ち、遅延素子列３の最終段に接続されると共に、終
端が解放された第２の遅延素子２と、遅延素子列３の入
力部に接続され、第１の遅延素子１の特性インピーダン
スと同様の値を持つ終端抵抗４と、第１の遅延素子１の
全ての入力点および出力点にそれぞれ接続し、入力信号
に重み付けを行って出力するＮ＋１個の乗算回路５と、
これらＮ＋１個の乗算回路５の出力を加算する加算回路
６とを備えるトランスバーサルフィルタにより等化回路
を構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は等化回路に関し、特に、
クラスIVパーシャルレスポンス方式の信号処理系で使用
する等化回路に関する。コンピュータシステムの高速化
に伴い、外部記憶装置としての磁気ディスク装置に対し
ても高速化、大容量化が要求されている。このため、磁
気ディスク装置の復調回路の扱う信号は周波数が高くな
り、媒体上の記録密度（ＢＰＩ）が上昇して信号品質が
劣化してしまう。このような劣化した信号の復調に際し
ては、従来から行われているピーク検出では信頼性の高
い復調が困難になりつつある。

【０００２】磁気記録再生装置からの再生信号の有効な
復調方法として、制御された波形干渉が付加された再生
信号をビットレートでサンプリングし、復調処理するパ
ーシャルレスポンス方式が古くから知られている。この
パーシャルレスポンス方式の復調方式として公知のもの
には、例えば以下のような文献がある。 (1) E.R.Kretzmer. "Generalization of a Technique f
or Binary Data Communication", IEEE Trans. Comm. Tech. COM-14, p
p.67-68 (1966) (2) H.Kobayashi and D.T.Tang, "Application of Part
ial Response Channel Coding to Magnetic Recording systems" IBM J. Res. Development., 14, NO. 4, pp. 368-375,
(1970) そして、このパーシャルレスポンス方式、特にクラスIV
のパーシャルレスポンス方式を用いた有効な磁気記録再
生装置からの再生信号の復調方法に必要な優れた等化回
路が望まれていた。

【０００３】

【従来の技術】図５は従来のクラスIVのパーシャルレス
ポンス方式を用いた磁気ディスク装置における記録系、
再生系の構成を示すものである。記録系においては、ま
ず、プリコーダ４１を用いてデータに対してエラー伝播
を最小とするようなプリコーディングが行われ、次に、
プリコーディング後のデータ"1" で記録電流の向きを反
転させるＮＲＺＩ記録が行われ、磁気記録媒体上に磁化
の状態で情報が記録される。

【０００４】このプリコーディングは、図６(c) に示す
ような等価回路からなるプリコーダ５３を用いて行われ
る。このプリコーダ５３は、２つの入力の排他的論理和
をとる排他的論理和演算回路５３１と、入力をデータの
１サンプル分遅延させる遅延回路５３２とを備えてお
り、排他的論理和演算回路５３１の１つの入力には記録
データが入力され、もう１つの入力には排他的論理和演
算回路５３１の出力が遅延回路５３２を介して入力され
るようになっているものである。

【０００５】遅延回路５３２の遅延量をＤとした時に、
このプリコーダ５３における信号の演算は１／（１＋
Ｄ）と表せる。一方、プリコーディングされた信号を前
述のＮＲＺＩ記録により、データが磁気記録媒体上に磁
化の状態で記録される処理は、図６(d) に示すような排
他的論理和演算回路５４１と入力をデータの１サンプル
分遅延させる遅延回路５４２とが組み合わされた演算回
路５４を通した処理に等しく、１／（１−Ｄ）の演算と
表せる。

【０００６】一方、再生系では、再生が通常は磁気ヘッ
ドを用いて行われるため、磁化状態の時間微分として再
生波形が得られる、即ち、磁束の変化ｄφ／ｄｔに比例
する電圧が検出される。この微分検出は図６(b) に示す
ような排他的論理和演算回路５２１と入力をデータの１
サンプル分遅延させる遅延回路５２２とが組み合わされ
た演算回路を通した処理に等しく、（１−Ｄ）の演算と
みなせる。そして、従来のクラスIVのパーシャルレスポ
ンス方式では、この再生波形を図６(a) に示すような排
他的論理和演算回路５１１と入力をデータの１サンプル
分遅延させる遅延回路５１２とが組み合わされた等化器
により（１＋Ｄ）の演算を行って波形等化し、全体で
（１−Ｄ²）相当の演算を行った後に、その信号のサン
プリングを行い、磁化反転時とその次のサンプリング点
だけが振幅があり、その他は振幅が０であるような波形
として、その後にＡ／Ｄ変換を行って０，＋１，−１の
３値のデータを得ていた。

【０００７】以上の過程は、例えば、磁気記録再生装置
に書き込むデータ列が、『…００１１１０１００００
…』である場合に、図７(a) から図７(g) のようにな
る。前述のように、図７(a) のデータは図６(c) に示す
プリコーダ回路により１／１＋Ｄの処理を施され、現在
のデータと１つ前のプリコーダ出力との排他的論理和が
とられる。この結果、プリコーダ出力は図７(b) のよう
に『…００１０１１０００００…』となる。このプリコ
ーダ出力をＮＲＺＩ記録により磁気記録媒体上に磁化の
形で記録すると、図７(c) のようになる。この磁化状態
のトラックを磁気ヘッドを用いてトレースすると、磁化
状態が磁束の変化ｄφ／ｄｔに比例する電圧として図７
(d) に示すように再生される。この再生信号に対して、
図６(a) に示す回路によって１＋Ｄの等化を行うと、再
生信号は図７(e) に示す波形となる。この図７(e) に示
す波形を所定間隔でサンプリングし、サンプリングした
時の波高値をＡ／Ｄ変換すると、図７(f) に示すよう
に、サンプリング時の振幅が０，−１，＋１の３値の信
号として得られる。この３値のデータは、本発明者らが
既に提案した図８に示すような３値のデータの復調回路
（特願平２−２４６０７２号公報参照）によって復調さ
れ、図７(g)の復調データが得られる。

【０００８】以上のようなクラスIVのパーシャルレスポ
ンス方式における等化器に使用される波形等化回路８０
の従来例が図９に示される。この波形等化回路８０はト
ランスバーサルフィルタと呼ばれるもので、入力信号は
遅延素子の特性インピーダンスに等しい出力インピーダ
ンスをもつバッファ８１に入力され、このバッファ８１
によりサンプリング周期Ｔの遅延時間を発生させる遅延
素子ＤＬ１〜ＤＬm-1からなる遅延素子列８２をドライ
ブされる。遅延素子列８２の最終段ＤＬm-1 の出力には
遅延素子の特性インピーダンスに等しい終端抵抗８３が
接続され、遅延素子列８２の各タップからそれぞれ時間
差Ｔ（サンプリング周期）を持つ信号が得られる。そし
て、これらの信号は重み付け係数Ｋ１〜Ｋm を有する乗
算器８４によって重み付けが行われ、加算器８５を用い
て加算することで所望の等化特性が得られるようになっ
ている。

【０００９】

【発明が解決しようとする課題】ところが、この図９に
示される波形等化回路８０を用いて、等化回路の精度を
高めるためには、多くのタップが必要であり、このた
め、遅延素子列８２における遅延素子の数が多く必要と
なり、総合遅延時間も増加するために、波形等化回路規
模の増大、伝達特性の劣化等の問題点を生ずることにな
る。

【００１０】そこで、本発明は前記従来のクラスIVのパ
ーシャルレスポンス方式における等化器に使用される波
形等化回路における課題を解消し、遅延素子列における
遅延素子の数を半減させ、以て、総合遅延時間を削減し
て波形等化回路規模の増大、伝達特性の劣化を防止する
ことができる等化回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】前記目的を達成する本発
明の復調方法の原理構成が図１に示される。この図に示
されるように、本発明はクラスIVで使用するパーシャル
レスポンス方式の磁気記録再生信号系で使用する等化回
路であって、サンプリング周期と同一の遅延時間を持
ち、タップにより直列に接続されたＮ個の第１の遅延素
子１からなる遅延素子列３と、前記サンプリング周期の
半分の遅延時間を持ち、前記遅延素子列３の最終段に接
続されると共に、終端が解放された第２の遅延素子２
と、前記遅延素子列３の入力部に接続され、前記第１の
遅延素子１の特性インピーダンスと同様の値を持つ終端
抵抗４と、前記第１の遅延素子１の全ての入力点および
出力点にそれぞれ接続し、入力信号に重み付けを行って
出力するＮ＋１個の乗算回路５と、これらＮ＋１個の乗
算回路５の出力を加算する加算回路６とを備えるトラン
スバーサルフィルタにより構成されることを特徴として
いる。

【００１２】

【作用】本発明によれば、同一の等化精度を持つ等化回
路を総合遅延量を半減させることができ、信号を取り出
すタップ数も１／２となることから、伝達特性が損なわ
れずに、然も、回路規模も小規模な構成をとることが可
能となる。

【００１３】

【実施例】以下添付図面を用いて本発明の実施例を詳細
に説明する。図２は本発明のパーシャルレスポンス方式
を用いた磁気ディスク装置における等化回路の一実施例
の構成を示すものである。この実施例の等化回路２０
は、従来例同様にトランスバーサルフィルタと呼ばれる
もので、バッファ２１と、遅延素子ＤＬ１〜ＤＬn-1 か
らなる遅延素子列２２と、別の遅延素子ＤＬn と、終端
抵抗２３と、ｎ個の乗算器２４、および加算器２５とか
ら構成される。バッファ２１は遅延素子の特性インピー
ダンスに等しい出力インピーダンスを持ち、入力信号が
入力される。遅延素子列２２はサンプリング周期Ｔの遅
延時間を発生させるｎ−１個の遅延素子ＤＬ１〜ＤＬn-
1 から構成され、入力信号はバッファ２１によりこの遅
延素子列２２をドライブされる。この遅延素子列２２の
入力部には、遅延素子ＤＬ１の特性インピーダンスと同
様の値を持つ終端抵抗２３が接続されて遅延素子の終端
が行われる。また、遅延素子列２２の最終段ＤＬn-1 の
出力には、前述のサンプリング周期Ｔの半分の遅延時間
１／Ｔを持ち、出力端が解放された別の種類の遅延素子
ＤＬn が接続されており、遅延された信号は解放終端で
反射するようになっている。更に、これらの遅延素子Ｄ
Ｌ１〜ＤＬn の各タップからそれぞれ得られる時間差Ｔ
（サンプリング周期）を持つ信号は、重み付け係数Ｋ１
〜Ｋn を有する乗算器２４にそれぞれ入力され、乗算器
２４によって重み付けが行われて出力される。この各乗
算器２４からの出力は、加算器２５によって加算されて
所望の等化特性が得られるようになっている。

【００１４】このように、本発明では、遅延素子列２２
の入力部が遅延素子の特性インピーダンスに等しい終端
抵抗２３で終端され、遅延素子列２２の最終段が開放終
端となっており、遅延素子列２２のタップに接続する乗
算器２４の数は、図９に示した乗算器８４の半分の数と
なっている。以上のような構成が実現できるのは、クラ
スIVパーシャルレスポンス方式における１＋Ｄ等化器で
は、中央の２タップの係数が共に等しく、その左右に位
置するタップが対称の値をもつことに本発明者らが気付
いたことによるものである。このため、最終段の遅延素
子の遅延量をサンプリング周期Ｔの１／２とすることで
１＋Ｄ等化器を実現出来ることになる。

【００１５】次に、以上のように構成された等化回路２
０の動作を説明するが、説明を簡単にするために、より
簡単な構成の図３に示す等化回路３０を用いてその動作
を説明する。この図３に示す等化回路３０は、遅延素子
列２２の遅延素子の数を３個にした以外は図２の等化回
路２０と構成が全く同じである。従って、図３におい
て、２１はバッファ、２２は遅延時間Ｔの遅延素子ＤＬ
１〜ＤＬ３からなる遅延素子列、ＤＬ４は遅延時間Ｔ／
２の遅延素子ＤＬ４、２３は終端抵抗、２４は４個の乗
算器、２５は加算器を示している。また、各遅延素子Ｄ
Ｌ１〜ＤＬ４のタップには、それぞれ入力側からＳ１、
Ｓ２、Ｓ３、Ｓ４の符号が付してある。

【００１６】バッファ２１を通り、遅延素子列２２に導
かれた信号は、遅延素子ＤＬ１，ＤＬ２，ＤＬ３と伝播
して最終段の遅延素子ＤＬ４に達する。遅延素子ＤＬ４
に達した信号は遅延素子ＤＬ４の開放終端で反射し、遅
延素子列２２を逆向きに伝播し、遅延素子ＤＬ３，ＤＬ
２，ＤＬ１と伝播して入力部の終端抵抗２２で終端され
る。図４(a) 〜(e) は以上のような動作において入力部
と各タップＳ１〜Ｓ４に現れる波形を示している。例え
ば、タップＳ１には、入力部と同じ時期と、遅延素子Ｄ
Ｌ１〜ＤＬ４によって遅延された遅延時間７Ｔ後に入力
信号と同じ波形が現れる。このように、各タップＳ１〜
Ｓ４に現れる波形は、乗算回路２４でそれぞれＫ１〜Ｋ
４の重みずけをされて、加算器２５により加算され、図
４(f) に示すような所望の等化特性が得られる。

【００１７】

【発明の効果】以上説明したように、本発明によれば、
クラスIVのパーシャルレスポンス方式における波形等化
回路に使用される遅延素子列における遅延素子の数を半
減させることができるので、総合遅延時間を削減するこ
とが可能となり、波形等化回路規模の増大、伝達特性の
劣化を防止することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の等化回路の構成を示す原理構成図であ
る。

【図２】クラスIVのパーシャルレスポンス方式の等化器
用の波形等化回路に使用する本発明の等化回路の一実施
例の構成を示す回路図である。

【図３】図２の構成のｎ＝４の場合の具体的な構成を示
す回路図である。

【図４】図３の実施例の各部における動作波形を示す波
形図である。

【図５】従来のパーシャルレスポンス方式を用いた復調
系を示す構成図である。

【図６】パーシャルレスポンス方式の記録再生に使用す
る演算回路の構成を示すブロック回路図である。

【図７】図５の従来例の各部における動作波形を示す波
形図である。

【図８】従来のディジタルデータの復調系の構成例を示
すブロック回路図である。

【図９】従来のクラスIVのパーシャルレスポンス方式の
等化器用の波形等化回路の回路構成例を示す回路図であ
る。

【符号の説明】

１…第１の遅延素子２…第２の遅延素子３…遅延素子列５…乗算回路６…加算回路２１…バッファ２２…遅延素子列２３…終端抵抗２４…乗算回路２５…加算器ＤＬ１〜ＤＬm …遅延素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者大島武典神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】クラスIVで使用するパーシャルレスポン
ス方式の磁気記録再生信号系で使用する等化回路であっ
て、サンプリング周期と同一の遅延時間を持ち、タップによ
り直列に接続されたＮ個の第１の遅延素子(1) からなる
遅延素子列(3) と、前記サンプリング周期の半分の遅延時間を持ち、前記遅
延素子列(3) の最終段に接続されると共に、終端が解放
された第２の遅延素子(2) と、前記遅延素子列(3) の入力部に接続され、前記第１の遅
延素子(1) の特性インピーダンスと同様の値を持つ終端
抵抗(4) と、前記第１の遅延素子(1) の全ての入力点および出力点に
それぞれ接続し、入力信号に重み付けを行って出力する
Ｎ＋１個の乗算回路(5) と、これらＮ＋１個の乗算回路(5) の出力を加算する加算回
路(6) と、を備えるトランスバーサルフィルタにより構成されるこ
とを特徴とする等化回路。