JPH10208404A

JPH10208404A - 変調方法、変調装置、復調方法及び復調装置

Info

Publication number: JPH10208404A
Application number: JP1292297A
Authority: JP
Inventors: Masakazu Taguchi; 雅一田口; Michio Matsuura; 道雄松浦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-01-27
Filing date: 1997-01-27
Publication date: 1998-08-07

Abstract

(57)【要約】【課題】変調時にセルフクロッキングの為の時間情報
を畳込み、周波数スペクトルのＤＣ成分が少ない記録符
号に変調する変調方法及び変調装置の提供。【解決手段】ビットシリアル信号を所定長毎のブロッ
クに分割する分割器（図示せず）と、分割器が分割した
ブロックに、等ビット長で異なるビットシリアル信号を
付加する付加回路（１０ａ〜１０ｐ）と、付加したビッ
トシリアル信号を初期値として、ブロックを畳込み変換
する複数の畳込み変換回路１０ａ〜１０ｐと、畳込み変
換したブロックを、走長制限符号に変換する複数の走長
制限符号変換回路１１ａ〜１１ｐと、走長制限符号に変
換したブロックのディジタル累積電荷を演算する複数の
累積電荷演算回路１３ａ〜１３ｐと、演算したディジタ
ル累積電荷の絶対値のブロック毎の最大値を求める複数
の最大値回路１４ａ〜１４ｐと、求めた最大値が最小で
あるブロックを選択する選択回路１７とを備え、選択し
たブロックを、変調したビットシリアル信号として出力
する構成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信分野及びコン
ピュータ分野で広く使用されているビットシリアル信号
の変調方法、変調装置、復調方法及び復調装置の改良に
関するものである。

【０００２】

【従来の技術】電気信号の変調は、通信分野では最も古
くから行われており、例えば無線通信においては、ＦＭ
変調及びＡＭ変調等によりアナログの電気信号を変調す
ることが行われている。また、コンピュータ分野では、
磁気ディスク及び光ディスク等の記録装置において、ビ
ットシリアルのデータ信号を変調して記録することが行
われている。光ディスク装置は、大容量、可換性、高信
頼性等により、画像・イメージ情報の記録再生からコン
ピュータ用のコード記録が可能なもの迄、需要が急速に
拡大した分野であり、これに使用される光ディスクは、
年々、その大容量化の要望が高まっている。

【０００３】光ディスクの記録方法には、例えば図１６
（ａ）のようなデータ信号１ビットに対して、（ｂ）に
示すように、ピットを１個記録するピットポジション記
録と、（ｃ）に示すように、データ信号“１”で極性を
反転し、データ信号“０”では極性を反転しないエッジ
ポジション記録とがある。また、記録符号には、“０”
が連続する個数（Run ）の最小値をｄ、最大値をｋと
し、ｍビットのデータをｎビットの符号に変換する
（ｄ，ｋ；ｍ，ｎ）ＲＬＬ（Run Length Limited；走長
制限）符号がある。

【０００４】これらの走長制限符号は、再生時にセルフ
クロッキングを行うために、時間情報が重畳されてお
り、再生信号にＰＬＬ（位相同期ループ）を同期発振さ
せて再生クロックを作成するときに、“０”が連続し過
ぎると、ＰＬＬの同期が不安定になるため、Run の最大
値ｋを制限している。光磁気ディスク装置では、ピット
ポジション記録の場合には、図１４に示す符号変換則を
有する（２，７；１，２）走長制限符号が採用され、エ
ッジポジション記録の場合には、図１３に示す符号変換
則を有する（１，７；２，３）走長制限符号が採用され
ている。

【０００５】

【発明が解決しようとする課題】これらの走長制限符号
は、周波数スペクトルをＤＣ成分から有しているが、光
磁気ディスク装置の再生系回路にはＡＣ結合部分が存在
する。そのため、ＤＣ成分が伝達されず、図１７に示す
ように、基準レベルが０Ｖ電位から外れて行くエンベロ
ープ変動が発生し、データの検出精度が悪くなり、再生
マージンが小さくなる問題があった。本発明は、上述し
たような事情に鑑みてなされたものであり、ビットシリ
アル信号の変調時に、セルフクロッキングのための時間
情報を畳込むと共に、周波数スペクトルのＤＣ成分が少
ない記録符号に変調する変調方法、変調装置、その復調
方法及びその復調装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明の第１発明に係る
変調方法は、ビットシリアル信号を変調する変調方法に
おいて、前記ビットシリアル信号を所定長毎に分割した
ブロックに、等ビット長を有しそれぞれ異なるビットシ
リアル信号を付加し、該ビットシリアル信号を付加した
ブロックを、該ビットシリアル信号を初期値としてそれ
ぞれ畳込み変換し、畳込み変換したブロックをそれぞれ
走長制限符号に変換し、走長制限符号に変換したブロッ
クのディジタル累積電荷をそれぞれ演算し、演算した前
記ディジタル累積電荷の絶対値のブロック毎の最大値を
それぞれ求めて、求めた前記最大値が最小であるブロッ
クを選択し、選択したブロックを変調したビットシリア
ル信号として出力することを特徴とする。

【０００７】第２発明に係る変調装置は、ビットシリア
ル信号を変調する変調装置において、前記ビットシリア
ル信号を所定長毎のブロックに分割する分割器と、該分
割器が分割したブロックに、等ビット長を有しそれぞれ
異なるビットシリアル信号を付加する複数の付加回路
と、該複数の付加回路が前記ビットシリアル信号をそれ
ぞれ付加したブロックを、該ビットシリアル信号を初期
値として畳込み変換する複数の畳込み変換回路と、該複
数の畳込み変換回路が畳込み変換したブロックを走長制
限符号に変換する複数の走長制限符号変換回路と、該複
数の走長制限符号変換回路が走長制限符号に変換したブ
ロックのディジタル累積電荷を演算する複数の累積電荷
演算回路と、該複数の累積電荷演算回路が演算した前記
ディジタル累積電荷の絶対値のブロック毎の最大値を求
める複数の最大値回路と、該複数の最大値回路が求めた
前記最大値が最小であるブロックを選択する選択回路と
を備え、該選択回路が選択したブロックを、変調したビ
ットシリアル信号として出力することを特徴とする。

【０００８】第１発明に係る変調方法及び第２発明に係
る変調装置では、ビットシリアル信号を所定長毎に分割
したブロックに、等ビット長を有しそれぞれ異なるビッ
トシリアル信号を付加する。そして、これらのビットシ
リアル信号毎に、これらのビットシリアル信号を初期値
として、適当なビット数分シフトして所定の演算を行う
畳込み変換を行い、畳込み変換した各ブロックを、走長
制限符号に変換して時間情報を重畳させる。

【０００９】次に、走長制限符号に変換した各ブロック
のディジタル累積電荷（ＤＳＶ；Digital Sum Value ）
を演算し、演算したディジタル累積電荷の絶対値のブロ
ック毎の最大値を求める。次に、求めた最大値が最小で
あるブロックを選択し、この選択したブロックを、変調
したビットシリアル信号として出力する。ディジタル累
積電荷は、ビットデータが“１”のときは電荷＋１を割
り当て、“０”のときは電荷−１を割り当て、その和を
ブロックの先頭から累計した値である。尚、適当なビッ
ト数毎にその和を演算し、この演算した和をブロックの
先頭から累計した場合でも結果は同じである。

【００１０】これにより、ブロックを走長制限符号に変
換したことにより、ブロックに時間情報を重畳させるこ
とができ、また、初期値として畳込んだビットシリアル
信号毎のブロックの内、ディジタル累積電荷が最小であ
るブロックを変調したビットシリアル信号とするので、
再生信号の周波数スペクトルのＤＣ成分が少なく、ＡＣ
結合部分が存在する再生回路で検出した場合でも、エン
ベロープ変動が小さく、データの検出精度が良い。

【００１１】第３発明に係る復調方法は、請求項１記載
の変調方法により変調されたビットシリアル信号を走長
制限符号から復号し、復号したビットシリアル信号を畳
込み逆変換し、畳込み逆変換したビットシリアル信号
の、先頭部及び所定長置きの所定ビット数のビットシリ
アル信号を除去することを特徴とする。

【００１２】第４発明に係る復調装置は、請求項１記載
の変調方法により変調されたビットシリアル信号を走長
制限符号から復号する走長制限復号器と、該走長制限復
号器が復号したビットシリアル信号を、畳込み逆変換す
る畳込み逆変換器と、該畳込み逆変換器が畳込み逆変換
したビットシリアル信号の、先頭部及び所定長置きの所
定ビット数のビットシリアル信号を除去する除去回路と
を備えることを特徴とする。

【００１３】第３発明に係る復調方法及び第４発明に係
る復調装置では、走長制限復号器がビットシリアル信号
を走長制限符号から復号し、畳込み逆変換器が、この復
号したビットシリアル信号を畳込み逆変換する。そし
て、除去回路が、この畳込み逆変換したビットシリアル
信号の、先頭部及び所定長置きの所定ビット数のビット
シリアル信号を除去する。これにより、第１発明に係る
変調方法及び第２発明に係る変調装置により変調された
ビットシリアル信号を復調することができる。

【００１４】

【発明の実施の形態】以下に、本発明をその実施の形態
を示す図面に基づいて説明する。図１は、本発明に係る
変調方法及び変調装置の実施の形態の構成を示すブロッ
ク図である。この変調装置は、元データであるビットシ
リアル信号を例えば２５６ビット（所定長）毎のブロッ
クに分割する分割器１と、分割器１が分割したブロック
に、例えば４ビット（等ビット長）のそれぞれ異なる１
６種類のビットシリアル信号を付加する付加器２と、こ
れらのビットシリアル信号毎の、分割器１が分割したブ
ロックを、これらのビットシリアル信号を初期値とし
て、４ビット毎に畳込み変換する畳込み変換器３とを備
えている。

【００１５】尚、分割器１が分割するブロック長は、略
１７ビット〜略５１２バイトが適当であり、付加器２が
付加するビットシリアル信号は、略１ビット〜略８ビッ
トが適当である。また、畳込み変換器３が畳込み変換す
るビット単位は、必ずしも４ビットである必要はなく、
略１ビット〜略８ビットが適当である。

【００１６】また、この変調装置は、畳込み変換器３が
畳込み変換したそれぞれのブロックを、走長制限（ＲＬ
Ｌ）符号にそれぞれ変換する走長制限符号変換器４と、
走長制限符号変換器４が走長制限符号に変換したそれぞ
れのブロックをＮＲＺＩ（Non Return to Zero Inverte
d ）変換するＮＲＺＩ変換器５とを備えている。ＮＲＺ
Ｉ変換は、図１５（ａ）に示すようなビットシリアル信
号が“１”のときは極性反転し、“０”のときは極性反
転しないように符号化するもので、例えば光ディスクの
記録用信号を作成する。

【００１７】また、この変調装置は、ＮＲＺＩ変換器５
がＮＲＺＩ変換したそれぞれのブロックの、例えば６ビ
ット毎のディジタル累積電荷（ＤＳＶ）を演算する累積
電荷演算器６と、累積電荷演算器６が演算したそれぞれ
のディジタル累積電荷の絶対値のブロック毎の最大値を
求め、求めた最大値が最小であるブロックを選択し、変
調したビットシリアル信号として出力するセレクタ７と
を備えている。尚、累積電荷演算器６が演算するディジ
タル累積電荷は、略１ビット〜略８ビット単位で演算す
るのが適当である。

【００１８】図２は、図１に示したブロック図の第１の
実施の形態を詳細に示したブロック図である。この実施
の形態では、畳込み変換器３（図１）は、４ビットのそ
れぞれ異なる１６種類（４ビットから２×２×２×２種
類となる）のビットシリアル信号毎の、分割器１が分割
したブロックを、これらのビットシリアル信号を初期値
として、４ビット毎に畳込み変換する１６個の畳込み変
換回路１０ａ〜１０ｐ（付加器２を含む）を有してい
る。また、走長制限符号変換器４（図１）は、畳込み変
換したそれぞれのブロックを（１，７；２，３）走長制
限符号に変換する１６個の走長制限符号変換回路１１ａ
〜１１ｐを有し、ＮＲＺＩ変換器５（図１）は、（１，
７；２，３）走長制限符号に変換したそれぞれのブロッ
クをＮＲＺＩ変換する１６個のＮＲＺＩ変換回路１２ａ
〜１２ｐを有している。

【００１９】また、この変調装置では、累積電荷演算器
６（図１）は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれ
ぞれＮＲＺＩ変換したブロックの、６ビット毎のディジ
タル累積電荷をそれぞれ演算する１６個の累積電荷演算
回路１３ａ〜１３ｐを有している。

【００２０】また、この変調装置では、セレクタ７（図
１）は、累積電荷演算回路１３ａ〜１３ｐが演算したデ
ィジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳ
Ｖmax をそれぞれ求める１６個の最大値回路１４ａ〜１
４ｐと、最大値回路１４ａ〜１４ｐがそれぞれ求めた最
大値ＤＳＶmax が最小であるブロックを検出する最小値
検出回路１５とを有している。

【００２１】また、この変調装置は、最小値検出回路１
５が検出したブロックの最終ディジタル累積電荷ＤＳＶ
end を選択して、累積電荷演算回路１３ａ〜１３ｐに、
次の各ブロックのディジタル累積電荷の初期値ＤＳＶin
itとして与える最終ディジタル累積電荷選択回路１６
と、最小値検出回路１５が検出したブロックを選択し
て、変調したビットシリアル信号として出力する選択回
路１７とを有している。選択回路１７は、ＮＲＺＩ変換
回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換した１６種
類のブロックを、最大値ＤＳＶmax が最小であるブロッ
クが選択される迄記憶しておく。そして、選択されたブ
ロックを出力し、他ブロックは消去する。

【００２２】このような構成の変調装置の動作を、各動
作における処理単位ビット数の遷移を説明する為の説明
図である図３を参照しながら説明する。分割器１（図
１）が元データから分割した２５６ビットのブロック
（図３（ａ））は、付加器２（図１）により、その先頭
部に４ビットのそれぞれ異なる１６種類のビットシリア
ル信号が付加され（ｂ）、これらのビットシリアル信号
を初期値として、畳込み変換回路１０ａ〜１０ｐが、４
ビット毎に畳込み変換する（ｃ）。畳込み変換された
（ｃ）それぞれのブロックは、走長制限符号変換回路１
１ａ〜１１ｐが（１，７；２，３）走長制限符号に変換
し（ｄ）、２ビット単位で３ビットに変換される
（ｄ）。

【００２３】（１，７；２，３）走長制限符号に変換さ
れたそれぞれのブロックは、ＮＲＺＩ変換回路１２ａ〜
１２ｐがＮＲＺＩ変換し（ｅ）、選択回路１７に与えら
れ記憶されると共に、累積電荷演算回路１３ａ〜１３ｐ
に与えられ、６ビット毎のディジタル累積電荷がそれぞ
れ演算される（ｆ）。最大値回路１４ａ〜１４ｐは、累
積電荷演算回路１３ａ〜１３ｐが演算したディジタル累
積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそ
れぞれ求め（ｆ）、最小値検出回路１５は、最大値回路
１４ａ〜１４ｐが求めた最大値ＤＳＶmax が最小である
ブロックを検出する。

【００２４】最終ディジタル累積電荷選択回路１６は、
最小値検出回路１５が検出したブロックの最終ディジタ
ル累積電荷ＤＳＶend （（ｆ）、ＤＳＶ₆₄）を選択し
て、累積電荷演算回路１３ａ〜１３ｐに、次の各ブロッ
クのディジタル累積電荷の初期値ＤＳＶinit（各ブロッ
クのその直前迄のディジタル累積電荷）として与える。
選択回路１７は、最小値検出回路１５が検出したブロッ
ク（ｅ）を選択し、変調したビットシリアル信号とし
て、例えば、光磁気ディスクに記録する為のＬＤ（レー
ザダイオード）駆動信号として出力する。

【００２５】図４は、畳込み変換回路１０ａ〜１０ｐの
構成例を示すブロック図である。各畳込み変換回路１０
ａ〜１０ｐは、分割器１（図１）が分割したブロック
を、４ビット毎に直並列変換する直並列変換回路２０
と、直並列変換回路２０が直並列変換した４ビットの並
列信号ｄ０，ｄ１，ｄ２，ｄ３を記憶するシフトレジス
タ２１とを備え、シフトレジスタ２１の出力信号ｄ０，
ｄ１，ｄ２，ｄ３は、それぞれ排他的論理和回路２２ａ
〜２２ｄの一方の入力端子に与えられる。排他的論理和
回路２２ａ〜２２ｄの各出力信号ｄ０´，ｄ１´，ｄ２
´，ｄ３´は、シフトレジスタ２４に記憶される。

【００２６】また、シフトレジスタ２４には、４ビット
毎の畳込み変換の初期値となる４ビットのビットパラレ
ル信号が、分割器１が分割したブロックの先頭部に付加
されるように、付加器２（図１）のレジスタ２３からも
与えられる。シフトレジスタ２４の各出力信号ｄ０´，
ｄ１´，ｄ２´，ｄ３´は、それぞれ排他的論理和回路
２２ａ〜２２ｄの他方の入力端子に与えられ、排他的論
理和回路２２ａ〜２２ｄは、それぞれ４ビット分シフト
した２つのデータの排他的論理和を求め、シフトレジス
タ２４に４ビットの並列信号として記憶させる。シフト
レジスタ２４は、４ビットの並列信号が入力されると
き、その１ビット前の４ビットの並列信号を並直列変換
回路２５に与え、並直列変換回路２５は、４ビットの並
列信号を直列信号に変換して出力する。

【００２７】図５は、ＮＲＺＩ変換回路１２ａ〜１２ｐ
の構成例を示すブロック図である。各ＮＲＺＩ変換回路
１２ａ〜１２ｐは、並直列変換回路２５からの直列信号
が、排他的論理和回路２６の一方の入力端子に与えら
れ、排他的論理和回路２６の出力信号は、シフトレジス
タ２７に記憶される。シフトレジスタ２７の出力信号
は、排他的論理和回路２６の他方の入力端子に与えら
れ、排他的論理和回路２６は、１ビット分シフトした２
つのデータの排他的論理和を求め、シフトレジスタ２７
経由でＮＲＺＩ変換符号として出力する。

【００２８】図６は、累積電荷演算回路１３ａ〜１３ｐ
及び最大値回路１４ａ〜１４ｐ（図２）の詳細な構成を
示すブロック図である。ＮＲＺＩ変換回路１２ａ〜１２
ｐから出力されたＮＲＺＩ変換符号に変換された各ブロ
ックは、直並列変換回路３０に与えられ、６ビットの並
列信号ｅ０，ｅ１，ｅ２，ｅ３，ｅ４，ｅ５に変換さ
れ、シフトレジスタ３１に記憶される。畳込み変換回路
１０ａ〜１０ｐにより畳込み変換された４ビット毎の信
号は、（１，７；２，３）走長制限符号に変換されるこ
とにより、６ビット毎の信号に変換されているので、６
ビット毎にディジタル累積電荷を求める。

【００２９】シフトレジスタ３１の出力信号ｅ０，ｅ
１，ｅ２，ｅ３，ｅ４，ｅ５は、加算回路３２により加
算され、加算された値は乗算回路３３により２倍にされ
る。２倍にされた値は、減算回路３４により６を減算さ
れる。これは、（ｅ０＋ｅ１＋ｅ２＋ｅ３＋ｅ４＋ｅ
５）×２−６＝（２ｅ０−１）＋（２ｅ１−１）＋（２
ｅ２−１）＋（２ｅ３−１）＋（２ｅ４−１）＋（２ｅ
５−１）から、出列信号ｅ０，ｅ１，ｅ２，ｅ３，ｅ
４，ｅ５が“１”のときは＋１として、“０”のときは
−１として６ビット毎にその和を演算することと同じで
ある。

【００３０】減算回路３４から出力された６ビット毎の
ディジタル電荷は、加算回路３５に与えられ、選択回路
３６を介して与えられる、それ以前のディジタル累積電
荷が加算され、ディジタル累積電荷として出力される。
加算回路３５から出力されたディジタル累積電荷は、絶
対値回路３８とシフトレジスタ３９とに与えられ、シフ
トレジスタ３９の出力は、選択回路３６と最終ディジタ
ル累積電荷選択回路１６（図２）とに与えられる。

【００３１】ＮＲＺＩ変換符号に変換され、直並列変換
回路３０に与えられる各ブロックは、カウンタ３７にも
与えられビット単位で計数される。カウンタ３７は、計
数値が“６”，“６ｎ”（ｎは２≦ｎ≦６５の整数）の
ときに、選択回路３６にそれぞれの選択信号を与える。
選択回路３６は、計数値が“６”のときの選択信号を与
えられたときは、最終ディジタル累積電荷選択回路１６
（図２）からの、その直前ブロックの最終ディジタル累
積電荷ＤＳＶend を、今回ブロックのディジタル累積電
荷の初期値ＤＳＶinitとして選択し加算回路３５に与え
る。選択回路３６は、計数値が“６ｎ”のときの選択信
号を与えられたときは、シフトレジスタ３９からの、そ
の直前６ビットのディジタル累積電荷ＤＳＶを選択し加
算回路３５に与える。

【００３２】絶対値回路３８は、与えられたディジタル
累積電荷の絶対値を求めて、比較回路４０及び選択回路
４１に、それぞれ入力信号ｂ及び入力信号Ｌとして与え
る。選択回路４１の出力は、シフトレジスタ４２に記憶
され、シフトレジスタ４２の出力は、その時点における
ディジタル累積電荷の絶対値の最大値ＤＳＶmax とし
て、最小値検出回路１５（図２）にあたえられ、比較回
路４０及び選択回路４１に、それぞれ入力信号ａ及び入
力信号Ｈとして与えられる。比較回路４０は、入力信号
ａ，ｂがａ≧ｂのときは、入力信号Ｈを選択する選択信
号を、ａ＜ｂのときは、入力信号Ｌを選択する選択信号
を、選択回路４１に与える。これにより、選択回路４１
は、その時点におけるディジタル累積電荷の絶対値の最
大値ＤＳＶmax を選択することができる。

【００３３】図７は、上述した本発明に係る変調方法及
び変調装置の第１の実施の形態により変調したランダム
データの周波数スペクトル及び従来の（１，７；２，
３）走長制限符号変換により変調した同様データの周波
数スペクトルの例を示したグラフである。縦軸に正規化
した利得（ｄＢ）を、横軸に元データのビット周波数
（ｆｂ）による正規化周波数を示す。これにより、本発
明に係る変調装置及び変調方法により変調したランダム
データの周波数スペクトルは、従来の（１，７；２，
３）走長制限符号変換により変調したそれに比較して、
周波数が小さい程抑圧され、ＤＣ成分が少ないことが分
かる。

【００３４】図８は、図１に示したブロック図の第２の
実施の形態を詳細に示したブロック図である。この実施
の形態では、畳込み変換器３（図１）は、２ビットのそ
れぞれ異なる４種類のビットシリアル信号（“００”，
“０１”，“１０”，“１１”）毎の、分割器１が分割
したブロックを、これらのビットシリアル信号を初期値
として、２ビット毎に畳込み変換する４個の畳込み変換
回路５０ａ〜５０ｄ（付加器２を含む）を有している。
また、走長制限符号変換器４（図１）は、畳込み変換し
たそれぞれのブロックを（２，７；１，２）走長制限符
号に変換する４個の走長制限符号変換回路５１ａ〜５１
ｄを有し、ＮＲＺＩ変換器５（図１）は、（２，７；
１，２）走長制限符号に変換したそれぞれのブロックを
ＮＲＺＩ変換する４個のＮＲＺＩ変換回路５２ａ〜５２
ｄを有している。

【００３５】また、この変調装置では、累積電荷演算器
６（図１）は、ＮＲＺＩ変換回路５２ａ〜５２ｄがそれ
ぞれＮＲＺＩ変換したブロックの、４ビット毎のディジ
タル累積電荷をそれぞれ演算する４個の累積電荷演算回
路５３ａ〜５３ｄを有している。

【００３６】また、この変調装置では、セレクタ７（図
１）は、累積電荷演算回路５３ａ〜５３ｄが演算したデ
ィジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳ
Ｖmax をそれぞれ求める４個の最大値回路５４ａ〜５４
ｄと、最大値回路５４ａ〜５４ｄがそれぞれ求めた最大
値ＤＳＶmax が最小であるブロックを検出する最小値検
出回路５５とを有している。

【００３７】また、この変調装置は、最小値検出回路５
５が検出したブロックの最終ディジタル累積電荷ＤＳＶ
end を選択して、累積電荷演算回路５３ａ〜５３ｄに、
次の各ブロックのディジタル累積電荷の初期値ＤＳＶin
itとして与える最終ディジタル累積電荷選択回路５６
と、最小値検出回路５５が検出したブロックを選択し
て、変調したビットシリアル信号として出力する選択回
路５７とを有している。選択回路５７は、ＮＲＺＩ変換
回路５２ａ〜５２ｄがそれぞれＮＲＺＩ変換した４種類
のブロックを、最大値ＤＳＶmax が最小であるブロック
が選択される迄記憶しておく。そして、選択されたブロ
ックを出力し、他ブロックは消去する。

【００３８】このような構成の変調装置の動作を、各動
作における処理単位ビット数の遷移を説明する為の説明
図である図９を参照しながら説明する。分割器１（図
１）が元データから分割した１２８ビットのブロック
（図９（ａ））は、付加器２（図１）により、その先頭
部に２ビットのそれぞれ異なる４種類のビットシリアル
信号が付加され（ｂ）、これらのビットシリアル信号を
初期値として、畳込み変換回路５０ａ〜５０ｄが、２ビ
ット毎に畳込み変換する（ｃ）。畳込み変換された
（ｃ）それぞれのブロックは、走長制限符号変換回路５
１ａ〜５１ｄが（２，７；１，２）走長制限符号に変換
し（ｄ）、１ビット単位で２ビットに変換される
（ｄ）。

【００３９】（２，７；１，２）走長制限符号に変換さ
れたそれぞれのブロックは、ＮＲＺＩ変換回路５２ａ〜
５２ｄがＮＲＺＩ変換し（ｅ）、選択回路５７に与えら
れ記憶されると共に、累積電荷演算回路５３ａ〜５３ｄ
に与えられ、４ビット毎のディジタル累積電荷がそれぞ
れ演算される（ｆ）。最大値回路５４ａ〜５４ｄは、累
積電荷演算回路５３ａ〜５３ｄが演算したディジタル累
積電荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそ
れぞれ求め（ｆ）、最小値検出回路５５は、最大値回路
５４ａ〜５４ｄが求めた最大値ＤＳＶmax が最小である
ブロックを検出する。

【００４０】最終ディジタル累積電荷選択回路５６は、
最小値検出回路５５が検出したブロックの最終ディジタ
ル累積電荷ＤＳＶend （（ｆ）、ＤＳＶ₆₄）を選択し
て、累積電荷演算回路５３ａ〜５３ｄに、次の各ブロッ
クのディジタル累積電荷の初期値ＤＳＶinit（各ブロッ
クのその直前迄のディジタル累積電荷）として与える。
選択回路５７は、最小値検出回路５５が検出したブロッ
ク（ｅ）を選択し、変調したビットシリアル信号とし
て、例えば、光磁気ディスクに記録する為のＬＤ（レー
ザダイオード）駆動信号として出力する。

【００４１】図１０は、畳込み変換回路５０ａ〜５０ｄ
（図８）の構成例を示すブロック図である。各畳込み変
換回路５０ａ〜５０ｄは、分割器１（図１）が分割した
ブロックを、２ビット毎に直並列変換する直並列変換回
路６０と、直並列変換回路６０が直並列変換した２ビッ
トの並列信号ｄ０，ｄ１を記憶するシフトレジスタ６１
とを備え、シフトレジスタ６１の出力信号ｄ０，ｄ１
は、それぞれ排他的論理和回路６２ａ，６２ｂの一方の
入力端子に与えられる。排他的論理和回路６２ａ，６２
ｂの各出力信号ｄ０´，ｄ１´は、シフトレジスタ６４
に記憶される。

【００４２】また、シフトレジスタ６４には、２ビット
毎の畳込み変換の初期値となる２ビットのビットパラレ
ル信号が、分割器１が分割したブロックの先頭部に付加
されるように、付加器２（図１）のレジスタ６３からも
与えられる。シフトレジスタ６４の各出力信号ｄ０´，
ｄ１´は、それぞれ排他的論理和回路６２ａ，６２ｂの
他方の入力端子に与えられ、排他的論理和回路６２ａ，
６２ｂは、それぞれ２ビット分シフトした２つのデータ
の排他的論理和を求め、シフトレジスタ６４に２ビット
の並列信号として記憶させる。シフトレジスタ６４は、
２ビットの並列信号が入力されるとき、その１ビット前
の２ビットの並列信号を並直列変換回路６５に与え、並
直列変換回路６５は、２ビットの並列信号を直列信号に
変換して出力する。

【００４３】ＮＲＺＩ変換回路５２ａ〜５２ｄ（図８）
の構成例は、上述したＮＲＺＩ変換回路１２ａ〜１２ｐ
の構成例（図５）と同様であるので説明を省略する。図
１１は、累積電荷演算回路５３ａ〜５３ｄ及び最大値回
路５４ａ〜５４ｄ（図８）の詳細な構成を示すブロック
図である。ＮＲＺＩ変換回路５２ａ〜５２ｄから出力さ
れたＮＲＺＩ変換符号に変換された各ブロックは、直並
列変換回路７０に与えられ、４ビットの並列信号ｅ０，
ｅ１，ｅ２，ｅ３に変換され、シフトレジスタ７１に記
憶される。畳込み変換回路５０ａ〜５０ｄ（図８）によ
り畳込み変換された２ビット毎の信号は、（２，７；
１，２）走長制限符号に変換されることにより、４ビッ
ト毎の信号に変換されているので、４ビット毎にディジ
タル累積電荷を求める。

【００４４】シフトレジスタ７１の出力信号ｅ０，ｅ
１，ｅ２，ｅ３は、加算回路７２により加算され、加算
された値は乗算回路７３により２倍にされる。２倍にさ
れた値は、減算回路７４により４を減算される。これ
は、（ｅ０＋ｅ１＋ｅ２＋ｅ３）×２−４＝（２ｅ０−
１）＋（２ｅ１−１）＋（２ｅ２−１）＋（２ｅ３−
１）から、出列信号ｅ０，ｅ１，ｅ２，ｅ３が“１”の
ときは＋１として、“０”のときは−１として４ビット
毎にその和を演算することと同じである。

【００４５】減算回路７４から出力された４ビット毎の
ディジタル電荷は、加算回路７５に与えられ、選択回路
７６を介して与えられる、それ以前のディジタル累積電
荷が加算され、ディジタル累積電荷として出力される。
加算回路７５から出力されたディジタル累積電荷は、絶
対値回路７８とシフトレジスタ７９とに与えられ、シフ
トレジスタ７９の出力は、選択回路７６と最終ディジタ
ル累積電荷選択回路５６（図８）とに与えられる。

【００４６】ＮＲＺＩ変換符号に変換され、直並列変換
回路７０に与えられる各ブロックは、カウンタ７７にも
与えられビット単位で計数される。カウンタ７７は、計
数値が“４”，“４ｎ”（ｎは２≦ｎ≦６５の整数）の
ときに、選択回路７６にそれぞれの選択信号を与える。
選択回路７６は、計数値が“４”のときの選択信号を与
えられたときは、最終ディジタル累積電荷選択回路５６
（図８）からの、その直前ブロックの最終ディジタル累
積電荷ＤＳＶend を、今回ブロックのディジタル累積電
荷の初期値ＤＳＶinitとして選択し加算回路７５に与え
る。選択回路７６は、計数値が“４ｎ”のときの選択信
号を与えられたときは、シフトレジスタ７９からの、そ
の直前４ビットのディジタル累積電荷ＤＳＶを選択し加
算回路７５に与える。

【００４７】絶対値回路７８は、与えられたディジタル
累積電荷の絶対値を求めて、比較回路４０及び選択回路
４１に、それぞれ入力信号ｂ及び入力信号Ｌとして与え
る。選択回路４１の出力は、シフトレジスタ４２に記憶
され、シフトレジスタ４２の出力は、その時点における
ディジタル累積電荷の絶対値の最大値ＤＳＶmax とし
て、最小値検出回路５５（図８）に与えられ、比較回路
４０及び選択回路４１に、それぞれ入力信号ａ及び入力
信号Ｈとして与えられる。比較回路４０は、入力信号
ａ，ｂがａ≧ｂのときは、入力信号Ｈを選択する選択信
号を、ａ＜ｂのときは、入力信号Ｌを選択する選択信号
を、選択回路４１に与える。これにより、選択回路４１
は、その時点におけるディジタル累積電荷の絶対値の最
大値ＤＳＶmax を選択することができる。

【００４８】上述した本発明に係る変調方法及び変調装
置の第２の実施の形態により変調したランダムデータの
周波数スペクトルは、図７に示した第１の実施の形態に
より変調したランダムデータの周波数スペクトルと同様
に、従来の（２，７；１，２）走長制限符号変換により
変調したそれに比較して、周波数が小さい程抑圧され、
ＤＣ成分が少なくなる。

【００４９】図１２は、本発明に係る復調方法及び復調
装置の実施の形態の構成を示すブロック図である。上述
した、本発明に係る変調装置及び変調方法の第１の実施
の形態により、ビットシリアル信号が変調され、例え
ば、光磁気ディスク（図示せず）に記録されている場
合、この変調装置は、光検出器（図示せず）がその光磁
気ディスクから読み出したビットシリアル信号をＮＲＺ
Ｉ逆変換するＮＲＺＩ逆変換器８０と、ＮＲＺＩ逆変換
器８０がＮＲＺＩ逆変換した（１，７；２，３）走長制
限符号から、３ビット単位で２ビットに復号する走長制
限復号器８１と、走長制限復号器８１が復号したビット
シリアル信号を、４ビット毎に畳込み逆変換する畳込み
逆変換器８２と、畳込み逆変換器８２が畳込み逆変換し
たビットシリアル信号の、先頭部及び２５６ビット置き
の４ビットのビットシリアル信号を除去する除去回路８
３とを備えている。

【００５０】このような構成の復調装置の動作は、光検
出器が光磁気ディスクから読み出したビットシリアル信
号を、ＮＲＺＩ逆変換器８０がＮＲＺＩ逆変換する。次
に、ＮＲＺＩ逆変換して求められた（１，７；２，３）
走長制限符号から、走長制限復号器８１が、３ビット単
位で２ビットに復号し、復号したビットシリアル信号
を、畳込み逆変換器８２が、４ビット毎に畳込み逆変換
する。次に、畳込み逆変換されたビットシリアル信号
は、除去回路８３により、先頭部及び２５６ビット置き
の４ビットのビットシリアル信号が除去され、本発明に
係る変調装置及び変調方法の第１の実施の形態により変
調されたビットシリアル信号に復調することができる。

【００５１】

【発明の効果】本発明の第１発明に係る変調方法及び第
２発明に係る変調装置によれば、ブロックを走長制限符
号に変換したことにより、ブロックに時間情報を重畳さ
せることができる。また、初期値として畳込んだ等ビッ
ト長のビットシリアル信号毎のブロックの内、ディジタ
ル累積電荷が最小であるブロックを変調したビットシリ
アル信号とするので、再生信号の周波数スペクトルのＤ
Ｃ成分が少なく、ＡＣ結合部分が存在する再生回路で検
出した場合でも、エンベロープ変動が小さく、データの
検出精度が良い。

【００５２】第３発明に係る復調方法及び第４発明に係
る復調装置によれば、第１発明に係る変調方法及び第２
発明に係る変調装置により変調されたビットシリアル信
号を復調することができる。

【図面の簡単な説明】

【図１】本発明に係る変調方法及び変調装置の実施の形
態の構成を示すブロック図である。

【図２】図１に示したブロック図の第１の実施の形態を
詳細に示したブロック図である。

【図３】第１の実施の形態の各動作における処理単位ビ
ット数の遷移を説明する為の説明図である。

【図４】畳込み変換回路の構成例を示すブロック図であ
る。

【図５】ＮＲＺＩ変換回路の構成例を示すブロック図で
ある。

【図６】累積電荷演算回路及び最大値回路の詳細な構成
例を示すブロック図である。

【図７】第１の実施の形態により変調したランダムデー
タの周波数スペクトル及び従来の走長制限符号変換によ
り変調した同様データの周波数スペクトルの例を示した
グラフである。

【図８】図１に示したブロック図の第２の実施の形態を
詳細に示したブロック図である。

【図９】第２の実施の形態の各動作における処理単位ビ
ット数の遷移を説明する為の説明図である。

【図１０】畳込み変換回路の構成例を示すブロック図で
ある。

【図１１】累積電荷演算回路及び最大値回路の詳細な構
成例を示すブロック図である。

【図１２】本発明に係る復調装置の実施の形態の構成を
示すブロック図である。

【図１３】（１，７；２，３）走長制限符号の符号変換
則を示した図表である。

【図１４】（２，７；１，２）走長制限符号の符号変換
則を示した図表である。

【図１５】ＮＲＺＩ変換を説明する為の説明図である。

【図１６】ピットポジション記録及びエッジポジション
記録を説明する為の説明図である。

【図１７】エンベロープ変動を説明する為の説明図であ
る。

【符号の説明】

１分割器２付加器３畳込み変換器４走長制限符号変換器５ＮＲＺＩ変換器６累積電荷演算器７セレクタ１０ａ〜１０ｐ，５０ａ〜５０ｄ畳込み変換回路１１ａ〜１１ｐ，５１ａ〜５１ｄ走長制限符号変換回
路１３ａ〜１３ｐ，５３ａ〜５３ｄ累積電荷演算回路１４ａ〜１４ｐ，５４ａ〜５４ｄ最大値回路１５，５５最小値検出回路１７，５７選択回路２３，６３付加回路３８，７８絶対値回路８１走長制限復号器８２畳込み逆変換器８３除去回路

Claims

【特許請求の範囲】

【請求項１】ビットシリアル信号を変調する変調方法
において、前記ビットシリアル信号を所定長毎に分割したブロック
に、等ビット長を有しそれぞれ異なるビットシリアル信
号を付加し、該ビットシリアル信号を付加したブロック
を、該ビットシリアル信号を初期値としてそれぞれ畳込
み変換し、畳込み変換したブロックをそれぞれ走長制限
符号に変換し、走長制限符号に変換したブロックのディ
ジタル累積電荷をそれぞれ演算し、演算した前記ディジ
タル累積電荷の絶対値のブロック毎の最大値をそれぞれ
求めて、求めた前記最大値が最小であるブロックを選択
し、選択したブロックを変調したビットシリアル信号と
して出力することを特徴とする変調方法。
【請求項２】ビットシリアル信号を変調する変調装置
において、前記ビットシリアル信号を所定長毎のブロックに分割す
る分割器と、該分割器が分割したブロックに、等ビット
長を有しそれぞれ異なるビットシリアル信号を付加する
複数の付加回路と、該複数の付加回路が前記ビットシリ
アル信号をそれぞれ付加したブロックを、該ビットシリ
アル信号を初期値として畳込み変換する複数の畳込み変
換回路と、該複数の畳込み変換回路が畳込み変換したブ
ロックを走長制限符号に変換する複数の走長制限符号変
換回路と、該複数の走長制限符号変換回路が走長制限符
号に変換したブロックのディジタル累積電荷を演算する
複数の累積電荷演算回路と、該複数の累積電荷演算回路
が演算した前記ディジタル累積電荷の絶対値のブロック
毎の最大値を求める複数の最大値回路と、該複数の最大
値回路が求めた前記最大値が最小であるブロックを選択
する選択回路とを備え、該選択回路が選択したブロック
を、変調したビットシリアル信号として出力することを
特徴とする変調装置。
【請求項３】請求項１記載の変調方法により変調され
たビットシリアル信号を走長制限符号から復号し、復号
したビットシリアル信号を畳込み逆変換し、畳込み逆変
換したビットシリアル信号の、先頭部及び所定長置きの
所定ビット数のビットシリアル信号を除去することを特
徴とする復調方法。
【請求項４】請求項１記載の変調方法により変調され
たビットシリアル信号を走長制限符号から復号する走長
制限復号器と、該走長制限復号器が復号したビットシリ
アル信号を、畳込み逆変換する畳込み逆変換器と、該畳
込み逆変換器が畳込み逆変換したビットシリアル信号
の、先頭部及び所定長置きの所定ビット数のビットシリ
アル信号を除去する除去回路とを備えることを特徴とす
る復調装置。