JP2000011548A - 変調装置 - Google Patents

Abstract

(57)【要約】 【課題】 伝送系に合わない変調パターン及び復調系が
苦手とする変調パターンを除去することができる変調装
置の提供。 【解決手段】 ビットシリアル信号を所定長毎のブロッ
クに分割し、分割したブロックに、等ビット長を有しそ
れぞれ異なるビットシリアル信号を付加し、このビット
シリアル信号を付加した各ブロックに所定の１又は複数
の変換処理を施し、変換処理を施した各ブロックの内か
ら所定の条件により選択し、選択したブロックを変調し
たビットシリアル信号として出力する変調装置。ビット
シリアル信号の所定のパターンを設定する少なくとも１
つの設定回路１と、前記変換処理を施した各ブロックか
ら、設定回路１が設定したパターンを検出する複数の検
出回路４ａ〜４ｐと、検出回路４ａ〜４ｐが前記パター
ンを検出したときは当該ブロックを除去する除去回路６
とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信分野及びコン
ピュータ分野で広く使用されているビットシリアル信号
の変調装置の改良に関するものである。

【０００２】

【従来の技術】電気信号の変調は、通信分野では最も古
くから行われており、例えば無線通信においては、ＦＭ
変調及びＡＭ変調等によりアナログの電気信号を変調す
ることが行われている。また、コンピュータ分野では、
磁気ディスク及び光ディスク等の記録装置において、ビ
ットシリアルのデータ信号を変調して記録することが行
われている。光ディスク装置は、大容量、可換性、高信
頼性等により、画像・イメージ情報の記録再生からコン
ピュータ用のコード記録が可能なもの迄、需要が急速に
拡大した分野であり、これに使用される光ディスクは、
年々、その大容量化の要望が高まっている。

【０００３】図１３は、光ディスク装置に使用される従
来の変調装置の構成例を示したブロック図である。この
変調装置は、４ビットのそれぞれ異なる１６種類（４ビ
ットから２×２×２×２種類となる）のビットシリアル
信号毎の、分割器（図示せず）が分割したブロックを、
これらのビットシリアル信号を初期値として、４ビット
毎に畳込み変換する１６個の畳込み変換回路１０ａ〜１
０ｐと、畳込み変換回路１０ａ〜１０ｐが変換したそれ
ぞれのブロックをＮＲＺＩ変換する１６個のＮＲＺＩ変
換回路１２ａ〜１２ｐとを備えている。ＮＲＺＩ変換
は、ビットシリアル信号が“１”のときは極性反転し、
“０”のときは極性反転しないように符号化する変換方
法である。

【０００４】また、この変調装置は、ＮＲＺＩ変換回路
１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロック
の、６ビット毎のディジタル累積電荷をそれぞれ演算す
る１６個の累積電荷演算回路１３ａ〜１３ｐと、累積電
荷演算回路１３ａ〜１３ｐが演算したディジタル累積電
荷の絶対値の、ブロック毎の最大値ＤＳＶmax をそれぞ
れ求める１６個の最大値回路１４ａ〜１４ｐと、最大値
回路１４ａ〜１４ｐがそれぞれ求めた最大値ＤＳＶmax
が最小であるブロックを検出する最小値検出回路１５と
を備えている。ディジタル累積電荷は、信号が“１”の
ときは＋１として、“０”のときは−１として所定数ビ
ット毎にその和を演算し累積させたものである。

【０００５】また、この変調装置は、最小値検出回路１
５が検出したブロックの最終ディジタル累積電荷ＤＳＶ
end を選択して、累積電荷演算回路１３ａ〜１３ｐに、
次の各ブロックのディジタル累積電荷の初期値ＤＳＶin
itとして与える最終ディジタル累積電荷の選択回路１６
と、最小値検出回路１５が検出したブロックを選択し
て、変調したビットシリアル信号として出力する選択回
路１７とを備えている。選択回路１７は、ＮＲＺＩ変換
回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換した１６種
類のブロックを、最大値ＤＳＶmax が最小であるブロッ
クが選択される迄記憶しておく。そして、選択されたブ
ロックを出力し、他ブロックは消去する。

【０００６】以下に、このような構成の変調装置の動作
を説明する。分割器（図示せず）が元データから分割し
た２５６ビットのブロックは、その先頭部に４ビットの
それぞれ異なる１６種類のビットシリアル信号が付加さ
れ、これらのビットシリアル信号を初期値として、畳込
み変換回路１０ａ〜１０ｐが、４ビット毎に畳込み変換
する。

【０００７】畳込み変換されたそれぞれのブロックは、
光ディスクに記録するデータを作成する為及びディジタ
ル累積電荷を計算する為に、ＮＲＺＩ変換回路１２ａ〜
１２ｐがＮＲＺＩ変換し、選択回路１７に与えられ記憶
されると共に、累積電荷演算回路１３ａ〜１３ｐに与え
られ、６ビット毎のディジタル累積電荷がそれぞれ演算
される。最大値回路１４ａ〜１４ｐは、累積電荷演算回
路１３ａ〜１３ｐが演算したディジタル累積電荷の絶対
値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求め、
最小値検出回路１５は、最大値回路１４ａ〜１４ｐが求
めた最大値ＤＳＶmax が最小であるブロックを検出す
る。

【０００８】最終ディジタル累積電荷の選択回路１６
は、最小値検出回路１５が検出したブロックの最終ディ
ジタル累積電荷ＤＳＶend を選択して、累積電荷演算回
路１３ａ〜１３ｐに、次の各ブロックのディジタル累積
電荷の初期値ＤＳＶinit（各ブロックのその直前迄のデ
ィジタル累積電荷）として与える。選択回路１７は、最
小値検出回路１５が検出したブロックを選択し、変調し
たビットシリアル信号として、例えば、光ディスクに記
録する為のＬＤ（レーザダイオード）駆動信号又は磁界
変調信号として出力する。

【０００９】

【発明が解決しようとする課題】上述したような従来の
変調装置では、決められた規則により機械的に変調を行
う為、入力データにより、変調後のデータが伝送路に合
わなかったり、復調系が苦手とする場合が存在する。例
えば、入力データが図１４（ａ）に示すような“０１”
の連続であるとき、変調後の変調データも（ｂ）に示す
ように“０１”の連続となる。このようなデータを光デ
ィスクに磁界変調記録すると、（ｃ）に示すような光デ
ィスク記録マークとなる。

【００１０】このような記録マークの再生信号は、着目
したサンプリングデータの前後のサンプリングデータの
値も使用して、データ系列として最も確からしいデータ
系列を推定して行くビタビ検出器では、（ｄ）に示すよ
うに、ＰＲ（１，１）ＭＬの期待値に対して、波形干渉
の為に中間値（期待値Ｐ１，Ｐ３）の連続となり、パス
メモリにはパスマージが発生しない。このように、ビタ
ビ検出器のパスメモリ長より長く中間値が連続すると、
ビタビ検出器はデータを検出できない問題があった。

【００１１】本発明は、上述したような事情に鑑みてな
されたものであり、第１発明では、伝送系に合わない変
調パターン及び復調系が苦手とする変調パターンを除去
できる変調装置を提供することを目的とする。第２〜６
発明では、伝送系に合わない変調パターン及び復調系が
苦手とする変調パターンが連続することを防止できる変
調装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】第１発明に係る変調装置
は、ビットシリアル信号を所定長毎のブロックに分割
し、分割したブロックに、等ビット長を有しそれぞれ異
なるビットシリアル信号を付加し、該ビットシリアル信
号を付加した各ブロックに所定の１又は複数の変換処理
を施し、該変換処理を施した各ブロックの内から所定の
条件により選択し、選択したブロックを変調したビット
シリアル信号として出力する変調装置において、ビット
シリアル信号の所定のパターンを設定する少なくとも１
つの設定回路と、前記変換処理を施した各ブロックか
ら、前記設定回路が設定したパターンを検出する複数の
検出回路と、該検出回路が前記パターンを検出したとき
は当該ブロックを除去する除去回路とを備えることを特
徴とする。

【００１３】この変調装置では、ビットシリアル信号を
所定長毎に分割したブロックに、等ビット長を有しそれ
ぞれ異なるビットシリアル信号を付加し、このビットシ
リアル信号を付加した各ブロックに所定の１又は複数の
変換処理を施し、変換処理を施した各ブロックの内から
所定の条件により選択したブロックを、変調したビット
シリアル信号として出力する。設定回路はビットシリア
ル信号の所定のパターンを設定し、所定の１又は複数の
変換処理を施した各ブロックから、複数の検出回路が、
設定回路が設定したパターンを検出する。除去回路は、
検出回路が前記パターンを検出したときは当該ブロック
を除去する。これにより、伝送系に合わない変調パター
ン又は復調系が苦手とする変調パターンを除去すること
ができる。

【００１４】第２発明に係る変調装置は、ビットシリア
ル信号を所定長毎のブロックに分割し、分割したブロッ
クに、等ビット長を有しそれぞれ異なるビットシリアル
信号を付加する回路と、該回路が該ビットシリアル信号
を付加した各ブロックに所定の１又は複数の変換処理を
施す回路と、該回路が該変換処理を施した各ブロックの
内から所定の条件により選択し、選択したブロックを変
調したビットシリアル信号として出力する選択手段とを
備える変調装置において、ビットシリアル信号の所定の
パターンを設定する少なくとも１つの設定回路と、前記
変換処理を施した各ブロックから、前記設定回路が設定
したパターンを検出する複数の検出回路と、該検出回路
がそれぞれ前記パターンを検出した回数を計数する複数
の計数回路とを備え、前記選択手段は、該計数回路が計
数した回数が小さい前記ブロックを優先して選択するこ
とを特徴とする。

【００１５】この変調装置では、ビットシリアル信号を
所定長毎に分割したブロックに、等ビット長を有しそれ
ぞれ異なるビットシリアル信号を付加し、このビットシ
リアル信号を付加した各ブロックに所定の１又は複数の
変換処理を施し、変換処理を施した各ブロックの内から
所定の条件により選択したブロックを、変調したビット
シリアル信号として出力する。設定回路はビットシリア
ル信号の所定のパターンを設定し、所定の１又は複数の
変換処理を施した各ブロックから、複数の検出回路が、
設定回路が設定したパターンを検出し、複数の計数回路
が、検出回路がそれぞれ前記パターンを検出した回数を
計数する。選択手段は、計数回路が計数した回数が小さ
いブロックを優先して選択する。これにより、伝送系に
合わない変調パターン又は復調系が苦手とする変調パタ
ーンが連続することを防止できる。

【００１６】第３発明に係る変調装置は、ビットシリア
ル信号を所定長毎のブロックに分割し、分割したブロッ
クに、等ビット長を有しそれぞれ異なるビットシリアル
信号を付加する回路と、該回路が該ビットシリアル信号
を付加した各ブロックに所定の１又は複数の変換処理を
施す回路と、該回路が該変換処理を施した各ブロックの
内から所定の条件により選択し、選択したブロックを変
調したビットシリアル信号として出力する選択手段とを
備える変調装置において、前記所定の条件は複数であ
り、前記選択手段は、前記所定の条件毎に、各ブロック
が該所定の条件に適合するか否かを判定する為の判定回
路を備え、該複数の判定回路の判定結果に基づきブロッ
クを選択することを特徴とする。

【００１７】この変調装置では、ビットシリアル信号を
所定長毎に分割したブロックに、等ビット長を有しそれ
ぞれ異なるビットシリアル信号を付加し、このビットシ
リアル信号を付加した各ブロックに所定の１又は複数の
変換処理を施し、変換処理を施した各ブロックの内から
所定の条件により選択したブロックを、変調したビット
シリアル信号として出力する。選択手段が、変換処理を
施した各ブロックの内から選択する為の所定の条件は複
数であり、複数の判定回路は、前記所定の条件毎に、各
ブロックがその所定の条件に適合するか否かを判定す
る。選択手段は、複数の判定回路の判定結果に基づきブ
ロックを選択する。これにより、伝送系に合わない変調
パターン又は復調系が苦手とする変調パターンが連続す
ることを防止できる。

【００１８】第４発明に係る変調装置は、前記判定回路
は、ビットシリアル信号の所定のパターンを設定する少
なくとも１つの設定回路と、前記変換処理を施した各ブ
ロックから、前記設定回路が設定したパターンを検出す
る複数の検出回路と、該検出回路がそれぞれ前記パター
ンを検出した回数を計数する複数の計数回路とを備え、
該各計数回路が計数した各回数を判定結果とすることを
特徴とする。

【００１９】この変調装置では、設定回路が、ビットシ
リアル信号の所定のパターンを設定し、所定の１又は複
数の変換処理を施した各ブロックから、複数の検出回路
が、設定回路が設定したパターンを検出し、複数の計数
回路が、検出回路がそれぞれ前記パターンを検出した回
数を計数する。判定回路は、各計数回路が計数した各回
数を判定結果とする。これにより、伝送系に合わない変
調パターン又は復調系が苦手とする変調パターンが連続
することを防止できる。

【００２０】第５発明に係る変調装置は、前記判定回路
の１つは、前記変換処理を施した各ブロックのディジタ
ル累積電荷を演算する複数の累積電荷演算回路と、該複
数の累積電荷演算回路が演算した前記ディジタル累積電
荷の絶対値のブロック毎の最大値を求める複数の最大値
回路とを備え、該各最大値回路が求めた各最大値を判定
結果とすることを特徴とする。

【００２１】この変調装置では、複数の累積電荷演算回
路が、所定の１又は複数の変換処理を施した各ブロック
のディジタル累積電荷を演算し、複数の最大値回路が、
複数の累積電荷演算回路が演算したディジタル累積電荷
の絶対値のブロック毎の最大値を求める。判定回路は、
各最大値回路が求めた各最大値を判定結果とする。これ
により、伝送系に合わない変調パターン又は復調系が苦
手とする変調パターンが連続することを防止できる。

【００２２】第６発明に係る変調装置は、前記選択手段
は、前記各判定回路の判定結果にそれぞれ所定の重みを
付加する複数の重み付加回路を備え、該複数の重み付加
回路がそれぞれ所定の重みを付加した判定結果に基づき
ブロックを選択することを特徴とする。

【００２３】この変調装置では、複数の重み付加回路
が、各判定回路の判定結果にそれぞれ所定の重みを付加
し、選択手段は、複数の重み付加回路がそれぞれ所定の
重みを付加した判定結果に基づきブロックを選択するの
で、伝送系に合わない変調パターン又は復調系が苦手と
する変調パターンが連続することを防止できる。

【００２４】

【発明の実施の形態】以下に、本発明をその実施の形態
を示す図面に基づいて説明する。 実施の形態１．図１は、本発明に係る変調装置の実施の
形態１の構成を示すブロック図である。この変調装置
は、元データａｋであるビットシリアル信号の所定長毎
のブロックに所定の１又は複数の変換処理を施す変調回
路３と、ビットシリアル信号の、伝送系に合わないパタ
ーン又は復調系が苦手とするパターンを設定する特定パ
ターン設定回路１（設定回路）と、変調回路３が変換処
理を施した各ブロックから、特定パターン設定回路１が
設定したパターンを検出し、検出した回数を計数し、検
出した当該ブロックを除去又はその回数が少ないブロッ
クを優先して選択し、変調データｂｋとして出力する特
定パターン除去回路２（検出回路、除去回路）とを備え
ている。

【００２５】図２は、本発明に係る変調装置の実施の形
態１の構成を詳細に示すブロック図である。この変調装
置は、４ビットのそれぞれ異なる１６種類（４ビットか
ら２×２×２×２種類となる）のビットシリアル信号毎
の、分割器（図示せず）が分割したブロックを、これら
のビットシリアル信号を初期値として、４ビット毎に畳
込み変換する１６個の畳込み変換回路１０ａ〜１０ｐ
（変換処理を施す回路）と、畳込み変換回路１０ａ〜１
０ｐが変換したそれぞれのブロックをＮＲＺＩ変換する
１６個のＮＲＺＩ変換回路１２ａ〜１２ｐ（変換処理を
施す回路）とを備えている。ＮＲＺＩ変換は、ビットシ
リアル信号が“１”のときは極性反転し、“０”のとき
は極性反転しないように符号化する変換方法である。

【００２６】また、この変調装置は、ＮＲＺＩ変換回路
１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロック
の、６ビット毎のディジタル累積電荷をそれぞれ演算す
る１６個の累積電荷演算回路１３ａ〜１３ｐ（判定回
路）と、累積電荷演算回路１３ａ〜１３ｐが演算したデ
ィジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳ
Ｖmax をそれぞれ求める１６個の最大値回路１４ａ〜１
４ｐ（判定回路）とを備えている。ディジタル累積電荷
は、信号が“１”のときは＋１として、“０”のときは
−１として所定数ビット毎にその和を演算し、累積させ
たものである。

【００２７】また、この変調装置は、ビットシリアル信
号の、伝送系に合わないパターン又は復調系が苦手とす
るパターンを設定する特定パターン設定回路１と、ＮＲ
ＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換し
たブロックから、特定パターン設定回路１が設定したパ
ターンを検出し、検出した回数と最大値回路１４ａ〜１
４ｐから与えられたブロック毎の最大値ＤＳＶmax とを
勘案して、ブロックを選択し変調データとして出力する
特定パターン除去回路２とを備えている。

【００２８】また、この変調装置は、特定パターン除去
回路２が選択したブロックの最終ディジタル累積電荷Ｄ
ＳＶend を選択して、累積電荷演算回路１３ａ〜１３ｐ
に、次の各ブロックのディジタル累積電荷の初期値ＤＳ
Ｖinitとして与える最終ディジタル累積電荷の選択回路
１６を備えている。特定パターン除去回路２は、ＮＲＺ
Ｉ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換した
１６種類のブロックを、パターンを検出した回数と最大
値ＤＳＶmax とを勘案してブロックが選択される迄記憶
しておく。そして、選択されたブロックを出力し、他ブ
ロックは消去する。

【００２９】以下に、このような構成の変調装置の動作
を説明する。分割器（図示せず）が元データから分割し
た２５６ビットのブロックは、その先頭部に４ビットの
それぞれ異なる１６種類のビットシリアル信号が付加さ
れ、これらのビットシリアル信号を初期値として、畳込
み変換回路１０ａ〜１０ｐが、４ビット毎に畳込み変換
する。

【００３０】畳込み変換されたそれぞれのブロックは、
光ディスクに記録するデータを作成する為及びディジタ
ル累積電荷を計算する為に、ＮＲＺＩ変換回路１２ａ〜
１２ｐがＮＲＺＩ変換し、特定パターン除去回路２に与
えられると共に、累積電荷演算回路１３ａ〜１３ｐに与
えられ、６ビット毎のディジタル累積電荷がそれぞれ演
算される。最大値回路１４ａ〜１４ｐは、累積電荷演算
回路１３ａ〜１３ｐが演算したディジタル累積電荷の絶
対値の、ブロック毎の最大値ＤＳＶmax をそれぞれ求
め、特定パターン除去回路２に与える。

【００３１】特定パターン設定回路１は、ビットシリア
ル信号の、伝送系に合わないパターン及び復調系が苦手
とするパターンを設定する。特定パターン除去回路２
は、ＮＲＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺ
Ｉ変換したブロックから、特定パターン設定回路１が設
定したパターンを検出し、検出した回数と最大値回路１
４ａ〜１４ｐから与えられたブロック毎の最大値ＤＳＶ
max とを勘案して、ブロックを選択し、変調したビット
シリアル信号として、例えば、光ディスクに記録する為
のＬＤ（レーザダイオード）駆動信号又は磁界変調信号
として出力する。

【００３２】最終ディジタル累積電荷の選択回路１６
は、特定パターン除去回路２が選択したブロックの最終
ディジタル累積電荷ＤＳＶend を選択して、累積電荷演
算回路１３ａ〜１３ｐに、次の各ブロックのディジタル
累積電荷の初期値ＤＳＶinit（各ブロックのその直前迄
のディジタル累積電荷）として与える。

【００３３】図３は、畳込み変換回路１０ａ〜１０ｐの
構成例を示すブロック図である。各畳込み変換回路１０
ａ〜１０ｐは、分割されたブロックを、４ビット毎に直
並列変換する直並列変換回路２０と、直並列変換回路２
０が直並列変換した４ビットの並列信号ｄ０，ｄ１，ｄ
２，ｄ３を記憶するシフトレジスタ２１とを備え、シフ
トレジスタ２１の出力信号ｄ０，ｄ１，ｄ２，ｄ３は、
それぞれ排他的論理和回路２２ａ〜２２ｄの一方の入力
端子に与えられる。排他的論理和回路２２ａ〜２２ｄの
各出力信号ｄ０´，ｄ１´，ｄ２´，ｄ３´は、シフト
レジスタ２４に記憶される。

【００３４】また、シフトレジスタ２４には、４ビット
毎の畳込み変換の初期値となる４ビットのビットパラレ
ル信号が、分割されたブロックの先頭部に付加されるよ
うに、レジスタ２３からも与えられる。シフトレジスタ
２４の各出力信号ｄ０´，ｄ１´，ｄ２´，ｄ３´は、
それぞれ排他的論理和回路２２ａ〜２２ｄの他方の入力
端子に与えられ、排他的論理和回路２２ａ〜２２ｄは、
それぞれ４ビット分シフトした２つのデータの排他的論
理和を求め、シフトレジスタ２４に４ビットの並列信号
として記憶させる。シフトレジスタ２４は、４ビットの
並列信号が入力されるとき、その１ビット前の４ビット
の並列信号を並直列変換回路２５に与え、並直列変換回
路２５は、４ビットの並列信号を直列信号に変換して出
力する。

【００３５】図４は、ＮＲＺＩ変換回路１２ａ〜１２ｐ
の構成例を示すブロック図である。各ＮＲＺＩ変換回路
１２ａ〜１２ｐは、並直列変換回路２５（図３）からの
直列信号が、排他的論理和回路２６の一方の入力端子に
与えられ、排他的論理和回路２６の出力信号は、シフト
レジスタ２７に記憶される。シフトレジスタ２７の出力
信号は、排他的論理和回路２６の他方の入力端子に与え
られ、排他的論理和回路２６は、１ビット分シフトした
２つのデータの排他的論理和を求め、シフトレジスタ２
７経由でＮＲＺＩ変換符号として出力する。

【００３６】図５は、累積電荷演算回路１３ａ〜１３ｐ
及び最大値回路１４ａ〜１４ｐ（図２）の詳細な構成例
を示すブロック図である。ＮＲＺＩ変換回路１２ａ〜１
２ｐから出力されたＮＲＺＩ変換符号に変換された各ブ
ロックは、直並列変換回路３０に与えられ、６ビットの
並列信号ｅ０，ｅ１，ｅ２，ｅ３，ｅ４，ｅ５に変換さ
れ、シフトレジスタ３１に記憶される。

【００３７】シフトレジスタ３１の出力信号ｅ０，ｅ
１，ｅ２，ｅ３，ｅ４，ｅ５は、加算回路３２により加
算され、加算された値は乗算回路３３により２倍にされ
る。２倍にされた値は、減算回路３４により６を減算さ
れる。これは、（ｅ０＋ｅ１＋ｅ２＋ｅ３＋ｅ４＋ｅ
５）×２−６＝（２ｅ０−１）＋（２ｅ１−１）＋（２
ｅ２−１）＋（２ｅ３−１）＋（２ｅ４−１）＋（２ｅ
５−１）から、出列信号ｅ０，ｅ１，ｅ２，ｅ３，ｅ
４，ｅ５が“１”のときは＋１として、“０”のときは
−１として６ビット毎にその和を演算することと同じで
ある。

【００３８】減算回路３４から出力された６ビット毎の
ディジタル電荷は、加算回路３５に与えられ、選択回路
３６を介して与えられる、それ以前のディジタル累積電
荷が加算され、ディジタル累積電荷として出力される。
加算回路３５から出力されたディジタル累積電荷は、絶
対値回路３８とシフトレジスタ３９とに与えられ、シフ
トレジスタ３９の出力は、選択回路３６と最終ディジタ
ル累積電荷の選択回路１６（図２）とに与えられる。

【００３９】ＮＲＺＩ変換符号に変換され、直並列変換
回路３０に与えられる各ブロックは、カウンタ３７にも
与えられビット単位で計数される。カウンタ３７は、計
数値が“６”，“６ｎ”（ｎは２≦ｎ≦６５の整数）の
ときに、選択回路３６にそれぞれの選択信号を与える。
選択回路３６は、計数値が“６”のときの選択信号を与
えられたときは、最終ディジタル累積電荷の選択回路１
６（図２）からの、その直前ブロックの最終ディジタル
累積電荷ＤＳＶend を、今回ブロックのディジタル累積
電荷の初期値ＤＳＶinitとして選択し加算回路３５に与
える。選択回路３６は、計数値が“６ｎ”のときの選択
信号を与えられたときは、シフトレジスタ３９からの、
その直前６ビットのディジタル累積電荷ＤＳＶを選択し
加算回路３５に与える。

【００４０】絶対値回路３８は、与えられたディジタル
累積電荷の絶対値を求めて、比較回路４０及び選択回路
４１に、それぞれ入力信号ｂ及び入力信号Ｌとして与え
る。選択回路４１の出力は、シフトレジスタ４２に記憶
され、シフトレジスタ４２の出力は、その時点における
ディジタル累積電荷の絶対値の最大値ＤＳＶmax とし
て、特定パターン除去回路２（図２）にあたえられ、比
較回路４０及び選択回路４１に、それぞれ入力信号ａ及
び入力信号Ｈとして与えられる。比較回路４０は、入力
信号ａ，ｂがａ≧ｂのときは、入力信号Ｈを選択する選
択信号を、ａ＜ｂのときは、入力信号Ｌを選択する選択
信号を、選択回路４１に与える。これにより、選択回路
４１は、その時点におけるディジタル累積電荷の絶対値
の最大値ＤＳＶmax を選択することができる。

【００４１】図６は、特定パターン除去回路２（図２）
の構成例を示すブロック図である。特定パターン除去回
路２は、ＮＲＺＩ変換回路１２ａ〜１２ｐがＮＲＺＩ変
換符号に変換した各ブロックが、それぞれ特定パターン
一致回数カウンタ４ａ〜４ｐ（検出回路、計数回路、判
定回路）に１ビットずつ与えられシフトされる。特定パ
ターン一致回数カウンタ４ａ〜４ｐは、特定パターン設
定回路１が設定したビットシリアル信号のパターンが並
列信号として与えられ、この並列信号とＮＲＺＩ変換回
路１２ａ〜１２ｐから与えられたブロックとを、ブロッ
クが１ビットずつ与えられシフトされる都度比較し、両
者が一致した回数をカウントする。

【００４２】特定パターン一致回数カウンタ４ａ〜４ｐ
は、ブロック単位で両者が一致した回数をパターン選択
信号作成器５（選択手段）に与えると共に、ＮＲＺＩ変
換回路１２ａ〜１２ｐから与えられたブロックを選択回
路６（除去回路、選択手段）に送り込む。パターン選択
信号作成器５は、最大値回路１４ａ〜１４ｐ（図２）か
らの各ブロック毎の、その時点におけるディジタル累積
電荷の絶対値の最大値ＤＳＶmax も与えられ、ブロック
毎のこれらの最大値ＤＳＶmax と特定パターン一致回数
カウンタ４ａ〜４ｐからの一致回数とを勘案して、ブロ
ックを選択する為の選択信号を作成し、選択回路６及び
最終ディジタル累積電荷の選択回路１６に与える。選択
回路６は、与えられた選択信号に従って、特定パターン
一致回数カウンタ４ａ〜４ｐから送り込まれた各ブロッ
クから１ブロックを選択し、変調データとして出力す
る。

【００４３】図７は、特定パターン一致回数カウンタ４
ａ〜４ｐ（図６）の構成例を示すブロック図である。特
定パターン一致回数カウンタ４ａ〜４ｐは、特定パター
ン設定回路１が設定したビットシリアル信号のパターン
が、並列信号として特定パターンメモリ７に与えられ記
憶される。特定パターンメモリ７が記憶するパターン
は、各ビット毎に排他的論理和回路ｅｘ１〜ｅｘｎ（ｎ
は特定パターンの桁数）の一方の入力端子に与えられ
る。一方、ＮＲＺＩ変換回路１２ａ〜１２ｐがＮＲＺＩ
変換符号に変換した各ブロックが、選択回路９ａを通じ
てシフトレジスタ９に１ビットずつ与えられシフトされ
る。シフトレジスタ９が記憶するデータは、入力側から
ｎビット目（ｎは特定パターンの桁数）迄の各ビット毎
にその順序で排他的論理和回路ｅｘ１〜ｅｘｎの他方の
入力端子に与えられる。

【００４４】排他的論理和回路ｅｘ１〜ｅｘｎの各出力
は、反転されて論理積回路８に与えられ、論理積回路８
は、与えられた排他的論理和回路ｅｘ１〜ｅｘｎの各出
力の反転信号が全て“１”、つまり、排他的論理和回路
ｅｘ１〜ｅｘｎ毎に２入力が全て一致したときに“１”
を出力し、カウンタ８ａがこれをカウントする。カウン
タ８ａは、各ブロックがシフトレジスタ９にｎビット入
力された時点からブロックの桁数分（ここでは２６０ビ
ット）入力された時点迄カウントし、その時点で、その
カウント値がラッチ回路８ｂによりラッチされる。ラッ
チ回路８ｂがラッチしたカウント値は、一致回数として
パターン選択信号作成器５に与えられる。カウンタ８ａ
は、各ブロックがシフトレジスタ９にｎ−１ビット入力
された時点でリセットされる。

【００４５】シフトレジスタ９は、ＮＲＺＩ変換符号に
変換されたブロックが入力される都度、選択回路９ａ，
９ｂを通じて、シフトレジスタ９の桁数分リングシフト
され、選択回路９ａは、ブロックが入力されるときは、
ブロックを選択してシフトレジスタ９へ通過させ、選択
回路９ｂは、ブロックが入力されるときは、ブロックを
選択回路６へ出力する。

【００４６】図８は、パターン選択信号作成器５（図
６）の構成例を示すブロック図である。パターン選択信
号作成器５は、最大値回路１４ａ〜１４ｐ（図２）から
のブロック毎の、その時点におけるディジタル累積電荷
の絶対値の最大値ＤＳＶmax が乗算回路４４（重み付加
回路）に与えられ、乗算回路４４は、与えられた各最大
値ＤＳＶmax に重みを表す係数Ｋ２を乗じて、ブロック
毎の加算回路４５ａ〜４５ｐに与える。一方、特定パタ
ーン一致回数カウンタ４ａ〜４ｐからの一致回数が乗算
回路４３（重み付加回路）に与えられ、乗算回路４３
は、与えられた各一致回数に重みを表す係数Ｋ１を乗じ
て、ブロック毎の加算回路４５ａ〜４５ｐに与える。

【００４７】加算回路４５ａ〜４５ｐは、与えられた、
重みを付加された一致回数及び最大値ＤＳＶmax を加算
し、最小値選択回路４６に与える。最小値選択回路４６
は、与えられた、重みを付加された一致回数及び最大値
ＤＳＶmax の加算値から最小値を選択し、当該ブロック
を選択する為の選択信号を作成し、選択回路６及び最終
ディジタル累積電荷の選択回路１６に与える。

【００４８】パターン選択信号作成器５は、係数Ｋ１，
Ｋ２を適宜定めることにより、特定パターンの出現を少
なくするか、ディジタル累積電荷を小さく（ＤＣフリー
性を良くする）するかを調節することができ、例えば、
係数Ｋ１を大きくすると、特定パターン一致回数カウン
タ４ａ〜４ｐがカウントした値が１であっても、当該ブ
ロックを除去することができる。尚、ビットシリアル信
号の、伝送系に合わないパターン又は復調系が苦手とす
るパターンが複数存在する場合は、図７において、特定
パターン設定回路１、特定パターンメモリ７、論理積回
路８、カウンタ８ａ、ラッチ回路８ｂ、排他的論理和回
路ｅｘ１〜ｅｘｎ群及び乗算回路４３をそれぞれ複数備
えて（シフトレジスタ９は共用する）、それぞれのパタ
ーンをカウントし、カウントした値に重みを付加して、
加算回路４５ａ〜４５ｐにより加算するすることも可能
である。

【００４９】実施の形態２．図９は、図１に示した変調
装置の実施の形態２の構成を詳細に示すブロック図であ
る。この変調装置は、４ビットのそれぞれ異なる１６種
類（４ビットから２×２×２×２種類となる）のビット
シリアル信号毎の、分割器（図示せず）が分割したブロ
ックを、これらのビットシリアル信号を初期値として、
４ビット毎に畳込み変換する１６個の畳込み変換回路１
０ａ〜１０ｐ（変換処理を施す回路）と、畳込み変換回
路１０ａ〜１０ｐが変換したそれぞれのブロックを
（１，７；２，３）走長制限符号に変換する１６個の走
長制限符号変換回路１１ａ〜１１ｐ（変換処理を施す回
路）と、（１，７；２，３）走長制限符号に変換したそ
れぞれのブロックをＮＲＺＩ変換する１６個のＮＲＺＩ
変換回路１２ａ〜１２ｐ（変換処理を施す回路）を備え
ている。

【００５０】ＮＲＺＩ変換は、ビットシリアル信号が
“１”のときは極性反転し、“０”のときは極性反転し
ないように符号化する変換方法である。また、記録符号
には、“０”が連続する個数（Ｒｕｎ）の最小値をｄ、
最大値をｋとし、ｍビットのデータをｎビットの符号に
変換する（ｄ，ｋ；ｍ，ｎ）ＲＬＬ（Run Length Limit
ed；走長制限）符号がある。

【００５１】この走長制限符号は、再生時にセルフクロ
ッキングを行うために、時間情報が重畳されており、再
生信号にＰＬＬ（位相同期ループ）を同期発振させて再
生クロックを作成するときに、“０”が連続し過ぎる
と、ＰＬＬの同期が不安定になるため、Ｒｕｎの最大値
ｋを制限している。光磁気ディスク装置では、ピットポ
ジション記録の場合には、（２，７；１，２）走長制限
符号が採用され、エッジポジション記録の場合には、
（１，７；２，３）走長制限符号が採用されている。

【００５２】この変調装置は、また、ＮＲＺＩ変換回路
１２ａ〜１２ｐがそれぞれＮＲＺＩ変換したブロック
の、６ビット毎のディジタル累積電荷をそれぞれ演算す
る１６個の累積電荷演算回路１３ａ〜１３ｐ（判定回
路）と、累積電荷演算回路１３ａ〜１３ｐが演算したデ
ィジタル累積電荷の絶対値の、ブロック毎の最大値ＤＳ
Ｖmax をそれぞれ求める１６個の最大値回路１４ａ〜１
４ｐ（判定回路）とを備えている。

【００５３】また、この変調装置は、ビットシリアル信
号の、伝送系に合わないパターン又は復調系が苦手とす
るパターンを設定する特定パターン設定回路１と、ＮＲ
ＺＩ変換回路１２ａ〜１２ｐがそれぞれＮＲＺＩ変換し
たブロックから、特定パターン設定回路１（設定回路）
が設定したパターンを検出し、検出した回数と最大値回
路１４ａ〜１４ｐから与えられたブロック毎の最大値Ｄ
ＳＶmax とを勘案して、ブロックを選択し変調データと
して出力する特定パターン除去回路２（検出回路、除去
回路）とを備えている。その他の構成及び動作は、実施
の形態１で説明した構成及び動作と同様であるので、説
明を省略する。

【００５４】実施の形態３．図１０は、図１に示した変
調装置の実施の形態３を詳細に示すブロック図である。
この変調装置は、２ビットのそれぞれ異なる４種類のビ
ットシリアル信号（“００”，“０１”，“１０”，
“１１”）毎の、分割器（図示せず）が分割したブロッ
クを、これらのビットシリアル信号を初期値として、２
ビット毎に畳込み変換する４個の畳込み変換回路５０ａ
〜５０ｄ（変換処理を施す回路）と、畳込み変換したそ
れぞれのブロックを（２，７；１，２）走長制限符号に
変換する４個の走長制限符号変換回路５１ａ〜５１ｄ
（変換処理を施す回路）と、（２，７；１，２）走長制
限符号に変換したそれぞれのブロックをＮＲＺＩ変換す
る４個のＮＲＺＩ変換回路５２ａ〜５２ｄ（変換処理を
施す回路）とを備えている。

【００５５】また、この変調装置は、ＮＲＺＩ変換回路
５２ａ〜５２ｄがそれぞれＮＲＺＩ変換したブロック
の、４ビット毎のディジタル累積電荷をそれぞれ演算す
る４個の累積電荷演算回路５３ａ〜５３ｄ（判定回路）
と、累積電荷演算回路５３ａ〜５３ｄが演算したディジ
タル累積電荷の絶対値の、ブロック毎の最大値ＤＳＶma
x をそれぞれ求める４個の最大値回路５４ａ〜５４ｄ
（判定回路）とを備えている。

【００５６】また、この変調装置は、ビットシリアル信
号の、伝送系に合わないパターン及び復調系が苦手とす
るパターンを設定する特定パターン設定回路１（設定回
路）と、ＮＲＺＩ変換回路５２ａ〜５２ｄがそれぞれＮ
ＲＺＩ変換したブロックから、特定パターン設定回路１
が設定したパターンを検出し、検出した回数と最大値回
路５４ａ〜５４ｄから与えられたブロック毎の最大値Ｄ
ＳＶmax とを勘案して、ブロックを選択し変調データと
して出力する特定パターン除去回路２ａ（検出回路、除
去回路）とを備えている。

【００５７】この変調装置は、また、特定パターン除去
回路２ａが選択したブロックの最終ディジタル累積電荷
ＤＳＶend を選択して、累積電荷演算回路５３ａ〜５３
ｄに、次の各ブロックのディジタル累積電荷の初期値Ｄ
ＳＶinitとして与える最終ディジタル累積電荷の選択回
路５６を備えている。特定パターン除去回路２ａは、Ｎ
ＲＺＩ変換回路５２ａ〜５２ｄがそれぞれＮＲＺＩ変換
した４種類のブロックを、パターンを検出した回数と最
大値ＤＳＶmax とを勘案してブロックが選択される迄記
憶しておく。そして、選択されたブロックを出力し、他
ブロックは消去する。

【００５８】以下に、このような構成の変調装置の動作
を説明する。元データから分割された１２８ビットのブ
ロックは、その先頭部に２ビットのそれぞれ異なる４種
類のビットシリアル信号が付加され、これらのビットシ
リアル信号を初期値として、畳込み変換回路５０ａ〜５
０ｄが、２ビット毎に畳込み変換する。畳込み変換され
たそれぞれのブロックは、走長制限符号変換回路５１ａ
〜５１ｄが（２，７；１，２）走長制限符号に変換し、
１ビットを２ビット相当に変換する。

【００５９】（２，７；１，２）走長制限符号に変換さ
れたそれぞれのブロックは、光ディスクに記録するデー
タを作成する為及びディジタル累積電荷を計算する為
に、ＮＲＺＩ変換回路５２ａ〜５２ｄがＮＲＺＩ変換
し、特定パターン除去回路２ａに与えられると共に、累
積電荷演算回路５３ａ〜５３ｄに与えられ、４ビット毎
のディジタル累積電荷がそれぞれ演算される。最大値回
路５４ａ〜５４ｄは、累積電荷演算回路５３ａ〜５３ｄ
が演算したディジタル累積電荷の絶対値の、ブロック毎
の最大値ＤＳＶmax をそれぞれ求め、特定パターン除去
回路２ａに与える。

【００６０】特定パターン設定回路１は、ビットシリア
ル信号の、伝送系に合わないパターン又は復調系が苦手
とするパターンを設定する。特定パターン除去回路２ａ
は、ＮＲＺＩ変換回路５２ａ〜５２ｄがそれぞれＮＲＺ
Ｉ変換したブロックから、特定パターン設定回路１が設
定したパターンを検出し、検出した回数と最大値回路５
４ａ〜５４ｄから与えられたブロック毎の最大値ＤＳＶ
max とを勘案して、ブロックを選択し、変調したビット
シリアル信号として、例えば、光ディスクに記録する為
のＬＤ（レーザダイオード）駆動信号又は磁界変調信号
として出力する。

【００６１】最終ディジタル累積電荷の選択回路５６
は、特定パターン除去回路２ａが選択したブロックの最
終ディジタル累積電荷ＤＳＶend を選択して、累積電荷
演算回路５３ａ〜５３ｄに、次の各ブロックのディジタ
ル累積電荷の初期値ＤＳＶinit（各ブロックのその直前
迄のディジタル累積電荷）として与える。

【００６２】図１１は、畳込み変換回路５０ａ〜５０ｄ
（図１０）の構成例を示すブロック図である。各畳込み
変換回路５０ａ〜５０ｄは、分割されたブロックを、２
ビット毎に直並列変換する直並列変換回路６０と、直並
列変換回路６０が直並列変換した２ビットの並列信号ｄ
０，ｄ１を記憶するシフトレジスタ６１とを備え、シフ
トレジスタ６１の出力信号ｄ０，ｄ１は、それぞれ排他
的論理和回路６２ａ，６２ｂの一方の入力端子に与えら
れる。排他的論理和回路６２ａ，６２ｂの各出力信号ｄ
０´，ｄ１´は、シフトレジスタ６４に記憶される。

【００６３】また、シフトレジスタ６４には、２ビット
毎の畳込み変換の初期値となる２ビットのビットパラレ
ル信号が、分割されたブロックの先頭部に付加されるよ
うに、レジスタ６３からも与えられる。シフトレジスタ
６４の各出力信号ｄ０´，ｄ１´は、それぞれ排他的論
理和回路６２ａ，６２ｂの他方の入力端子に与えられ、
排他的論理和回路６２ａ，６２ｂは、それぞれ２ビット
分シフトした２つのデータの排他的論理和を求め、シフ
トレジスタ６４に２ビットの並列信号として記憶させ
る。シフトレジスタ６４は、２ビットの並列信号が入力
されるとき、その１ビット前の２ビットの並列信号を並
直列変換回路６５に与え、並直列変換回路６５は、２ビ
ットの並列信号を直列信号に変換して出力する。

【００６４】ＮＲＺＩ変換回路５２ａ〜５２ｄ（図１
０）の構成例は、上述したＮＲＺＩ変換回路１２ａ〜１
２ｐの構成例（図４）と同様であるので説明を省略す
る。図１２は、累積電荷演算回路５３ａ〜５３ｄ及び最
大値回路５４ａ〜５４ｄ（図８）の詳細な構成を示すブ
ロック図である。ＮＲＺＩ変換回路５２ａ〜５２ｄから
出力されたＮＲＺＩ変換符号に変換された各ブロック
は、直並列変換回路７０に与えられ、４ビットの並列信
号ｅ０，ｅ１，ｅ２，ｅ３に変換され、シフトレジスタ
７１に記憶される。畳込み変換回路５０ａ〜５０ｄ（図
１０）により畳込み変換された２ビット毎の信号は、
（２，７；１，２）走長制限符号に変換されることによ
り、４ビット毎の信号に変換されているので、４ビット
毎にディジタル累積電荷を求める。

【００６５】シフトレジスタ７１の出力信号ｅ０，ｅ
１，ｅ２，ｅ３は、加算回路７２により加算され、加算
された値は乗算回路７３により２倍にされる。２倍にさ
れた値は、減算回路７４により４を減算される。これ
は、（ｅ０＋ｅ１＋ｅ２＋ｅ３）×２−４＝（２ｅ０−
１）＋（２ｅ１−１）＋（２ｅ２−１）＋（２ｅ３−
１）から、出列信号ｅ０，ｅ１，ｅ２，ｅ３が“１”の
ときは＋１として、“０”のときは−１として４ビット
毎にその和を演算することと同じである。

【００６６】減算回路７４から出力された４ビット毎の
ディジタル電荷は、加算回路７５に与えられ、選択回路
７６を介して与えられる、それ以前のディジタル累積電
荷が加算され、ディジタル累積電荷として出力される。
加算回路７５から出力されたディジタル累積電荷は、絶
対値回路７８とシフトレジスタ７９とに与えられ、シフ
トレジスタ７９の出力は、選択回路７６と最終ディジタ
ル累積電荷の選択回路５６（図１０）とに与えられる。

【００６７】ＮＲＺＩ変換符号に変換され、直並列変換
回路７０に与えられる各ブロックは、カウンタ７７にも
与えられビット単位で計数される。カウンタ７７は、計
数値が“４”，“４ｎ”（ｎは２≦ｎ≦６５の整数）の
ときに、選択回路７６にそれぞれの選択信号を与える。
選択回路７６は、計数値が“４”のときの選択信号を与
えられたときは、最終ディジタル累積電荷の選択回路５
６（図１０）からの、その直前ブロックの最終ディジタ
ル累積電荷ＤＳＶend を、今回ブロックのディジタル累
積電荷の初期値ＤＳＶinitとして選択し加算回路７５に
与える。選択回路７６は、計数値が“４ｎ”のときの選
択信号を与えられたときは、シフトレジスタ７９から
の、その直前４ビットのディジタル累積電荷ＤＳＶを選
択し加算回路７５に与える。

【００６８】絶対値回路７８は、与えられたディジタル
累積電荷の絶対値を求めて、比較回路４０及び選択回路
４１に、それぞれ入力信号ｂ及び入力信号Ｌとして与え
る。選択回路４１の出力は、シフトレジスタ４２に記憶
され、シフトレジスタ４２の出力は、その時点における
ディジタル累積電荷の絶対値の最大値ＤＳＶmax とし
て、特定パターン除去回路２ａ（図１０）に与えられ、
比較回路４０及び選択回路４１に、それぞれ入力信号ａ
及び入力信号Ｈとして与えられる。

【００６９】比較回路４０は、入力信号ａ，ｂがａ≧ｂ
のときは、入力信号Ｈを選択する選択信号を、ａ＜ｂの
ときは、入力信号Ｌを選択する選択信号を、選択回路４
１に与える。これにより、選択回路４１は、その時点に
おけるディジタル累積電荷の絶対値の最大値ＤＳＶmax
を選択することができる。特定パターン除去回路２ａ
（図１０）の構成及び動作は、実施の形態１で説明した
特定パターン除去回路２（図６〜８）の構成及び動作と
同様（但しブロックの桁数及び系列数が異なる）である
ので、説明を省略する。

【００７０】

【発明の効果】第１発明に係る変調装置によれば、伝送
系に合わない変調パターン及び復調系が苦手とする変調
パターンを除去することができるので、データ再生の精
度が向上する。

【００７１】第２〜６発明に係る変調装置によれば、伝
送系に合わない変調パターン及び復調系が苦手とする変
調パターンが連続することを防止できるので、データ再
生の精度が向上する。

【図面の簡単な説明】

【図１】本発明に係る変調装置の実施の形態１の構成を
示すブロック図である。

【図２】本発明に係る変調装置の実施の形態１の構成を
詳細に示すブロック図である。

【図３】図２に示す変調装置の畳込み変換回路の構成例
を示すブロック図である。

【図４】図２に示す変調装置のＮＲＺＩ変換回路の構成
例を示すブロック図である。

【図５】図２に示す変調装置の累積電荷演算回路及び最
大値回路の構成例を示すブロック図である。

【図６】本発明に係る変調装置の実施の形態１の特定パ
ターン除去回路の構成を示すブロック図である。

【図７】図６に示す特定パターン一致回数カウンタの構
成例を示すブロック図である。

【図８】図６に示すパターン選択信号作成器の構成例を
示すブロック図である。

【図９】本発明に係る変調装置の実施の形態２の構成を
示すブロック図である。

【図１０】本発明に係る変調装置の実施の形態３の構成
を示すブロック図である。

【図１１】図１０に示す変調装置の畳込み変換回路の構
成例を示すブロック図である。

【図１２】図１０に示す変調装置の累積電荷演算回路及
び最大値回路の構成例を示すブロック図である。

【図１３】従来の変調装置の構成例を示すブロック図で
ある。

【図１４】従来の変調装置の動作を説明する為の説明図
である。

【符号の説明】

１ 特定パターン設定回路（設定回路） ２，２ａ 特定パターン除去回路（検出回路、除去回
路） ３ 変調回路 ４ａ〜４ｐ 特定パターン一致回数カウンタ（検出回
路、計数回路、判定回路） ５ パターン選択信号作成器（選択手段） ６ 選択回路（除去回路、選択手段） ９ａ，９ｂ，１６，５６ 選択回路 ７ 特定パターンメモリ ８ 論理積回路 ８ａ カウンタ ８ｂ ラッチ回路 ９ シフトレジスタ １０ａ〜１０ｐ，５０ａ〜５０ｄ 畳込み変換回路（変
換処理を施す回路） １１ａ〜１１ｐ，５１ａ〜５１ｄ 走長制限符号変換回
路（変換処理を施す回路） １３ａ〜１３ｐ，５３ａ〜５３ｄ 累積電荷演算回路
（判定回路） １４ａ〜１４ｐ，５４ａ〜５４ｄ 最大値回路（判定回
路） ４３，４４ 乗算回路（重み付加回路） ４５ａ〜４５ｐ 加算回路 ４６ 最小値選択回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ビットシリアル信号を所定長毎のブロッ
   クに分割し、分割したブロックに、等ビット長を有しそ
   れぞれ異なるビットシリアル信号を付加し、該ビットシ
   リアル信号を付加した各ブロックに所定の１又は複数の
   変換処理を施し、該変換処理を施した各ブロックの内か
   ら所定の条件により選択し、選択したブロックを変調し
   たビットシリアル信号として出力する変調装置におい
   て、 ビットシリアル信号の所定のパターンを設定する少なく
   とも１つの設定回路と、前記変換処理を施した各ブロッ
   クから、前記設定回路が設定したパターンを検出する複
   数の検出回路と、該検出回路が前記パターンを検出した
   ときは当該ブロックを除去する除去回路とを備えること
   を特徴とする変調装置。
2. 【請求項２】 ビットシリアル信号を所定長毎のブロッ
   クに分割し、分割したブロックに、等ビット長を有しそ
   れぞれ異なるビットシリアル信号を付加する回路と、該
   回路が該ビットシリアル信号を付加した各ブロックに所
   定の１又は複数の変換処理を施す回路と、該回路が該変
   換処理を施した各ブロックの内から所定の条件により選
   択し、選択したブロックを変調したビットシリアル信号
   として出力する選択手段とを備える変調装置において、 ビットシリアル信号の所定のパターンを設定する少なく
   とも１つの設定回路と、前記変換処理を施した各ブロッ
   クから、前記設定回路が設定したパターンを検出する複
   数の検出回路と、該検出回路がそれぞれ前記パターンを
   検出した回数を計数する複数の計数回路とを備え、前記
   選択手段は、該計数回路が計数した回数が小さい前記ブ
   ロックを優先して選択することを特徴とする変調装置。
3. 【請求項３】 ビットシリアル信号を所定長毎のブロッ
   クに分割し、分割したブロックに、等ビット長を有しそ
   れぞれ異なるビットシリアル信号を付加する回路と、該
   回路が該ビットシリアル信号を付加した各ブロックに所
   定の１又は複数の変換処理を施す回路と、該回路が該変
   換処理を施した各ブロックの内から所定の条件により選
   択し、選択したブロックを変調したビットシリアル信号
   として出力する選択手段とを備える変調装置において、 前記所定の条件は複数であり、前記選択手段は、前記所
   定の条件毎に、各ブロックが該所定の条件に適合するか
   否かを判定する為の判定回路を備え、該複数の判定回路
   の判定結果に基づきブロックを選択することを特徴とす
   る変調装置。
4. 【請求項４】 前記判定回路の少なくとも１つは、ビッ
   トシリアル信号の所定のパターンを設定する設定回路
   と、前記変換処理を施した各ブロックから、前記設定回
   路が設定したパターンを検出する複数の検出回路と、該
   検出回路がそれぞれ前記パターンを検出した回数を計数
   する複数の計数回路とを備え、該各計数回路が計数した
   各回数を判定結果とする請求項３記載の変調装置。
5. 【請求項５】 前記判定回路の１つは、前記変換処理を
   施した各ブロックのディジタル累積電荷を演算する複数
   の累積電荷演算回路と、該複数の累積電荷演算回路が演
   算した前記ディジタル累積電荷の絶対値のブロック毎の
   最大値を求める複数の最大値回路とを備え、該各最大値
   回路が求めた各最大値を判定結果とする請求項３又は４
   記載の変調装置。
6. 【請求項６】 前記選択手段は、前記各判定回路の判定
   結果にそれぞれ所定の重みを付加する複数の重み付加回
   路を備え、該複数の重み付加回路がそれぞれ所定の重み
   を付加した判定結果に基づきブロックを選択する請求項
   ３〜５の何れかに記載の変調装置。