JP3807079B2 - 調整データ制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、機器の組立及び機器の修理における調整工程の削減を実現する調整データ制御装置に関する。
【０００２】
【従来の技術】
近年、調整データ制御装置は、調整工程の削減を可能にするものとして重要視されている。以下、図面を参照しながら、上述した従来の調整データ制御装置の一例について説明を行う。
【０００３】
図４は、従来の機器によく使われている調整データ制御装置のブロック構成図を示すものである。図４のブロック構成図において４０１は調整工程を必要とする機器、４０２は記憶回路、４０３は信号処理回路、４０４はデータ読み出し回路、４０５は演算回路、４０６はデータ書き込み回路、４０７はデータＳＷ回路、４０８はデータＳＷ回路、４０９はデータ書き込み回路、４１０は演算・判定回路、４１１は測定回路である。 以上のように構成された調整データ制御装置について、以下その動作について説明する。
【０００４】
まず、調整工程ではデータＳＷ回路４０７はデータ書き込み回路４０９側に、データＳＷ回路４０８もデータ書き込み回路４０９側に倒れている。この状態でデータ書き込み回路４０９から信号処理回路４０３にデータが送信され、その結果信号処理回路４０３の出力状態が変化する。
信号処理回路４０３の出力を測定回路４１１が測定し、その結果を演算・判定回路４１０に送り、ここで信号処理回路４０３の出力状態が欲しい状態になっているかどうか判定する。欲しい状態にないなら再度データ書き込み回路４０９から信号処理回路４０３にデータを送信し、欲しい状態になるまでこれを繰り返す。欲しい状態になったと演算・判定回路４１０が判定すると、演算・判定回路４１０はそのデータを記憶回路４０２に記憶させて、調整工程が終わる。
【０００５】
次に、調整工程が終わるとデータＳＷ回路４０７をデータ読み出し回路４０４側に、データＳＷ回路４０８をデータ書き込み回路４０６側に倒し、記憶回路４０２に入っているデータをデータ読み出し回路４０４が読み出し、演算回路４０５にて演算をおこない、データ書き込み回路４０６が信号処理回路４０３に一定時間毎にデータを送信する。
【０００６】
【発明が解決しようとする課題】
しかしながら上記のような構成では、信号処理回路４０３にどのようなデータを入れるとその出力状態が欲しい状態になるかわからないため、必ず調整が必要となる。
【０００７】
【課題を解決するための手段】
上記問題点を解決するために本発明の調整データ制御装置は、信号処理回路と、第１の記憶回路と、第２の記憶回路と、第１のデータ読み出し回路と、第１の演算回路と、第１のデータ書き込み回路と、データＳＷ回路と、第２のデータ読み出し回路と、第２の演算回路と、第２のデータ書き込み回路とを備えたものである。
【０００８】
【発明の実施の形態】
本発明における第１の発明は、信号処理手段と、前記信号処理手段の出力を所望の出力にする調整済みのデータを記憶する第１の記憶手段と、演算することで前記第１の記憶手段に記憶される調整済みのデータとなるデータであって、前記信号処理手段出力を所定の出力にするためのデータを予め記憶する第２の記憶手段と、前記第２の記憶手段に記憶されているデータを読み出して、前記読み出した第２の記憶手段に記憶されているデータのみを演算に使用する入力信号として入力して調整済みのデータを演算し、前記第１の記憶手段に前記調整済みのデータを記憶させる演算手段とを備え、機器の組立における調整工程を簡略化もしくは削減するという効果を特徴とする調整データ制御装置であり、信号処理回路に記憶回路を持たせそのデータを信号処理回路以外の記憶回路に再度データを入れ直すという作用を有する。
【００１０】
さらに、第２の発明は、第１の発明の構成または第２の発明の構成に加え、調整時には前記演算手段と前記第１の記憶手段を短絡して前記第１の記憶手段と前記信号処理手段を開放し、調整後は前記第１の記憶手段と前記信号処理手段を短絡して前記演算手段と前記第１の記憶手段を開放するスイッチを備え機器の組立及び機器の修理における調整工程を簡略化もしくは削減するという効果を特徴とする調整データ制御装置であり、信号処理回路に記憶回路を持たせそのデータを信号処理回路以外の記憶回路に再度データを入れ直すという作用を有する。
【００１１】
【実施例】
以下本発明の実施例における調整データ制御装置について、図面を参照しながら説明する。
【００１２】
（実施例１）
図１は本発明の第１の実施例における調整データ制御装置のブロック構成図を示すものである。図１において、１０１は調整工程を必要とする機器、１０２は信号処理回路と記憶回路が内蔵されているパッケージ、１０３は記憶回路、１０４は信号処理回路、１０５は記憶回路、１０６はデータ読み出し回路、１０７は演算回路、１０８はデータ書き込み回路、１０９はデータＳＷ回路、１１０はデータ書き込み回路、１１１は演算回路、１１２はデータ読み出し回路である。以上のように構成された調整データ制御装置について、以下、図１を用いてその動作を説明する。
【００１３】
調整工程を必要とする機器１０１を調整する工程においてデータＳＷ回路１０９をデータ書き込み回路１１０側に倒し、記憶回路１０５にあるデータをデータ読み出し回路１１２が読み出して演算回路１１１にて演算等をおこないデータ書き込み回路１１０から記憶回路１０３にデータを送信し、記憶させる。
記憶回路１０５には信号処理回路１０４の出力がある決まった状態になるときのデータを記憶しており、データを移動させるだけで調整工程は終わることとなる。よって、図４の測定回路４１１のような回路をつけて調整するような工程は不要になる。
このように、調整工程が終わるとデータＳＷ回路１０９をデータ読み出し回路１０６側に倒し、記憶回路１０３のデータをデータ読み出し回路１０６が読み出し演算回路１０７にて演算した後データ書き込み回路１０８から信号処理回路１０４にデータを一定時間毎に送信する。
【００１４】
以上のように本実施例によれば、信号処理回路と、第１の記憶回路と、第２の記憶回路と、第１のデータ読み出し回路と、第１の演算回路と、第１のデータ書き込み回路と、データＳＷ回路と、第２のデータ読み出し回路と、第２の演算回路と、第２のデータ書き込み回路を設けることにより、機器の組立における調整工程を簡略化もしくは削減することができる。
【００１５】
（実施例２）
図２は本発明の第２の実施例における調整データ制御装置のブロック構成図を示すものである。図２において、２０１は調整工程を必要とする機器、２０２は信号処理回路と記憶回路が内蔵されているパッケージ、２０３は記憶回路、２０４は信号処理回路、２０５は記憶回路、２０６はデータ読み出し回路、２０７は演算回路、２０８はデータ書き込み回路、２０９はデータＳＷ回路、２１０はデータＳＷ回路、２１１はデータ書き込み回路、２１２は演算・判定回路、２１３２はデータ読み出し回路、２１４は測定回路である。以上のように構成された調整データ制御装置について、以下図２を用いてその動作を説明する。
【００１６】
調整工程を必要とする機器２０１を調整する工程においてデータＳＷ回路２０９をデータ書き込み回路２１１側に倒し、かつデータＳＷ回路２１０を同じくデータ書き込み回路２１１側に倒し、記憶回路２０５にあるデータをデータ読み出し回路２１３が読み出して演算・判定回路２１２にデータを送り、データ書き込み回路２１１から信号処理回路２０４にデータを送る。
【００１７】
一方、測定回路２１４は信号処理回路２０４の出力状態を測定し、その結果を演算・判定回路に入力させ、前述の記憶回路２０５からのデータも考慮して最適となるデータをデータ書き込み回路２１１から記憶回路２０３に送り記憶させる。記憶回路２０５には信号処理回路２０４の出力がある決まった状態になるときのデータを記憶しているが、調整工程を必要とする機器２０１が欲する出力状態になっていないときには測定回路２１４を通じて再調整するというのが実施の形態２の特徴である。この場合でも信号処理回路２０４の出力がある決まった状態になるときのデータを記憶しているため、従来の調整工程で費やしていた時間よりも速く調整を終えることができる。
このように調整工程が終わるとデータＳＷ回路２０９をデータ読み出し回路２０６側に、データＳＷ回路２１０をデータ書き込み回路２０８側に倒し、記憶回路２０３のデータをデータ読み出し回路２０６が読み出し演算回路２０７にて演算した後データ書き込み回路２０８から信号処理回路２０４にデータを一定時間毎に送信する。
【００１８】
以上のように本実施例によれば、信号処理回路と、第１の記憶回路と、第２の記憶回路と、第１のデータ読み出し回路と、第１の演算回路と、第１のデータ書き込み回路と、第１のデータＳＷ回路と、第２のデータ読み出し回路と、第２の演算回路と、第２のデータ書き込み回路と、第２のデータＳＷ回路と、測定回路を設けることにより、機器の組立における調整工程を簡略化もしくは削減することができる。
【００１９】
（実施例３）
図３は本発明の第３の実施例における調整データ制御装置のブロック構成図を示すものである。図３において、３０１は調整工程を必要とする機器、３０２は信号処理回路と記憶回路が内蔵されているパッケージ、３０３は記憶回路、３０４は信号処理回路、３０５は記憶回路、３０６はデータ読み出し回路、３０７は演算回路、３０８はデータ書き込み回路、３０９はデータＳＷ回路、３１０データＳＷ回路である。以上のように構成された調整データ制御装置について、以下図３を用いてその動作を説明する。
【００２０】
調整工程を必要とする機器３０１を調整する工程においてデータＳＷ回路３０９を記憶回路３０５側に、データＳＷ回路３１０を記憶回路３０３側に倒し、記憶回路３０５にあるデータをデータ読み出し回路３０６が読み出して演算回路３０７にて演算等をおこないデータ書き込み回路３０８から記憶回路３０３にデータを送信し、記憶させる。
記憶回路３０５には信号処理回路３０４の出力がある決まった状態になるときのデータを記憶しており、データを移動させるだけで調整工程は終わることとなる。よって図４の測定回路４１１のような回路をつけて調整するような工程は不要になる。
このように調整工程が終わるとデータＳＷ回路３０９を記憶回路３０３側に倒し、データＳＷ回路３１０をオープンにし、記憶回路３０３のデータをデータ読み出し回路３０６が読み出し演算回路３０７にて演算した後データ書き込み回路３０８から信号処理回路３０４にデータを一定時間毎に送信する。
【００２１】
以上のように本実施例によれば、信号処理回路と、第１の記憶回路と、第２の記憶回路と、データ読み出し回路と、演算回路と、データ書き込み回路と、第１のデータＳＷ回路と、第２のデータＳＷ回路設けることにより、機器の組立及び機器の修理における調整工程を簡略化もしくは削減することができる。
【００２２】
【発明の効果】
以上のように本実施例によれば、信号処理回路と、第１の記憶回路と、第２の記憶回路と、第１のデータ読み出し回路と、第１の演算回路と、第１のデータ書き込み回路と、データＳＷ回路と、第２のデータ読み出し回路と、第２の演算回路と、第２のデータ書き込み回路を設けることにより、機器の組立における調整工程を簡略化もしくは削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における調整データ制御装置のブロック構成図
【図２】本発明の第２の実施例における調整データ制御装置のブロック構成図
【図３】本発明の第３の実施例における調整データ制御装置のブロック構成図
【図４】従来の調整データ制御装置のブロック構成図
【符号の説明】
１０１ 調整工程を必要とする機器
１０２ 信号処理回路と記憶回路が内蔵されているパッケージ
１０３ 記憶回路
１０４ 信号処理回路
１０５ 記憶回路
１０６ データ読み出し回路
１０７ 演算回路
１０８ データ書き込み回路
１０９ データＳＷ回路
１１０ データ書き込み回路
１１１ 演算回路
１１２ データ読み出し回路
【発明の属する技術分野】
本発明は、機器の組立及び機器の修理における調整工程の削減を実現する調整データ制御装置に関する。
【０００２】
【従来の技術】
近年、調整データ制御装置は、調整工程の削減を可能にするものとして重要視されている。以下、図面を参照しながら、上述した従来の調整データ制御装置の一例について説明を行う。
【０００３】
図４は、従来の機器によく使われている調整データ制御装置のブロック構成図を示すものである。図４のブロック構成図において４０１は調整工程を必要とする機器、４０２は記憶回路、４０３は信号処理回路、４０４はデータ読み出し回路、４０５は演算回路、４０６はデータ書き込み回路、４０７はデータＳＷ回路、４０８はデータＳＷ回路、４０９はデータ書き込み回路、４１０は演算・判定回路、４１１は測定回路である。 以上のように構成された調整データ制御装置について、以下その動作について説明する。
【０００４】
まず、調整工程ではデータＳＷ回路４０７はデータ書き込み回路４０９側に、データＳＷ回路４０８もデータ書き込み回路４０９側に倒れている。この状態でデータ書き込み回路４０９から信号処理回路４０３にデータが送信され、その結果信号処理回路４０３の出力状態が変化する。
信号処理回路４０３の出力を測定回路４１１が測定し、その結果を演算・判定回路４１０に送り、ここで信号処理回路４０３の出力状態が欲しい状態になっているかどうか判定する。欲しい状態にないなら再度データ書き込み回路４０９から信号処理回路４０３にデータを送信し、欲しい状態になるまでこれを繰り返す。欲しい状態になったと演算・判定回路４１０が判定すると、演算・判定回路４１０はそのデータを記憶回路４０２に記憶させて、調整工程が終わる。
【０００５】
次に、調整工程が終わるとデータＳＷ回路４０７をデータ読み出し回路４０４側に、データＳＷ回路４０８をデータ書き込み回路４０６側に倒し、記憶回路４０２に入っているデータをデータ読み出し回路４０４が読み出し、演算回路４０５にて演算をおこない、データ書き込み回路４０６が信号処理回路４０３に一定時間毎にデータを送信する。
【０００６】
【発明が解決しようとする課題】
しかしながら上記のような構成では、信号処理回路４０３にどのようなデータを入れるとその出力状態が欲しい状態になるかわからないため、必ず調整が必要となる。
【０００７】
【課題を解決するための手段】
上記問題点を解決するために本発明の調整データ制御装置は、信号処理回路と、第１の記憶回路と、第２の記憶回路と、第１のデータ読み出し回路と、第１の演算回路と、第１のデータ書き込み回路と、データＳＷ回路と、第２のデータ読み出し回路と、第２の演算回路と、第２のデータ書き込み回路とを備えたものである。
【０００８】
【発明の実施の形態】
本発明における第１の発明は、信号処理手段と、前記信号処理手段の出力を所望の出力にする調整済みのデータを記憶する第１の記憶手段と、演算することで前記第１の記憶手段に記憶される調整済みのデータとなるデータであって、前記信号処理手段出力を所定の出力にするためのデータを予め記憶する第２の記憶手段と、前記第２の記憶手段に記憶されているデータを読み出して、前記読み出した第２の記憶手段に記憶されているデータのみを演算に使用する入力信号として入力して調整済みのデータを演算し、前記第１の記憶手段に前記調整済みのデータを記憶させる演算手段とを備え、機器の組立における調整工程を簡略化もしくは削減するという効果を特徴とする調整データ制御装置であり、信号処理回路に記憶回路を持たせそのデータを信号処理回路以外の記憶回路に再度データを入れ直すという作用を有する。
【００１０】
さらに、第２の発明は、第１の発明の構成または第２の発明の構成に加え、調整時には前記演算手段と前記第１の記憶手段を短絡して前記第１の記憶手段と前記信号処理手段を開放し、調整後は前記第１の記憶手段と前記信号処理手段を短絡して前記演算手段と前記第１の記憶手段を開放するスイッチを備え機器の組立及び機器の修理における調整工程を簡略化もしくは削減するという効果を特徴とする調整データ制御装置であり、信号処理回路に記憶回路を持たせそのデータを信号処理回路以外の記憶回路に再度データを入れ直すという作用を有する。
【００１１】
【実施例】
以下本発明の実施例における調整データ制御装置について、図面を参照しながら説明する。
【００１２】
（実施例１）
図１は本発明の第１の実施例における調整データ制御装置のブロック構成図を示すものである。図１において、１０１は調整工程を必要とする機器、１０２は信号処理回路と記憶回路が内蔵されているパッケージ、１０３は記憶回路、１０４は信号処理回路、１０５は記憶回路、１０６はデータ読み出し回路、１０７は演算回路、１０８はデータ書き込み回路、１０９はデータＳＷ回路、１１０はデータ書き込み回路、１１１は演算回路、１１２はデータ読み出し回路である。以上のように構成された調整データ制御装置について、以下、図１を用いてその動作を説明する。
【００１３】
調整工程を必要とする機器１０１を調整する工程においてデータＳＷ回路１０９をデータ書き込み回路１１０側に倒し、記憶回路１０５にあるデータをデータ読み出し回路１１２が読み出して演算回路１１１にて演算等をおこないデータ書き込み回路１１０から記憶回路１０３にデータを送信し、記憶させる。
記憶回路１０５には信号処理回路１０４の出力がある決まった状態になるときのデータを記憶しており、データを移動させるだけで調整工程は終わることとなる。よって、図４の測定回路４１１のような回路をつけて調整するような工程は不要になる。
このように、調整工程が終わるとデータＳＷ回路１０９をデータ読み出し回路１０６側に倒し、記憶回路１０３のデータをデータ読み出し回路１０６が読み出し演算回路１０７にて演算した後データ書き込み回路１０８から信号処理回路１０４にデータを一定時間毎に送信する。
【００１４】
以上のように本実施例によれば、信号処理回路と、第１の記憶回路と、第２の記憶回路と、第１のデータ読み出し回路と、第１の演算回路と、第１のデータ書き込み回路と、データＳＷ回路と、第２のデータ読み出し回路と、第２の演算回路と、第２のデータ書き込み回路を設けることにより、機器の組立における調整工程を簡略化もしくは削減することができる。
【００１５】
（実施例２）
図２は本発明の第２の実施例における調整データ制御装置のブロック構成図を示すものである。図２において、２０１は調整工程を必要とする機器、２０２は信号処理回路と記憶回路が内蔵されているパッケージ、２０３は記憶回路、２０４は信号処理回路、２０５は記憶回路、２０６はデータ読み出し回路、２０７は演算回路、２０８はデータ書き込み回路、２０９はデータＳＷ回路、２１０はデータＳＷ回路、２１１はデータ書き込み回路、２１２は演算・判定回路、２１３２はデータ読み出し回路、２１４は測定回路である。以上のように構成された調整データ制御装置について、以下図２を用いてその動作を説明する。
【００１６】
調整工程を必要とする機器２０１を調整する工程においてデータＳＷ回路２０９をデータ書き込み回路２１１側に倒し、かつデータＳＷ回路２１０を同じくデータ書き込み回路２１１側に倒し、記憶回路２０５にあるデータをデータ読み出し回路２１３が読み出して演算・判定回路２１２にデータを送り、データ書き込み回路２１１から信号処理回路２０４にデータを送る。
【００１７】
一方、測定回路２１４は信号処理回路２０４の出力状態を測定し、その結果を演算・判定回路に入力させ、前述の記憶回路２０５からのデータも考慮して最適となるデータをデータ書き込み回路２１１から記憶回路２０３に送り記憶させる。記憶回路２０５には信号処理回路２０４の出力がある決まった状態になるときのデータを記憶しているが、調整工程を必要とする機器２０１が欲する出力状態になっていないときには測定回路２１４を通じて再調整するというのが実施の形態２の特徴である。この場合でも信号処理回路２０４の出力がある決まった状態になるときのデータを記憶しているため、従来の調整工程で費やしていた時間よりも速く調整を終えることができる。
このように調整工程が終わるとデータＳＷ回路２０９をデータ読み出し回路２０６側に、データＳＷ回路２１０をデータ書き込み回路２０８側に倒し、記憶回路２０３のデータをデータ読み出し回路２０６が読み出し演算回路２０７にて演算した後データ書き込み回路２０８から信号処理回路２０４にデータを一定時間毎に送信する。
【００１８】
以上のように本実施例によれば、信号処理回路と、第１の記憶回路と、第２の記憶回路と、第１のデータ読み出し回路と、第１の演算回路と、第１のデータ書き込み回路と、第１のデータＳＷ回路と、第２のデータ読み出し回路と、第２の演算回路と、第２のデータ書き込み回路と、第２のデータＳＷ回路と、測定回路を設けることにより、機器の組立における調整工程を簡略化もしくは削減することができる。
【００１９】
（実施例３）
図３は本発明の第３の実施例における調整データ制御装置のブロック構成図を示すものである。図３において、３０１は調整工程を必要とする機器、３０２は信号処理回路と記憶回路が内蔵されているパッケージ、３０３は記憶回路、３０４は信号処理回路、３０５は記憶回路、３０６はデータ読み出し回路、３０７は演算回路、３０８はデータ書き込み回路、３０９はデータＳＷ回路、３１０データＳＷ回路である。以上のように構成された調整データ制御装置について、以下図３を用いてその動作を説明する。
【００２０】
調整工程を必要とする機器３０１を調整する工程においてデータＳＷ回路３０９を記憶回路３０５側に、データＳＷ回路３１０を記憶回路３０３側に倒し、記憶回路３０５にあるデータをデータ読み出し回路３０６が読み出して演算回路３０７にて演算等をおこないデータ書き込み回路３０８から記憶回路３０３にデータを送信し、記憶させる。
記憶回路３０５には信号処理回路３０４の出力がある決まった状態になるときのデータを記憶しており、データを移動させるだけで調整工程は終わることとなる。よって図４の測定回路４１１のような回路をつけて調整するような工程は不要になる。
このように調整工程が終わるとデータＳＷ回路３０９を記憶回路３０３側に倒し、データＳＷ回路３１０をオープンにし、記憶回路３０３のデータをデータ読み出し回路３０６が読み出し演算回路３０７にて演算した後データ書き込み回路３０８から信号処理回路３０４にデータを一定時間毎に送信する。
【００２１】
以上のように本実施例によれば、信号処理回路と、第１の記憶回路と、第２の記憶回路と、データ読み出し回路と、演算回路と、データ書き込み回路と、第１のデータＳＷ回路と、第２のデータＳＷ回路設けることにより、機器の組立及び機器の修理における調整工程を簡略化もしくは削減することができる。
【００２２】
【発明の効果】
以上のように本実施例によれば、信号処理回路と、第１の記憶回路と、第２の記憶回路と、第１のデータ読み出し回路と、第１の演算回路と、第１のデータ書き込み回路と、データＳＷ回路と、第２のデータ読み出し回路と、第２の演算回路と、第２のデータ書き込み回路を設けることにより、機器の組立における調整工程を簡略化もしくは削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における調整データ制御装置のブロック構成図
【図２】本発明の第２の実施例における調整データ制御装置のブロック構成図
【図３】本発明の第３の実施例における調整データ制御装置のブロック構成図
【図４】従来の調整データ制御装置のブロック構成図
【符号の説明】
１０１ 調整工程を必要とする機器
１０２ 信号処理回路と記憶回路が内蔵されているパッケージ
１０３ 記憶回路
１０４ 信号処理回路
１０５ 記憶回路
１０６ データ読み出し回路
１０７ 演算回路
１０８ データ書き込み回路
１０９ データＳＷ回路
１１０ データ書き込み回路
１１１ 演算回路
１１２ データ読み出し回路
Claims (2)
- 信号処理手段と、前記信号処理手段の出力を所望の出力にする調整済みのデータを記憶する第１の記憶手段と、演算することで前記第１の記憶手段に記憶される調整済みのデータとなるデータであって、前記信号処理手段出力を所定の出力にするためのデータを予め記憶する第２の記憶手段と、前記第２の記憶手段に記憶されているデータを読み出して、前記読み出した第２の記憶手段に記憶されているデータのみを演算に使用する入力信号として入力して調整済みのデータを演算し、前記第１の記憶手段に前記調整済みのデータを記憶させる演算手段とを備えた調整データ制御装置。
- 調整時には前記演算手段と前記第１の記憶手段を短絡して前記第１の記憶手段と前記信号処理手段を開放し、調整後は前記第１の記憶手段と前記信号処理手段を短絡して前記演算手段と前記第１の記憶手段を開放するスイッチを備えたことを特徴とする請求項１に記載の調整データ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03448898A JP3807079B2 (ja) | 1998-02-17 | 1998-02-17 | 調整データ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03448898A JP3807079B2 (ja) | 1998-02-17 | 1998-02-17 | 調整データ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11231908A JPH11231908A (ja) | 1999-08-27 |
| JP3807079B2 true JP3807079B2 (ja) | 2006-08-09 |
Family
ID=12415636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03448898A Expired - Fee Related JP3807079B2 (ja) | 1998-02-17 | 1998-02-17 | 調整データ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3807079B2 (ja) |
-
1998
- 1998-02-17 JP JP03448898A patent/JP3807079B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11231908A (ja) | 1999-08-27 |
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