JP3793835B2 - パチンコ機 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、図柄表示装置と、パチンコ機のパチンコ遊技全体に関わる制御を行うためのメイン制御部と、メイン制御部から送られた制御信号に応じて図柄表示装置を表示駆動制御するためのサブ制御部とを有し、メイン制御部からサブ制御部に対してコマンドデータを転送する構成とされたパチンコ機に関するものである。
【０００２】
【従来の技術】
パチンコ遊技機においては、例えば、液晶表示装置を設け、その表示画面において、複雑な表示動作を行わせたり、遊技態様に応じて数種類の表示画面を切り換え動作を行わせたりすることにより、遊技者の多様な趣向を満たすようにしている。このようなパチンコ遊技機にあっては、パチンコ機のパチンコ遊技全体に関わる制御を行うためのメイン制御部のみでは、パチンコ機に配備された各駆動制御要素を全て制御することがメイン制御部の処理タイミングやメモリの記憶容量に制限があって困難であるため、駆動制御要素毎に専用のサブ制御部が配備されており、メイン制御部から制御信号並びに出力データからなる制御用のコマンドデータをサブ制御部に転送し、前記制御用のコマンドデータに応じてサブ制御部により駆動制御要素を制御駆動するようにしている。
【０００３】
従来、メイン制御部とサブ制御部との間における制御信号並びにデータ伝送は、送信側であるメイン制御部からのデータ出力タイミングに受信側であるサブ制御部の受信タイミングを同期させなければならないため、メイン制御部側は同期信号によりデータの転送タイミングを取るようにし、サブ制御部側は同期信号に合わせて受信タイミングを取るように構成されている。従って、サブ制御部側が同期信号に合わせて受信タイミングを取る必要上、サブ制御部側の処理タイミングの設計が制約を受けることとなっていた。
【０００４】
また、ノイズによってデータ転送タイミングミスが発生する場合があり、このような場合には、例えば、サブ制御部が液晶表示装置の表示駆動制御を行うものであれば、表示画面にチラツキが発生するといったことが起こる。また、メイン制御部においても、データ転送が確立されないといったことが発生した場合には、転送データをそのままメモリに保持しなければならないため、メモリに待ち状態となった転送データが蓄積されると共に、パチンコ遊技に関する処理がこの分遅れるといった不具合が生じることとなる。
【０００５】
本出願人は、先に、送信側をパチンコ機のパチンコ遊技全体に関わる制御を行うためのメイン制御部とし、受信側をパチンコ機が備えた駆動制御要素に配備されると共にメイン制御部からの制御信号並びに出力データに応じて前記駆動制御要素を制御駆動するためのサブ制御部とし、送信側から受信側に対して出力された信号データを所定のデータ量の範囲内で一時的に記憶するデータ一時記憶手段を、メイン制御部とサブ制御部との間に設け、該データ一時記憶手段を介して送信側の制御部と受信側の制御部とを通信接続したパチンコ機の信号伝送装置を特願平７−３４７３０号として提案している。
【０００６】
このものによれば、送信側の制御部から受信側の制御部へのデータ転送において転送タイミングを同期させるといった必要性を回避すると共に、非同期的にデータ転送を行うことが可能であって、しかもデータ転送におけるノイズによるデータ転送タイミングミスを考慮する必要が全くない。しかし、このものは、メイン制御部とサブ制御部との間に設けられるデータ一時記憶手段がレジスタファイルにより構成されており、従って、メイン制御部とサブ制御部との間にレジスタファイルを付加的に追加した構成となっている。このように、従来は、前記の課題を解決するために、送信側の制御部と受信側の制御部との間に、特別なメモリ手段を付加的に設けていた。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、パチンコ遊技全体に関わる制御を行うためのメイン制御部とメイン制御部から送られた制御信号に応じて図柄表示装置を表示駆動制御するためのサブ制御部との間のコマンドデータの転送において、特別なメモリ手段を付加的に設けなくとも、コマンドデータの転送を円滑に行うことができ、メイン制御部とサブ制御部相互間のデータ転送のタイミング処理を簡略化することができるパチンコ機を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に係るパチンコ機は、図柄表示装置と、パチンコ機のパチンコ遊技全体に関わる制御を行うためのメイン制御部と、前記メイン制御部から送られた制御信号に応じて前記図柄表示装置を表示駆動制御するためのサブ制御部とを有し、前記メイン制御部から前記サブ制御部に対してコマンドデータを転送する構成とされたものであって、上記課題を解決するために、前記メイン制御部はメインＣＰＵを備え、前記サブ制御部は、サブＣＰＵとビデオ・ディスプレイ・プロセッサとを備え、前記ビデオ・ディスプレイ・プロセッサが備えたメモリ手段に、前記コマンドデータを所定のデータ量の範囲内で一時的に記憶するデータ一時記憶手段が設けられ、前記メインＣＰＵに前記ビデオ・ディスプレイ・プロセッサが接続され、前記ビデオ・ディスプレイ・プロセッサに前記サブＣＰＵが接続され、前記ビデオ・ディスプレイ・プロセッサは、前記メインＣＰＵから出力されたチップセレクト信号と書き込み信号とに応じて前記メインＣＰＵから送信された前記コマンドデータの前記データ一時記憶手段への一時記憶を行う手段を備え、前記サブＣＰＵは、該サブＣＰＵが備えたＲＡＭに記憶されたコマンドデータに基づいて１画面分の表示データの作成を行うものであって、前記１画面分の表示データの作成が完了すると、前記１画面分の表示データの作成中に前記データ一時記憶手段に記憶された前記コマンドデータを読み出して前記ＲＡＭに転送する手段を備え、前記ビデオ・ディスプレイ・プロセッサは前記サブＣＰＵが作成した表示データに基づいて前記図柄表示装置を駆動する構成としたことを特徴とする。
【００１１】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
図１は、実施例におけるパチンコ機におけるデータ伝送装置１の要部を示すブロック図である。まず、パチンコ機（図示を省略）は、液晶表示装置からなる図柄表示装置（図示を省略）を備え、パチンコ機の遊技状態に応じてその液晶表示部において遊技態様としての図柄を動画表示するものである。該パチンコ機のパチンコ遊技全体に関わる制御を行うためのメイン制御部２は、制御処理実行手段としてのメインＣＰＵ３と、メインＣＰＵ３が実行するためのパチンコ遊技全体に関わる制御プログラムが格納されているＲＯＭ４と、随時読み出しおよび書き込みが可能なＲＡＭ５と、メインＣＰＵ３が周辺機器との間でデータ通信を行うためのＩ／Ｏポート６とにより構成されている。なお、メインＣＰＵ３には、メインＣＰＵ３のための電源（図示せず）やメインＣＰＵ３の処理サイクルを規定するクロック回路（図示せず）が接続されている。
【００１２】
また、図１に示すサブ制御部７は、パチンコ機が備えた図柄表示装置側に配備され、メイン制御部２からの制御信号並びにコマンドデータに応じて表示データを作成し、表示駆動手段を介して表示制御する処理実行手段としてのサブＣＰＵ８と、サブＣＰＵ８が実行するための各表示駆動手段の表示駆動に関する制御プログラム並びにデータ読み出しタイミング処理に関する制御プログラムが格納されているＲＯＭ９と、随時読み出しおよび書き込みが可能なＲＡＭ１０と、サブＣＰＵ８が作成した表示データに基づいて動画表示手段としての液晶表示部（図示を省略）において表示する動画データを生成する表示駆動手段としてのビデオ・ディスプレイ・プロセッサ１１（以下、ＶＤＰという）とにより構成されている。なお、サブＣＰＵ８には、サブＣＰＵ８のための電源（図示せず）やサブＣＰＵ８の処理サイクルを規定するクロック回路（図示せず）が接続されている。
【００１３】
図１において、サブ制御部７のサブＣＰＵ８は、サブ制御部７側のＶＤＰ８及びメイン制御部２のＩ／Ｏポート６を介してメイン制御部２のメインＣＰＵ３と通信接続され、メインＣＰＵ３からサブＣＰＵ８へ制御信号並びにコマンドデータが転送されるよう構成されている。なお、ＶＤＰ１１には、通信インタフェース（図示を省略）が内蔵されており、通信インタフェースにデータ一時記憶手段としてのメモリ１２が配備されている。また、メイン制御部２からサブ制御部７へ送られるのコマンドデータに関するデータ伝送ラインは、８本の信号線で構成され、８ビットデータがパラレルに伝送され、該データ伝送ラインは、メインＣＰＵ３からＩ／Ｏポート６及びＶＤＰ１１内蔵の通信インタフェースのメモリ１２を経てサブ制御部７のＲＡＭ１０に通信接続されている。
【００１４】
また、メイン制御部２のメインＣＰＵ３からサブ制御部７のＶＤＰ１１へは、ＬＣＥ信号（チップセレクト）、ＷＲ信号（書き込み信号）及びコマンドデータに関する送信完了信号の各制御信号を伝送する各制御信号ラインがＩ／Ｏポート６を介して接続されている。
【００１５】
さらに、サブＣＰＵ８とＶＤＰ１１との間は、サブＣＰＵ８からＶＤＰ１１へＲＤ信号（読み出し信号）を伝送する制御信号ラインで接続され、ＶＤＰ１１からサブＣＰＵ８へは、割り込み信号を伝送する制御信号ラインで接続されている。
【００１６】
図２は、メイン制御部２からサブ制御部７へのコマンドデータの転送タイミングを示すタイミングチャートである。メイン制御部２のメインＣＰＵ３からサブ制御部７のＶＤＰ１１へは、１バイト（８ビット）の大きさのコマンドデータが、最大３２バイトまでシリアル転送される。即ち、メインＣＰＵ３からＶＤＰ１１へは、所定のデータ量としての３２バイトまでの範囲内のコマンドデータが１バイトずつ順次シリアル転送され、転送された３２バイトまでの大きさの各コマンドデータは、ＶＤＰ１１内蔵の通信インタフェースのメモリ１２に順次一時記憶される。
【００１７】
図３は、ＶＤＰ１１内蔵の通信インタフェースのメモリ１２に設定されたコマンドデータ記憶エリアの記憶構成を示す図である。コマンドデータ記憶エリアは、全体として３３バイトの大きさを有し、コマンドデータ記憶エリアの先頭部分１バイトは、メインＣＰＵ３から受信記憶したコマンドデータのデータ個数を格納するデータカウント値記憶領域に設定され、データカウント値記憶領域以降の残り３２バイトは、メインＣＰＵ３からシリアルに送信されてくるコマンドデータを受信して順次記憶する各データ記憶領域１〜データ記憶領域３２に設定されている。
【００１８】
また、ＶＤＰ１１内蔵の通信インタフェースのメモリ１２は、図３に示すように、コマンドデータ記憶エリアとは別に、大きさ１バイトのデータ入力バッファを備えており、メインＣＰＵ３から送信されてくる１バイト分のコマンドデータがデータ入力バッファに一時保持される。
【００１９】
次に、図１のブロック図及び図２のタイミングチャートを参照しつつデータ伝送装置１の動作について説明する。なお、メインＣＰＵ３は、コマンドデータの転送を開始する前に、パチンコ機の遊技状態に応じて今回転送するコマンドデータ並びにコマンドデータの個数をＲＡＭ５の記憶エリアに生成しているものとする。
【００２０】
まず、メインＣＰＵ３は、Ｉ／Ｏポート６の出力ポートを介してサブ制御部７のＶＤＰ１１に、図２に示すように、ＬＣＥ信号（チップセレクト）をローレベルにすると共に転送するコマンドデータの最初の１バイト分のデータ（１）を出力し、所定時間の間隔をおいて、データ（１）に対応してＬＷＲ信号（書き込み信号）を所定時間の間ローレベルに切換えてＶＤＰ１１内蔵の通信インタフェースのメモリ１２に送信する。
【００２１】
サブ制御部７のＶＤＰ１１内蔵の通信インタフェースは、ＬＣＥ信号（チップセレクト）を受けると、メモリ１２のコマンドデータ記憶エリアの全ての記憶エリアの内容を０クリアし、コマンドデータの一時記憶動作を開始すると共に、データ入力バッファにコマンドデータの最初の１バイトのデータ（１）を入力し保持する。この時点から所定時間の間隔をおいてＬＷＲ信号（書き込み信号）がローレベルに切り換わると、ＬＷＲ信号の立ち下がりに応じて、図４に示すように、コマンドデータ記憶エリアのデータ記憶領域１乃至データ記憶領域３１に保持されている各コマンドデータをデータ記憶領域２乃至データ記憶領域３２に順次シフトし、データ入力バッファに保持されていたデータ（１）をデータ記憶領域１にセットする。また、入力して記憶保持したコマンドデータの数をカウントしてデータカウント値記憶領域に記憶する。
【００２２】
メインＣＰＵ３は、ＬＷＲ信号をローレベルに切換えた時点から所定時間経過すると、ＬＷＲ信号をハイレベルに戻すとともに、出力したデータの個数をカウントし、カウント数が転送するコマンドデータの個数に達しているか否かを判別して、カウント数が転送するコマンドデータの個数に達していなければ、コマンドデータの次の１バイト分のデータ（２）を出力する。なお、メインＣＰＵ３は、この時点から所定時間の間隔をおいて、データ（２）に対応してＬＷＲ信号（書き込み信号）を所定時間の間ローレベルに切換えてＶＤＰ１１内蔵の通信インタフェースのメモリ１２に送信する。
【００２３】
このようにして、メインＣＰＵ３は、今回伝送するコマンドデータの個数に達するまで、伝送するコマンドデータをデータ（１）、データ（２）、データ（３）、…データ（ｎ）のように順にシリアル転送する。なお、１回のデータ伝送により伝送されるコマンドデータの個数は、前述したように最高で３２個までである。
【００２４】
また、サブ制御部７のＶＤＰ１１内蔵の通信インタフェースは、所定時間の間隔をおいてＬＷＲ信号（書き込み信号）がローレベルに切り換わると、ＬＷＲ信号の立ち下がりに応じて、メモリ１２のコマンドデータ記憶エリアのデータ記憶領域１乃至データ記憶領域３１に保持されている各コマンドデータをデータ記憶領域２乃至データ記憶領域３２に順次シフトし、データ入力バッファに保持されていたデータを、即ち、この場合にはデータ（２）をデータ記憶領域１にセットする。同時に、データカウント値記憶領域のデータカウント値を１つアップする。
【００２５】
このように、ＶＤＰ１１内蔵の通信インタフェースは、ＬＷＲ信号の立ち下がり毎に、メモリ１２のコマンドデータ記憶エリアのデータ記憶領域１乃至データ記憶領域３１に保持されている各コマンドデータをデータ記憶領域２乃至データ記憶領域３２に順次シフトし、データ入力バッファに保持されていたコマンドデータをデータ記憶領域１にセットして、シリアル転送されてくるコマンドデータを、即ち、データ（１）、データ（２）、データ（３）、…データ（ｎ）を順次記憶保持していき、データカウント値記憶領域のデータカウント値を１つずつ歩進していく。
【００２６】
メインＣＰＵ３がＬＷＲ信号ハイレベルに戻すとともに、出力したデータの個数をカウントし、出力したデータのカウント数が転送するコマンドデータの個数に達したと判別された場合には、図２に示すように、ＬＣＥ信号（チップセレクト）をハイレベルに戻してコマンドデータの出力が停止されると共に、送信完了信号をローレベルに切り換えてＶＤＰ１１内蔵の通信インタフェース１１に送信する。
【００２７】
ＶＤＰ１１内蔵の通信インタフェースは、送信完了信号がローレベルに切り換わると、コマンドデータの一時記憶動作を完了し、この後、メインＣＰＵ３により送信完了信号がハイレベルに戻されると、サブＣＰＵ８に割り込み信号を出力する。割り込み信号は、サブＣＰＵ８の割り込み端子に入力され、サブＣＰＵ８において割り込みが発生する。なお、データカウント値記憶領域には、記憶保持されたコマンドデータの個数がカウントされてデータカウント値として記憶されている。
【００２８】
次に、サブ制御部７のサブＣＰＵ８の処理動作について説明する。図５は、サブＣＰＵ８が行う処理のメインルーチンを概略で示すフローチャートであり、図６は、サブＣＰＵ８が割り込み発生時に実行する割り込み処理のフローチャートである。
【００２９】
サブＣＰＵ８は、電源投入後、処理に必要となる各フラグやレジスタの初期化を行い（ステップＡ２）、ステップＡ２の画像表示処理に移行する。ステップＡ２の画像処理を概略で説明すると、サブＣＰＵ８は、メイン制御部２から受けとったコマンドデータに基づいて、動画表示のためにＶＤＰ１１に設定すべき表示データを作成すると共に、ＶＤＰ１１に表示データを水平方向及び垂直方向の各アドレスと共に出力する処理である。なお、ＶＤＰ１１は、サブＣＰＵ８が作成した表示データに基づいて、キャラクタＲＯＭ（図示を省略）並びに色指定のためのパレットＲＡＭ（図示を省略）から必要データを読み出して液晶表示部（図示を省略）において表示する動画データを生成すると共に、ＬＣＤコントローラ（図示せず）を介して液晶表示部を走査することにより、動画を表示する。
【００３０】
サブＣＰＵ８は、ステップＡ３の処理で、画像表示処理が終了したか否かを判別するが、ステップＡ２において液晶表示部の１画面分の表示データの作成が完了するまでは、ステップＡ３の判別処理を偽と判別し、ステップＡ２の画像表示処理を継続して行う。
【００３１】
液晶表示部の１画面分の表示データの作成を完了すると、サブＣＰＵ８は、ステップＡ３の判別処理を真と判別し、ステップＡ４に移行する。ステップＡ４においては、割り込みフラグがセットされているか否かが判別される。割り込みが発生していない場合には、初期化処理で割り込みフラグがクリアされていることにより、サブＣＰＵ８は、ステップＡ４を偽と判別し、再びステップＡ２に戻って、次の１画面分の表示データの作成を開始する。
【００３２】
さて、ＶＤＰ１１内蔵の通信インタフェースから出力された割り込み信号がサブＣＰＵ８に入力されると、サブＣＰＵ８において割り込みが発生する。サブＣＰＵ８は、ステップＡ２の画像表示処理を一時中断し、図６に示す割り込み処理に移行して割り込みフラグをセットし（ステップＡ７）、再びステップＡ２の画像表示処理を続けて行う。このように、画像表示処理を行っている最中に、割り込みが発生した場合に画像表示処理を一時中断する時間は、サブＣＰＵ８が割り込みフラグをセットするだけの極めて僅かな時間だけなので、液晶表示部の１画面分の表示データの作成に要する処理時間に影響することはない。
【００３３】
画像表示処理を行っている最中に割り込みが発生した場合には、割り込みフラグがセットされる結果、サブＣＰＵ８は、液晶表示部の１画面分の表示データの作成を完了した後、ステップＡ４の判別処理を真と判別し、ＶＤＰ１１にＲＤ信号（読み出し信号）と共にＲＡＭ１０の所定領域のアドレスを出力し（ステップＡ５）、割り込みフラグをクリアし（ステップＡ６）、再びステップＡ２に戻って、次の１画面分の表示データの作成を開始する。
【００３４】
ＶＤＰ１１は、サブＣＰＵ８からＲＤ信号を受けると、データカウント値記憶領域に記憶保持されたコマンドデータのカウント値に相当するデータ量のコマンドデータをＲＡＭ１０の所定領域に転送する。例えば、メモリ１２に保持されているコマンドデータの個数が１０個であれば、図３のデータ記憶領域１乃至データ記憶領域１０に記憶保持されている１０バイト分のコマンドデータが送出されてＲＡＭ１０の所定領域に転送される。
【００３５】
サブＣＰＵ８は、ＲＡＭ１０の所定領域に転送された１０バイト分のコマンドデータに基づいて、ステップＡ２の画像表示処理を行い、液晶表示部の１画面分の表示データを作成することとなる。
【００３６】
図７は、メイン制御部２からのＬＣＥ信号とサブ制御部７のＲＤ信号によるコマンドデータの読み出しタイミングを示すタイミングチャートである。サブＣＰＵ８による液晶表示部の１画面分の表示データの作成が完了する時間は、作成する表示データの種類によって幅があり、メイン制御部２が出力するＬＣＥ信号の基本周期を例えば４ｍｓに決めておき、ＬＣＥ信号をハイレベルに戻した時点から、次にＬＣＥ信号をローレベルに切り換えるまでの間の時間Ｔの間に、サブサブＣＰＵ８がＲＤ信号を出力してコマンドデータの読み出しを行うようにしている。
【００３７】
【発明の効果】
請求項１に係るパチンコ機によれば、ビデオ・ディスプレイ・プロセッサは、メインＣＰＵから出力されたチップセレクト信号と書き込み信号とに応じてメインＣＰＵから送信されたコマンドデータのデータ一時記憶手段への一時記憶を行う手段を備え、サブＣＰＵは、該サブＣＰＵが備えたＲＡＭに記憶されたコマンドデータに基づいて１画面分の表示データの作成を行うものであって、１画面分の表示データの作成が完了すると、１画面分の表示データの作成中にデータ一時記憶手段に記憶されたコマンドデータを読み出してＲＡＭに転送する手段を備え、ビデオ・ディスプレイ・プロセッサはサブＣＰＵが作成した表示データに基づいて図柄表示装置を駆動する構成としたことにより、メイン制御部とサブ制御部との間に、特別なメモリ手段を付加的に設けなくとも、メイン制御部とサブ制御部相互間のコマンドデータの転送のタイミング処理を簡略化することができ、コマンドデータの転送を円滑に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るパチンコ機におけるデータ伝送装置の要部を示す機能ブロック図
【図２】メイン制御部からサブ制御部へのコマンドデータの転送タイミングを示すタイミングチャート
【図３】サブ制御部のビデオ・ディスプレイ・プロセッサに配備されたメモリ手段に設定されたデータ一時記憶手段の記憶構成を示す図
【図４】データ一時記憶手段の記憶動作を示す図
【図５】サブ制御部に配備されたサブＣＰＵによる処理のメインルーチンの概略を示すフローチャート
【図６】サブ制御部に配備されたサブＣＰＵによる割り込み処理を示すフローチャート
【図７】メイン制御部からのＬＣＥ信号とサブ制御部のＲＤ信号によるコマンドデータの読み出しタイミングを示すタイミングチャート
【符号の説明】
１ データ伝送装置
２ メイン制御部
３ メインＣＰＵ
４ ＲＯＭ
５ ＲＡＭ
６ Ｉ／Ｏポート
７ サブ制御部
８ サブＣＰＵ
９ ＲＯＭ
１０ ＲＡＭ
１１ ビデオ・ディスプレイ・プロセッサ（ＶＤＰ）
１２ メモリ
【産業上の利用分野】
本発明は、図柄表示装置と、パチンコ機のパチンコ遊技全体に関わる制御を行うためのメイン制御部と、メイン制御部から送られた制御信号に応じて図柄表示装置を表示駆動制御するためのサブ制御部とを有し、メイン制御部からサブ制御部に対してコマンドデータを転送する構成とされたパチンコ機に関するものである。
【０００２】
【従来の技術】
パチンコ遊技機においては、例えば、液晶表示装置を設け、その表示画面において、複雑な表示動作を行わせたり、遊技態様に応じて数種類の表示画面を切り換え動作を行わせたりすることにより、遊技者の多様な趣向を満たすようにしている。このようなパチンコ遊技機にあっては、パチンコ機のパチンコ遊技全体に関わる制御を行うためのメイン制御部のみでは、パチンコ機に配備された各駆動制御要素を全て制御することがメイン制御部の処理タイミングやメモリの記憶容量に制限があって困難であるため、駆動制御要素毎に専用のサブ制御部が配備されており、メイン制御部から制御信号並びに出力データからなる制御用のコマンドデータをサブ制御部に転送し、前記制御用のコマンドデータに応じてサブ制御部により駆動制御要素を制御駆動するようにしている。
【０００３】
従来、メイン制御部とサブ制御部との間における制御信号並びにデータ伝送は、送信側であるメイン制御部からのデータ出力タイミングに受信側であるサブ制御部の受信タイミングを同期させなければならないため、メイン制御部側は同期信号によりデータの転送タイミングを取るようにし、サブ制御部側は同期信号に合わせて受信タイミングを取るように構成されている。従って、サブ制御部側が同期信号に合わせて受信タイミングを取る必要上、サブ制御部側の処理タイミングの設計が制約を受けることとなっていた。
【０００４】
また、ノイズによってデータ転送タイミングミスが発生する場合があり、このような場合には、例えば、サブ制御部が液晶表示装置の表示駆動制御を行うものであれば、表示画面にチラツキが発生するといったことが起こる。また、メイン制御部においても、データ転送が確立されないといったことが発生した場合には、転送データをそのままメモリに保持しなければならないため、メモリに待ち状態となった転送データが蓄積されると共に、パチンコ遊技に関する処理がこの分遅れるといった不具合が生じることとなる。
【０００５】
本出願人は、先に、送信側をパチンコ機のパチンコ遊技全体に関わる制御を行うためのメイン制御部とし、受信側をパチンコ機が備えた駆動制御要素に配備されると共にメイン制御部からの制御信号並びに出力データに応じて前記駆動制御要素を制御駆動するためのサブ制御部とし、送信側から受信側に対して出力された信号データを所定のデータ量の範囲内で一時的に記憶するデータ一時記憶手段を、メイン制御部とサブ制御部との間に設け、該データ一時記憶手段を介して送信側の制御部と受信側の制御部とを通信接続したパチンコ機の信号伝送装置を特願平７−３４７３０号として提案している。
【０００６】
このものによれば、送信側の制御部から受信側の制御部へのデータ転送において転送タイミングを同期させるといった必要性を回避すると共に、非同期的にデータ転送を行うことが可能であって、しかもデータ転送におけるノイズによるデータ転送タイミングミスを考慮する必要が全くない。しかし、このものは、メイン制御部とサブ制御部との間に設けられるデータ一時記憶手段がレジスタファイルにより構成されており、従って、メイン制御部とサブ制御部との間にレジスタファイルを付加的に追加した構成となっている。このように、従来は、前記の課題を解決するために、送信側の制御部と受信側の制御部との間に、特別なメモリ手段を付加的に設けていた。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、パチンコ遊技全体に関わる制御を行うためのメイン制御部とメイン制御部から送られた制御信号に応じて図柄表示装置を表示駆動制御するためのサブ制御部との間のコマンドデータの転送において、特別なメモリ手段を付加的に設けなくとも、コマンドデータの転送を円滑に行うことができ、メイン制御部とサブ制御部相互間のデータ転送のタイミング処理を簡略化することができるパチンコ機を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に係るパチンコ機は、図柄表示装置と、パチンコ機のパチンコ遊技全体に関わる制御を行うためのメイン制御部と、前記メイン制御部から送られた制御信号に応じて前記図柄表示装置を表示駆動制御するためのサブ制御部とを有し、前記メイン制御部から前記サブ制御部に対してコマンドデータを転送する構成とされたものであって、上記課題を解決するために、前記メイン制御部はメインＣＰＵを備え、前記サブ制御部は、サブＣＰＵとビデオ・ディスプレイ・プロセッサとを備え、前記ビデオ・ディスプレイ・プロセッサが備えたメモリ手段に、前記コマンドデータを所定のデータ量の範囲内で一時的に記憶するデータ一時記憶手段が設けられ、前記メインＣＰＵに前記ビデオ・ディスプレイ・プロセッサが接続され、前記ビデオ・ディスプレイ・プロセッサに前記サブＣＰＵが接続され、前記ビデオ・ディスプレイ・プロセッサは、前記メインＣＰＵから出力されたチップセレクト信号と書き込み信号とに応じて前記メインＣＰＵから送信された前記コマンドデータの前記データ一時記憶手段への一時記憶を行う手段を備え、前記サブＣＰＵは、該サブＣＰＵが備えたＲＡＭに記憶されたコマンドデータに基づいて１画面分の表示データの作成を行うものであって、前記１画面分の表示データの作成が完了すると、前記１画面分の表示データの作成中に前記データ一時記憶手段に記憶された前記コマンドデータを読み出して前記ＲＡＭに転送する手段を備え、前記ビデオ・ディスプレイ・プロセッサは前記サブＣＰＵが作成した表示データに基づいて前記図柄表示装置を駆動する構成としたことを特徴とする。
【００１１】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
図１は、実施例におけるパチンコ機におけるデータ伝送装置１の要部を示すブロック図である。まず、パチンコ機（図示を省略）は、液晶表示装置からなる図柄表示装置（図示を省略）を備え、パチンコ機の遊技状態に応じてその液晶表示部において遊技態様としての図柄を動画表示するものである。該パチンコ機のパチンコ遊技全体に関わる制御を行うためのメイン制御部２は、制御処理実行手段としてのメインＣＰＵ３と、メインＣＰＵ３が実行するためのパチンコ遊技全体に関わる制御プログラムが格納されているＲＯＭ４と、随時読み出しおよび書き込みが可能なＲＡＭ５と、メインＣＰＵ３が周辺機器との間でデータ通信を行うためのＩ／Ｏポート６とにより構成されている。なお、メインＣＰＵ３には、メインＣＰＵ３のための電源（図示せず）やメインＣＰＵ３の処理サイクルを規定するクロック回路（図示せず）が接続されている。
【００１２】
また、図１に示すサブ制御部７は、パチンコ機が備えた図柄表示装置側に配備され、メイン制御部２からの制御信号並びにコマンドデータに応じて表示データを作成し、表示駆動手段を介して表示制御する処理実行手段としてのサブＣＰＵ８と、サブＣＰＵ８が実行するための各表示駆動手段の表示駆動に関する制御プログラム並びにデータ読み出しタイミング処理に関する制御プログラムが格納されているＲＯＭ９と、随時読み出しおよび書き込みが可能なＲＡＭ１０と、サブＣＰＵ８が作成した表示データに基づいて動画表示手段としての液晶表示部（図示を省略）において表示する動画データを生成する表示駆動手段としてのビデオ・ディスプレイ・プロセッサ１１（以下、ＶＤＰという）とにより構成されている。なお、サブＣＰＵ８には、サブＣＰＵ８のための電源（図示せず）やサブＣＰＵ８の処理サイクルを規定するクロック回路（図示せず）が接続されている。
【００１３】
図１において、サブ制御部７のサブＣＰＵ８は、サブ制御部７側のＶＤＰ８及びメイン制御部２のＩ／Ｏポート６を介してメイン制御部２のメインＣＰＵ３と通信接続され、メインＣＰＵ３からサブＣＰＵ８へ制御信号並びにコマンドデータが転送されるよう構成されている。なお、ＶＤＰ１１には、通信インタフェース（図示を省略）が内蔵されており、通信インタフェースにデータ一時記憶手段としてのメモリ１２が配備されている。また、メイン制御部２からサブ制御部７へ送られるのコマンドデータに関するデータ伝送ラインは、８本の信号線で構成され、８ビットデータがパラレルに伝送され、該データ伝送ラインは、メインＣＰＵ３からＩ／Ｏポート６及びＶＤＰ１１内蔵の通信インタフェースのメモリ１２を経てサブ制御部７のＲＡＭ１０に通信接続されている。
【００１４】
また、メイン制御部２のメインＣＰＵ３からサブ制御部７のＶＤＰ１１へは、ＬＣＥ信号（チップセレクト）、ＷＲ信号（書き込み信号）及びコマンドデータに関する送信完了信号の各制御信号を伝送する各制御信号ラインがＩ／Ｏポート６を介して接続されている。
【００１５】
さらに、サブＣＰＵ８とＶＤＰ１１との間は、サブＣＰＵ８からＶＤＰ１１へＲＤ信号（読み出し信号）を伝送する制御信号ラインで接続され、ＶＤＰ１１からサブＣＰＵ８へは、割り込み信号を伝送する制御信号ラインで接続されている。
【００１６】
図２は、メイン制御部２からサブ制御部７へのコマンドデータの転送タイミングを示すタイミングチャートである。メイン制御部２のメインＣＰＵ３からサブ制御部７のＶＤＰ１１へは、１バイト（８ビット）の大きさのコマンドデータが、最大３２バイトまでシリアル転送される。即ち、メインＣＰＵ３からＶＤＰ１１へは、所定のデータ量としての３２バイトまでの範囲内のコマンドデータが１バイトずつ順次シリアル転送され、転送された３２バイトまでの大きさの各コマンドデータは、ＶＤＰ１１内蔵の通信インタフェースのメモリ１２に順次一時記憶される。
【００１７】
図３は、ＶＤＰ１１内蔵の通信インタフェースのメモリ１２に設定されたコマンドデータ記憶エリアの記憶構成を示す図である。コマンドデータ記憶エリアは、全体として３３バイトの大きさを有し、コマンドデータ記憶エリアの先頭部分１バイトは、メインＣＰＵ３から受信記憶したコマンドデータのデータ個数を格納するデータカウント値記憶領域に設定され、データカウント値記憶領域以降の残り３２バイトは、メインＣＰＵ３からシリアルに送信されてくるコマンドデータを受信して順次記憶する各データ記憶領域１〜データ記憶領域３２に設定されている。
【００１８】
また、ＶＤＰ１１内蔵の通信インタフェースのメモリ１２は、図３に示すように、コマンドデータ記憶エリアとは別に、大きさ１バイトのデータ入力バッファを備えており、メインＣＰＵ３から送信されてくる１バイト分のコマンドデータがデータ入力バッファに一時保持される。
【００１９】
次に、図１のブロック図及び図２のタイミングチャートを参照しつつデータ伝送装置１の動作について説明する。なお、メインＣＰＵ３は、コマンドデータの転送を開始する前に、パチンコ機の遊技状態に応じて今回転送するコマンドデータ並びにコマンドデータの個数をＲＡＭ５の記憶エリアに生成しているものとする。
【００２０】
まず、メインＣＰＵ３は、Ｉ／Ｏポート６の出力ポートを介してサブ制御部７のＶＤＰ１１に、図２に示すように、ＬＣＥ信号（チップセレクト）をローレベルにすると共に転送するコマンドデータの最初の１バイト分のデータ（１）を出力し、所定時間の間隔をおいて、データ（１）に対応してＬＷＲ信号（書き込み信号）を所定時間の間ローレベルに切換えてＶＤＰ１１内蔵の通信インタフェースのメモリ１２に送信する。
【００２１】
サブ制御部７のＶＤＰ１１内蔵の通信インタフェースは、ＬＣＥ信号（チップセレクト）を受けると、メモリ１２のコマンドデータ記憶エリアの全ての記憶エリアの内容を０クリアし、コマンドデータの一時記憶動作を開始すると共に、データ入力バッファにコマンドデータの最初の１バイトのデータ（１）を入力し保持する。この時点から所定時間の間隔をおいてＬＷＲ信号（書き込み信号）がローレベルに切り換わると、ＬＷＲ信号の立ち下がりに応じて、図４に示すように、コマンドデータ記憶エリアのデータ記憶領域１乃至データ記憶領域３１に保持されている各コマンドデータをデータ記憶領域２乃至データ記憶領域３２に順次シフトし、データ入力バッファに保持されていたデータ（１）をデータ記憶領域１にセットする。また、入力して記憶保持したコマンドデータの数をカウントしてデータカウント値記憶領域に記憶する。
【００２２】
メインＣＰＵ３は、ＬＷＲ信号をローレベルに切換えた時点から所定時間経過すると、ＬＷＲ信号をハイレベルに戻すとともに、出力したデータの個数をカウントし、カウント数が転送するコマンドデータの個数に達しているか否かを判別して、カウント数が転送するコマンドデータの個数に達していなければ、コマンドデータの次の１バイト分のデータ（２）を出力する。なお、メインＣＰＵ３は、この時点から所定時間の間隔をおいて、データ（２）に対応してＬＷＲ信号（書き込み信号）を所定時間の間ローレベルに切換えてＶＤＰ１１内蔵の通信インタフェースのメモリ１２に送信する。
【００２３】
このようにして、メインＣＰＵ３は、今回伝送するコマンドデータの個数に達するまで、伝送するコマンドデータをデータ（１）、データ（２）、データ（３）、…データ（ｎ）のように順にシリアル転送する。なお、１回のデータ伝送により伝送されるコマンドデータの個数は、前述したように最高で３２個までである。
【００２４】
また、サブ制御部７のＶＤＰ１１内蔵の通信インタフェースは、所定時間の間隔をおいてＬＷＲ信号（書き込み信号）がローレベルに切り換わると、ＬＷＲ信号の立ち下がりに応じて、メモリ１２のコマンドデータ記憶エリアのデータ記憶領域１乃至データ記憶領域３１に保持されている各コマンドデータをデータ記憶領域２乃至データ記憶領域３２に順次シフトし、データ入力バッファに保持されていたデータを、即ち、この場合にはデータ（２）をデータ記憶領域１にセットする。同時に、データカウント値記憶領域のデータカウント値を１つアップする。
【００２５】
このように、ＶＤＰ１１内蔵の通信インタフェースは、ＬＷＲ信号の立ち下がり毎に、メモリ１２のコマンドデータ記憶エリアのデータ記憶領域１乃至データ記憶領域３１に保持されている各コマンドデータをデータ記憶領域２乃至データ記憶領域３２に順次シフトし、データ入力バッファに保持されていたコマンドデータをデータ記憶領域１にセットして、シリアル転送されてくるコマンドデータを、即ち、データ（１）、データ（２）、データ（３）、…データ（ｎ）を順次記憶保持していき、データカウント値記憶領域のデータカウント値を１つずつ歩進していく。
【００２６】
メインＣＰＵ３がＬＷＲ信号ハイレベルに戻すとともに、出力したデータの個数をカウントし、出力したデータのカウント数が転送するコマンドデータの個数に達したと判別された場合には、図２に示すように、ＬＣＥ信号（チップセレクト）をハイレベルに戻してコマンドデータの出力が停止されると共に、送信完了信号をローレベルに切り換えてＶＤＰ１１内蔵の通信インタフェース１１に送信する。
【００２７】
ＶＤＰ１１内蔵の通信インタフェースは、送信完了信号がローレベルに切り換わると、コマンドデータの一時記憶動作を完了し、この後、メインＣＰＵ３により送信完了信号がハイレベルに戻されると、サブＣＰＵ８に割り込み信号を出力する。割り込み信号は、サブＣＰＵ８の割り込み端子に入力され、サブＣＰＵ８において割り込みが発生する。なお、データカウント値記憶領域には、記憶保持されたコマンドデータの個数がカウントされてデータカウント値として記憶されている。
【００２８】
次に、サブ制御部７のサブＣＰＵ８の処理動作について説明する。図５は、サブＣＰＵ８が行う処理のメインルーチンを概略で示すフローチャートであり、図６は、サブＣＰＵ８が割り込み発生時に実行する割り込み処理のフローチャートである。
【００２９】
サブＣＰＵ８は、電源投入後、処理に必要となる各フラグやレジスタの初期化を行い（ステップＡ２）、ステップＡ２の画像表示処理に移行する。ステップＡ２の画像処理を概略で説明すると、サブＣＰＵ８は、メイン制御部２から受けとったコマンドデータに基づいて、動画表示のためにＶＤＰ１１に設定すべき表示データを作成すると共に、ＶＤＰ１１に表示データを水平方向及び垂直方向の各アドレスと共に出力する処理である。なお、ＶＤＰ１１は、サブＣＰＵ８が作成した表示データに基づいて、キャラクタＲＯＭ（図示を省略）並びに色指定のためのパレットＲＡＭ（図示を省略）から必要データを読み出して液晶表示部（図示を省略）において表示する動画データを生成すると共に、ＬＣＤコントローラ（図示せず）を介して液晶表示部を走査することにより、動画を表示する。
【００３０】
サブＣＰＵ８は、ステップＡ３の処理で、画像表示処理が終了したか否かを判別するが、ステップＡ２において液晶表示部の１画面分の表示データの作成が完了するまでは、ステップＡ３の判別処理を偽と判別し、ステップＡ２の画像表示処理を継続して行う。
【００３１】
液晶表示部の１画面分の表示データの作成を完了すると、サブＣＰＵ８は、ステップＡ３の判別処理を真と判別し、ステップＡ４に移行する。ステップＡ４においては、割り込みフラグがセットされているか否かが判別される。割り込みが発生していない場合には、初期化処理で割り込みフラグがクリアされていることにより、サブＣＰＵ８は、ステップＡ４を偽と判別し、再びステップＡ２に戻って、次の１画面分の表示データの作成を開始する。
【００３２】
さて、ＶＤＰ１１内蔵の通信インタフェースから出力された割り込み信号がサブＣＰＵ８に入力されると、サブＣＰＵ８において割り込みが発生する。サブＣＰＵ８は、ステップＡ２の画像表示処理を一時中断し、図６に示す割り込み処理に移行して割り込みフラグをセットし（ステップＡ７）、再びステップＡ２の画像表示処理を続けて行う。このように、画像表示処理を行っている最中に、割り込みが発生した場合に画像表示処理を一時中断する時間は、サブＣＰＵ８が割り込みフラグをセットするだけの極めて僅かな時間だけなので、液晶表示部の１画面分の表示データの作成に要する処理時間に影響することはない。
【００３３】
画像表示処理を行っている最中に割り込みが発生した場合には、割り込みフラグがセットされる結果、サブＣＰＵ８は、液晶表示部の１画面分の表示データの作成を完了した後、ステップＡ４の判別処理を真と判別し、ＶＤＰ１１にＲＤ信号（読み出し信号）と共にＲＡＭ１０の所定領域のアドレスを出力し（ステップＡ５）、割り込みフラグをクリアし（ステップＡ６）、再びステップＡ２に戻って、次の１画面分の表示データの作成を開始する。
【００３４】
ＶＤＰ１１は、サブＣＰＵ８からＲＤ信号を受けると、データカウント値記憶領域に記憶保持されたコマンドデータのカウント値に相当するデータ量のコマンドデータをＲＡＭ１０の所定領域に転送する。例えば、メモリ１２に保持されているコマンドデータの個数が１０個であれば、図３のデータ記憶領域１乃至データ記憶領域１０に記憶保持されている１０バイト分のコマンドデータが送出されてＲＡＭ１０の所定領域に転送される。
【００３５】
サブＣＰＵ８は、ＲＡＭ１０の所定領域に転送された１０バイト分のコマンドデータに基づいて、ステップＡ２の画像表示処理を行い、液晶表示部の１画面分の表示データを作成することとなる。
【００３６】
図７は、メイン制御部２からのＬＣＥ信号とサブ制御部７のＲＤ信号によるコマンドデータの読み出しタイミングを示すタイミングチャートである。サブＣＰＵ８による液晶表示部の１画面分の表示データの作成が完了する時間は、作成する表示データの種類によって幅があり、メイン制御部２が出力するＬＣＥ信号の基本周期を例えば４ｍｓに決めておき、ＬＣＥ信号をハイレベルに戻した時点から、次にＬＣＥ信号をローレベルに切り換えるまでの間の時間Ｔの間に、サブサブＣＰＵ８がＲＤ信号を出力してコマンドデータの読み出しを行うようにしている。
【００３７】
【発明の効果】
請求項１に係るパチンコ機によれば、ビデオ・ディスプレイ・プロセッサは、メインＣＰＵから出力されたチップセレクト信号と書き込み信号とに応じてメインＣＰＵから送信されたコマンドデータのデータ一時記憶手段への一時記憶を行う手段を備え、サブＣＰＵは、該サブＣＰＵが備えたＲＡＭに記憶されたコマンドデータに基づいて１画面分の表示データの作成を行うものであって、１画面分の表示データの作成が完了すると、１画面分の表示データの作成中にデータ一時記憶手段に記憶されたコマンドデータを読み出してＲＡＭに転送する手段を備え、ビデオ・ディスプレイ・プロセッサはサブＣＰＵが作成した表示データに基づいて図柄表示装置を駆動する構成としたことにより、メイン制御部とサブ制御部との間に、特別なメモリ手段を付加的に設けなくとも、メイン制御部とサブ制御部相互間のコマンドデータの転送のタイミング処理を簡略化することができ、コマンドデータの転送を円滑に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るパチンコ機におけるデータ伝送装置の要部を示す機能ブロック図
【図２】メイン制御部からサブ制御部へのコマンドデータの転送タイミングを示すタイミングチャート
【図３】サブ制御部のビデオ・ディスプレイ・プロセッサに配備されたメモリ手段に設定されたデータ一時記憶手段の記憶構成を示す図
【図４】データ一時記憶手段の記憶動作を示す図
【図５】サブ制御部に配備されたサブＣＰＵによる処理のメインルーチンの概略を示すフローチャート
【図６】サブ制御部に配備されたサブＣＰＵによる割り込み処理を示すフローチャート
【図７】メイン制御部からのＬＣＥ信号とサブ制御部のＲＤ信号によるコマンドデータの読み出しタイミングを示すタイミングチャート
【符号の説明】
１ データ伝送装置
２ メイン制御部
３ メインＣＰＵ
４ ＲＯＭ
５ ＲＡＭ
６ Ｉ／Ｏポート
７ サブ制御部
８ サブＣＰＵ
９ ＲＯＭ
１０ ＲＡＭ
１１ ビデオ・ディスプレイ・プロセッサ（ＶＤＰ）
１２ メモリ
Claims (1)
- 図柄表示装置と、パチンコ機のパチンコ遊技全体に関わる制御を行うためのメイン制御部と、前記メイン制御部から送られた制御信号に応じて前記図柄表示装置を表示駆動制御するためのサブ制御部とを有し、前記メイン制御部から前記サブ制御部に対してコマンドデータを転送する構成とされたパチンコ機において、
前記メイン制御部はメインＣＰＵを備え、前記サブ制御部は、サブＣＰＵとビデオ・ディスプレイ・プロセッサとを備え、前記ビデオ・ディスプレイ・プロセッサが備えたメモリ手段に、前記コマンドデータを所定のデータ量の範囲内で一時的に記憶するデータ一時記憶手段が設けられ、前記メインＣＰＵに前記ビデオ・ディスプレイ・プロセッサが接続され、前記ビデオ・ディスプレイ・プロセッサに前記サブＣＰＵが接続され、
前記ビデオ・ディスプレイ・プロセッサは、前記メインＣＰＵから出力されたチップセレクト信号と書き込み信号とに応じて前記メインＣＰＵから送信された前記コマンドデータの前記データ一時記憶手段への一時記憶を行う手段を備え、
前記サブＣＰＵは、該サブＣＰＵが備えたＲＡＭに記憶されたコマンドデータに基づいて１画面分の表示データの作成を行うものであって、前記１画面分の表示データの作成が完了すると、前記１画面分の表示データの作成中に前記データ一時記憶手段に記憶された前記コマンドデータを読み出して前記ＲＡＭに転送する手段を備え、前記ビデオ・ディスプレイ・プロセッサは前記サブＣＰＵが作成した表示データに基づいて前記図柄表示装置を駆動する構成としたことを特徴とするパチンコ機。
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