JP3771172B2 - 平衡化回路配列 - Google Patents
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Description
本発明は、請求項1の前文の部分(プリアンブル)で特定されているような平衡化回路配列に関するものである。このような形式の回路配列は一般に知られている。
【0002】
アナログ信号、例えばコンデンサマイクロフォン(可変容量マイクロフォン)カプセルの出力信号をディジタル信号に変換するためには通常高解像度デルタ−シグマ変換器が使用されている。技術的な理由から、この形式の変換器は+5ボルトの電圧で動作し、対称アナログ入力をもっている。この場合、完全に制御するための指定された許容アナログ入力レベルは、各入力接続に対して逆相の最大+/−1.25ボルトで、これは+/−2.5ボルトの差信号に相当する。例えばコンデンサマイクロフォン・カプセルによって与えられるような非対称アナログ入力信号はインピーダンス変換器の後に、常にさらに反転されなければならない。図1はこの目的のための従来技術による平衡化回路並列を示している。
【0003】
図1では、入力信号源1、例えばマイクロフォン・カプセルからの出力信号は第1の増幅器2の非反転入力に供給される。こゝで、第1の増幅器2はV=+1の増幅度をもっており、その出力信号S2は負帰還の形式でこの増幅器2の反転入力に帰還される。信号S2はまたアナログ/ディジタル変換器4の非反転入力に供給される。さらに、第1の増幅器2からの出力信号S2は直列抵抗R2を経て第2の増幅器3の反転入力に供給される。第2の増幅器3の非反転入力は接地点すなわち基準電位点に接続されている。第2の増幅器3からの出力信号S3はアナログ/ディジタル変換器4の反転入力に供給され、また抵抗R1を経て負帰還形式で第2の増幅器3の反転入力に帰還される。負帰還抵抗R1は直列抵抗R2と同じ値をもっている。この接続により、第2の増幅器3はその入力信号S2に対してV=−1の増幅度をもつようになる。第2の増幅器3からの出力信号S3の出力率(出力の大きさ)は第1の増幅器2からの出力信号S2のそれに等しく、且つ信号S2に対して反転されている。アナログ/ディジタル変換器4の出力に発生したディジタル信号S4は、この変換器4の入力信号S2とS3の間の差信号を表わし、従って信号S2の値の2倍に相当する。
【0004】
図1による平衡化回路配列には次のような欠点がある。
− アナログ/ディジタル変換器4の対称入力に関して、信号源1からの入力信号S1は増幅係数2で増幅され、それによって信号源の+/−1.25ボルトの最大信号レベルしか処理されない。しかしながら、近年のコンデンサマイクロフォン・カプセルで処理されるピーク振幅は非常に高い。
− 第2の増幅器3はそれ自体のノイズの不釣り合いに大きい割合を第1の増幅器2からのノイズに加える。この理由は、第2の増幅器3で発生するノイズは常にあたかもその反転入力に供給されるかのように現れることによる。従って、第2の増幅器3の有効信号に対する増幅度は抵抗R1、R2によってV=−1になるように調整されるが、第2の増幅器3からのノイズは、その非反転入力に供給される信号に対するのと同様に、式(R1+R2)/R2=2に従って増幅される。
【0005】
従って、本発明の目的は、信号源のより高い最大レベルの信号を処理することができ、しかも発生するノイズが小さい平衡化回路配列を構成することにある。
【0006】
この課題は、請求項1の特徴を具えた本発明によって解決される。
【0007】
請求項1による平衡化回路配列の好ましい実施例および変形例は従属請求項により明らかである。
【0008】
以下、図示の実施例によって本発明をさらに詳細に説明する。
【0009】
図2に示す平衡化回路配列は基本的には図1に示す平衡化回路配列と同じ回路構成をもっている。しかしながら図1とは違って第2の増幅器3からの出力信号S3は該第2の増幅器3の反転入力に負帰還形式で帰還されるのみならず、同時に信号源1の基準点にも帰還されている。これによって負帰還の効果が生じ、反対符号をもった信号源1の基準点は、信号源1の出力信号S1と比較されるようになる。2つの信号電圧S1とS2を予め指定された正しい符号関係で加算することにより、信号源1によって2つの端子間に発生される電圧の大きさが自動的に得られる。
【0010】
信号源1の基準点への信号S3の負帰還の結果として、基準点すなわち接地点を基準とする信号電圧S1は、
−1/2×Vges
に従って信号電圧S3の大きさだけ減少する。こゝで、Vgesは信号源1の出力と基準点との間の回路配列に対する閉制御回路の総合増幅度を表わす。図1による回路配列の場合の総合増幅度Vgesは、Vges=−1の値をもっている。従って、信号電圧S1は図1による回路配列の信号電圧の値の半分に減少する。このようにして、信号電圧源1はその両端子接続に、増幅器2と3の出力間すなわちアナログ/ディジタル変換器4の対称入力間の差信号と同じ値をもった対称信号を持ち込む。この場合、信号源1とアナログ/ディジタル変換器4の入力との間の増幅度は、V=1にすぎず、最大で+/−2.5ボルトのS1に対する信号振幅を伝送することができる。
【0011】
別の重要な効果として、増幅器3からの好ましくない内部ノイズは、差信号に対して作用するアナログ/ディジタル変換器4の入力に関して完全に除去されることがある。この効果を得るために、増幅器3の出力に発生するノイズは減衰することなく信号源1の基準点を経て第1の増幅器2の入力または出力に伝搬し、そこに同じレベルで且つ第2の増幅器3の出力と同じ位相で現れる。第1の増幅器2の出力は、同時に抵抗R1とR2によって形成される負帰還分圧器の基準点を構成しているので、その内部ノイズである第2の増幅器3からの非反転信号成分はもはやその反転入力の方向に分割されない。その結果、このノイズは図1による回路構成の場合のように増幅係数2で増幅されることはなく、V=1で増幅される。第2の増幅器3の出力には第1の増幅器2の出力と同様に同じレベルのノイズが同じ位相で存在するので、このノイズは反対位相の信号に対してのみ作用するアナログ/ディジタル変換器4によってもはや拾い上げられることはなく、抑制される。この動作メカニズムは、信号源1とアナログ/ディジタル変換器4との間で信号増幅が望まれるある種の動作状態についても維持される。
【0012】
この形式の増幅度は、図3の例で示すように増幅器2の負帰還路中の分圧器によって調整される。図3ではこの目的のために抵抗R3とR4が使用されている。閉制御ループの作用により、第2の増幅器3の出力におけるノイズは第1の増幅器2の調整された増幅度で負に増幅され、このことはノイズが充分に抑制されることを意味し、一方、増幅度V=1の第1の増幅器2の出力では変化せずに存在し続ける。信号源1によって伝送された信号電圧S1は、基準電位すなわち接地点に関してもはや対称には現れず、信号電圧S1とS3の和としてのみ現れる。こゝで、信号電圧S3は信号電圧S1よりも第1の増幅器2の増幅度だけ大きくなる。一般的に、このことは第2の増幅器3からのノイズ電圧は、図1による公知の回路構成に対する状態に比して、アナログディジタル変換器4への入力で殆ど半分に減衰される。
【0013】
好ましくは抵抗R1とR4と同じ分圧比をもった別の分圧器R5、R6を挿入することにより、信号源1の基準点に帰還される信号S3は第1の増幅器2の増幅度の大きさだけ弱められる。ノイズ信号を抑制することと信号源(信号電圧源)1からの信号S1の対称性に関して、図2による実施例によって説明した効果と同じ有利な効果が得られる。
【図面の簡単な説明】
【図1】 図1は従来技術による平衡化回路配列の電気回路図である。
【図2】 図2は本発明による平衡化回路配列の第1の実施例の電気回路図である。
【図3】 図3は本発明による平衡化回路配列の他の実施例の電気回路図である。
Claims (3)
- 非対称アナログ入力信号(S1)を、特に対称アナログ入力をもったアナログ/ディジタル変換器(4)に供給するために対称出力信号(S2、S3)に変換する平衡化回路配列であって、
第1の増幅器(2)と第2の増幅器(3)を含み、
上記第1の増幅器(2)の非反転入力にはアナログ入力信号(S1)が供給され、その出力(S2)が負帰還路を経てその反転入力に帰還されており、
上記第2の増幅器(3)の非反転入力が接地点に接続されており、その反転入力には直列抵抗(R2)を経て上記第1の増幅器(2)の出力信号(S2)が供給され、上記第2の増幅器(3)の出力信号(S3)が負帰還抵抗(R1)によって負帰還形式でその反転入力に帰還されており、上記負帰還抵抗(R1)と上記直列抵抗(R2)は同じ抵抗値を有し、
特徴として、上記アナログ入力信号(S1)の信号源(1)の基準点が上記第2の増幅器(3)の出力に接続されており、それによって上記信号源(1)は、上記第1の増幅器(2)と、上記直列抵抗(R2)と、上記第2の増幅器(3)と、上記信号源(1)とを含む負帰還ループの構成要素を形成しており、平衡化された端子信号が信号源(1)に対する2つの接続点に発生する、
上記平衡化回路配列。 - 第1の増幅器(2)からの出力信号(S2)が分圧器(R3、R4)を経て該第1の増幅器(2)の反転入力に負帰還形式で帰還されており、上記分圧器(R3、R4)のタップが上記第1の増幅器(2)の反転入力に接続されていることを特徴とする、請求項1に記載の平衡化回路配列。
- 第2の増幅器(3)の出力信号(S3)が分圧器(R5、R6)を経てアナログ入力信号(S1)の信号源(1)の基準点に負帰還形式で帰還されており、上記分圧器(R5、R6)のタップが上記信号源(S1)の基準点に接続されていることを特徴とする、請求項1または2に記載の平衡化回路配列。
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Cited By (1)
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JPH02268521A (ja) * | 1989-04-11 | 1990-11-02 | Matsushita Electric Ind Co Ltd | A/d変換方法及びa/d変換装置 |
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US5159340A (en) * | 1990-08-31 | 1992-10-27 | Hewlett-Packard Company | Signal digitizer for bar code readers |
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JP3173524B2 (ja) * | 1992-05-15 | 2001-06-04 | ソニー株式会社 | アンバランス・バランス変換回路 |
US5592167A (en) | 1994-10-19 | 1997-01-07 | Exar Corporation | Analog-digital converter using current controlled voltage reference |
EP0712002B1 (de) * | 1994-11-08 | 2002-08-21 | PAPST-MOTOREN GmbH & Co. KG | Anordnung und Verfahren zur Erzeugung eines Drehzahl-Istwertsignals |
DE19527384C2 (de) * | 1995-07-27 | 1997-08-21 | Zentr Mikroelekt Dresden Gmbh | Schaltungsanordnung zur Analogsignalverarbeitung |
DE69716899T2 (de) * | 1997-09-05 | 2003-07-24 | Alcatel Sa | Differenzausgangsverstärkeranordnung und Verfahren zur Abstimmung der Ausgangsimpedanz für einen solchen Verstärker |
FR2778513B1 (fr) * | 1998-05-06 | 2000-07-13 | Matra Nortel Communications | Circuit de traitement de signal analogique |
US6507223B2 (en) * | 2001-02-22 | 2003-01-14 | Sigmatel, Inc. | Differential line driver having adjustable common mode operation |
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Cited By (2)
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