JP3760882B2

JP3760882B2 - Method for manufacturing silicon carbide semiconductor device

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Publication number: JP3760882B2
Application number: JP2002093767A
Authority: JP
Inventors: クマールラジェシュ; 広希中村; 淳小島
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-03-30
Filing date: 2002-03-29
Publication date: 2006-03-29
Anticipated expiration: 2022-03-29
Also published as: JP2002359254A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するもので、特にＪ−ＦＥＴに適用して好適である。
【０００２】
【従来の技術】
図１０に、パワー素子として用いられるＳｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥＴの断面構成を示す。図１０に示されるように、ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ⁺型基板Ｊ１の上にｎ^-型エピ層Ｊ２を成長させた基板を用いて形成される。ｎ^-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領域Ｊ３が形成されている。
【０００３】
そして、第１ベース領域Ｊ３上を含み、ｎ^-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置する領域にｎ⁺型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちｎ⁺型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはｐ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、ｎ⁺型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、ｎ⁺型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図１０に示すＪ−ＦＥＴが構成されている。
【０００４】
【発明が解決しようとする課題】
このような構成のＪ−ＦＥＴは、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【０００５】
この従来のＪ−ＦＥＴでは、第１、第２ゲート領域Ｊ３、Ｊ６やｎ⁺型ソース領域Ｊ５をイオン注入もしくはエピタキシャル成長に形成しているが、これら各不純物層をセルフアライン（自己整合）で形成していないため、作製時のマスクずれによるバラツキ、特にチャネル長のバラツキが生じる。このため、１セル中でオン抵抗の高い部分と低い部分、あるいは耐圧の高い部分と低い部分が形成されるという問題を発生させ、パワー素子全体のオン抵抗を増加させると共に、耐圧の低下をもたらすという問題を発生させる。
【０００６】
一方、ＳｉＣは拡散係数が小さいことから、上記従来の第１ゲート領域Ｊ３の下端部における丸みが十分とならず、シリコン半導体のようなボディブレーク構造を作製することが難しい。このため、第１ゲート領域Ｊ３の２ヶ所の下端部Ｘにおいてブレークダウンが発生することになる。このような場合、第１ゲート電極Ｊ７からブレークダウン発生部位までの距離が長くなるため、その間の内部抵抗が大きくなり、その結果、ソース電極Ｊ９の直下に位置するｎ⁺型ソース領域Ｊ５と第１ゲート領域Ｊ３とｎ^-型エピ層Ｊ２（ｎ⁺型基板Ｊ１含む）からなるｎｐｎ寄生バイポーラトランジスタが動作し、Ｊ−ＦＥＴが破壊されるという問題がある。すなわち、アバランシェ耐量が小さくなるという問題がある。
【０００７】
本発明は上記点に鑑みて、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することを目的とする。また、寄生バイポーラトランジスタが動作することを防止し、アバランシェ耐量を確保することも目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ソース領域を形成する工程および第２ゲート領域を形成する工程は、チャネル層の上に第１のマスク膜（２１）を形成すると共に、この第１のマスク膜（２２）を覆うように第２のマスク膜（２２）を配置し、第１、第２のマスク膜に開口部を形成する工程と、第１、第２のマスク膜をマスクとしたイオン注入を行うことで、ソース領域が形成される予定位置に第１導電型不純物を注入すると共に、第２ゲート領域のうちソース領域の直上に位置する部分が形成される予定位置に第２導電型不純物を注入する工程と、第２のマスク膜で第１のマスク膜を覆った状態で熱酸化を行い、第１のマスク膜を開口端から酸化させる工程と、第１のマスク膜のうちの酸化された部分および第２のマスク膜を除去したのち、第１のマスク膜の残った部分をマスクとしたイオン注入を行うことで、第２ゲート領域が形成される予定位置に第２導電型不純物を注入する工程と、注入された第１、第２導電型不純物を活性化することでソース領域および第２ゲート領域を形成する工程とを有していることを特徴としている。
【０００９】
このように、第１のマスク膜を第２のマスク膜で覆った状態で酸化することで、開口端からの第１のマスク膜の酸化量が一定となる。このため、第１のマスク膜のうち酸化された部分を第２のマスク膜と共に除去したのち、第１のマスク膜の残った部分をマスクとしたイオン注入を行うことで、ソース領域と第２ゲート領域とがセルフアラインで形成される。このため、チャネル長のバラツキを防止することができ、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することができる。
【００１０】
例えば、請求項２に示すように、第１のマスク膜としてポリシリコン膜を用いることができ、請求項３に示すように、第２のマスク膜として酸化膜もしくは窒化膜のいずれかを用いることができる。
【００１１】
請求項４に記載の発明では、ソース領域を形成する工程および第２ゲート領域を形成する工程は、チャネル層の上にマスク膜（２１）を配置すると共に、該マスク膜に開口部を形成する工程と、マスク膜をマスクとしたイオン注入を行うことで、ソース領域が形成される予定位置に第１導電型不純物を注入すると共に、第２ゲート領域のうちソース領域の直上に位置する部分が形成される予定位置に第２導電型不純物を注入する工程と、マスク膜に対して等方性エッチングを行い、該マスク膜に形成された開口部の開口端を後退させる工程と、第１のマスク膜の残った部分をマスクとしたイオン注入を行うことで、第２ゲート領域が形成される予定位置に第２導電型不純物を注入する工程と、注入された第１、第２導電型不純物を活性化することでソース領域および第２ゲート領域を形成する工程とを有していることを特徴としている。
【００１２】
このように、マスク膜を等方性エッチングすると、マスク膜の開口部でのエッチング量が一定となるため、マスク膜の残った部分をマスクとしたイオン注入を行うことで、ソース領域と第２ゲート領域とがセルフアラインで形成される。このため、請求項１と同様の効果を得ることができる。例えば、請求項５に示すように、マスク膜としてポリシリコン膜を用いることができる。
【００１３】
請求項６に記載の発明では、第１ゲート領域の下部に第１導電型のボディブレーク領域（４）を形成する工程を有していることを特徴としている。このように、第１ゲート領域の下部に第１導電型のボディブレーク領域を形成すれば、このボディブレーク領域に電界を集中させることが可能となる。このため、ボディブレーク領域において耐圧を低くなり、ソース領域と第１ゲート領域と半導体層とによる寄生バイポーラトランジスタを動作させ難くすることができ、アバランシェ耐量を向上させることが可能となる。このボディブレーク領域の形成は、例えば、請求項７に示すように、第１ゲート領域と同一マスクを用いたイオン注入によって行われる。
【００１４】
請求項９に記載の発明では、第１ゲート領域とソース領域と第２ゲート領域とのいずれかを形成する際に、第１導電型不純物と第２導電型不純物を混ぜた不純物を用いることを特徴としている。このような不純物を用いることで、活性化エネルギーを少なくすることができると共に、高濃度のキャリアを形成することが可能となる。具体的には、請求項１０に示すように、第１ゲート領域もしくは第２ゲート領域を形成する際には第１導電型不純物よりも第２導電型不純物の方が高濃度となるようにし、ソース領域を形成する際には第２導電型不純物よりも第１導電型不純物の方が高濃度となるようにする。
【００１５】
なお、請求項１１のように、第１ゲート領域及び第２ゲート領域に電圧を印加していない時に、第１ゲート領域から伸びる空乏層と第２ゲート領域から伸びる空乏層とによってチャネル層がピンチオフされるように、第１および第２ゲート領域の不純物濃度とチャネル層の不純物濃度とを設定することで、炭化珪素半導体装置を安全性の高いノーマリオフ型にすることができる。例えば、請求項１２に示すように、チャネル層を形成する工程において、チャネル層を半導体層よりも不純物濃度が低くなるようにすることで、ノーマリオフ型にし易くできる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１８】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、シングルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成についての説明を行う。
【００１９】
図１は、Ｊ−ＦＥＴは１セル分の断面構成を示したものである。炭化珪素からなるｎ⁺型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ⁺型基板１の主表面上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ^-型エピ層２がエピタキシャル成長されている。
【００２０】
ｎ^-型エピ層２の表層部における所定領域には、ｐ⁺型層からなる第１ゲート領域３が形成されている。この第１ゲート領域３の端部には、第１ゲート領域３よりも接合深さが深くなるように形成されたｐ^-型領域（第２導電型領域）３ａが形成されている。このｐ^-型領域３ａは、第１ゲート領域３におけるｐ型不純物が熱拡散されることで形成されている。さらに、第１ゲート領域３の下層には、第１ゲート領域３とほぼ同パターンで形成されたｎ⁺型ボディブレーク領域４が形成されている。このｎ⁺型ボディブレーク領域４は、ｎ^-型エピ層２よりも高濃度（例えば、１×１０¹⁷〜１０¹⁸ｃｍ^-3）で構成され、後述するようにアバランシェ耐量を向上させる役割を果たす。
【００２１】
また、第１ゲート領域３上を含み、ｎ^-型エピ層２の表面にはｎ^-型層で構成されたチャネル層５がエピタキシャル成長されている。このチャネル層５の中層部のうち第１ゲート領域３の上に位置する領域にはｎ⁺型ソース領域６が形成されており、また、チャネル層５の表層部のうち第１ゲート領域３の上に位置する領域にはｐ⁺型層からなる第２ゲート領域７が形成されている。第２ゲート領域７は全体的に高濃度で構成されているが、ｎ⁺型ソース領域６と対向する部位において最も高濃度に構成されている。そして、第２ゲート領域７は、高濃度部分よりも外側に所定距離だけ離れた位置、つまりｎ⁺型ソース領域６の端部から外側に所定距離だけ離れた位置において、接合深さが浅くなった構成となっている。従って、紙面左右両側においてｎ⁺型ソース領域６の端部から第２ゲート領域７の接合深さが深くされた部位の端部までの距離Ｓ１、Ｓ２が、Ｓ１＝Ｓ２の関係を満たすようになっている。
【００２２】
また、チャネル層５には、第２ゲート領域７及びｎ⁺型ソース領域６を貫通し、第１ゲート領域３に達する凹部８が形成されている。この凹部８の内には、ｎ⁺型ソース領域６に電気的に接続されたソース電極９が形成されており、本実施形態ではこのソース電極９に第１ゲート領域３も電気的に接続された構成となっている。すなわち、ソース電極９が、第１ゲート領域３の電位を制御するための第１ゲート電極としての役割も果たすようになっている。
【００２３】
そして、第２ゲート領域７の上層部には、第２ゲート領域７の電位を制御するための第２ゲート電極１０が形成されている。この第２ゲート電極１０とソース電極９とは、凹部８のうちソース電極９よりも上に形成されたパッシベーション膜１１によって絶縁分離された状態となっている。
【００２４】
さらに、ｎ⁺型基板１の裏面側には、ｎ⁺型基板１と電気的に接続されたドレイン電極１２が形成されている。以上によって、本実施形態におけるＪ−ＦＥＴが構成されている。
【００２５】
以上のように構成されたＪ−ＦＥＴは、ノーマリオフ型で動作するように構成されている。すなわち、第２ゲート電極１０に電圧を印加していない時には、チャネル層５が第１ゲート領域３から伸びる空乏層と第２ゲート領域７から伸びる空乏層とによってピンチオフされる。そして、第２ゲート電極１０に所望の電圧を印加すると、第２ゲート領域７からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ⁺型ソース領域６→チャネル層５→ｎ^-型エピ層２→ｎ⁺型基板１→ドレイン電極１１の順で電流が流れるようになっている。
【００２６】
このようなＪ−ＦＥＴにおいては、オン抵抗や耐圧がチャネルの長さ、つまり第２ゲート領域７のうち接合深さが深くなっている部分の端部からｎ⁺型ソース領域６の端部までの距離によって決定されることになる。これに対し、本実施形態では、上述したように、ｎ⁺型ソース領域６の端部から第２ゲート領域７の接合深さが深くされた部位の端部までの距離Ｓ１、Ｓ２がＳ１＝Ｓ２の関係となっているため、紙面左右両側においてチャネル長さが等しくなる。このため、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することが可能となる。
【００２７】
さらに、本実施形態のＪ−ＦＥＴにおいては、第１ゲート領域３の直下にｎ⁺型ボディブレーク領域４を形成しているため、このｎ⁺型ボディブレーク領域４に電界を集中させることが可能となる。このため、本実施形態に示す構造によれば、従来のように第１ゲート領域Ｊ３（図１０参照）の端部で決定されていた場合と比べて耐圧を低くすることができ、第１ゲート領域３の電位を制御する役割を果たす第１ゲート電極、つまりソース電極９の直下においてブレークダウンさせることが可能となる。従って、ｎ⁺型ソース領域６と第１ゲート領域３とｎ^-型エピ層２とによるｎｐｎ寄生バイポーラトランジスタを動作させ難くすることができ、アバランシェ耐量を向上させることが可能となる。
【００２８】
次に、図１に示すＪ−ＦＥＴの製造工程を図２〜図６を用いて説明する。
【００２９】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ⁺型基板１を用意する。例えば、ｎ⁺型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ^-型エピ層２をエピタキシャル成長させる。この場合、ｎ^-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００３０】
ｎ^-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置し、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、まず、ｎ⁺型ボディブレーク領域４を形成する予定位置に、ｎ型不純物である窒素又はリンをイオン注入する。続いて、第１ゲート領域３を形成する予定位置にｐ型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第１ゲート領域３を形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【００３１】
〔図２（ｂ）に示す工程〕
熱処理を施し、注入されたイオンを活性化させる。例えば、ＲＴＡによるランプアニールを行う。これにより、第１ゲート領域３が形成されると共に、ｎ⁺型ボディブレーク領域４が形成され、さらに、ボロンの拡散によってｐ^-型領域３ａが形成される。
【００３２】
〔図３（ａ）に示す工程〕
ＬＴＯ膜２０を除去した後、第１ゲート領域３上を含み、ｎ^-型エピ層２の上にエピタキシャル成長によって、ｎ^-型層からなるチャネル層５を形成する。このとき、よりノーマリオフ型のＪ−ＦＥＴとし易くするために、チャネル層５の不純物濃度をｎ^-型エピ層２よりも低濃度とするのが好ましい。
【００３３】
〔図３（ｂ）に示す工程〕
チャネル層５の表面にポリシリコン膜２１とＬＴＯ膜２２を積層したのち、フォトリソグラフィによってポリシリコン膜２１及びＬＴＯ膜２２をパターニングし、第１ゲート領域３と対向する部位においてポリシリコン膜２１及びＬＴＯ膜２２に開口部を形成する。
【００３４】
そして、ポリシリコン膜２１及びＬＴＯ膜２２をマスクとしてイオン注入を行う。具体的には、まず、ｎ⁺型ソース領域６を形成する予定位置に、ｎ型不純物である窒素又はリンをイオン注入する。続いて、第２ゲート領域７のうち最も高濃度となる部分を形成する予定位置に、ｐ型不純物であるボロン又はアルミニウムをイオン注入する。
【００３５】
〔図４（ａ）に示す工程〕
熱酸化により、ポリシリコン膜２１を酸化させる。このとき、ポリシリコン膜２１の上にＬＴＯ膜２２が配置されているため、ポリシリコン膜２１は開口端から一定量まで酸化される。すなわち、ポリシリコン膜２１は、この工程においてｐ型不純物やｎ型不純物が注入された領域（ｎ⁺型ソース領域６を形成する予定位置や第２ゲート領域７のうち最も高濃度となる部分）の端部から所定距離離れた位置まで酸化される。
【００３６】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２２及びポリシリコン膜２１のうちの酸化された部分を除去する。これにより、図４（ａ）に示された工程においてｐ型不純物やｎ型不純物が注入された領域までポリシリコン膜２１が開口させられる。そして、ポリシリコン膜２１をマスクとしてｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、ポリシリコン膜２１の開口部分においては深い位置までイオン注入が成され、ポリシリコン膜２１が残っている部分においては開口部分よりも浅い位置までイオン注入が成される。つまり、第２ゲート領域７を形成する予定位置全域にｐ型不純物が注入される。
【００３７】
〔図５（ａ）に示す工程〕
ポリシリコン膜２１を除去したのち熱処理を施すことで、注入されたイオンを活性化させる。これにより、ｎ⁺型ソース領域６が形成されると共に、第２ゲート領域７が形成される。このとき、上述したように、ｎ⁺型ソース領域６や第２ゲート領域７を形成するためのイオンの注入される位置がポリシリコン膜２２の酸化量に応じて決定されていることから、ｎ⁺型ソース領域６および第２ゲート領域７はセルフアライン（自己整合）で形成される。
【００３８】
このため、上述したように、ｎ⁺型ソース領域６の端部から第２ゲート領域７の接合深さが深くされた部位の端部までの距離Ｓ１、Ｓ２がＳ１＝Ｓ２の関係となるようにできる。
【００３９】
〔図５（ｂ）に示す工程〕
第２ゲート領域７の表面にＬＴＯ膜２３を配置したのち、フォトリソグラフィによってＬＴＯ膜２３をパターニングし、第２ゲート領域７のうち最も高濃度とされている部位と対向する箇所においてＬＴＯ膜２３を開口させる。
【００４０】
〔図６（ａ）に示す工程〕
そして、ＬＴＯ膜２３をマスクとしたエッチング、例えば反応性イオンエッチング（ＲＩＥ）により、第２ゲート領域７及びｎ⁺型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成する。
【００４１】
〔図６（ｂ）に示す工程〕
凹部８の内部を含むようにパッシベーション膜１１を配置したのち、パッシベーション膜１１をパターニングすることでコンタクトホールを形成する。そして、パッシベーション膜１１の上に電極層を形成したのち、電極層をパターニングすることでｎ⁺型ソース領域６及び第１ゲート領域３に電気的に接続されるソース電極９を形成すると共に、第２ゲート領域７に電気的に接続される第２ゲート電極１０を形成する。その後、ｎ⁺型基板１の裏面側にドレイン電極１２を形成することで、本実施形態におけるＪ−ＦＥＴが完成する。
【００４２】
（第２実施形態）
本実施形態では、第１実施形態と異なる製造工程を用いて図１に示すＪ−ＦＥＴを製造する場合について説明する。ただし、本実施形態に示す製造工程の概略は第１実施形態と同様であるため、同様の部分については第１実施形態を参照し、異なる部分についてのみ説明する。
【００４３】
まず、第１実施形態で示した図２（ａ）〜図３（ａ）に示す工程まで行う。そして、図３（ｂ）に示す工程においてポリシリコン膜２１のみを配置し、このポリシリコン膜２１のみをマスクとしたイオン注入により、ｎ⁺型ソース領域６を形成する予定位置にｎ型不純物を注入すると共に、第２ゲート領域７のうち最も高濃度となる部分を形成する予定位置にｐ型不純物を注入する。その後、図７（ａ）、（ｂ）に示す工程を行う。
【００４４】
〔図７（ａ）に示す工程〕
ポリシリコン膜２１に対して等方性エッチング、例えばウェットエッチングを行う。これにより、ポリシリコン膜２１の表面が全体的にエッチングされ、ポリシリコン膜２１の開口部の開口端が後退すると共に、その開口端がテーパ形状となる。このとき、ポリシリコン膜２１のエッチング量は決まっており、ポリシリコン膜２１の開口端でのエッチング量は紙面左右両側において同等（一定）となる。
【００４５】
〔図７（ｂ）に示す工程〕
ポリシリコン膜２１をマスクとしてｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、ポリシリコン膜２１の開口部分においては深い位置までイオン注入が成され、ポリシリコン膜２１が残っている部分においては開口部分よりも浅い位置までイオン注入が成される。つまり、第２ゲート領域７を形成する予定位置全域にｐ型不純物が注入される。
【００４６】
この後、第１実施形態における図５（ａ）以降に示される工程を施すことで図１と同様のＪ−ＦＥＴが完成する。
【００４７】
このようにポリシリコン膜２１を等方性エッチングする方法を採用しても、ポリシリコン膜２１の開口部分におけるエッチング量が決まっていることから、ｎ⁺型ソース領域６および第２ゲート領域７がセルフアライン（自己整合）で形成されることになる。従って、第１実施形態と同様の効果を得ることができる。
【００４８】
（第３実施形態）
図８に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。上記第１、第２実施形態では、シングルゲート駆動タイプとして、ソース電極９により第１ゲート領域３の電位がｎ⁺型ソース領域６と同電位にされるＪ−ＦＥＴを例に挙げて説明したが（図１参照）、本実施形態は第２ゲート領域７がｎ⁺型ソース領域６と同電位にされるものである。
【００４９】
すなわち、図８に示すように、本実施形態におけるＪ−ＦＥＴは、ｎ⁺型ソース領域６に電気的に接続されたソース電極３１が第２ゲート領域７とも電気的に接続された構成となっており、ソース電極３１によって第２ゲート領域７の電位の制御を行う第２ゲート電極の役割を果たさせている。そして、パッシベーション膜３２を介して、第１ゲート領域３に電気的に接続される第１ゲート電極３３をソース電極３１から電気的に分離した構成としている。なお、この他の構成に関しては、本実施形態のＪ−ＦＥＴは第１実施形態と同様である。
【００５０】
このように構成された本実施形態のＪ−ＦＥＴも、ノーマリオフ型で動作するように構成されている。すなわち、第１ゲート電極３３に電圧を印加していない時には、チャネル層５が第１ゲート領域３から伸びる空乏層と第２ゲート領域７から伸びる空乏層とによってピンチオフされる。そして、第１ゲート電極３３に所望の電圧を印加すると、第１ゲート領域３からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ⁺型ソース領域６→チャネル層５→ｎ^-型エピ層２→ｎ⁺型基板１→ドレイン電極１１の順で電流が流れるようになっている。
【００５１】
以上説明したＪ−ＦＥＴは、第１実施形態で示した図６（ｂ）の製造工程においてパターニングする電極層のパターンを変更すれば、第１実施形態と同様の製造方法によって形成される。そして、このような構成においてもｎ⁺型ソース領域６と第２ゲート領域７とがセルフアラインで形成されることから、第１実施形態と同様の効果を得ることが可能となる。また、ｎ⁺型ボディブレーク層４を備えているため、アバランシェ耐量の向上も図ることができる。
【００５２】
（第４実施形態）
図９に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。上記第１〜第３実施形態では、シングルゲート駆動タイプを例に挙げて説明したが、本実施形態ではダブルゲート駆動タイプのＪ−ＦＥＴについて説明する。
【００５３】
すなわち、図９に示すように、本実施形態におけるＪ−ＦＥＴは、ｎ⁺型ソース領域６に電気的に接続されたソース電極４１、第１ゲート領域３に電気的に接続された第１ゲート電極４２、第２ゲート領域７と電気的に接続された第２ゲート電極４３がパッシベーション膜４４を介してそれぞれ電気的に分離された構成となっている。なお、この他の構成に関しては、本実施形態のＪ−ＦＥＴは第１実施形態と同様である。
【００５４】
このように構成された本実施形態のＪ−ＦＥＴも、ノーマリオフ型で動作するように構成されている。すなわち、第１、第２ゲート電極４２、４３に電圧を印加していない時には、チャネル層５が第１ゲート領域３から伸びる空乏層と第２ゲート領域７から伸びる空乏層とによってピンチオフされる。そして、第１ゲート電極４２と第２ゲート電極４３の一方もしくは双方に所望の電圧を印加すると、第１、第２ゲート領域３、７からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ⁺型ソース領域６→チャネル層５→ｎ^-型エピ層２→ｎ⁺型基板１→ドレイン電極１１の順で電流が流れるようになっている。このようなダブルゲート駆動タイプのＪ−ＦＥＴは、チャネルの両側から空乏層の伸び量を制御することができるため、シングルゲート駆動タイプのものよりも低オン抵抗化を図ることができる。
【００５５】
以上説明したＪ−ＦＥＴは、第１実施形態で示した図６（ｂ）の製造工程においてパターニングする電極層のパターンを変更すれば、第１実施形態と同様の製造方法によって形成される。そして、このような構成においてもｎ⁺型ソース領域６と第２ゲート領域７とがセルフアラインで形成されることから、第１実施形態と同様の効果を得ることが可能となる。また、ｎ⁺型ボディブレーク層４を備えているため、アバランシェ耐量の向上も図ることができる。
【００５６】
（他の実施形態）
上記各実施形態ではｎチャネルタイプのＪ−ＦＥＴについて説明しているが、勿論、各導電型を反対にしたｐチャネルタイプのＪ−ＦＥＴについても本発明を適用することができる。また、ノーマリオフ型のＪ−ＦＥＴを例に挙げたが、ノーマリオン型のものであっても良い。
【００５７】
また、上記各実施形態においては、ｐ型不純物層を形成する際のｐ型不純物としてボロンもしくはアルミニウムを用いる場合を示しているが、ボロンを用いる場合には炭素も同時にイオン注入すれば活性化率を向上させることが可能となる。また、ｎ型不純物層を形成する際のｎ型不純物として窒素又はリンを用いる場合を示したが、双方を用いても良い。
【００５８】
さらに、ｐ型不純物層（例えば第１、第２ゲート領域３、７）やｎ型不純物層（例えばｎ⁺型ソース領域６）の形成においては、ｐ型不純物もしくはｎ型不純物を混ぜたものをドーパントとして用いるようにしても良い。この場合、ｐ型不純物層を形成するのであればｐ型不純物をｎ型不純物よりも多くし、ｎ型不純物層を形成するのであればｎ型不純物をｐ型不純物よりも多くすることになる。このようにすることで、活性化エネルギーを少なくすることができると共に、高濃度のキャリアを形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２】図１に示すＪ−ＦＥＴの製造工程を示す図である。
【図３】図２に続くＪ−ＦＥＴの製造工程を示す図である。
【図４】図３に続くＪ−ＦＥＴの製造工程を示す図である。
【図５】図４に続くＪ−ＦＥＴの製造工程を示す図である。
【図６】図５に続くＪ−ＦＥＴの製造工程を示す図である。
【図７】本発明の第２実施形態におけるＪ−ＦＥＴの製造工程を示す図である。
【図８】本発明の第３実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図９】本発明の第４実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図１０】従来のＪ−ＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ⁺型基板、２…ｎ^-型エピ層、３…第１ゲート領域、３ａ…ｐ^-型領域、４…ｎ⁺型ボディブレーク領域、５…チャネル層、６…ｎ⁺型ソース領域、７…第２ゲート領域、８…凹部、９…ソース電極（第１ゲート電極）、１０…第２ゲート電極、１２…ドレイン電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device. Set The present invention relates to a manufacturing method, and is particularly suitable for application to a J-FET.
[0002]
[Prior art]
FIG. 10 shows a cross-sectional configuration of an n-channel J-FET as an example of a SiC semiconductor device used as a power element. As shown in FIG. 10, the n-channel type J-FET is an n-type made of SiC. ⁺ N on the mold substrate J1 ^- It is formed using the substrate on which the type epitaxial layer J2 is grown. n ^- A p-type first gate region J3 is formed in the surface layer portion of the epitaxial layer J2.
[0003]
And including the first base region J3, n ^- A channel layer J4 is formed on the type epitaxial layer J2. In the channel layer J4, n is located in a region located above the first base region J3. ⁺ A mold source region J5 is formed. In the first gate region J3, n ⁺ A p-type second gate region J6 is formed on the surface of the channel layer J4 so as to overlap a portion extending so as to protrude from the type source region J5. First and second gate electrodes J7 and J8 are formed so as to be in contact with the first and second gate regions J3 and J6, and n ⁺ A source electrode J9 is formed in contact with the type source region J5, and n ⁺ A drain electrode J10 is formed so as to be in contact with the mold substrate J1, and the J-FET shown in FIG. 10 is configured.
[0004]
[Problems to be solved by the invention]
The J-FET having such a configuration forms a channel by controlling the width of the depletion layer extending from the first and second gate regions J3 and J6 toward the channel layer J4, and allows a current to flow between the source and drain through the channel. It is designed to work by flowing.
[0005]
In this conventional J-FET, the first and second gate regions J3, J6 and n ⁺ Although the type source region J5 is formed by ion implantation or epitaxial growth, since these impurity layers are not formed by self-alignment (self-alignment), variations due to mask displacement at the time of fabrication, particularly variations in channel length, occur. For this reason, there arises a problem that a portion having a high on-resistance and a portion having a low on-resistance, or a portion having a high withstand voltage and a portion having a low withstand voltage are formed in one cell, thereby increasing the on-resistance of the entire power device and reducing the withstand voltage. Cause the problem.
[0006]
On the other hand, since SiC has a small diffusion coefficient, the lower end of the conventional first gate region J3 is not sufficiently rounded, making it difficult to produce a body break structure like a silicon semiconductor. For this reason, breakdown occurs at the two lower end portions X of the first gate region J3. In such a case, since the distance from the first gate electrode J7 to the breakdown occurrence portion becomes long, the internal resistance therebetween increases, and as a result, n positioned immediately below the source electrode J9. ⁺ Type source region J5 and first gate region J3 and n ^- Type epilayer J2 (n ⁺ There is a problem that an npn parasitic bipolar transistor composed of a mold substrate J1) is operated and the J-FET is destroyed. That is, there is a problem that the avalanche resistance is reduced.
[0007]
In view of the above, an object of the present invention is to prevent an increase in on-resistance and a decrease in breakdown voltage due to variations in channel length. Another object of the present invention is to prevent a parasitic bipolar transistor from operating and to ensure avalanche resistance.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, the step of forming the source region and the step of forming the second gate region are performed on the channel layer by the first step. The mask film (21) is formed, and the first mask film (22) is covered. Second mask film (2 2) Place Shi , First and second masks On the membrane By performing the step of forming the opening and ion implantation using the first and second mask films as a mask, the first conductivity type impurity is implanted into the position where the source region is to be formed, and the second gate region Out of the source area straight A step of implanting a second conductivity type impurity at a position where an upper portion is to be formed, and thermal oxidation in a state where the first mask film is covered with the second mask film, The process of oxidizing from the opening end and the oxidized part of the first mask film And second mask film And removing the first mask film by performing ion implantation using the remaining portion of the first mask film as a mask, and implanting a second conductivity type impurity at a position where the second gate region is to be formed, And a step of forming a source region and a second gate region by activating the first and second conductivity type impurities.
[0009]
As described above, by oxidizing the first mask film covered with the second mask film, the oxidation amount of the first mask film from the opening end becomes constant. For this reason The second Oxidized portion of 1 mask film With the second mask film After the removal, ion implantation is performed using the remaining portion of the first mask film as a mask, so that the source region and the second gate region are formed by self-alignment. Therefore, variations in channel length can be prevented, and an increase in on-resistance and a decrease in breakdown voltage due to variations in channel length can be prevented.
[0010]
For example, as shown in claim 2, a polysilicon film can be used as the first mask film, and as shown in claim 3, either an oxide film or a nitride film is used as the second mask film. Can do.
[0011]
In the invention according to claim 4, in the step of forming the source region and the step of forming the second gate region, a mask film (21) is disposed on the channel layer, and the mask is formed. On the membrane By performing the step of forming the opening and the ion implantation using the mask film as a mask, the first conductivity type impurity is implanted into the position where the source region is to be formed, and the source region of the second gate region is implanted. straight A step of implanting the second conductivity type impurity at a position where an upper portion is to be formed, and isotropic etching is performed on the mask film to retreat the opening end of the opening formed in the mask film. A step of implanting a second conductivity type impurity at a position where the second gate region is to be formed by performing ion implantation using the remaining portion of the first mask film as a mask, and the implanted first And a step of forming a source region and a second gate region by activating the second conductivity type impurity.
[0012]
In this way, when the mask film is isotropically etched, the etching amount at the opening of the mask film becomes constant. Therefore, by performing ion implantation using the remaining portion of the mask film as a mask, the second region and the second region are formed. A gate region is formed by self-alignment. For this reason, the same effect as that of the first aspect can be obtained. For example, as shown in claim 5, a polysilicon film can be used as the mask film.
[0013]
The invention described in claim 6 is characterized in that it includes a step of forming a body break region (4) of the first conductivity type under the first gate region. Thus, if the first conductivity type body break region is formed below the first gate region, the electric field can be concentrated on the body break region. For this reason, the breakdown voltage is lowered in the body break region, and it becomes difficult to operate the parasitic bipolar transistor including the source region, the first gate region, and the semiconductor layer, and the avalanche resistance can be improved. The body break region is formed, for example, by ion implantation using the same mask as that of the first gate region.
[0014]
According to the ninth aspect of the present invention, when any one of the first gate region, the source region, and the second gate region is formed, an impurity in which the first conductivity type impurity and the second conductivity type impurity are mixed is used. It is a feature. By using such an impurity, the activation energy can be reduced and a high concentration carrier can be formed. Specifically, as shown in claim 10, when forming the first gate region or the second gate region, the concentration of the second conductivity type impurity is higher than that of the first conductivity type impurity, When forming the source region, the first conductivity type impurity is set to have a higher concentration than the second conductivity type impurity.
[0015]
The channel layer is pinched off by a depletion layer extending from the first gate region and a depletion layer extending from the second gate region when no voltage is applied to the first gate region and the second gate region. As described above, by setting the impurity concentration of the first and second gate regions and the impurity concentration of the channel layer, the silicon carbide semiconductor device can be made into a normally-off type with high safety. For example, as shown in claim 12, in the step of forming the channel layer, by making the channel layer have a lower impurity concentration than that of the semiconductor layer, it can be easily made a normally-off type.
[0017]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional structure of a single gate drive type n-channel J-FET as a silicon carbide semiconductor device according to the first embodiment of the present invention. Hereinafter, the configuration of the J-FET will be described with reference to FIG.
[0019]
FIG. 1 shows a cross-sectional configuration of one cell of a J-FET. N made of silicon carbide ⁺ The mold substrate 1 has an upper surface as a main surface and a lower surface opposite to the main surface as a back surface. This n ⁺ N made of silicon carbide having a dopant concentration lower than that of substrate 1 is formed on the main surface of mold substrate 1. ^- The type epi layer 2 is epitaxially grown.
[0020]
n ^- The predetermined region in the surface layer portion of the type epi layer 2 includes p ⁺ A first gate region 3 made of a mold layer is formed. P formed at the end of the first gate region 3 to have a junction depth deeper than that of the first gate region 3. ^- A mold region (second conductivity type region) 3a is formed. This p ^- The mold region 3a is formed by thermally diffusing the p-type impurity in the first gate region 3. Furthermore, n formed in the lower layer of the first gate region 3 in substantially the same pattern as the first gate region 3. ⁺ A mold body break region 4 is formed. This n ⁺ The mold body break region 4 is n ^- Concentration higher than that of the type epi layer 2 (for example, 1 × 10 ¹⁷ -10 ¹⁸ cm ^-3 ) And plays the role of improving the avalanche resistance as will be described later.
[0021]
In addition, n includes the first gate region 3 and n ^- N on the surface of the epitaxial layer 2 ^- A channel layer 5 composed of a mold layer is epitaxially grown. The region located above the first gate region 3 in the middle layer portion of the channel layer 5 has n ⁺ The source region 6 is formed, and the region located above the first gate region 3 in the surface layer portion of the channel layer 5 is p. ⁺ A second gate region 7 made of a mold layer is formed. The second gate region 7 is generally composed of a high concentration, but n ⁺ It is configured to have the highest concentration in a portion facing the mold source region 6. The second gate region 7 is positioned at a predetermined distance outside the high concentration portion, that is, n. ⁺ The junction depth is shallow at a position away from the end of the mold source region 6 by a predetermined distance. Therefore, n on both the left and right sides of the page ⁺ The distances S1 and S2 from the end of the mold source region 6 to the end of the portion where the junction depth of the second gate region 7 is increased satisfy the relationship of S1 = S2.
[0022]
The channel layer 5 includes the second gate region 7 and n. ⁺ A recess 8 that penetrates the mold source region 6 and reaches the first gate region 3 is formed. Within this recess 8 is n ⁺ A source electrode 9 electrically connected to the mold source region 6 is formed, and in this embodiment, the first gate region 3 is also electrically connected to the source electrode 9. That is, the source electrode 9 also serves as a first gate electrode for controlling the potential of the first gate region 3.
[0023]
A second gate electrode 10 for controlling the potential of the second gate region 7 is formed on the upper layer portion of the second gate region 7. The second gate electrode 10 and the source electrode 9 are insulated and separated by the passivation film 11 formed above the source electrode 9 in the recess 8.
[0024]
And n ⁺ On the back side of the mold substrate 1, n ⁺ A drain electrode 12 electrically connected to the mold substrate 1 is formed. The J-FET in this embodiment is configured as described above.
[0025]
The J-FET configured as described above is configured to operate in a normally-off type. That is, when no voltage is applied to the second gate electrode 10, the channel layer 5 is pinched off by the depletion layer extending from the first gate region 3 and the depletion layer extending from the second gate region 7. Then, when a desired voltage is applied to the second gate electrode 10, the amount of depletion layer extending from the second gate region 7 is reduced, and a channel is formed, whereby the source electrode 9 → n ⁺ Type source region 6 → channel layer 5 → n ^- Type epi layer 2 → n ⁺ A current flows in the order of the mold substrate 1 → the drain electrode 11.
[0026]
In such a J-FET, the on-resistance and breakdown voltage are n from the length of the channel, that is, from the end of the second gate region 7 where the junction depth is deep. ⁺ It is determined by the distance to the end of the mold source region 6. On the other hand, in this embodiment, as described above, n ⁺ Since the distances S1 and S2 from the end of the mold source region 6 to the end of the portion where the junction depth of the second gate region 7 is deepened have a relationship of S1 = S2, the channel lengths on both the left and right sides of the paper surface Are equal. For this reason, it is possible to prevent an increase in on-resistance and a decrease in breakdown voltage caused by variations in channel length.
[0027]
Furthermore, in the J-FET of the present embodiment, n n immediately below the first gate region 3. ⁺ Since the mold body break region 4 is formed, this n ⁺ The electric field can be concentrated on the mold body break region 4. For this reason, according to the structure shown in the present embodiment, the breakdown voltage can be lowered as compared with the case where it is determined at the end of the first gate region J3 (see FIG. 10) as in the prior art. A breakdown can be achieved immediately below the first gate electrode that plays the role of controlling the potential of the region 3, that is, the source electrode 9. Therefore, n ⁺ Type source region 6 and first gate region 3 and n ^- It is possible to make it difficult to operate the npn parasitic bipolar transistor with the type epi layer 2, and it is possible to improve the avalanche resistance.
[0028]
Next, the manufacturing process of the J-FET shown in FIG. 1 will be described with reference to FIGS.
[0029]
[Step shown in FIG. 2 (a)]
First, an n-type 4H, 6H, 3C or 15R-SiC substrate, that is, n ⁺ A mold substrate 1 is prepared. For example, n ⁺ As the mold substrate 1, a substrate having a thickness of 400 μm and a main surface of (0001) Si plane or (112-0) a plane is prepared. The main surface of the substrate 1 has an n thickness of 5 μm. ^- The epitaxial epitaxial layer 2 is epitaxially grown. In this case, n ^- A crystal similar to that of the underlying substrate 1 is obtained from the type epi layer 2 and becomes an n-type 4H, 6H, 3C or 15R—SiC layer.
[0030]
n ^- An LTO (Low Temperature Oxide) film 20 is disposed in a predetermined region on the mold epitaxial layer 2, and the LTO film 20 is patterned by photolithography to open the predetermined region. Then, ion implantation is performed using the LTO film 20 as a mask. Specifically, first, n ⁺ Nitrogen or phosphorus, which is an n-type impurity, is ion-implanted at a position where the type body break region 4 is to be formed. Subsequently, boron is ion-implanted as a p-type impurity at a position where the first gate region 3 is to be formed. At this time, if necessary, aluminum may be ion-implanted for contact on the surface of the position where the first gate region 3 is to be formed.
[0031]
[Step shown in FIG. 2 (b)]
Heat treatment is performed to activate the implanted ions. For example, lamp annealing by RTA is performed. Thus, the first gate region 3 is formed and n ⁺ A type body break region 4 is formed, and p is further diffused by boron diffusion. ^- A mold region 3a is formed.
[0032]
[Step shown in FIG. 3 (a)]
After the LTO film 20 is removed, the nTO film includes the first gate region 3 and n ^- By epitaxial growth on the type epi layer 2, n ^- A channel layer 5 made of a mold layer is formed. At this time, in order to make the normally-off type J-FET easier, the impurity concentration of the channel layer 5 is set to n. ^- The concentration is preferably lower than that of the type epilayer 2.
[0033]
[Step shown in FIG. 3B]
After the polysilicon film 21 and the LTO film 22 are laminated on the surface of the channel layer 5, the polysilicon film 21 and the LTO film 22 are patterned by photolithography, and the polysilicon film 21 and the LTO film are formed at a portion facing the first gate region 3. An opening is formed in the film 22.
[0034]
Then, ion implantation is performed using the polysilicon film 21 and the LTO film 22 as a mask. Specifically, first, n ⁺ Nitrogen or phosphorus, which is an n-type impurity, is ion-implanted at a position where the type source region 6 is to be formed. Subsequently, boron or aluminum, which is a p-type impurity, is ion-implanted at a position where the highest concentration portion of the second gate region 7 is to be formed.
[0035]
[Step shown in FIG. 4 (a)]
The polysilicon film 21 is oxidized by thermal oxidation. At this time, since the LTO film 22 is disposed on the polysilicon film 21, the polysilicon film 21 is oxidized to a certain amount from the opening end. That is, the polysilicon film 21 has a region (n) in which p-type impurities or n-type impurities are implanted in this step. ⁺ Oxidation is performed up to a predetermined distance from the position where the mold source region 6 is to be formed and the end of the second gate region 7 where the concentration is highest.
[0036]
[Step shown in FIG. 4B]
Oxidized portions of the LTO film 22 and the polysilicon film 21 are removed. Thereby, the polysilicon film 21 is opened to the region where the p-type impurity and the n-type impurity are implanted in the step shown in FIG. Then, boron or aluminum, which is a p-type impurity, is ion-implanted using the polysilicon film 21 as a mask. Thereby, ion implantation is performed to a deep position in the opening portion of the polysilicon film 21, and ion implantation is performed to a position shallower than the opening portion in a portion where the polysilicon film 21 remains. That is, the p-type impurity is implanted in the entire position where the second gate region 7 is to be formed.
[0037]
[Step shown in FIG. 5A]
After removing the polysilicon film 21, a heat treatment is performed to activate the implanted ions. As a result, n ⁺ A mold source region 6 is formed and a second gate region 7 is formed. At this time, as described above, n ⁺ Since the ion implantation position for forming the type source region 6 and the second gate region 7 is determined according to the oxidation amount of the polysilicon film 22, n ⁺ The source region 6 and the second gate region 7 are formed by self-alignment (self-alignment).
[0038]
For this reason, as described above, n ⁺ The distances S1 and S2 from the end of the mold source region 6 to the end of the portion where the junction depth of the second gate region 7 is deepened can be in the relationship of S1 = S2.
[0039]
[Step shown in FIG. 5B]
After the LTO film 23 is disposed on the surface of the second gate region 7, the LTO film 23 is patterned by photolithography, and the LTO film 23 is formed at a location facing the highest concentration portion of the second gate region 7. Open.
[0040]
[Step shown in FIG. 6A]
Then, the second gate region 7 and n are etched by etching using the LTO film 23 as a mask, for example, reactive ion etching (RIE). ⁺ A recess 8 that penetrates the mold source region 6 and reaches the first gate region 3 is formed.
[0041]
[Step shown in FIG. 6B]
After the passivation film 11 is disposed so as to include the inside of the recess 8, the passivation film 11 is patterned to form a contact hole. Then, after forming an electrode layer on the passivation film 11, the electrode layer is patterned to make n ⁺ A source electrode 9 electrically connected to the mold source region 6 and the first gate region 3 is formed, and a second gate electrode 10 electrically connected to the second gate region 7 is formed. Then n ⁺ By forming the drain electrode 12 on the back surface side of the mold substrate 1, the J-FET in the present embodiment is completed.
[0042]
(Second Embodiment)
In the present embodiment, a case where the J-FET shown in FIG. 1 is manufactured using a manufacturing process different from that of the first embodiment will be described. However, since the outline of the manufacturing process shown in the present embodiment is the same as that of the first embodiment, only the different parts will be described with reference to the first embodiment for the same parts.
[0043]
First, the steps shown in FIGS. 2A to 3A shown in the first embodiment are performed. Then, in the step shown in FIG. 3B, only the polysilicon film 21 is disposed, and ion implantation using only the polysilicon film 21 as a mask results in n ⁺ An n-type impurity is implanted into a position where the type source region 6 is to be formed, and a p-type impurity is implanted into a position where the highest concentration portion of the second gate region 7 is to be formed. Thereafter, the steps shown in FIGS. 7A and 7B are performed.
[0044]
[Step shown in FIG. 7A]
Isotropic etching such as wet etching is performed on the polysilicon film 21. As a result, the entire surface of the polysilicon film 21 is etched, the opening end of the opening of the polysilicon film 21 is retracted, and the opening end is tapered. At this time, the etching amount of the polysilicon film 21 is determined, and the etching amount at the opening end of the polysilicon film 21 is equal (constant) on both the left and right sides of the paper.
[0045]
[Step shown in FIG. 7B]
Boron or aluminum, which is a p-type impurity, is ion-implanted using the polysilicon film 21 as a mask. Thereby, ion implantation is performed to a deep position in the opening portion of the polysilicon film 21, and ion implantation is performed to a position shallower than the opening portion in a portion where the polysilicon film 21 remains. That is, the p-type impurity is implanted in the entire position where the second gate region 7 is to be formed.
[0046]
Thereafter, the same J-FET as in FIG. 1 is completed by performing the steps shown in FIG. 5A and subsequent steps in the first embodiment.
[0047]
Even if the method of isotropic etching of the polysilicon film 21 is employed as described above, since the etching amount in the opening portion of the polysilicon film 21 is determined, n ⁺ The type source region 6 and the second gate region 7 are formed by self-alignment (self-alignment). Therefore, the same effect as the first embodiment can be obtained.
[0048]
(Third embodiment)
FIG. 8 shows a cross-sectional configuration of the J-FET in this embodiment. In the first and second embodiments, as the single gate drive type, the potential of the first gate region 3 is n by the source electrode 9. ⁺ The J-FET having the same potential as the type source region 6 has been described as an example (see FIG. 1), but in the present embodiment, the second gate region 7 has n ⁺ The same potential as that of the type source region 6 is used.
[0049]
That is, as shown in FIG. 8, the J-FET in the present embodiment has n ⁺ The source electrode 31 that is electrically connected to the type source region 6 is also electrically connected to the second gate region 7, and the source electrode 31 controls the potential of the second gate region 7. It plays the role of a gate electrode. The first gate electrode 33 electrically connected to the first gate region 3 is electrically separated from the source electrode 31 through the passivation film 32. In addition, regarding this other configuration, the J-FET of this embodiment is the same as that of the first embodiment.
[0050]
The J-FET of this embodiment configured as described above is also configured to operate in a normally-off type. That is, when no voltage is applied to the first gate electrode 33, the channel layer 5 is pinched off by the depletion layer extending from the first gate region 3 and the depletion layer extending from the second gate region 7. Then, when a desired voltage is applied to the first gate electrode 33, the extension amount of the depletion layer from the first gate region 3 is reduced, a channel is formed, and the source electrode 9 → n ⁺ Type source region 6 → channel layer 5 → n ^- Type epi layer 2 → n ⁺ A current flows in the order of the mold substrate 1 → the drain electrode 11.
[0051]
The J-FET described above is formed by the same manufacturing method as that of the first embodiment if the pattern of the electrode layer to be patterned in the manufacturing process of FIG. 6B shown in the first embodiment is changed. And even in such a configuration, n ⁺ Since the type source region 6 and the second gate region 7 are formed by self-alignment, it is possible to obtain the same effect as in the first embodiment. N ⁺ Since the mold body break layer 4 is provided, the avalanche resistance can be improved.
[0052]
(Fourth embodiment)
FIG. 9 shows a cross-sectional configuration of the J-FET in the present embodiment. In the first to third embodiments, the single gate drive type has been described as an example. In the present embodiment, a double gate drive type J-FET will be described.
[0053]
That is, as shown in FIG. 9, the J-FET in the present embodiment has n ⁺ A source electrode 41 electrically connected to the source region 6, a first gate electrode 42 electrically connected to the first gate region 3, and a second gate electrode 43 electrically connected to the second gate region 7. Are electrically separated through the passivation film 44. In addition, regarding this other configuration, the J-FET of this embodiment is the same as that of the first embodiment.
[0054]
The J-FET of this embodiment configured as described above is also configured to operate in a normally-off type. That is, when no voltage is applied to the first and second gate electrodes 42 and 43, the channel layer 5 is pinched off by the depletion layer extending from the first gate region 3 and the depletion layer extending from the second gate region 7. When a desired voltage is applied to one or both of the first gate electrode 42 and the second gate electrode 43, the depletion layer extends from the first and second gate regions 3 and 7 and a channel is formed. Source electrode 9 → n ⁺ Type source region 6 → channel layer 5 → n ^- Type epi layer 2 → n ⁺ A current flows in the order of the mold substrate 1 → the drain electrode 11. Such a double-gate drive type J-FET can control the extension amount of the depletion layer from both sides of the channel, and therefore can achieve a lower on-resistance than that of the single-gate drive type.
[0055]
The J-FET described above is formed by the same manufacturing method as that of the first embodiment if the pattern of the electrode layer to be patterned in the manufacturing process of FIG. 6B shown in the first embodiment is changed. And even in such a configuration, n ⁺ Since the type source region 6 and the second gate region 7 are formed by self-alignment, it is possible to obtain the same effect as in the first embodiment. N ⁺ Since the mold body break layer 4 is provided, the avalanche resistance can be improved.
[0056]
(Other embodiments)
In each of the above embodiments, an n-channel type J-FET has been described. Of course, the present invention can also be applied to a p-channel type J-FET in which each conductivity type is reversed. Although a normally-off type J-FET has been described as an example, a normally-on type J-FET may be used.
[0057]
In each of the above embodiments, boron or aluminum is used as the p-type impurity when forming the p-type impurity layer. However, when boron is used, the activation rate can be obtained by simultaneously implanting carbon ions. Can be improved. Moreover, although the case where nitrogen or phosphorus is used as the n-type impurity when forming the n-type impurity layer is shown, both may be used.
[0058]
Further, a p-type impurity layer (for example, the first and second gate regions 3 and 7) and an n-type impurity layer (for example, n ⁺ In the formation of the type source region 6), a mixture of p-type impurities or n-type impurities may be used as a dopant. In this case, if the p-type impurity layer is formed, the p-type impurity is increased from the n-type impurity, and if the n-type impurity layer is formed, the n-type impurity is increased from the p-type impurity. By doing so, the activation energy can be reduced and a high concentration carrier can be formed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a J-FET in a first embodiment of the present invention.
2 is a diagram showing a manufacturing process of the J-FET shown in FIG. 1. FIG.
FIG. 3 is a diagram illustrating a manufacturing process of the J-FET following FIG. 2;
4 is a diagram showing manufacturing steps of the J-FET following FIG. 3. FIG.
FIG. 5 is a diagram showing a manufacturing process of the J-FET following FIG. 4;
6 is a diagram showing a manufacturing process of the J-FET following FIG. 5. FIG.
FIG. 7 is a diagram showing a manufacturing process of a J-FET in a second embodiment of the present invention.
FIG. 8 is a diagram showing a cross-sectional configuration of a J-FET in a third embodiment of the present invention.
FIG. 9 is a diagram showing a cross-sectional configuration of a J-FET in a fourth embodiment of the present invention.
FIG. 10 is a diagram showing a cross-sectional configuration of a conventional J-FET.
[Explanation of symbols]
1 ... n ⁺ Mold substrate, 2 ... n ^- Type epi layer, 3... First gate region, 3 a. ^- Mold region, 4 ... n ⁺ Type body break region, 5... Channel layer, 6. ⁺ Type source region, 7 ... second gate region, 8 ... concave, 9 ... source electrode (first gate electrode), 10 ... second gate electrode, 12 ... drain electrode.

Claims

Forming a first conductive type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductive type semiconductor substrate (1) made of silicon carbide;
Forming a second conductivity type first gate region (3) in a surface layer portion of the semiconductor layer;
Forming a channel layer (5) of a first conductivity type on the semiconductor layer and the first gate region;
Forming a source region (6) of a first conductivity type at a position facing the first gate region in the middle layer of the channel layer;
Forming a second conductivity type second gate region (7) so as to include a position facing the source region in the surface layer portion of the channel layer;
Forming a recess (8) reaching the first gate region through the second gate region and the source region with respect to the channel layer;
A first gate electrode (9, 33, 42) electrically connected to the first gate region, a source electrode (9, 32, 41) electrically connected to the source region, and a second gate region Forming electrically connected second gate electrodes (10, 32, 43);
Forming a drain electrode (12) on the back side of the semiconductor substrate, and a method of manufacturing a silicon carbide semiconductor device,
The step of forming the source region and the step of forming the second gate region include:
And forming a first mask layer (21) over said channel layer, and disposing a second mask film (2 2) so as to cover the first mask layer (22), said first, second Forming an opening in the mask film of 2;
By performing ion implantation using the first and second mask films as a mask, a first conductivity type impurity is implanted into a position where the source region is to be formed, and the source region of the second gate region implanting second conductivity type impurity into predetermined position where the portion located straight above is formed,
Performing thermal oxidation while covering the first mask film with the second mask film, and oxidizing the first mask film from an opening end;
After removing the oxidized portion and the second mask layer of the prior SL first mask film, by performing ion implantation using as a mask the remaining portion of said first mask layer, said second Injecting a second conductivity type impurity at a position where a gate region is to be formed;
And a step of activating the implanted first and second conductivity type impurities to form the source region and the second gate region.

The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein a polysilicon film is used as the first mask film.

3. The method of manufacturing a silicon carbide semiconductor device according to claim 1, wherein either the oxide film or the nitride film is used as the second mask film.

Forming a first conductive type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductive type semiconductor substrate (1) made of silicon carbide;
Forming a second conductivity type first gate region (3) in a surface layer portion of the semiconductor layer;
Forming a channel layer (5) of a first conductivity type on the semiconductor layer and the first gate region;
Forming a source region (6) of a first conductivity type at a position facing the first gate region in the middle layer of the channel layer;
Forming a second conductivity type second gate region (7) so as to include a position facing the source region in the surface layer portion of the channel layer;
Forming a recess (8) reaching the first gate region through the second gate region and the source region with respect to the channel layer;
A first gate electrode (9, 33, 42) electrically connected to the first gate region, a source electrode (9, 32, 41) electrically connected to the source region, and a second gate region Forming electrically connected second gate electrodes (10, 32, 43);
Forming a drain electrode (12) on the back side of the semiconductor substrate, and a method of manufacturing a silicon carbide semiconductor device,
The step of forming the source region and the step of forming the second gate region include:
Disposing a mask film (21) on the channel layer and forming an opening in the mask film ;
By performing ion implantation using as a mask the mask layer, the injecting first conductivity type impurity into predetermined position where the source region is formed, located above the straight of the source region of the second gate region Injecting a second conductivity type impurity at a position where a portion is to be formed;
Performing isotropic etching on the mask film and retreating the opening end of the opening formed in the mask film;
Implanting a second conductivity type impurity at a position where the second gate region is to be formed by performing ion implantation using the remaining portion of the first mask film as a mask;
And a step of activating the implanted first and second conductivity type impurities to form the source region and the second gate region.

The method for manufacturing a silicon carbide semiconductor device according to claim 4, wherein a polysilicon film is used as the mask film.

6. The silicon carbide semiconductor device according to claim 1, further comprising a step of forming a first conductivity type body break region (4) below the first gate region. Manufacturing method.

In the step of forming the first gate region and the step of forming the body break region, the first gate region and the body break region are formed by performing ion implantation using the same mask. A method for manufacturing a silicon carbide semiconductor device according to claim 6.

In the step of forming the first gate region, boron is used as the second conductivity type impurity used for the ion implantation, and the boron is diffused deeper than the first gate region at the end of the first gate region. The method for manufacturing a silicon carbide semiconductor device according to claim 1, further comprising: forming a second conductivity type region (3 a).

In any one of the step of forming the first gate region, the step of forming the source region, and the step of forming the second gate region, the first gate region, the source region, and the second gate region 8. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein an impurity obtained by mixing one of a first conductivity type impurity and a second conductivity type impurity is used when forming any of them. .

In the case where an impurity obtained by mixing the first conductivity type impurity and the second conductivity type impurity is used for forming the first gate region or the second gate region, the second conductivity type impurity is more preferable than the first conductivity type impurity So that the concentration is higher,
In the case where an impurity obtained by mixing the first conductivity type impurity and the second conductivity type impurity is used for forming the source region, the first conductivity type impurity has a higher concentration than the second conductivity type impurity. The method for manufacturing a silicon carbide semiconductor device according to claim 9, wherein:

In the step of forming the first gate region, the step of forming the channel layer, and the step of forming the second gate region, when no voltage is applied to the first gate region and the second gate region, An impurity concentration of the first and second gate regions and an impurity concentration of the channel layer are set so that the channel layer is pinched off by a depletion layer extending from the first gate region and a depletion layer extending from the second gate region. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the method is set.

The method for manufacturing a silicon carbide semiconductor device according to claim 11, wherein in the step of forming the channel layer, the channel layer has an impurity concentration lower than that of the semiconductor layer.