JP4797270B2

JP4797270B2 - Silicon carbide semiconductor device and manufacturing method thereof

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Publication number: JP4797270B2
Application number: JP2001101594A
Authority: JP
Inventors: 淳小島; クマールラジェシュ
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-03-30
Filing date: 2001-03-30
Publication date: 2011-10-19
Anticipated expiration: 2021-03-30
Also published as: JP2002299350A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するもので、特にＪ−ＦＥＴに適用して好適である。
【０００２】
【従来の技術】
図１２に、パワー素子として用いられるＳｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥＴの断面構成を示す。図１２に示されるように、ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ⁺型基板Ｊ１の上にｎ^-型エピ層Ｊ２を成長させた基板を用いて形成される。ｎ^-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領域Ｊ３が形成されている。そして、第１ベース領域Ｊ３上を含み、ｎ^-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置する領域にｎ⁺型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちｎ⁺型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはｐ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、ｎ⁺型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、ｎ⁺型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図１２に示すＪ−ＦＥＴが構成されている。
【０００３】
このような構成のＪ−ＦＥＴをノーマリオフ型とする場合には、第１、第２ゲート電極Ｊ７、Ｊ８に対して電圧を印加していない際に、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層によってチャネル層Ｊ４がピンチオフされるように設計する。そして、第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【０００４】
そして、このとき第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層の状態によってノーマリオフ型のＪ−ＦＥＴの耐圧が決まり、空乏層のオーバラップ量が大きい程、耐圧が大きくなる。
【０００５】
【発明が解決しようとする課題】
しかしながら、このようなノーマリオフ型のＪ−ＦＥＴにおいて高耐圧を得ようとすると、オン抵抗が小さくならないし、オン抵抗を小さくするように設計すると、Ｊ−ＦＥＴがノーマリオン型になってしまう。このため、Ｊ−ＦＥＴにおいて、高耐圧と低オン抵抗化を両立することが難しい。
【０００６】
また、第２ゲート領域Ｊ６、ｎ⁺型ソース領域Ｊ５および第１ゲート領域Ｊ３によって形成される寄生ＰＮＰバイポーラトランジスタが動作してしまうことを防ぐために、ノーマリオフ型のＪ−ＦＥＴでは、各ゲートによるスイッチング動作はＰＮ接合部でのビルトインポテンシャル（２．８Ｖ）で制御することが限界であった。このため、低オン抵抗化を行うことができなかった。
【０００７】
本発明は上記点に鑑みて、高耐圧であり、かつ低オン抵抗にできる炭化珪素半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素からなる第１導電型の半導体基板（１）と、半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、半導体層及び第１ゲート領域の上に形成された第１導電型のチャネル層（５）と、チャネル層のうち第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（６）と、チャネル層の上又はチャネル層の表層部において、第１ゲート領域と対向する部位を含むように形成された第２導電型の第２ゲート領域（７）と、ソース領域に電気的に接続されたソース電極（９）と、第１ゲート領域に電気的に接続された第１ゲート電極（１０）と、第２ゲート領域に電気的に接続された第２ゲート電極（１１）と、半導体基板の裏面側に形成されたドレイン電極（１３）とを有し、チャネル層には、第１ゲート領域と第２ゲート領域とに挟まれる部位において、第１、第２ゲート領域から離間するように第２導電型の第３ゲート領域（１５）が備えられていることを特徴としている。
【０００９】
このような構成によれば、第１ゲート領域と第３ゲート領域との間、および第３ゲート領域と第２ゲート領域との間の２つの領域でチャネルが形成されるようにできる。このため、従来のようにチャネルが１つのみであった場合と比べると、高耐圧となるような設計（空乏層のオーバラップ量が多くなる設計）を行っても、２つのチャネルにより低オン抵抗とすることが可能となる。これにより、高耐圧であり、かつ低オン抵抗化を図ることができる。
【００１０】
請求項３に記載の発明では、第３ゲート領域は、不純物を熱拡散させることによって形成されていることを特徴としている。このような構成によれば、逆バイアス時には低濃度となる部分において空乏層が伸び易くなることから耐圧を稼ぐことができ、順バイアス時には低濃度であることから空乏層を一気に縮めることができる。さらに、逆バイアス時には活性化されていないボロンが活性化状態となって耐圧を稼ぐことが可能となるが、順方向バイアス時にはボロンが活性化状態になることはないため大電流を流すことができるという効果も得られる。
【００１１】
なお、請求項１乃至４に記載の炭化珪素半導体装置は、例えば、請求項５に示されるようにトリプルゲート駆動タイプで構成されたり、請求項６、７に示されるようにダブルゲート駆動タイプで構成されたり、請求項８乃至１１に示されるようにシングルゲート駆動タイプで構成される。また、請求項１２に示すように、第３ゲート領域を第１ゲート領域と第２ゲート領域との間に複数個配置しても良い。
【００１２】
請求項１３に記載の発明は、請求項１に記載の半導体装置の製造方法に関する。この方法により、請求項１に記載の半導体装置を製造することができる。
【００１３】
請求項１５に記載の発明では、第３ゲート領域を形成する工程、ソース領域を形成する工程は、チャネル層の上に、第３ゲート領域の形成予定位置およびソース領域の形成予定位置に開口部が形成された第１のマスク材（２１）を形成する工程と、第１のマスク材の開口部のうち、ソース領域の形成予定位置に形成されたものを覆う第２のマスク材（２２）を形成したのち、該第２のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、第３ゲート領域を形成する工程と、第１のマスク材の開口部のうち、第３ゲート領域の形成予定位置に形成されたものを覆う第３のマスク材（２３）を形成したのち、該第３のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、ソース領域を形成する工程とを有していることを特徴としている。
【００１４】
このように、ソース領域や第３ゲート領域の形成予定位置に開口部が形成された第１のマスク材を用い、この第１のマスク材の開口部のうち、ソース領域の形成予定位置や第３ゲート領域の形成予定位置を順に覆ってイオン注入を行うことで、ソース領域や第３ゲート領域をセルフアライン（自己整合）で形成することができる。これにより、チャネル長のバラツキをなくすことができ、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することができる。
【００１５】
請求項１６に記載の発明では、第２ゲート領域を形成する工程は、ソース領域及び第３ゲート領域を形成したのち、第１のマスク材をパターニングすることで、第１のマスクに第２ゲート領域の形成予定位置に開口部を形成する工程と、第１のマスク材の開口部のうち、ソース領域の形成予定位置に形成されたものを覆う第４のマスク材（２４）を形成したのち、該第４のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、第２ゲート領域を形成する工程とを有していることを特徴としている。このように、第２ゲート領域に関しても第１のマスク材を用いることで、この第２ゲート領域もセルフアラインで形成することができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１７】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、トリプルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成についての説明を行う。
【００１８】
図１は、Ｊ−ＦＥＴは１セル分の断面構成を示したものである。炭化珪素からなるｎ⁺型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ⁺型基板１の主表面上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ^-型エピ層２がエピタキシャル成長されている。
【００１９】
ｎ^-型エピ層２の表層部における所定領域には、紙面左右において略対称にｐ⁺型層からなる第１ゲート領域３が形成されている。また、第１ゲート領域３上を含み、ｎ^-型エピ層２の表面にはｎ^-型層で構成されたチャネル層５がエピタキシャル成長されている。このチャネル層５の中層部のうち第１ゲート領域３の上に位置する部位にはｎ⁺型ソース領域６が形成されており、また、チャネル層５の表層部のうち少なくとも第１ゲート領域３の上に位置する部位にはｐ⁺型層からなる第２ゲート領域７が形成されている。
【００２０】
そして、チャネル層５のうち、第１ゲート領域３と第２ゲート領域７との間に挟まれた領域において、第１、第２ゲート領域３、７から離間するように第３ゲート領域１５が形成されている。この第３ゲート領域１５は、紙面左右において略対称に形成されている。本実施形態におけるＪ−ＦＥＴは、この第３ゲート領域１５と第１ゲート領域３との間、および第３ゲート領域１５と第２ゲート領域７との間をチャネルとするように構成され、第３ゲート領域１５のチャネル長方向における幅により、チャネル長が決定されるようになっている。
【００２１】
また、チャネル層５には、ｎ⁺型ソース領域６の表面部や第１ゲート領域３の表面部まで達する凹部８が形成されている。この凹部８の内には、ｎ⁺型ソース領域６に電気的に接続されたソース電極９が形成されていると共に、第１ゲート領域３に電気的に接続された第１ゲート電極１０が形成された構成となっている。そして、第２ゲート領域７の上層部には、第２ゲート領域７の電位を制御するための第２ゲート電極１１が形成され、ソース電極９、第１、第２ゲート電極１０、１１それぞれがパッシベーション膜１２によって絶縁分離された状態となっている。なお、第３ゲート領域１５に関しては図１の断面では表されないが、実際には第３ゲート電極（図中点線参照）に電気的に接続された構成となっている。
【００２２】
さらに、ｎ⁺型基板１の裏面側には、ｎ⁺型基板１と電気的に接続されたドレイン電極１３が形成されている。このようにして本実施形態におけるＪ−ＦＥＴが構成されている。
【００２３】
以上のように構成されたＪ−ＦＥＴは、ノーマリオフ型で動作するように構成されている。すなわち、第１、第２ゲート電極１０、１１及び第３ゲート電極に電圧を印加していない時には、チャネル層５が第１〜第３ゲート領域３、７、１５から伸びる空乏層によってピンチオフされる。そして、第１、第２ゲート電極１０、１１及び第３ゲート電極に所望の電圧を印加すると、第１〜第３ゲート領域３、７、１５からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ⁺型ソース領域６→チャネル層５→ｎ^-型エピ層２→ｎ⁺型基板１→ドレイン電極１３の順で電流が流れるようになっている。
【００２４】
このようなＪ−ＦＥＴにおいては、第１ゲート領域３と第３ゲート領域１５との間、および第３ゲート領域１５と第２ゲート領域７との間の２つの領域でチャネルが形成されるようにできる。このため、従来のようにチャネルが１つのみであった場合と比べると、高耐圧となるような設計（空乏層のオーバラップ量が多くなる設計）を行っても、２つのチャネルにより低オン抵抗とすることが可能となる。これにより、高耐圧であり、かつ低オン抵抗化が図れるＪ−ＦＥＴとすることができる。
【００２５】
また、このようなＪ−ＦＥＴにおいては、オン抵抗や耐圧がチャネルの長さ、つまり第３ゲート領域１５のチャネル長方向の幅によって決定されることになる。これに対し、本実施形態では、上述したように、第３ゲート領域１５を紙面左右において略対称とし、チャネル長方向の幅が一定の関係となるようにしているため、紙面左右両側においてチャネル長さが等しくなる。このため、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することが可能となる。
【００２６】
次に、図１に示すＪ−ＦＥＴの製造工程を図２〜図５を用いて説明する。
【００２７】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ⁺型基板１を用意する。例えば、ｎ⁺型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ^-型エピ層２をエピタキシャル成長させる。この場合、ｎ^-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００２８】
〔図２（ｂ）に示す工程〕
ｎ^-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置し、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、第１ゲート領域３を形成する予定位置にｐ型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第１ゲート領域３を形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【００２９】
この後、熱処理を施すことで注入されたイオンを活性化させ、第１ゲート領域３を形成する。なお、この第１ゲート領域３の形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３０】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、第１ゲート領域３上を含み、ｎ^-型エピ層２の上にエピタキシャル成長によって、ｎ^-型層からなるチャネル層５を形成する。このとき、よりノーマリオフ型のＪ−ＦＥＴとし易くするために、チャネル層５の不純物濃度をｎ^-型エピ層２よりも低濃度とすると良い。
【００３１】
〔図３（ａ）に示す工程〕
チャネル層５の表面に第１のマスク材となるＬＴＯ膜２１を成膜したのち、フォトリソグラフィによってＬＴＯ膜２１をパターニングし、ｎ⁺型ソース領域６の形成予定位置および第３ゲート領域１５の形成予定位置と対向する部位においてＬＴＯ膜２１に開口部を形成する。
【００３２】
〔図３（ｂ）に示す工程〕
ＬＴＯ膜２１上を含み、チャネル層５の上に第２のマスク材となるポリシリコン膜２２を積層したのち、フォトリソグラフィによってポリシリコン膜２２をパターニングし、ＬＴＯ膜２１に形成された開口部のうちｎ⁺型ソース領域６の形成予定位置に形成された部分をポリシリコン膜２２で覆う。
【００３３】
そして、ＬＴＯ膜２１及びポリシリコン膜２２をマスクとしたイオン注入を行う。具体的には、ｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、第３ゲート領域１５の形成予定位置にｐ型不純物が注入される。この後、熱処理によってｐ型不純物を活性化させることで第３ゲート領域１５を形成する。
【００３４】
なお、この第３ゲート領域１５の形成に際しても、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３５】
〔図３（ｃ）に示す工程〕
ポリシリコン膜２２を除去したのち、再び、第３のマスク材となるポリシリコン膜２３を積層したのち、フォトリソグラフィによってポリシリコン膜２３をパターニングし、ＬＴＯ膜２１に形成された開口部のうち第３ゲート領域１５の形成予定位置に形成れた部分をポリシリコン膜２３で覆う。
【００３６】
そして、ＬＴＯ膜２１及びポリシリコン膜２３をマスクとしたイオン注入を行う。具体的には、ｎ型不純物である窒素又はリンをイオン注入する。これにより、ｎ⁺型ソース領域６を形成する予定位置にｎ型不純物が注入される。この後、熱処理によってｎ型不純物を活性化させることでｎ⁺型ソース領域６を形成する。
【００３７】
なお、図３（ｂ）に示す工程と本工程とは順番を入れ替えても良く、また、各工程における熱処理による不純物の活性化を同時に行うようにしても良い。
【００３８】
〔図４（ａ）に示す工程〕
ポリシリコン膜２３を除去したのち、再びＬＴＯ膜２１のパターニングを行い、ＬＴＯ膜２１に対して第２ゲート領域７の形成予定位置に開口部を形成する。その後、第４のマスク材となるポリシリコン膜２４を積層したのち、フォトリソグラフィによってポリシリコン膜２４をパターニングし、ＬＴＯ膜２１に形成された開口部のうちｎ⁺型ソース領域６の形成予定位置に形成された部分をポリシリコン膜２４で覆う。
【００３９】
そして、ＬＴＯ膜２１及びポリシリコン膜２４をマスクとしたイオン注入を行う。ｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、第２ゲート領域７の形成予定位置にｐ型不純物が注入される。この後、熱処理によってｐ型不純物を活性化させることで第２ゲート領域７を形成する。
【００４０】
なお、この第２ゲート領域７の形成に際しても、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。また、このときの熱処理によって、図３（ｃ）に示す工程でのｎ⁺型ソース領域６の活性化を兼ねても良い。
【００４１】
〔図４（ｂ）、（ｃ）に示す工程〕
まず、図４（ｂ）に示すように、ポリシリコン膜２４を除去すると共に、ＬＴＯ膜２１を除去する。そして、ＬＴＯ膜２５を成膜したのち、フォトリソグラフィによってＬＴＯ膜２５をパターニングすることで、図４（ｃ）に示すように、ｎ⁺型ソース領域６上の所定領域においてＬＴＯ膜２５に開口部を形成する。
【００４２】
〔図５（ａ）、（ｂ）に示す工程〕
ＬＴＯ膜２５をマスクとしたエッチング、例えば反応性イオンエッチング（ＲＩＥ）を施すことで、図５（ａ）に示すように、ｎ⁺型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成する。その後、図５（ｂ）に示すように、ＬＴＯ膜２５を除去した後、凹部８内を含む基板表面側に層間絶縁膜１２を形成する。
【００４３】
〔図５（ｃ）に示す工程〕
層間絶縁膜１２をパターニングすることで第１〜第３ゲート領域３、７、１５やｎ⁺型ソース領域６と連通するコンタクトホールを形成したのち、層間絶縁膜１２上に電極層を成膜し、さらに電極層をパターニングすることでソース電極９および第１、第２ゲート電極１０、１１及び第３ゲート電極を形成する。この後、基板裏面側にドレイン電極１３を形成することで図１に示すＪ−ＦＥＴが完成する。
【００４４】
以上のような製造方法によると、１つのＬＴＯ膜２１をマスクとして第３ゲート領域１５、ｎ⁺型ソース領域６、および第２ゲート領域７を形成していることから、これらをセルフアライン（自己整合）で形成することができる。このため、マスクずれによる各要素のバラツキをなくすことが可能となる。
【００４５】
また、上述したように、第３ゲート領域１５を設け、この第３ゲート領域１５によってチャネルが設定されるようにしている。そして、上記製造方法によれば、第３ゲート領域１５が必ず第１ゲート領域３と第２ゲート領域７との間に形成されるようにできることから、仮に、第３ゲート領域１５の形成位置にバラツキが生じたとしても、チャネル長が第３ゲート領域１５のチャネル長方向の幅によって決定され、紙面左右両側において必ず同じチャネル長となるようにできる。
【００４６】
従って、本実施形態に示すＪ−ＦＥＴによれば、チャネル長のバラツキによって発生するＪ−ＦＥＴのオン抵抗の増加や耐圧の低下を防止することが可能となる。
【００４７】
（第２実施形態）
本実施形態は、第１実施形態に対してＪ−ＦＥＴの製造方法を変えたものである。すなわち、第１実施形態の図３（ｂ）に示す工程に代え、図６（ａ）に示す工程のように、ｐ型不純物としてボロンを用い、熱処理の際にボロンを拡散させるようにしても良い。このようにすれば、図６（ｂ）に示すように、チャネル設定領域７ａ、７ｂが熱拡散によって形成されたＪ−ＦＥＴとなる。このようにしても、第１実施形態と同様の効果を得ることができる。
【００４８】
また、このようなｐ型不純物の拡散によって第３ゲート領域１５を形成する場合、第３ゲート領域１５は、中央部が高濃度となり、外周部に近づくにつれて低濃度化していく構成となる。このような構成によれば、逆バイアス時には低濃度となる部分において空乏層が伸び易くなることから耐圧を稼ぐことができ、順バイアス時には低濃度であることから空乏層を一気に縮めることができる。
【００４９】
さらに、逆バイアス時には活性化されていないボロンが活性化状態となって耐圧を稼ぐことが可能となるが、順方向バイアス時にはボロンが活性化状態になることはないため大電流を流すことができるという効果も得られる。
【００５０】
（第３実施形態）
本実施形態は、第１実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図７に、本実施形態に示すＪ−ＦＥＴの断面構成を示す。
【００５１】
本実施形態では、第１実施形態において形成されていた凹部８（図１参照）が備えられておらず、第１ゲート領域３と第１ゲート電極１０との電気的接続をｐ⁺型層からなるコンタクト領域１４によって行っている。このようにしても第１実施形態と同様の効果を得ることができる。また、図７とは別段面において、第３ゲート領域１５もｐ⁺型層からなるコンタクト領域１４を介して第３ゲート電極に電気的に接続されている。
【００５２】
なお、このような構造は、第１実施形態における図５（ａ）に示す工程に代え、この工程においてｐ型不純物のイオン注入および、注入された不純物の活性化を行うことで形成される。
【００５３】
（第４実施形態）
本実施形態では、第１実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図８に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。
【００５４】
この図に示されるＪ−ＦＥＴは、ｐ型不純物を高濃度にドーピングしたエピ層によって第２ゲート領域７を形成したものである。このように、第２ゲート領域７がエピ層で構成されたＪ−ＦＥＴであっても第１実施形態と同様の効果を得ることができる。
【００５５】
次に、本実施形態におけるＪ−ＦＥＴの製造工程を図９〜図１１に示し、これらの図に基づき、本実施形態のＪ−ＦＥＴの製造方法について説明する。
【００５６】
まず、第１実施形態における図２（ａ）〜（ｃ）と同様の工程を施す。続いて、図９（ａ）に示す工程において、チャネル層５の表面上にｐ型不純物を含んだエピ層を成長させることで、第２ゲート領域７を形成する。この後、図９（ｂ）〜１０（ａ）に示す工程において、第１実施形態における図３（ｂ）、（ｃ）と同様の工程を施す。
【００５７】
その後、図１０（ｂ）に示すように、ＬＴＯ膜２１及びポリシリコン膜２３をマスクとしたまま、第２ゲート領域７の一部をエッチングしたのち、図１０（ｃ）に示すように、ＬＴＯ膜２１及びポリシリコン膜２３を除去する。
【００５８】
そして、図１１（ａ）に示すようにＬＴＯ膜３１を成膜したのち、パターニングすることでＬＴＯ膜３１のうちのｎ⁺型ソース領域６の上部に開口部を形成する。続いて、図１１（ｂ）に示すように、ＬＴＯ膜３１をマスクとしてｎ⁺型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成したのち、ＬＴＯ膜３１を除去する。
【００５９】
この後、図１１（ｃ）に示す工程において、第１実施形態における図５（ｂ）と同様の工程を行うことで層間絶縁膜１２を形成し、最後に、図５（ｃ）と同様の工程を行うことで、図８に示す本実施形態のＪ−ＦＥＴが完成する。
【００６０】
このような製造方法によれば、第３ゲート領域１５、第２ゲート領域７およびｎ⁺型ソース領域６がセルフアラインで形成されるため、第１実施形態と同様の効果を得ることが可能である。
【００６１】
なお、本実施形態においても、第２実施形態と同様に、第３ゲート領域１５を熱拡散させるようにして形成しても良い。
【００６２】
（他の実施形態）
上記第１実施形態では、第１〜第３ゲート領域３、７、１５に印加する電位を第１、第２ゲート電極１０、１１及び第３ゲート電極によって個々に制御できるトリプルゲート駆動タイプのＪ−ＦＥＴを例に挙げて説明したが以下に示す各ドライブ形態を採用することが可能である。
【００６３】
▲１▼第３ゲート電極とソース電極９とを接続し、第１、第２ゲート電極１０、１１への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、ダブルゲート駆動タイプとする。これにより、第１、第２ゲート領域３、７は駆動電位、第３ゲート領域１５はソース電位となって、２つのチャネルが形成されることになる。なお、この場合、第３ゲート領域１５をフローティング状態としても、同様にダブルゲート駆動タイプの動作を行うことになる。
【００６４】
▲２▼第１ゲート電極１０とソース電極９とを接続すると共に、第３ゲート領域をフローティング状態にする。そして、第２ゲート電極１１への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、シングルゲート駆動タイプとする。これににより、第１ゲート領域３はソース電位、第３ゲート領域１５はフローティング電位、第２ゲート領域７は駆動電位となることから、２つのチャネルのうち紙面上側に位置するものがチャネルとして働くことになる。
【００６５】
▲３▼第２ゲート電極１１とソース電極９とを接続すると共に、第３ゲート領域をフローティング状態にする。そして、第１ゲート電極１０への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、シングルゲート駆動タイプとする。これにより、第１ゲート領域３は駆動電位、第３ゲート領域１５はフローティング電位、第２ゲート領域７はソース電位となることから、２つのチャネルのうち紙面下側上側に位置するものがチャネルとして働くことになる。
【００６６】
▲４▼第１、第２ゲート電極１０、１１とソース電極９とを接続すると共に、第３ゲート電極への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、シングルゲート駆動タイプとする。これにより、第１、第２ゲート領域３、７はソース電位、第３ゲート領域１５は駆動電位となることから、２つのチャネルが形成されることになる。
【００６７】
▲５▼第１ゲート電極１０及び第３ゲート電極とソース電極９とを接続すると共に、第２ゲート電極１１への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、シングルゲート駆動タイプとする。これににより、第１、第３ゲート領域３、１５はソース電位、第２ゲート領域７は駆動電位となることから、２つのチャネルのうち紙面上側に位置するものがチャネルとして働くことになる。
【００６８】
▲６▼第２ゲート電極１１及び第３ゲート電極とソース電極９とを接続すると共に、第１ゲート電極１０への印加電位によってチャネルを形成し、Ｊ−ＦＥＴを動作させる。つまり、シングルゲート駆動タイプとする。これににより、第２、第３ゲート領域７、１５はソース電位、第１ゲート領域３は駆動電位となることから、２つのチャネルのうち紙面下側に位置するものがチャネルとして働くことになる。
【００６９】
以上説明したように、Ｊ−ＦＥＴをトリプルゲート駆動タイプとするのみでなく、ダブルゲート駆動タイプ、シングルゲート駆動タイプとしてもよい。また、ここでは、第１、第２ゲート領域３、７の間に第３ゲート領域１５を１つのみ設けるようにしたが、第３ゲート領域１５を紙面縦方向に並べ、チャネルの数を２つよりも大きな複数としてもよい。すなわち、第１、第２、第３ゲート領域３、７、１５がＮ個であったとすれば、チャネルの数がＮ−１となるようにすることが可能である。
【００７０】
なお、上記実施形態では、ｎチャネル型のＪ−ＦＥＴに関して説明したが、勿論、各構成要素の導電型を逆にしたＪ−ＦＥＴにも本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２】図１におけるＪ−ＦＥＴの製造工程を示した図である。
【図３】図２に続くＪ−ＦＥＴの製造工程を示した図である。
【図４】図３に続くＪ−ＦＥＴの製造工程を示した図である。
【図５】図４に続くＪ−ＦＥＴの製造工程を示した図である。
【図６】本発明の第２実施形態におけるＪ−ＦＥＴの製造工程を示した図である。
【図７】本発明の第３実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図８】本発明の第４実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図９】図８におけるＪ−ＦＥＴの製造工程を示した図である。
【図１０】図９に続くＪ−ＦＥＴの製造工程を示した図である。
【図１１】図１０に続くＪ−ＦＥＴの製造工程を示した図である。
【図１２】従来におけるＪ−ＦＥＴの断面構成を示した図である。
【符号の説明】
１…ｎ⁺型基板、２…ｎ^-型エピ層、３…第１ゲート領域、５…チャネル層、
６…ｎ⁺型ソース領域、７…第２ゲート領域、８…凹部、９…ソース電極、
１０、１１…第１、第２ゲート電極、１３…ドレイン電極、
１５…第３ゲート領域。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device and a method for manufacturing the same, and is particularly suitable for application to a J-FET.
[0002]
[Prior art]
FIG. 12 shows a cross-sectional configuration of an n-channel J-FET as an example of a SiC semiconductor device used as a power element. As shown in FIG. 12, the n-channel J-FET is formed using a substrate in which an n ⁻ type epilayer J2 is grown on an n ⁺ type substrate J1 made of SiC. A p-type first gate region J3 is formed in the surface layer portion of the n ⁻ -type epi layer J2. A channel layer J4 is formed on the n ⁻ -type epi layer J2 including the first base region J3. An n ⁺ -type source region J5 is formed in a region located above the first base region J3 in the channel layer J4. Further, a p-type second gate region J6 is formed on the surface of the channel layer J4 so as to overlap with a portion of the first gate region J3 that extends so as to protrude from the n ⁺ -type source region J5. ing. The first and second gate electrodes J7 and J8 are formed so as to be in contact with the first and second gate regions J3 and J6, and the source electrode J9 is formed so as to be in contact with the n ⁺ -type source region J5. Further, a drain electrode J10 is formed so as to be in contact with the n ⁺ type substrate J1, and the J-FET shown in FIG. 12 is configured.
[0003]
When the J-FET having such a configuration is a normally-off type, when no voltage is applied to the first and second gate electrodes J7 and J8, the first and second gate regions J3 and J6 The channel layer J4 is designed to be pinched off by a depletion layer extending toward the channel layer J4. The channel is formed by controlling the width of the depletion layer extending from the first and second gate regions J3 and J6, and the operation is performed by passing a current between the source and the drain through the channel.
[0004]
At this time, the withstand voltage of the normally-off J-FET is determined by the state of the depletion layer extending from the first and second gate regions J3 and J6, and the withstand voltage increases as the overlap amount of the depletion layer increases.
[0005]
[Problems to be solved by the invention]
However, when trying to obtain a high breakdown voltage in such a normally-off type J-FET, the on-resistance does not become small, and if the on-resistance is designed to be small, the J-FET becomes a normally-on type. For this reason, it is difficult for J-FETs to achieve both high breakdown voltage and low on-resistance.
[0006]
Further, in order to prevent the parasitic PNP bipolar transistor formed by the second gate region J6, the n ⁺ -type source region J5 and the first gate region J3 from operating, in the normally-off type J-FET, switching by each gate is performed. The operation was limited by the built-in potential (2.8 V) at the PN junction. For this reason, it was not possible to reduce the on-resistance.
[0007]
In view of the above points, an object of the present invention is to provide a silicon carbide semiconductor device that has a high breakdown voltage and a low on-resistance.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, the first conductivity type semiconductor substrate (1) made of silicon carbide and the main surface of the semiconductor substrate are formed and have a higher resistance than the semiconductor substrate. A first conductivity type semiconductor layer (2) made of silicon carbide; a second conductivity type first gate region (3) having a predetermined depth formed in a predetermined region of a surface layer portion of the semiconductor layer; A first conductivity type channel layer (5) formed on the first gate region, and a first conductivity type source region (6) formed in a portion of the channel layer located on the first gate region. And a second conductivity type second gate region (7) formed so as to include a portion facing the first gate region on the channel layer or on the surface layer portion of the channel layer, and electrically connected to the source region Electrically connected to the source electrode (9) and the first gate region. A first gate electrode (10) formed, a second gate electrode (11) electrically connected to the second gate region, and a drain electrode (13) formed on the back side of the semiconductor substrate, The channel layer is provided with a third gate region (15) of the second conductivity type so as to be separated from the first and second gate regions at a portion sandwiched between the first gate region and the second gate region. It is characterized by that.
[0009]
According to such a configuration, a channel can be formed in two regions between the first gate region and the third gate region and between the third gate region and the second gate region. For this reason, compared to the case where there is only one channel as in the prior art, even if a design with a high breakdown voltage (design that increases the amount of overlap of the depletion layer) is performed, the two channels are low on. It becomes possible to use a resistor. As a result, a high breakdown voltage and a low on-resistance can be achieved.
[0010]
According to a third aspect of the present invention, the third gate region is formed by thermally diffusing impurities. According to such a configuration, the depletion layer easily grows at a low concentration portion at the time of reverse bias, so that a withstand voltage can be obtained, and at the time of forward bias, the depletion layer can be contracted at a stroke because of the low concentration. In addition, boron that has not been activated becomes active in reverse bias and can withstand a breakdown voltage. However, since boron does not become active in forward bias, a large current can flow. The effect is also obtained.
[0011]
Note that the silicon carbide semiconductor device according to any one of claims 1 to 4 is configured, for example, as a triple gate drive type as shown in claim 5 or as a double gate drive type as shown in claims 6 and 7. Or a single gate drive type as shown in claims 8 to 11. A plurality of third gate regions may be arranged between the first gate region and the second gate region.
[0012]
A thirteenth aspect of the present invention relates to a method for manufacturing the semiconductor device according to the first aspect. By this method, the semiconductor device according to claim 1 can be manufactured.
[0013]
According to the fifteenth aspect of the present invention, the step of forming the third gate region and the step of forming the source region include opening portions at the formation position of the third gate region and the formation position of the source region on the channel layer Forming a first mask material (21) formed with a second mask material (22) covering a portion of the opening of the first mask material formed at a planned formation position of the source region And forming a third gate region by performing ion implantation using the second mask material and the first mask material as a mask, and among the openings of the first mask material, After forming the third mask material (23) covering what is formed at the formation position of the three gate region, by performing ion implantation using the third mask material and the first mask material as a mask, Forming a source region It is characterized in that there.
[0014]
As described above, the first mask material in which the opening is formed at the planned formation position of the source region and the third gate region is used, and the planned formation position of the source region and the first of the openings of the first mask material are used. The source region and the third gate region can be formed by self-alignment (self-alignment) by covering the planned formation positions of the three gate regions in order and performing ion implantation. Thereby, variations in channel length can be eliminated, and an increase in on-resistance and a decrease in breakdown voltage due to variations in channel length can be prevented.
[0015]
In the invention according to claim 16, in the step of forming the second gate region, the source region and the third gate region are formed, and then the first mask material is patterned to form the second gate region on the first mask. After forming the opening at the region formation scheduled position and forming the fourth mask material (24) covering the first mask material opening formed at the source region formation planned position And a step of forming a second gate region by performing ion implantation using the fourth mask material and the first mask material as a mask. As described above, the second gate region can also be formed by self-alignment by using the first mask material for the second gate region.
[0016]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional structure of a triple gate drive type n-channel J-FET as a silicon carbide semiconductor device according to the first embodiment of the present invention. Hereinafter, the configuration of the J-FET will be described with reference to FIG.
[0018]
FIG. 1 shows a cross-sectional configuration of one cell of a J-FET. The n ⁺ type substrate 1 made of silicon carbide has an upper surface as a main surface and a lower surface opposite to the main surface as a back surface. On the main surface of n ⁺ type substrate 1, n ⁻ type epi layer 2 made of silicon carbide having a dopant concentration lower than that of substrate 1 is epitaxially grown.
[0019]
In a predetermined region in the surface layer portion of the n ⁻ type epi layer 2, a first gate region 3 made of a p ⁺ type layer is formed substantially symmetrically on the left and right sides of the paper. A channel layer 5 composed of an n ⁻ type layer is epitaxially grown on the surface of the n ⁻ type epi layer 2 including the first gate region 3. An n ⁺ -type source region 6 is formed in a portion located above the first gate region 3 in the middle layer portion of the channel layer 5, and at least the first gate region 3 in the surface layer portion of the channel layer 5. A second gate region 7 made of a p ⁺ -type layer is formed in a portion located above.
[0020]
Then, in the region sandwiched between the first gate region 3 and the second gate region 7 in the channel layer 5, the third gate region 15 is separated from the first and second gate regions 3, 7. Is formed. The third gate region 15 is formed substantially symmetrically on the left and right sides of the paper. The J-FET in the present embodiment is configured to have a channel between the third gate region 15 and the first gate region 3 and between the third gate region 15 and the second gate region 7. The channel length is determined by the width of the three gate regions 15 in the channel length direction.
[0021]
The channel layer 5 is formed with a recess 8 reaching the surface portion of the n ⁺ -type source region 6 and the surface portion of the first gate region 3. A source electrode 9 electrically connected to the n ⁺ -type source region 6 and a first gate electrode 10 electrically connected to the first gate region 3 are formed in the recess 8. It has been configured. A second gate electrode 11 for controlling the potential of the second gate region 7 is formed on the upper layer portion of the second gate region 7. The source electrode 9, the first gate electrode 10, and the second gate electrode 11 are respectively The insulating film is isolated by the passivation film 12. Although the third gate region 15 is not shown in the cross section of FIG. 1, the third gate region 15 is actually electrically connected to the third gate electrode (see the dotted line in the figure).
[0022]
Further, on the back side of the n ⁺ -type substrate 1, n ⁺ -type substrate 1 and electrically connected to the drain electrode 13 are formed. In this way, the J-FET in the present embodiment is configured.
[0023]
The J-FET configured as described above is configured to operate in a normally-off type. That is, when no voltage is applied to the first and second gate electrodes 10 and 11 and the third gate electrode, the channel layer 5 is pinched off by the depletion layer extending from the first to third gate regions 3, 7 and 15. . When a desired voltage is applied to the first and second gate electrodes 10, 11 and the third gate electrode, the amount of depletion layer extension from the first to third gate regions 3, 7, 15 is reduced, and the channel is As a result, a current flows in the order of source electrode 9 → n ⁺ type source region 6 → channel layer 5 → n ⁻ type epi layer 2 → n ⁺ type substrate 1 → drain electrode 13.
[0024]
In such a J-FET, a channel is formed in two regions between the first gate region 3 and the third gate region 15 and between the third gate region 15 and the second gate region 7. Can be. For this reason, compared to the case where there is only one channel as in the prior art, even if a design with a high breakdown voltage (design that increases the amount of overlap of the depletion layer) is performed, the two channels are low on. It becomes possible to use a resistor. As a result, a J-FET having a high breakdown voltage and a low on-resistance can be obtained.
[0025]
In such a J-FET, on-resistance and breakdown voltage are determined by the length of the channel, that is, the width of the third gate region 15 in the channel length direction. In contrast, in the present embodiment, as described above, the third gate region 15 is substantially symmetric on the left and right sides of the paper, and the width in the channel length direction has a fixed relationship. Are equal. For this reason, it is possible to prevent an increase in on-resistance and a decrease in breakdown voltage caused by variations in channel length.
[0026]
Next, the manufacturing process of the J-FET shown in FIG. 1 will be described with reference to FIGS.
[0027]
[Step shown in FIG. 2 (a)]
First, an n-type 4H, 6H, 3C or 15R-SiC substrate, that is, an n ⁺ -type substrate 1 is prepared. For example, an n ⁺ type substrate 1 having a thickness of 400 μm and a main surface of (0001) Si plane or (112-0) a plane is prepared. Then, an n ⁻ type epi layer 2 having a thickness of 5 μm is epitaxially grown on the main surface of the substrate 1. In this case, the n ⁻ -type epi layer 2 has the same crystal as the underlying substrate 1 and becomes an n-type 4H, 6H, 3C, or 15R—SiC layer.
[0028]
[Step shown in FIG. 2 (b)]
An LTO (Low Temperature Oxide) film 20 is disposed in a predetermined region on the n ⁻ -type epi layer 2, and the LTO film 20 is patterned by photolithography to open the predetermined region. Then, ion implantation is performed using the LTO film 20 as a mask. Specifically, boron is ion-implanted as a p-type impurity at a position where the first gate region 3 is to be formed. At this time, if necessary, aluminum may be ion-implanted for contact on the surface of the position where the first gate region 3 is to be formed.
[0029]
Thereafter, heat treatment is performed to activate the implanted ions, and the first gate region 3 is formed. In the formation of the first gate region 3, if it is not desired to thermally diffuse the p-type impurity, Al that is difficult to thermally diffuse is used, or a certain ratio of carbon to boron (preferably boron: carbon = 1: 10) It is preferable that the thermal diffusion is difficult by injection.
[0030]
[Step shown in FIG. 2 (c)]
After removing the LTO film 20, a channel layer 5 made of an n ⁻ -type layer is formed by epitaxial growth on the n ⁻ -type epi layer 2 including the first gate region 3. At this time, the impurity concentration of the channel layer 5 is preferably lower than that of the n ⁻ -type epi layer 2 in order to facilitate the normally-off type J-FET.
[0031]
[Step shown in FIG. 3 (a)]
After forming the LTO film 21 serving as the first mask material on the surface of the channel layer 5, the LTO film 21 is patterned by photolithography to form the n ⁺ -type source region 6 and the third gate region 15. An opening is formed in the LTO film 21 at a portion facing the planned position.
[0032]
[Step shown in FIG. 3B]
After the polysilicon film 22 serving as the second mask material is stacked on the channel layer 5 including the LTO film 21, the polysilicon film 22 is patterned by photolithography, and the openings formed in the LTO film 21 are formed. A portion of the n ⁺ type source region 6 where the n ⁺ type source region 6 is to be formed is covered with a polysilicon film 22.
[0033]
Then, ion implantation is performed using the LTO film 21 and the polysilicon film 22 as a mask. Specifically, boron or aluminum which is a p-type impurity is ion-implanted. As a result, the p-type impurity is implanted at a position where the third gate region 15 is to be formed. Thereafter, the third gate region 15 is formed by activating the p-type impurity by heat treatment.
[0034]
In the formation of the third gate region 15, when it is not desired to thermally diffuse the p-type impurity, Al which is difficult to thermally diffuse is used, or a certain ratio of carbon to boron (preferably boron: Carbon = 1: 10) It is preferable that thermal diffusion is difficult by injection.
[0035]
[Step shown in FIG. 3 (c)]
After removing the polysilicon film 22, a polysilicon film 23 serving as a third mask material is again laminated, and then the polysilicon film 23 is patterned by photolithography, and the first of the openings formed in the LTO film 21. A portion formed at a position where the three gate region 15 is to be formed is covered with a polysilicon film 23.
[0036]
Then, ion implantation is performed using the LTO film 21 and the polysilicon film 23 as a mask. Specifically, nitrogen or phosphorus which is an n-type impurity is ion-implanted. As a result, an n-type impurity is implanted at a position where the n ⁺ -type source region 6 is to be formed. Thereafter, n ⁺ type source region 6 is formed by activating n type impurities by heat treatment.
[0037]
Note that the order of the step shown in FIG. 3B and this step may be interchanged, and the activation of impurities by heat treatment in each step may be performed simultaneously.
[0038]
[Step shown in FIG. 4 (a)]
After removing the polysilicon film 23, the LTO film 21 is patterned again, and an opening is formed in the LTO film 21 at a position where the second gate region 7 is to be formed. Thereafter, after a polysilicon film 24 to be a fourth mask material is stacked, the polysilicon film 24 is patterned by photolithography, and the n ⁺ -type source region 6 is to be formed in the opening formed in the LTO film 21. The portion formed in the step is covered with a polysilicon film 24.
[0039]
Then, ion implantation is performed using the LTO film 21 and the polysilicon film 24 as a mask. Boron or aluminum which is a p-type impurity is ion-implanted. As a result, the p-type impurity is implanted into the position where the second gate region 7 is to be formed. Thereafter, the second gate region 7 is formed by activating the p-type impurity by heat treatment.
[0040]
In the formation of the second gate region 7, if it is not desired to thermally diffuse the p-type impurity, Al which is difficult to thermally diffuse is used, or a certain ratio of carbon to boron (preferably boron: Carbon = 1: 10) It is preferable that thermal diffusion is difficult by injection. Further, the heat treatment at this time may also serve as activation of the n ⁺ -type source region 6 in the step shown in FIG.
[0041]
[Steps shown in FIGS. 4B and 4C]
First, as shown in FIG. 4B, the polysilicon film 24 is removed and the LTO film 21 is removed. Then, after forming the LTO film 25, the LTO film 25 is patterned by photolithography, so that an opening is formed in the LTO film 25 in a predetermined region on the n ⁺ -type source region 6 as shown in FIG. Form.
[0042]
[Steps shown in FIGS. 5A and 5B]
By performing etching using the LTO film 25 as a mask, for example, reactive ion etching (RIE), a recess that penetrates the n ⁺ type source region 6 and reaches the first gate region 3 as shown in FIG. 8 is formed. Thereafter, as shown in FIG. 5B, after removing the LTO film 25, the interlayer insulating film 12 is formed on the substrate surface side including the inside of the recess 8.
[0043]
[Step shown in FIG. 5 (c)]
After patterning the interlayer insulating film 12 to form contact holes that communicate with the first to third gate regions 3, 7, 15 and the n ⁺ -type source region 6, an electrode layer is formed on the interlayer insulating film 12. Further, the electrode layer is patterned to form the source electrode 9, the first and second gate electrodes 10, 11 and the third gate electrode. Thereafter, the drain electrode 13 is formed on the back side of the substrate to complete the J-FET shown in FIG.
[0044]
According to the manufacturing method as described above, the third gate region 15, the n ⁺ -type source region 6 and the second gate region 7 are formed using one LTO film 21 as a mask. Alignment). For this reason, it is possible to eliminate variations in each element due to mask displacement.
[0045]
Further, as described above, the third gate region 15 is provided, and the channel is set by the third gate region 15. According to the manufacturing method, since the third gate region 15 can be formed between the first gate region 3 and the second gate region 7, it is assumed that the third gate region 15 is formed at the position where the third gate region 15 is formed. Even if variations occur, the channel length is determined by the width of the third gate region 15 in the channel length direction, and the channel length can always be the same on both the left and right sides of the page.
[0046]
Therefore, according to the J-FET shown in the present embodiment, it is possible to prevent an increase in on-resistance and a decrease in breakdown voltage caused by variations in channel length.
[0047]
(Second Embodiment)
In the present embodiment, the manufacturing method of the J-FET is changed from that of the first embodiment. That is, instead of the process shown in FIG. 3B of the first embodiment, boron is used as a p-type impurity and boron is diffused during the heat treatment as in the process shown in FIG. good. In this way, as shown in FIG. 6B, the channel setting regions 7a and 7b are J-FETs formed by thermal diffusion. Even if it does in this way, the effect similar to 1st Embodiment can be acquired.
[0048]
Further, when the third gate region 15 is formed by such diffusion of the p-type impurity, the third gate region 15 has a configuration in which the central portion is highly concentrated and the concentration is decreased as the outer peripheral portion is approached. According to such a configuration, the depletion layer easily grows at a low concentration portion at the time of reverse bias, so that a withstand voltage can be obtained, and at the time of forward bias, the depletion layer can be contracted at a stroke because of the low concentration.
[0049]
In addition, boron that has not been activated becomes active in reverse bias and can withstand a breakdown voltage. However, since boron does not become active in forward bias, a large current can flow. The effect is also obtained.
[0050]
(Third embodiment)
In the present embodiment, the structure and manufacturing method of the J-FET are changed with respect to the first embodiment. FIG. 7 shows a cross-sectional configuration of the J-FET shown in this embodiment.
[0051]
In the present embodiment, the recess 8 (see FIG. 1) formed in the first embodiment is not provided, and the electrical connection between the first gate region 3 and the first gate electrode 10 is made from the p ⁺ type layer. This is performed by the contact region 14. Even if it does in this way, the effect similar to 1st Embodiment can be acquired. Further, on the surface different from FIG. 7, the third gate region 15 is also electrically connected to the third gate electrode via the contact region 14 made of a p ⁺ -type layer.
[0052]
Such a structure is formed by performing ion implantation of p-type impurities and activation of the implanted impurities in this step instead of the step shown in FIG. 5A in the first embodiment.
[0053]
(Fourth embodiment)
In the present embodiment, the structure and manufacturing method of the J-FET are changed with respect to the first embodiment. FIG. 8 shows a cross-sectional configuration of the J-FET in this embodiment.
[0054]
In the J-FET shown in this figure, the second gate region 7 is formed by an epi layer doped with a high concentration of p-type impurities. Thus, even if the second gate region 7 is a J-FET formed of an epi layer, the same effect as in the first embodiment can be obtained.
[0055]
Next, the manufacturing process of the J-FET in this embodiment is shown in FIGS. 9 to 11, and the manufacturing method of the J-FET of this embodiment will be described based on these drawings.
[0056]
First, steps similar to those in FIGS. 2A to 2C in the first embodiment are performed. Subsequently, in the step shown in FIG. 9A, the second gate region 7 is formed by growing an epi layer containing a p-type impurity on the surface of the channel layer 5. Thereafter, in the steps shown in FIGS. 9B to 10A, the same steps as in FIGS. 3B and 3C in the first embodiment are performed.
[0057]
Thereafter, as shown in FIG. 10B, the LTO film 21 and the polysilicon film 23 are used as a mask and a part of the second gate region 7 is etched, and as shown in FIG. The film 21 and the polysilicon film 23 are removed.
[0058]
Then, after forming the LTO film 31 as shown in FIG. 11A, patterning is performed to form an opening in the upper portion of the n ⁺ -type source region 6 in the LTO film 31. Subsequently, as shown in FIG. 11B, the recess 8 reaching the first gate region 3 is formed through the n ⁺ -type source region 6 using the LTO film 31 as a mask, and then the LTO film 31 is removed.
[0059]
Thereafter, in the process shown in FIG. 11C, the same process as that in FIG. 5B in the first embodiment is performed to form the interlayer insulating film 12, and finally, the same process as in FIG. By performing the process, the J-FET of this embodiment shown in FIG. 8 is completed.
[0060]
According to such a manufacturing method, since the third gate region 15, the second gate region 7, and the n ⁺ type source region 6 are formed by self-alignment, it is possible to obtain the same effect as in the first embodiment. is there.
[0061]
In the present embodiment, the third gate region 15 may be formed so as to be thermally diffused as in the second embodiment.
[0062]
(Other embodiments)
In the first embodiment, the potential applied to the first to third gate regions 3, 7, 15 can be individually controlled by the first, second gate electrodes 10, 11 and the third gate electrode. -The FET has been described as an example, but it is possible to adopt the following drive configurations.
[0063]
(1) The third gate electrode and the source electrode 9 are connected, a channel is formed by the potential applied to the first and second gate electrodes 10 and 11, and the J-FET is operated. That is, it is a double gate drive type. As a result, the first and second gate regions 3 and 7 become the driving potential and the third gate region 15 becomes the source potential, so that two channels are formed. In this case, even if the third gate region 15 is in a floating state, the double gate drive type operation is performed similarly.
[0064]
(2) The first gate electrode 10 and the source electrode 9 are connected, and the third gate region is brought into a floating state. Then, a channel is formed by the potential applied to the second gate electrode 11, and the J-FET is operated. That is, the single gate drive type is used. As a result, the first gate region 3 becomes the source potential, the third gate region 15 becomes the floating potential, and the second gate region 7 becomes the driving potential, so that the one located on the upper side of the page functions as the channel. It will be.
[0065]
(3) The second gate electrode 11 and the source electrode 9 are connected and the third gate region is brought into a floating state. Then, a channel is formed by the potential applied to the first gate electrode 10 to operate the J-FET. That is, the single gate drive type is used. As a result, the first gate region 3 becomes the driving potential, the third gate region 15 becomes the floating potential, and the second gate region 7 becomes the source potential. Will work.
[0066]
(4) The first and second gate electrodes 10 and 11 and the source electrode 9 are connected to each other, and a channel is formed by the potential applied to the third gate electrode to operate the J-FET. That is, the single gate drive type is used. As a result, the first and second gate regions 3 and 7 become the source potential, and the third gate region 15 becomes the drive potential, so that two channels are formed.
[0067]
(5) The first gate electrode 10 and the third gate electrode are connected to the source electrode 9 and a channel is formed by the potential applied to the second gate electrode 11 to operate the J-FET. That is, the single gate drive type is used. As a result, the first and third gate regions 3 and 15 are at the source potential, and the second gate region 7 is at the drive potential, so that one of the two channels located on the upper side of the page functions as a channel.
[0068]
(6) The second gate electrode 11 and the third gate electrode are connected to the source electrode 9 and a channel is formed by the potential applied to the first gate electrode 10 to operate the J-FET. That is, the single gate drive type is used. As a result, the second and third gate regions 7 and 15 are at the source potential, and the first gate region 3 is at the drive potential, so the one located on the lower side of the page of the two channels serves as the channel. .
[0069]
As described above, the J-FET is not limited to the triple gate drive type, but may be a double gate drive type or a single gate drive type. Here, only one third gate region 15 is provided between the first and second gate regions 3 and 7, but the third gate region 15 is arranged in the vertical direction in the drawing, and the number of channels is 2. It may be a plurality larger than one. That is, if there are N first, second, and third gate regions 3, 7, and 15, the number of channels can be N-1.
[0070]
In the above embodiment, the n-channel type J-FET has been described, but the present invention can of course be applied to a J-FET in which the conductivity type of each component is reversed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a J-FET in a first embodiment of the present invention.
2 is a view showing a manufacturing process of the J-FET in FIG. 1. FIG.
3 is a diagram showing manufacturing steps of the J-FET following FIG. 2. FIG.
4 is a diagram showing manufacturing steps of the J-FET following FIG. 3. FIG.
5 is a diagram showing manufacturing steps of the J-FET following FIG. 4. FIG.
FIG. 6 is a diagram showing a manufacturing process of a J-FET in a second embodiment of the present invention.
FIG. 7 is a diagram showing a cross-sectional configuration of a J-FET in a third embodiment of the present invention.
FIG. 8 is a diagram showing a cross-sectional configuration of a J-FET in a fourth embodiment of the present invention.
9 is a view showing a manufacturing process of the J-FET in FIG. 8. FIG.
10 is a drawing showing the manufacturing process for the J-FET following FIG. 9. FIG.
FIG. 11 is a view showing a manufacturing process of the J-FET following FIG. 10;
FIG. 12 is a diagram showing a cross-sectional configuration of a conventional J-FET.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... n ^<+> type | mold substrate, 2 ... n < ^- > type | mold epi layer, 3 ... 1st gate region, 5 ... Channel layer,
6 ... n ⁺ type source region, 7 ... second gate region, 8 ... recess, 9 ... source electrode,
10, 11 ... first and second gate electrodes, 13 ... drain electrodes,
15: Third gate region.

Claims

A first conductivity type semiconductor substrate (1) made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on a main surface of the semiconductor substrate and having a higher resistance than the semiconductor substrate;
A first conductivity type first gate region (3) formed in a predetermined region of a surface layer portion of the semiconductor layer and having a predetermined depth;
A first conductivity type channel layer (5) formed on the semiconductor layer and the first gate region;
A source region (6) of a first conductivity type formed in a portion of the channel layer located above the first gate region;
A second gate region (7) of a second conductivity type formed so as to include a portion facing the first gate region on the channel layer or in a surface layer portion of the channel layer;
A source electrode (9) electrically connected to the source region;
A first gate electrode (10) electrically connected to the first gate region;
A second gate electrode (11) electrically connected to the second gate region;
A drain electrode (13) formed on the back side of the semiconductor substrate;
The channel layer has a third gate region (15) of a second conductivity type so as to be separated from the first and second gate regions at a portion sandwiched between the first gate region and the second gate region. A silicon carbide semiconductor device comprising the silicon carbide semiconductor device.

2. The silicon carbide semiconductor device according to claim 1, wherein the second gate region is configured by an epi layer grown on the channel layer so as to include a second conductivity type impurity. 3.

The silicon carbide semiconductor device according to claim 1, wherein the third gate region is formed by thermally diffusing impurities.

The first, second, and third gate regions are p-type, and boron or carbon is used as a p-type impurity at a constant ratio, or Al is used. 2. The silicon carbide semiconductor device according to 2.

The third gate electrode is electrically connected to the third gate region, and is configured by a triple gate drive type that operates based on individual applied potentials to the first, second, and third gate electrodes. The silicon carbide semiconductor device according to claim 1, wherein the silicon carbide semiconductor device is a silicon carbide semiconductor device.

A third gate electrode electrically connected to the third gate region, wherein the third gate electrode and the source electrode are electrically connected, and are individually applied to the first and second gate electrodes; 5. The silicon carbide semiconductor device according to claim 1, wherein the silicon carbide semiconductor device is a double gate drive type that operates based on a potential.

5. The double gate drive type according to claim 1, wherein the third gate region is in a floating state and is operated based on a potential applied to each of the first and second gate electrodes. The silicon carbide semiconductor device as described in any one.

One of the first gate electrode and the second gate electrode is electrically connected to the source electrode, and the third gate region is in a floating state, and the first gate electrode 5. The silicon carbide according to claim 1, wherein the silicon carbide is configured as a single gate drive type that operates based on a potential applied to a side that is not electrically connected to the source electrode. Semiconductor device.

A third gate electrode electrically connected to the third gate region, wherein the first gate electrode, the second gate electrode, and the source electrode are electrically connected to the third gate electrode; The silicon carbide semiconductor device according to claim 1, wherein the silicon carbide semiconductor device is configured as a single gate drive type that operates based on an applied potential.

A third gate electrode electrically connected to the third gate region, wherein the first gate electrode, the third gate electrode, and the source electrode are electrically connected to the second gate electrode; The silicon carbide semiconductor device according to claim 1, wherein the silicon carbide semiconductor device is configured as a single gate drive type that operates based on an applied potential.

A third gate electrode electrically connected to the third gate region, wherein the second gate electrode, the third gate electrode, and the source electrode are electrically connected to the first gate electrode; The silicon carbide semiconductor device according to claim 1, wherein the silicon carbide semiconductor device is configured as a single gate drive type that operates based on an applied potential.

12. The silicon carbide semiconductor device according to claim 1, wherein a plurality of the third gate regions are arranged between the first gate region and the second gate region.

Forming a first conductive type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductive type semiconductor substrate (1) made of silicon carbide;
Forming a second conductivity type first gate region (3) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer;
Forming a channel layer (5) of a first conductivity type on the semiconductor layer and the first gate region;
Forming a first conductivity type source region (6) in a portion of the channel layer located on the first gate region;
Forming a second conductivity type second gate region (7) on the channel layer or in a surface layer portion of the channel layer so as to include a portion facing the first gate region;
A source electrode (9) electrically connected to the source region, a first gate electrode (10) electrically connected to the first gate region, and a second electrically connected to the second gate region. Forming a gate electrode (11);
Forming a drain electrode (13) on the back side of the semiconductor substrate, the method for manufacturing a silicon carbide semiconductor device,
By ion-implanting a second conductivity type impurity into the middle layer of the channel layer, the first and second gate regions are spaced apart from each other between the first gate region and the second gate region. A method for manufacturing a silicon carbide semiconductor device, comprising the step of forming a third gate region of two conductivity types.

14. The step of forming the second gate region includes forming the second gate region by growing an epi layer on the channel layer so as to include a second conductivity type impurity. The manufacturing method of the silicon carbide semiconductor device of description.

The step of forming the third gate region and the step of forming the source region include:
Forming a first mask material (21) having an opening formed on the channel layer at a planned formation position of the third gate region and a planned formation position of the source region;
After forming a second mask material (22) that covers an opening of the first mask material that is formed at the planned formation position of the source region, the second mask material and the first mask material are formed. A step of forming the third gate region by performing ion implantation using a mask material as a mask;
After forming a third mask material (23) that covers an opening of the first mask material formed at a position where the third gate region is to be formed, the third mask material and the first mask material are formed. The method for manufacturing a silicon carbide semiconductor device according to claim 13, further comprising a step of forming the source region by performing ion implantation using one mask material as a mask.

Forming the second gate region comprises:
Forming the opening at the formation position of the second gate region in the first mask by patterning the first mask material after forming the source region and the third gate region;
After forming a fourth mask material (24) that covers an opening of the first mask material that is formed at the planned formation position of the source region, the fourth mask material and the first mask material are formed. The method of manufacturing a silicon carbide semiconductor device according to claim 15, further comprising: forming the second gate region by performing ion implantation using a mask material as a mask.

17. The method for manufacturing a silicon carbide semiconductor device according to claim 13, wherein, in the step of forming the third gate region, the third gate region is formed by thermally diffusing impurities. .