JP4934903B2

JP4934903B2 - Silicon carbide semiconductor device and manufacturing method thereof

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Publication number: JP4934903B2
Application number: JP2001130120A
Authority: JP
Inventors: クマールラジェシュ; 広希中村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-04-26
Filing date: 2001-04-26
Publication date: 2012-05-23
Anticipated expiration: 2021-04-26
Also published as: JP2002329729A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するもので、特にＪ−ＦＥＴに適用して好適である。
【０００２】
【従来の技術】
図９に、パワー素子として用いられるＳｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥＴの断面構成を示す。図９に示されるように、ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ⁺型基板Ｊ１の上にｎ^-型エピ層Ｊ２を成長させた基板を用いて形成される。ｎ^-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領域Ｊ３がイオン注入によって形成されている。そして、第１ベース領域Ｊ３上を含み、ｎ^-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置する領域にｎ⁺型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちｎ⁺型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはエピタキシャル成長によるｐ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、ｎ⁺型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、ｎ⁺型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図９に示すＪ−ＦＥＴが構成されている。
【０００３】
このような構成のＪ−ＦＥＴをノーマリオフ型とする場合には、第１、第２ゲート電極Ｊ７、Ｊ８に対して電圧を印加していない際に、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層によってチャネル層Ｊ４がピンチオフされるように設計する。そして、第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【０００４】
【発明が解決しようとする課題】
上記従来のノーマリオフ型のＪ−ＦＥＴでは、第２ゲート領域Ｊ６、ｎ⁺型ソース領域Ｊ５および第１ゲート領域Ｊ３によって形成される寄生ＰＮＰバイポーラトランジスタが動作してしまうことを防ぐために、各ゲートによるスイッチング動作はＰＮジャンクションでのビルトインポテンシャル（２．８Ｖ）で制御することが限界である。
【０００５】
しかし現状では、イオン注入によって形成される第１ゲート領域Ｊ３とチャネル層Ｊ４とのＰＮジャンクションでの欠陥あるいは再結合により、第１ゲート領域Ｊ３からホールが発生し、バイポーラトランジスタが動作してしまうことになる。このため、上記したＳｉＣの理論限界であるＰＮジャンクションのビルトインポテンシャル（２．８Ｖ）までの使用ができなかった。また、第２ゲート領域Ｊ６とチャネル層Ｊ４とのＰＮジャンクションでの再結合によってもリーク電流が発生する。この場合にも第２ゲート領域Ｊ６からホールが発生し、バイポーラトランジスタが動作してしまう。
【０００６】
このように、第１、第２ゲート領域Ｊ３、Ｊ６の電圧を高くできなかったことから、第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層幅を十分に縮めることができず、チャネル抵抗低減が十分に行えなかった。
【０００７】
本発明は上記点に鑑みて、チャネル抵抗低減を図れる炭化珪素半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第２ゲート領域は、チャネル層の上にヘテロエピタキシャル成長によって形成されたＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝０〜１）で構成されており、第１ゲート領域（３）は、チャネル層（５）側に部分的に突出したチャネル設定領域（３ａ、３ｂ）を有して構成され、該チャネル設定領域（３ａ、３ｂ）と第２ゲート領域（７）との間にチャネルが設定されることを特徴としている。例えば、請求項４に示すように、第２ゲート領域をＡｌＮ、ＧａＮ、Ａｌ_0.5Ｇａ_0.5Ｎのいずれかで構成する。
【０００９】
このような構成とすることで、第２ゲート領域をＳｉＣで構成した場合と比べると、バンドオフセットが大きくなる分、すなわち０．３〜０．８Ｖの範囲でゲート制御電圧を大きくすることが可能となる。このため、第１、第２ゲート領域から伸びる空乏層幅を十分に縮めることができ、チャネル幅を十分にとることができるため、チャネル抵抗低減を十分に図ることができる。
また、第１ゲート領域（３）にチャネル層（５）側に部分的に突出したチャネル設定領域（３ａ、３ｂ）を設けることで、このチャネル設定領域（３ａ、３ｂ）によって、チャネル領域を設定することができる。
【００１１】
請求項３に記載の発明では、チャネル層における第１導電型不純物の濃度が半導体層における第１導電型不純物の濃度よりも低くなるようにすることを特徴とする。このような構成とすることで、炭化珪素半導体装置をノーマリオフ型にし易くすることができる。
【００１２】
請求項４乃至６に記載の発明は、請求項１乃至３に記載の炭化珪素半導体装置の製造方法に関する。これらの製造方法により、請求項１乃至３に記載の炭化珪素半導体装置を製造することが可能である。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１４】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、ダブルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成についての説明を行う。
【００１５】
図１は、Ｊ−ＦＥＴは１セル分の断面構成を示したものである。炭化珪素からなるｎ⁺型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ⁺型基板１の主表面上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ^-型エピ層２がエピタキシャル成長されている。
【００１６】
ｎ^-型エピ層２の表層部における所定領域には、紙面左右において略対称にｐ⁺型層からなる第１ゲート領域３が形成されていると共に、第１ゲート領域３上を含み、ｎ^-型エピ層２の表面にはｎ^-型層で構成されたチャネル層５がエピタキシャル成長されている。第１ゲート領域３は、領域３ａ、３ｂにおいて部分的にチャネル層４側に突出した構成となっており、これらの領域３ａ、３ｂによってチャネル領域が設定されるようになっている。以下、この部分をチャネル設定領域という。
【００１７】
また、チャネル層５の表層部のうち第１ゲート領域３の上に位置する領域にはｎ⁺型ソース領域６が形成されており、また、チャネル層５の表面上において、少なくとも第１ゲート領域３の上に位置する部位にはｐ⁺型層からなる第２ゲート領域７が形成されている。この第２ゲート領域７は、Ａｌ_XＧａ_(1-X)Ｎ（Ｘ＝０〜１）で構成されている。すなわち、Ａｌ_XＧａ_(1-X)Ｎからなる第２ゲート領域７とＳｉＣからなるチャネル層５によってヘテロＰＮジャンクションを形成した構成となっている。
【００１８】
また、チャネル層５には、ｎ⁺型ソース領域６の表面部や第１ゲート領域３の表面部まで達する凹部８が形成されている。この凹部８の内には、ｎ⁺型ソース領域６に電気的に接続されたソース電極９が形成されていると共に、第１ゲート領域３に電気的に接続された第１ゲート電極１０が形成された構成となっている。そして、第２ゲート領域７の上層部には、第２ゲート領域７の電位を制御するための第２ゲート電極１１が形成され、ソース電極９、第１、第２ゲート電極１０、１１それぞれがパッシベーション膜１２によって絶縁分離された状態となっている。
【００１９】
さらに、ｎ⁺型基板１の裏面側には、ｎ⁺型基板１と電気的に接続されたドレイン電極１３が形成されている。このようにして、本実施形態におけるＪ−ＦＥＴが構成されている。
【００２０】
以上のように構成されたＪ−ＦＥＴは、ノーマリオフ型で動作するように構成されている。すなわち、第１、第２ゲート電極１０、１１に電圧を印加していない時には、チャネル層５が第１ゲート領域３のチャネル設定領域３ａ、３ｂから伸びる空乏層と第２ゲート領域７から伸びる空乏層とによってピンチオフされる。そして、第１、第２ゲート電極１０、１１に所望の電圧を印加すると、第１、第２ゲート領域３、７からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ⁺型ソース領域６→チャネル層５→ｎ^-型エピ層２→ｎ⁺型基板１→ドレイン電極１３の順で電流が流れるようになっている。
【００２１】
このようなＪ−ＦＥＴにおいては、第２ゲート領域７をＡｌ_XＧａ_(1-X)Ｎで構成することにより、第２ゲート領域７及びチャネル層５によってヘテロＰＮジャンクションを形成した構成となっている。このようなヘテロＰＮジャンクションによると、バンドギャップの状態が図２のように表されることになる。図２（ａ）は第２ゲート領域７をＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝０．５）で構成した場合の様子、図２（ｂ）は第２ゲート領域７をＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝１）、すなわちＡｌＮで構成した場合の様子を示している。
【００２２】
図２（ａ）に示されるように、第２ゲート領域７をＡｌ_0.5Ｇａ_0.5Ｎで構成した場合には、ＳｉＣからなるチャネル層５とＡｌ_0.5Ｇａ_0.5Ｎからなる第２ゲート領域７のそれぞれの価電子帯におけるバンドオフセットΔＥｖが０．５Ｖとなる。また、図２（ｂ）に示されるように、第２ゲート領域７をＡｌＮで構成した場合には、ＳｉＣからなるチャネル層５とＡｌＮからなる第２ゲート領域７のそれぞれの価電子帯におけるバンドオフセットΔＥｖが０．８Ｖとなる。また、図示していないが、第２ゲート領域７を構成するＡｌ_XＧａ_(1-X)ＮにおけるＸの値を０とした場合、つまりＧａＮの場合には、バンドオフセットΔＥｖが０．３Ｖとなる。
【００２３】
これらから判るように、第２ゲート領域７をＳｉＣで構成した場合（従来構造）と比べると、バンドオフセットが大きくなる分、すなわち０．３〜０．８Ｖの範囲でゲート制御電圧を大きくすることが可能となる。
【００２４】
以上説明したように、第２ゲート領域７をＡｌ_XＧａ_(1-X)Ｎで構成することにより、ゲート制御電圧を大きくすることができる。このため、本実施形態に示すＪ−ＦＥＴでは第１、第２ゲート領域３、７から伸びる空乏層幅を十分に縮めることができ、チャネル幅を十分にとることができるため、チャネル抵抗低減を十分に図ることができる。
【００２５】
次に、図１に示すＪ−ＦＥＴの製造工程を図３〜図６を用いて説明する。
【００２６】
〔図３（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ⁺型基板１を用意する。例えば、ｎ⁺型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１−２０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ^-型エピ層２をエピタキシャル成長させる。この場合、ｎ^-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００２７】
〔図３（ｂ）に示す工程〕
ｎ^-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置したのち、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、第１ゲート領域３を形成する予定位置にｐ型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第１ゲート領域３を形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【００２８】
この後、熱処理を施すことで注入されたイオンを活性化させ、第１ゲート領域３を形成する。なお、この第１ゲート領域３の形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００２９】
〔図３（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、第１ゲート領域３上を含むｎ^-型エピ層２の上に、エピタキシャル成長によってｎ^-型層からなるチャネル層５を形成する。このとき、よりノーマリオフ型のＪ−ＦＥＴとし易くするために、チャネル層５の不純物濃度をｎ^-型エピ層２よりも低濃度とすると良い。
【００３０】
〔図４（ａ）に示す工程〕
チャネル層５の表面に第１のマスク材となるＬＴＯ膜２１を成膜したのち、フォトリソグラフィによってＬＴＯ膜２１をパターニングし、ｎ⁺型ソース領域６の形成予定位置および第２ゲート領域７のうちのチャネル設定領域７ａ、７ｂの形成予定位置と対向する部位においてＬＴＯ膜２１に開口部を形成する。
【００３１】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２１上を含み、チャネル層５の上に第２のマスク材となるポリシリコン膜２２を積層したのち、フォトリソグラフィによってポリシリコン膜２２をパターニングし、ＬＴＯ膜２１に形成された開口部のうちｎ⁺型ソース領域６の形成予定位置に形成された部分をポリシリコン膜２２で覆う。
【００３２】
そして、ＬＴＯ膜２１及びポリシリコン膜２２をマスクとしたイオン注入を行う。具体的には、ｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、チャネル設定領域３ａ、３ｂの形成予定位置にｐ型不純物が注入される。この後、熱処理によってｐ型不純物を活性化させることでチャネル設定領域３ａ、３ｂを形成する。なお、このチャネル設定領域３ａ、３ｂの形成に際しても、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３３】
〔図４（ｃ）に示す工程〕
ポリシリコン膜２２を除去したのち、再び、第３のマスク材となるポリシリコン膜２３を積層する。そして、フォトリソグラフィによってポリシリコン膜２３をパターニングし、ＬＴＯ膜２１に形成された開口部のうちチャネル設定領域３ａ、３ｂの形成予定位置に形成れた部分をポリシリコン膜２３で覆う。
【００３４】
そして、ＬＴＯ膜２１及びポリシリコン膜２３をマスクとしたイオン注入を行う。具体的には、ｎ型不純物である窒素又はリンをイオン注入する。これにより、ｎ⁺型ソース領域６を形成する予定位置にｎ型不純物が注入される。この後、例えば１６００〜１７００℃での熱処理によってｎ型不純物を活性化させることでｎ⁺型ソース領域６を形成する。
【００３５】
なお、図３（ｂ）に示す工程と本工程とは順番を入れ替えても良く、また、各工程における熱処理による不純物の活性化を同時に行うようにしても良い。
【００３６】
〔図５（ａ）に示す工程〕
ポリシリコン膜２３及びＬＴＯ膜２１を除去した後、ｎ⁺型ソース領域６及びチャネル層５の表面上に、例えば１１００〜１２００℃の温度下でｐ型不純物（例えばＭａ（マグネシウム））を含んだＡｌ_XＧａ_(1-X)Ｎをヘテロエピタキシャル成長させることで第２ゲート領域７を形成する。
【００３７】
〔図５（ｂ）に示す工程〕
第２ゲート領域７の表面にＬＴＯ膜２４を成膜したのち、フォトリソグラフィによってＬＴＯ膜２４をパターニングすることで、ｎ⁺型ソース領域６上においてＬＴＯ膜２４に開口部を形成する。その後、ＬＴＯ膜２４をマスクとしたエッチング、例えば反応性イオンエッチング（ＲＩＥ）を施すことで、ｎ⁺型ソース領域６の表面を露出させる。
【００３８】
〔図５（ｃ）に示す工程〕
ＬＴＯ膜２４を除去したのち、再びＬＴＯ膜２５を成膜し、フォトリソグラフィによってＬＴＯ膜２５をパターニングする。これにより、ｎ⁺型ソース領域６上の所定領域においてＬＴＯ膜２５に開口部を形成する。その後、ＬＴＯ膜２５をマスクとしたエッチング、例えば反応性イオンエッチングを施すことで、ｎ⁺型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成する。
【００３９】
〔図６（ａ）、（ｂ）に示す工程〕
ＬＴＯ膜２５を除去した後、図６（ａ）に示すように、凹部８内を含む基板表面側に層間絶縁膜１２を形成する。そして、図６（ｂ）に示すように、層間絶縁膜１２をパターニングすることで第１、第２ゲート領域３、７やｎ⁺型ソース領域６と連通するコンタクトホールを形成したのち、層間絶縁膜１２上に電極層を成膜し、さらに電極層をパターニングすることでソース電極９および第１、第２ゲート電極１０、１１を形成する。最後に、基板裏面側にドレイン電極１３を形成することで図１に示すＪ−ＦＥＴが完成する。
【００４０】
（第２実施形態）
図７に、本発明の第２実施形態となるトレンチゲート型のＪ−ＦＥＴの断面構成を示す。本実施形態では、このトレンチゲート型のＪ−ＦＥＴに対して、本発明の一実施形態を適用する。以下、このＪ−ＦＥＴの構成についての説明を行う。
【００４１】
炭化珪素からなるｎ⁺型基板３１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ⁺型基板３１の主表面上には、基板３１よりも低いドーパント濃度を有する炭化珪素からなるｎ^-型エピ層３２がエピタキシャル成長されている。このｎ^-型エピ層３２の上にはｐ⁺型の第１ゲート領域３３がエピタキシャル成長されていると共に、第１ゲート領域３３の所定領域にｎ⁺型ソース領域３４が形成されている。
【００４２】
そして、ｎ⁺型ソース領域３４およびｐ型ベース領域３３を貫通し、ｎ^-型エピ層３２に達するようなトレンチ３５が形成され、このトレンチ３５の内壁にｎ^-型チャネル層３６が備えられていると共に、ｎ^-型チャネル層３６の表面にＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝０〜１）からなるｐ⁺型の第２ゲート領域３７が備えられている。
【００４３】
また、基板表面には、第１、第２ゲート領域３３、３７に電気的に接続される第１、第２ゲート電極３８、３９とｎ⁺型ソース領域３４に電気的に接続されるソース電極４０が形成され、これら各電極３８〜４０が層間絶縁膜４１によって絶縁分離された構成となっている。そして、ｎ⁺型基板３１の裏面側にドレイン電極４２が備えられている。このようにして、図７に示すトレンチゲート型のＪ−ＦＥＴが構成されている。
【００４４】
このような構成のＪ−ＦＥＴにおいても第１実施形態と同様の動作を行うことになるが、第２ゲート領域をＡｌ_XＧａ_(1-X)Ｎによって構成していることから、第１実施形態と同様の効果を得ることが可能である。
【００４５】
なお、従来のトレンチゲート型のＪ−ＦＥＴに関しては、ＳｉＣをエピタキシャル成長させることによって第２ゲート領域を形成しているが、本実施形態のＪ−ＦＥＴの場合には、ＳｉＣに代えてＡｌ_XＧａ_(1-X)Ｎをエピタキシャル成長させることで第２ゲート領域３７を形成すればよい。
【００４６】
また、図８に示すように、本実施形態のＪ−ＦＥＴのトレンチ３５の底部にｐ⁺型のボディブレーク領域４３を形成したものに対しても、上記と同様に第２ゲート領域３７をＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝０〜１）で構成することにより、上記と同様の効果を得ることが可能である。
【００４７】
（他の実施形態）
上記各実施形態では、第１、第２ゲート領域３、７、３３、３７における電位を共に制御可能なダブルゲート構造のＪ−ＦＥＴについて説明したが、第１、第２ゲート領域３、７、３３、３７のいずれか一方のみの電位が制御可能なシングルゲート構造のＪ−ＦＥＴに対しても上記各実施形態を適用することができる。
【００４８】
その場合、第２ゲート領域７、３７をＡｌ_XＧａ_(1-X)Ｎで構成していることから、第２ゲート領域７、３７への印加電圧を制御可能とした方が、第１ゲート領域３、３３とした場合よりも高い電圧での制御を行うことが可能となる。なお、このようにシングルゲート構造とする場合には、第１、第２ゲート電極１０、１１のいずれか一方がソース電極９と接続された構成となる。
【００４９】
なお、方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、表現の制約上、所望の数字の前にバーを付して示すこととする。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２】（ａ）は第２ゲート領域７をＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝０．５）で構成した場合の様子、（ｂ）は第２ゲート領域７をＡｌ_XＧａ_(1-X)Ｎ（Ｘ＝１）、すなわちＡｌＮで構成した場合の様子を示した図である。
【図３】図１に示すＪ−ＦＥＴの製造工程を示す図である。
【図４】図３に続くＪ−ＦＥＴの製造工程を示す図である。
【図５】図４に続くＪ−ＦＥＴの製造工程を示す図である。
【図６】図５に続くＪ−ＦＥＴの製造工程を示す図である。
【図７】本発明の第２実施形態におけるトレンチゲート型のＪ−ＦＥＴの断面構成を示す図である。
【図８】第２実施形態の他の例におけるＪ−ＦＥＴの断面構成を示す図である。
【図９】従来のＪ−ＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ⁺型基板、２…ｎ^-型エピ層、３…第１ゲート領域、
３ａ、３ｂ…チャネル設定領域、５…チャネル層、６…ｎ⁺型ソース領域、
７…第２ゲート領域、７ａ、７ｂ…チャネル設定領域、８…凹部、
９…ソース電極、１０、１１…第１、第２ゲート電極、１３…ドレイン電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device and a method for manufacturing the same, and is particularly suitable for application to a J-FET.
[0002]
[Prior art]
FIG. 9 shows a cross-sectional configuration of an n-channel J-FET as an example of a SiC semiconductor device used as a power element. As shown in FIG. 9, the n-channel type J-FET is formed by using a substrate in which an n ⁻ type epilayer J2 is grown on an n ⁺ type substrate J1 made of SiC. A p-type first gate region J3 is formed by ion implantation in the surface layer portion of the n ⁻ -type epi layer J2. A channel layer J4 is formed on the n ⁻ -type epi layer J2 including the first base region J3. An n ⁺ -type source region J5 is formed in a region located above the first base region J3 in the channel layer J4. Further, a p-type second gate region J6 formed by epitaxial growth is formed on the surface of the channel layer J4 so as to overlap with a portion of the first gate region J3 extending so as to protrude from the n ⁺ -type source region J5. Is formed. The first and second gate electrodes J7 and J8 are formed so as to be in contact with the first and second gate regions J3 and J6, and the source electrode J9 is formed so as to be in contact with the n ⁺ -type source region J5. Further, a drain electrode J10 is formed so as to be in contact with the n ⁺ type substrate J1, and the J-FET shown in FIG. 9 is configured.
[0003]
When the J-FET having such a configuration is a normally-off type, when no voltage is applied to the first and second gate electrodes J7 and J8, the first and second gate regions J3 and J6 The channel layer J4 is designed to be pinched off by a depletion layer extending toward the channel layer J4. The channel is formed by controlling the width of the depletion layer extending from the first and second gate regions J3 and J6, and the operation is performed by passing a current between the source and the drain through the channel.
[0004]
[Problems to be solved by the invention]
In the above-described conventional normally-off J-FET, in order to prevent the parasitic PNP bipolar transistor formed by the second gate region J6, the n ⁺ -type source region J5, and the first gate region J3 from operating, The switching operation is limited to control with a built-in potential (2.8 V) at the PN junction.
[0005]
However, at present, holes are generated from the first gate region J3 due to defects or recombination at the PN junction between the first gate region J3 and the channel layer J4 formed by ion implantation, and the bipolar transistor operates. become. For this reason, the use up to the built-in potential (2.8 V) of the PN junction, which is the theoretical limit of SiC described above, could not be used. Further, a leak current is also generated by recombination at the PN junction between the second gate region J6 and the channel layer J4. Also in this case, holes are generated from the second gate region J6, and the bipolar transistor operates.
[0006]
Thus, since the voltages of the first and second gate regions J3 and J6 could not be increased, the width of the depletion layer extending from the first and second gate regions J3 and J6 could not be sufficiently reduced, and the channel resistance Reduction could not be performed sufficiently.
[0007]
An object of the present invention is to provide a silicon carbide semiconductor device capable of reducing channel resistance and a method for manufacturing the same.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, the second gate region is made of Al _x Ga _(1-x) N (X = 0 to ₁₎ formed by heteroepitaxial growth on the channel layer. The first gate region (3) is configured to have a channel setting region (3a, 3b) partially protruding toward the channel layer (5), and the channel setting region (3a, 3b). A channel is set between the first gate region and the second gate region (7) . For example, as shown in claim 4, the second gate region is made of any one of AlN, GaN, and Al _0.5 Ga _0.5 N.
[0009]
With this configuration, it is possible to increase the gate control voltage in the range of 0.3 to 0.8 V because the band offset increases compared to the case where the second gate region is composed of SiC. It becomes. For this reason, the width of the depletion layer extending from the first and second gate regions can be sufficiently reduced, and the channel width can be sufficiently increased, so that the channel resistance can be sufficiently reduced.
Further, by providing a channel setting region (3a, 3b) partially protruding to the channel layer (5) side in the first gate region (3), a channel region is set by the channel setting region (3a, 3b). can do.
[0011]
The invention according to claim 3 is characterized in that the concentration of the first conductivity type impurity in the channel layer is made lower than the concentration of the first conductivity type impurity in the semiconductor layer. With such a configuration, the silicon carbide semiconductor device can be easily made a normally-off type.
[0012]
The invention described in claims 4 to 6 relates to a method for manufacturing a silicon carbide semiconductor device described in claims 1 to 3 . By these manufacturing methods, the silicon carbide semiconductor device according to any one of claims 1 to 3 can be manufactured.
[0013]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional structure of a double gate drive type n-channel J-FET as a silicon carbide semiconductor device according to the first embodiment of the present invention. Hereinafter, the configuration of the J-FET will be described with reference to FIG.
[0015]
FIG. 1 shows a cross-sectional configuration of one cell of a J-FET. The n ⁺ type substrate 1 made of silicon carbide has an upper surface as a main surface and a lower surface opposite to the main surface as a back surface. On the main surface of n ⁺ type substrate 1, n ⁻ type epi layer 2 made of silicon carbide having a dopant concentration lower than that of substrate 1 is epitaxially grown.
[0016]
In a predetermined region in the surface layer portion of the n ⁻ -type epi layer 2, a first gate region 3 made of a p ⁺ -type layer is formed substantially symmetrically on the left and right sides of the paper, and includes the first gate region 3, and includes n ⁻ A channel layer 5 composed of an n ⁻ type layer is epitaxially grown on the surface of the type epi layer 2. The first gate region 3 is configured to partially protrude toward the channel layer 4 in the regions 3a and 3b, and the channel region is set by these regions 3a and 3b. Hereinafter, this portion is referred to as a channel setting region.
[0017]
An n ⁺ -type source region 6 is formed in a region located on the first gate region 3 in the surface layer portion of the channel layer 5, and at least the first gate region is formed on the surface of the channel layer 5. A second gate region 7 made of a p ⁺ -type layer is formed at a position located above 3. The second gate region 7 is composed of _{_{Al X Ga (1-X)}} N (X = 0~1). In other words, the hetero PN junction is formed by the second gate region 7 made of Al _x Ga _(1-x) N and the channel layer 5 made of SiC.
[0018]
The channel layer 5 is formed with a recess 8 reaching the surface portion of the n ⁺ -type source region 6 and the surface portion of the first gate region 3. A source electrode 9 electrically connected to the n ⁺ -type source region 6 and a first gate electrode 10 electrically connected to the first gate region 3 are formed in the recess 8. It has been configured. A second gate electrode 11 for controlling the potential of the second gate region 7 is formed on the upper layer portion of the second gate region 7. The source electrode 9, the first gate electrode 10, and the second gate electrode 11 are respectively The insulating film is isolated by the passivation film 12.
[0019]
Further, on the back side of the n ⁺ -type substrate 1, n ⁺ -type substrate 1 and electrically connected to the drain electrode 13 are formed. In this way, the J-FET in the present embodiment is configured.
[0020]
The J-FET configured as described above is configured to operate in a normally-off type. That is, when no voltage is applied to the first and second gate electrodes 10 and 11, the channel layer 5 is depleted from the channel setting regions 3 a and 3 b of the first gate region 3 and the depletion from the second gate region 7. Pinch off by layer. When a desired voltage is applied to the first and second gate electrodes 10 and 11, the amount of depletion layer extending from the first and second gate regions 3 and 7 is reduced, and a channel is formed. The current flows in the order of n ⁺ type source region 6 → channel layer 5 → n ⁻ type epi layer 2 → n ⁺ type substrate 1 → drain electrode 13.
[0021]
In such a J-FET, the second gate region 7 is made of Al _x Ga _(1-x) N, whereby a hetero PN junction is formed by the second gate region 7 and the channel layer 5. Yes. According to such a hetero PN junction, the band gap state is expressed as shown in FIG. 2 (a) is state of the case where the second gate region 7 by _{_{Al X Ga (1-X)}} N (X = 0.5), FIG. 2 (b) the second gate region 7 Al _X Ga _(1-X) N (X = 1), that is, a state in the case of being composed of AlN is shown.
[0022]
As shown in FIG. 2A, when the second gate region 7 is made of Al _0.5 Ga _0.5 N, each of the channel layer 5 made of SiC and the second gate region 7 made of Al _0.5 Ga _0.5 N The band offset ΔEv in the valence band is 0.5V. As shown in FIG. 2B, when the second gate region 7 is made of AlN, the band in each valence band of the channel layer 5 made of SiC and the second gate region 7 made of AlN. The offset ΔEv is 0.8V. Although not shown, when the value of X in Al _X Ga _(1-X) N constituting the second gate region 7 is 0, that is, in the case of GaN, the band offset ΔEv is 0.3V. Become.
[0023]
As can be seen from these, the gate control voltage is increased in the range of 0.3 to 0.8 V because the band offset is larger than when the second gate region 7 is made of SiC (conventional structure). Is possible.
[0024]
As described above, the gate control voltage can be increased by configuring the second gate region 7 with Al _x Ga _(1-x) N. For this reason, in the J-FET shown in this embodiment, the width of the depletion layer extending from the first and second gate regions 3 and 7 can be sufficiently reduced, and the channel width can be sufficiently increased. We can plan enough.
[0025]
Next, the manufacturing process of the J-FET shown in FIG. 1 will be described with reference to FIGS.
[0026]
[Step shown in FIG. 3 (a)]
First, an n-type 4H, 6H, 3C or 15R-SiC substrate, that is, an n ⁺ -type substrate 1 is prepared. For example, an n ⁺ type substrate 1 having a thickness of 400 μm and a main surface of (0001) Si plane or (11-20) a plane is prepared. Then, an n ⁻ type epi layer 2 having a thickness of 5 μm is epitaxially grown on the main surface of the substrate 1. In this case, the n ⁻ -type epi layer 2 has the same crystal as the underlying substrate 1 and becomes an n-type 4H, 6H, 3C, or 15R—SiC layer.
[0027]
[Step shown in FIG. 3B]
After an LTO (Low Temperature Oxide) film 20 is disposed in a predetermined region on the n ⁻ -type epi layer 2, the LTO film 20 is patterned by photolithography to open the predetermined region. Then, ion implantation is performed using the LTO film 20 as a mask. Specifically, boron is ion-implanted as a p-type impurity at a position where the first gate region 3 is to be formed. At this time, if necessary, aluminum may be ion-implanted for contact on the surface of the position where the first gate region 3 is to be formed.
[0028]
Thereafter, heat treatment is performed to activate the implanted ions, and the first gate region 3 is formed. In the formation of the first gate region 3, if it is not desired to thermally diffuse the p-type impurity, Al that is difficult to thermally diffuse is used, or a certain ratio of carbon to boron (preferably boron: carbon = 1: 10) It is preferable that the thermal diffusion is difficult by injection.
[0029]
[Step shown in FIG. 3 (c)]
After removing the LTO film 20, a channel layer 5 made of an n ⁻ -type layer is formed on the n ⁻ -type epi layer 2 including the first gate region 3 by epitaxial growth. At this time, the impurity concentration of the channel layer 5 is preferably lower than that of the n ⁻ -type epi layer 2 in order to facilitate the normally-off type J-FET.
[0030]
[Step shown in FIG. 4 (a)]
After the LTO film 21 serving as the first mask material is formed on the surface of the channel layer 5, the LTO film 21 is patterned by photolithography, and the n ⁺ -type source region 6 and the second gate region 7 are to be formed. An opening is formed in the LTO film 21 at a portion facing the formation position of the channel setting regions 7a and 7b.
[0031]
[Step shown in FIG. 4B]
After the polysilicon film 22 serving as the second mask material is stacked on the channel layer 5 including the LTO film 21, the polysilicon film 22 is patterned by photolithography, and the openings formed in the LTO film 21 are formed. A portion of the n ⁺ type source region 6 where the n ⁺ type source region 6 is to be formed is covered with a polysilicon film 22.
[0032]
Then, ion implantation is performed using the LTO film 21 and the polysilicon film 22 as a mask. Specifically, boron or aluminum which is a p-type impurity is ion-implanted. As a result, the p-type impurity is implanted into the position where the channel setting regions 3a and 3b are to be formed. Thereafter, the channel setting regions 3a and 3b are formed by activating the p-type impurity by heat treatment. In the formation of the channel setting regions 3a and 3b, if it is not desired to thermally diffuse the p-type impurity, Al which is difficult to thermally diffuse is used, or a certain ratio of carbon to boron (preferably boron) : Carbon = 1: 10) It is preferable that thermal diffusion is difficult by injection.
[0033]
[Step shown in FIG. 4 (c)]
After removing the polysilicon film 22, a polysilicon film 23 to be a third mask material is laminated again. Then, the polysilicon film 23 is patterned by photolithography, and a portion of the opening formed in the LTO film 21 that is formed at a position where the channel setting regions 3 a and 3 b are to be formed is covered with the polysilicon film 23.
[0034]
Then, ion implantation is performed using the LTO film 21 and the polysilicon film 23 as a mask. Specifically, nitrogen or phosphorus which is an n-type impurity is ion-implanted. As a result, an n-type impurity is implanted at a position where the n ⁺ -type source region 6 is to be formed. Thereafter, the n ⁺ -type source region 6 is formed by activating the n-type impurity by a heat treatment at 1600 to 1700 ° C., for example.
[0035]
Note that the order of the step shown in FIG. 3B and this step may be interchanged, and the activation of impurities by heat treatment in each step may be performed simultaneously.
[0036]
[Step shown in FIG. 5A]
After removing the polysilicon film 23 and the LTO film 21, a p-type impurity (for example, Ma (magnesium)) was included on the surfaces of the n ⁺ -type source region 6 and the channel layer 5 at a temperature of 1100 to 1200 ° C., for example. The second gate region 7 is formed by heteroepitaxial growth of Al _x Ga _(1-x) N.
[0037]
[Step shown in FIG. 5B]
After the LTO film 24 is formed on the surface of the second gate region 7, the LTO film 24 is patterned by photolithography to form an opening in the LTO film 24 on the n ⁺ -type source region 6. Thereafter, etching using the LTO film 24 as a mask, for example, reactive ion etching (RIE), is performed to expose the surface of the n ⁺ -type source region 6.
[0038]
[Step shown in FIG. 5 (c)]
After removing the LTO film 24, an LTO film 25 is formed again, and the LTO film 25 is patterned by photolithography. Thereby, an opening is formed in the LTO film 25 in a predetermined region on the n ⁺ -type source region 6. Thereafter, etching using the LTO film 25 as a mask, for example, reactive ion etching, is performed to form a recess 8 that penetrates the n ⁺ -type source region 6 and reaches the first gate region 3.
[0039]
[Steps shown in FIGS. 6A and 6B]
After removing the LTO film 25, an interlayer insulating film 12 is formed on the substrate surface side including the inside of the recess 8, as shown in FIG. Then, as shown in FIG. 6B, the interlayer insulating film 12 is patterned to form contact holes that communicate with the first and second gate regions 3 and 7 and the n ⁺ type source region 6, and then the interlayer insulation is formed. An electrode layer is formed on the film 12 and the electrode layer is further patterned to form the source electrode 9 and the first and second gate electrodes 10 and 11. Finally, the drain electrode 13 is formed on the back side of the substrate to complete the J-FET shown in FIG.
[0040]
(Second Embodiment)
FIG. 7 shows a cross-sectional configuration of a trench gate type J-FET according to a second embodiment of the present invention. In the present embodiment, one embodiment of the present invention is applied to this trench gate type J-FET. Hereinafter, the configuration of the J-FET will be described.
[0041]
The n ⁺ type substrate 31 made of silicon carbide has an upper surface as a main surface and a lower surface opposite to the main surface as a back surface. On the main surface of n ⁺ type substrate 31, n ⁻ type epi layer 32 made of silicon carbide having a dopant concentration lower than that of substrate 31 is epitaxially grown. A p ⁺ type first gate region 33 is epitaxially grown on the n ⁻ type epi layer 32, and an n ⁺ type source region 34 is formed in a predetermined region of the first gate region 33.
[0042]
A trench 35 is formed so as to penetrate the n ⁺ -type source region 34 and the p-type base region 33 and reach the n ⁻ -type epi layer 32, and an n ⁻ -type channel layer 36 is provided on the inner wall of the trench 35. In addition, a p ⁺ -type second gate region 37 made of Al _x Ga _(1-x) N (X = 0 to 1) is provided on the surface of the n ⁻ -type channel layer 36.
[0043]
Further, on the substrate surface, first and second gate electrodes 38 and 39 electrically connected to the first and second gate regions 33 and 37 and a source electrode electrically connected to the n ⁺ type source region 34 are provided. 40 is formed, and these electrodes 38 to 40 are insulated and separated by the interlayer insulating film 41. A drain electrode 42 is provided on the back side of the n ⁺ type substrate 31. In this way, the trench gate type J-FET shown in FIG. 7 is formed.
[0044]
The J-FET having such a configuration performs the same operation as that of the first embodiment. However, since the second gate region is composed of Al _x Ga _(1-x) N, the first embodiment is performed. It is possible to obtain the same effect as the form.
[0045]
In the conventional trench gate type J-FET, the second gate region is formed by epitaxially growing SiC. However, in the case of the J-FET of this embodiment, Al _x Ga is used instead of SiC. The second gate region 37 may be formed by epitaxially growing _(1-X) N.
[0046]
Further, as shown in FIG. 8, the second gate region 37 is made of Al in the same manner as described above for the p ⁺ type body break region 43 formed at the bottom of the trench 35 of the J-FET of this embodiment. by constituting in _{_{X Ga (1-X) N}} (X = 0~1), it is possible to obtain the same effect as described above.
[0047]
(Other embodiments)
In each of the above embodiments, the J-FET having a double gate structure capable of controlling both the potentials in the first and second gate regions 3, 7, 33, and 37 has been described. However, the first and second gate regions 3, 7, The above embodiments can also be applied to a J-FET having a single gate structure in which only one of the potentials 33 and 37 can be controlled.
[0048]
In this case, since the second gate regions 7 and 37 are made of Al _X Ga _(1-X) N, the first gate can be controlled by controlling the voltage applied to the second gate regions 7 and 37. It is possible to perform control at a higher voltage than when the regions 3 and 33 are used. In the case of the single gate structure as described above, one of the first and second gate electrodes 10 and 11 is connected to the source electrode 9.
[0049]
In the case of indicating the azimuth, a bar (-) should be added above a desired number, but a bar is added before the desired number due to restrictions on expression.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a J-FET in a first embodiment of the present invention.
2 (a) is state of the case where the second gate region 7 by _{_{Al X Ga (1-X)}} N (X = 0.5), (b) the second gate region 7 Al _X Ga It is the figure which showed the mode at the time of comprising with _(1-X) N (X = 1), ie, AlN.
3 is a diagram showing a manufacturing process of the J-FET shown in FIG. 1. FIG.
4 is a diagram showing manufacturing steps of the J-FET following FIG. 3. FIG.
FIG. 5 is a diagram showing a manufacturing process of the J-FET following FIG. 4;
6 is a diagram showing a manufacturing process of the J-FET following FIG. 5. FIG.
FIG. 7 is a diagram showing a cross-sectional configuration of a trench gate type J-FET in a second embodiment of the present invention.
FIG. 8 is a diagram showing a cross-sectional configuration of a J-FET in another example of the second embodiment.
FIG. 9 is a diagram showing a cross-sectional configuration of a conventional J-FET.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... n ^<+> type | mold substrate, 2 ... n < ^- > type | mold epilayer, 3 ... 1st gate region,
3a, 3b ... channel setting region, 5 ... channel layer, 6 ... n ⁺ type source region,
7: Second gate region, 7a, 7b ... Channel setting region, 8 ... Recess,
9 ... Source electrode, 10, 11 ... First and second gate electrodes, 13 ... Drain electrode.

Claims

A first conductivity type semiconductor substrate (1) made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on a main surface of the semiconductor substrate and having a higher resistance than the semiconductor substrate;
A first conductivity type first gate region (3) formed in a predetermined region of a surface layer portion of the semiconductor layer and having a predetermined depth;
A first conductivity type channel layer (5) made of silicon carbide formed on the semiconductor layer and the first gate region;
A source region (6) of a first conductivity type formed in a portion of the channel layer located above the first gate region;
A second conductivity type second gate region (7) formed on the channel layer so as to include a portion facing the first gate region;
A source electrode (9) electrically connected to the source region;
A first gate electrode (10) electrically connected to the first gate region;
A second gate electrode (11) electrically connected to the second gate region;
A drain electrode (13) formed on the back side of the semiconductor substrate;
Said second gate region, said on the channel layer formed by heteroepitaxial growth Al _X Ga - consists of a _{_{(1 X) N (X =}} 0~1),
The first gate region (3) includes channel setting regions (3a, 3b) partially protruding toward the channel layer (5), and the channel setting regions (3a, 3b) and the first A silicon carbide semiconductor device, wherein a channel is set between two gate regions (7).

2. The silicon carbide semiconductor device according to claim 1, wherein the second gate region is made of any one of AlN, GaN, and Al _0.5 Ga _0.5 N.

The silicon carbide semiconductor device according to claim 1 or 2, characterized in that it is lower than the concentration of the first conductivity type impurity concentration of the first conductivity type impurity in the channel layer in the semiconductor layer.

Forming a first conductive type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductive type semiconductor substrate (1) made of silicon carbide;
Forming a second conductivity type first gate region (3) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer;
Forming a first conductivity type channel layer (5) made of silicon carbide on the semiconductor layer and the first gate region;
A channel partially protruding to the side in the channel layer (5) as a part of the first gate region (3) by ion-implanting a first conductivity type impurity from the surface of the channel layer (5) Forming the setting regions (3a, 3b);
Forming a first conductivity type source region (6) in a portion of the channel layer located on the first gate region;
Forming a second conductivity type second gate region (7) on the surface of the channel layer so as to include a portion facing the first gate region;
A source electrode (9) electrically connected to the source region, a first gate electrode (10) electrically connected to the first gate region, and a second electrically connected to the second gate region. Forming a gate electrode (11);
Forming a drain electrode (13) on the back side of the semiconductor substrate, the method for manufacturing a silicon carbide semiconductor device,
Wherein in the step of forming a second gate region, characterized by forming the second gate region by hetero-epitaxial growth of _{_{Al X Ga (1-X)}} N (X = 0~1) on the channel layer A method for manufacturing a silicon carbide semiconductor device.

5. The method of manufacturing a silicon carbide semiconductor device according to claim 4 , wherein in the step of forming the second gate region, the second gate region is formed of any one of AlN, GaN, and Al _0.5 Ga _0.5 N. .

In the step of forming the channel layer, to claim 4 or 5, characterized in that the concentration of the first conductivity type impurity in the channel layer is set to be lower than the concentration of the first conductivity type impurity in said semiconductor layer The manufacturing method of the silicon carbide semiconductor device of description.