JP2000312008A - Silicon carbide electrostatic induction transistor and manufacture thereof - Google Patents

Silicon carbide electrostatic induction transistor and manufacture thereof

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JP2000312008A
JP2000312008A JP11120595A JP12059599A JP2000312008A JP 2000312008 A JP2000312008 A JP 2000312008A JP 11120595 A JP11120595 A JP 11120595A JP 12059599 A JP12059599 A JP 12059599A JP 2000312008 A JP2000312008 A JP 2000312008A
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gate region
region
layer
silicon carbide
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JP11120595A
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Japanese (ja)
Inventor
Katsunori Ueno
勝典 上野
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Fuji Electric Co Ltd
富士電機株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a silicon carbide electrostatic induction transistor of new structure whose channel width can be controlled microscopically, and to provide a manufacturing method of the transistor. SOLUTION: A silicon carbide electrostatic induction transistor, having the structure of channel region 14, where a channel layer 11 is enveloped in sandwich form by the first gate region 10 and the second gate region 12 utilizing a trench structure, and also the transistor is provided with a means for applying the same voltage on the first gate region 10 and the second gate region 12, and after an epitaxial layer, which becomes the first gate layer 10, has been formed on the epitaxial layer of a drift layer 2, the channel region is etched trench-like, the second epitaxial layer, which becomes the channel layer 11, and the second gate region 12 are formed by ion implantation in this manufacturing method.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、炭化珪素(以下、
SiCと略す)を半導体材料として用いた静電誘導トラ
ンジスタ(以下、SITと略す)、並びにその製造方法
に関する。具体的には、電力用トランジスタに適する、
新規な素子構造を有する炭化珪素静電誘導トランジスタ
とその製造方法に関する。
The present invention relates to a silicon carbide (hereinafter referred to as "silicon carbide").
The present invention relates to an electrostatic induction transistor (hereinafter abbreviated as SIT) using SiC) as a semiconductor material, and a method for manufacturing the same. Specifically, suitable for power transistors,
The present invention relates to a silicon carbide electrostatic induction transistor having a novel element structure and a method for manufacturing the same.

【0002】[0002]

【従来の技術】シリコンと比較して、SiCは、バンド
ギャップが広く、また最大絶縁電界が一桁も大きいこと
から、次世代の電力用半導体素子への応用が期待されて
いる材料である。これまでに、SiCは様々な電子デバ
イスヘ応用されつつあり、特に、高温、電力用素子への
適応が重要と考えられている。最近では、SiCを用い
て、電子素子の代表としてのCMOS−IC、あるい
は、電力用素子としてショットキーダイオード、縦形M
OSFET、サイリスタなどの試作が実現している。こ
れらSiCを用いた素子は、その特性から従来のシリコ
ンと比較して非常に特性が良好なことが確認されてい
る。
2. Description of the Related Art Compared with silicon, SiC is a material expected to be applied to a next-generation power semiconductor device because it has a wide band gap and a maximum insulating electric field by an order of magnitude. Until now, SiC has been applied to various electronic devices, and it is considered that adaptation to high-temperature and power elements is particularly important. Recently, a CMOS-IC as a representative of an electronic element, a Schottky diode, a vertical M
Prototypes such as OSFETs and thyristors have been realized. It has been confirmed from the characteristics of these devices using SiC that the characteristics are much better than those of conventional silicon.

【0003】これらの中でSiCを用いた電力用素子の
一つであるSIT、およびその製造方法に関して、従来
の典型的なSITの構造を例にとり以下に説明する。図
7は従来の典型的なSITの断面構造を示しており、カ
ソード7(ソース7)、アノード9(ドレイン9)の間
の電流をゲート8のバイアスによって制御するものであ
る。ゲート8をカソード7(ソース7)に対して負のバ
イアスをすると、図7に示したように空乏層5が広が
り、カソード・アノード(ソース−ドレイン)間の電流
経路(チャネル幅)が狭くなり電流が制限されるしくみ
となっている。
[0003] Among them, the SIT, which is one of the power elements using SiC, and a method of manufacturing the same will be described below with reference to an example of a conventional typical SIT structure. FIG. 7 shows a cross-sectional structure of a conventional typical SIT, in which a current between a cathode 7 (source 7) and an anode 9 (drain 9) is controlled by a bias of a gate 8. When the gate 8 is negatively biased with respect to the cathode 7 (source 7), the depletion layer 5 expands and the current path (channel width) between the cathode and anode (source-drain) narrows as shown in FIG. The current is limited.

【0004】[0004]

【発明が解決しようとする課題】図7から容易に想像で
きるように、空乏層5を広げて電流経路6の領域を制御
するためにはゲート領域3の深さをかなり深く設定しな
ければならない。このためにゲート構造に特別な構造を
工夫したものも提案されている(例えば、T.Iwas
aki et a1., Materials Sci
ence Forum Vols,264−268(1
998)pp.1085−1088)。また、SiCに
おいては、シリコン等と比較して、不純物拡散は格段に
遅く、ほとんど観測されず、また、イオン注入後の活性
化に際しても、非常に高温での処理が必要であることか
ら、イオン注入・不純物拡散により深いゲート領域を製
造することは工程的に大きな困難を伴うものでである。
また、SITの一般的な性質であるが、チャネル領域6
の幅をできるだけ狭く作る必要があり、それに伴い、カ
ソード領域(ソース領域4)を微細加工しなければなら
ないことも製造上の課題となっていた。
As can be easily imagined from FIG. 7, in order to expand the depletion layer 5 and control the region of the current path 6, the depth of the gate region 3 must be set considerably deep. . For this purpose, a structure in which a special structure is devised for the gate structure has been proposed (for example, T. Iwas).
aki et a1. , Materials Sci
ence Forum Vols, 264-268 (1
998) pp. 1085-1088). Also, in SiC, impurity diffusion is much slower than silicon or the like, and is hardly observed. In addition, activation at a very high temperature is necessary for activation after ion implantation. Manufacturing a deep gate region by implantation and impurity diffusion involves great difficulty in the process.
In addition, the general property of the SIT is that the channel region 6
Has to be made as narrow as possible, and accordingly, the cathode region (source region 4) must be finely processed, which has been a problem in manufacturing.

【0005】本発明は、上記の課題を解決するものであ
り、チャネル幅の微細な制御が可能となる、新規な構造
の炭化珪素静電誘導トランジスタ(以下、SiC−SI
Tと略す)、ならびに、その製造方法を提供することを
目的とする。
The present invention has been made to solve the above-mentioned problems, and has a novel structure of a silicon carbide static induction transistor (hereinafter referred to as SiC-SI) capable of finely controlling the channel width.
T), and a method for producing the same.

【0006】[0006]

【課題を解決するための手段】上記の課題を解決するた
め、本発明は、以下に述べる素子構造の炭化珪素静電誘
導トランジスタ、並びに、それを製造する方法を提供す
る。
In order to solve the above-mentioned problems, the present invention provides a silicon carbide electrostatic induction transistor having an element structure described below, and a method for manufacturing the same.

【0007】即ち、本発明の炭化珪素静電誘導トランジ
スタは、第一導電型ドリフト層2上にトレンチ構造によ
り分離された第二導電型第一のゲート領域10と、該第
一のゲート領域10上部に第一導電型チャネル層11と
第二導電型第二のゲート領域12が設けられ、前記第一
導電型ドリフト層2と第一導電型チャネル層11は前記
トレンチ構造底部で接触し、トレンチ構造側壁部におい
て、第一導電型チャネル層11は第二導電型第一のゲー
ト領域10と第二導電型第二のゲート領域12によりサ
ンドイッチ状に挟まれた構造を有し、前記チャネル層1
1を流れる電流を制限すべく該第一のゲート領域10お
よび第二のゲート領域12に電圧を印加する手段を設け
た構造をとる。
That is, in the silicon carbide static induction transistor of the present invention, a second conductivity type first gate region 10 separated by a trench structure on the first conductivity type drift layer 2 and the first gate region 10 A first conductivity type channel layer 11 and a second conductivity type second gate region 12 are provided on the upper portion, and the first conductivity type drift layer 2 and the first conductivity type channel layer 11 are in contact at the bottom of the trench structure. In the structure side wall portion, the first conductivity type channel layer 11 has a structure sandwiched between a second conductivity type first gate region 10 and a second conductivity type second gate region 12,
A structure is provided in which means for applying a voltage to the first gate region 10 and the second gate region 12 is provided so as to limit the current flowing through the first gate region 10.

【0008】また、本発明の製造方法は、ドリフト層2
となる第一導電型エピ層上に、第二導電型エピ層を積層
し、該第二導電型エピ層のチャネル領域とすべき部分を
トレンチ状にエッチング除去して、第一のゲート領域1
0となし、次いで、チャネル領域を含む表面にチャネル
層11となる第2の第一導電型エピ層を積層し、前記第
2の第一導電型エピ層上に、更に第二導電型エピ層を積
層する、あるいは、前記第2の第一導電型エピ層上面に
イオン注入によって第二導電型層を形成して、該第二導
電型層を第二のゲート領域12とする工程を含むもので
ある。
Further, the manufacturing method of the present invention provides the
A second conductivity type epi layer is laminated on the first conductivity type epi layer to be formed, and a portion of the second conductivity type epi layer which is to be a channel region is etched and removed in a trench shape to form a first gate region 1
0, and then a second first conductivity type epi layer which becomes the channel layer 11 is laminated on the surface including the channel region, and the second first conductivity type epi layer is further formed on the second first conductivity type epi layer. Or forming a second conductivity type layer by ion implantation on the upper surface of the second first conductivity type epi layer, and using the second conductivity type layer as the second gate region 12. .

【0009】(作用)上記した本発明の構造および製造
方法により、チャネル幅の微細な制御が可能であり、か
つピンチオフが容易なSITが得られ、容易に高歩留ま
りにて製造することが可能となる。
(Operation) By the above-described structure and manufacturing method of the present invention, it is possible to control the channel width finely, obtain an SIT with easy pinch-off, and easily manufacture the SIT with a high yield. Become.

【0010】本発明の炭化珪素静電誘導トランジスタで
は、図1にその一例を示すように、トレンチ構造を利用
し、チャネル領域を2つのゲート領域によってサンドイ
ッチ状包む構造を採り、図7に例示した従来のSITと
異なり、カソード(ソース)をチャネル領域の直上に設
ける必要がなく、それに伴い、カソード領域(ソース領
域13)を広くすることができる。そのため、カソード
領域(ソース領域13)とカソード電極(ソース電極2
4)における電極抵抗を小さくできる利点も生まれる。
The silicon carbide static induction transistor of the present invention employs a structure in which a channel region is sandwiched between two gate regions by utilizing a trench structure, as shown in FIG. Unlike the conventional SIT, it is not necessary to provide the cathode (source) directly above the channel region, and accordingly, the cathode region (source region 13) can be widened. Therefore, the cathode region (source region 13) and the cathode electrode (source electrode 2)
There is also an advantage that the electrode resistance in 4) can be reduced.

【0011】[0011]

【発明の実施の形態】以下で本発明について、具体例を
示しながら詳細に説明する。なお、良く知られているよ
うに、SiCの結晶形には多くの多形が存在するが、こ
こで説明する炭化珪素静電誘導トランジスタでは、主
に、6H−SiCおよび4H−SiCと呼ばれる結晶形
を対象としている。また、本発明のSITにおいては、
+基板を用い、チャネル層を低濃度のn型とする形態
が好ましい。即ち、第一導電型をn型、第二導電型をp
型に選択するのが好ましい。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to specific examples. As is well known, there are many polymorphs in the crystal form of SiC. However, in the silicon carbide electrostatic induction transistor described here, crystal forms called 6H-SiC and 4H-SiC are mainly used. It is intended for shapes. In the SIT of the present invention,
A mode in which an n + substrate is used and the channel layer is of a low concentration n-type is preferable. That is, the first conductivity type is n-type, and the second conductivity type is p-type.
It is preferable to select the type.

【0012】[0012]

【実施例】図1は、本発明のSITに関する第1の実施
例を示す。以下に、本発明SITにおける構造上の特徴
とその動作について説明する。この素子構造の特徴は、
SITのゲート領域において、チャネル領域が2種類の
ゲートによってサンドイッチ構造となっており、この構
造を容易に形成するため、トレンチ構造を採用し、その
トレンチ側壁端面を利用して、チャネル領域としている
点である。本例では、第1のゲート10および第2のゲ
ート12は共に高濃度のp型領域となっており、低濃度
のn型領域であるチャネル層11をサンドイッチ状に挟
み込んでいる。第1のゲートおよび第2のゲートは、本
断面図に記載されていない場所において短絡されてい
る。その短絡する構造については、後で具体例を挙げて
述べる。
FIG. 1 shows a first embodiment of the SIT according to the present invention. Hereinafter, the structural features and operation of the SIT of the present invention will be described. The feature of this element structure is
In the SIT gate region, the channel region has a sandwich structure with two types of gates. In order to easily form this structure, a trench structure is adopted, and the channel region is formed by using the end surface of the trench sidewall. It is. In this example, the first gate 10 and the second gate 12 are both high-concentration p-type regions, and sandwich the channel layer 11, which is a low-concentration n-type region, in a sandwich manner. The first gate and the second gate are short-circuited at places not shown in this cross-sectional view. The short-circuiting structure will be described later with a specific example.

【0013】チャネル層11は、高濃度のn型領域であ
るカソード領域13(ソース領域13)で終端してカソ
ード電極(ソース電極)と接触している。一方、チャネ
ル層11は、トレンチ底部にてドリフト層2となるn型
エピ層と接している。素子裏面の高濃度のn型領域上
に、アノード電極(ドレイン電極)が設けられている。
本例では、裏面の高濃度n型領域には、n+基板を利用
している。
The channel layer 11 is terminated at a cathode region 13 (source region 13), which is a high-concentration n-type region, and is in contact with a cathode electrode (source electrode). On the other hand, the channel layer 11 is in contact with the n-type epi layer serving as the drift layer 2 at the bottom of the trench. An anode electrode (drain electrode) is provided on the high-concentration n-type region on the back surface of the element.
In this example, an n + substrate is used for the high-concentration n-type region on the back surface.

【0014】カソード(ソース)に対して、ゲート(第
1のゲート10および第2のゲート12)を負にバイア
スすると、チャネル領域内部の空乏層が広がりチャネル
領域の電流経路が狭まり、その結果カソード・アノード
電流(ソース・ドレイン電流)を制御することができ
る。この動作は、従来のSITと同様の動作原理であ
る。この構造では、図1に示されるとおり、チャネル幅
は、チャネル層11のトレンチ側壁端面におけるエピ膜
の厚さによって制御される。このため、エピ膜の厚さは
サブミクロンレベルでの高精度な制御が可能であるため
チャネル幅を任意に作成できるという点、加えて、チャ
ネル長(ゲート長)の制御も容易になるという利点があ
る。なお、チャネル長(ゲート長)の制御に関する製造
工程上の工夫は、後で述べる本発明による第2の製造方
法において詳しく説明する。
When the gates (first gate 10 and second gate 12) are negatively biased with respect to the cathode (source), the depletion layer in the channel region expands, and the current path in the channel region narrows. The anode current (source / drain current) can be controlled. This operation is based on the same operation principle as the conventional SIT. In this structure, as shown in FIG. 1, the channel width is controlled by the thickness of the epi film on the end face of the trench sidewall of the channel layer 11. For this reason, the thickness of the epi film can be controlled with high precision at the submicron level, so that the channel width can be arbitrarily formed. In addition, the control of the channel length (gate length) becomes easy. There is. In addition, a device in the manufacturing process for controlling the channel length (gate length) will be described in detail in a second manufacturing method according to the present invention described later.

【0015】本発明の素子構造を採用することで、オン
抵抗を低くすることが可能となり、SIT特有の困難さ
であったピンチオフ電圧が高くなってしまう点も大幅に
改善できる。加えて、製造歩留まりも高くすることが可
能となる。また、従来の素子構造のごとく、ゲート形成
のため深い拡散層を形成する必要が無いので、SiCで
も製造が容易である。
By employing the element structure of the present invention, the on-resistance can be reduced, and the pinch-off voltage, which is a difficulty unique to SIT, can be greatly improved. In addition, the production yield can be increased. Further, unlike the conventional device structure, it is not necessary to form a deep diffusion layer for forming a gate, so that SiC can be easily manufactured.

【0016】次に、図1に素子構造の一例を示す本発明
のSITを製造する方法について、本発明の提供する3
種類の方法を説明する。
Next, a method of manufacturing the SIT of the present invention, which is an example of the element structure shown in FIG.
The types of methods will be described.

【0017】図2は、その第1の製造方法を示したもの
である。
FIG. 2 shows the first manufacturing method.

【0018】先ず、工程図2(1)に示すとおり、従来
のデバイスと同様に、高濃度基板1にドリフト層のエピ
層2を形成する。ドリフト層2は設計耐圧によってドー
ピング濃度、厚さを決めるが、好ましくは、濃度範囲は
5x1014〜1x1016cm-3、厚さ範囲は8〜50μ
m程度から選択する。例えば、耐圧1000Vの条件で
は、ドリフト層2は濃度1x1016cm-3,厚さ10μ
mとなる。次に、ドリフト層2の上に、第1のゲートと
なるp型領域10をエピ成長により形成する。このと
き、p型不純物としてはアルミニウムやボロンが使用さ
れる。p型領域10のドーピング濃度は5x1017−5
x1019cm-3程度であるが、デバイス特性としてはな
るべく高濃度を選択することが望ましい。p型領域10
の厚さは0.5〜5μm程度から選択するが、この厚さ
は素子構造上、チャネル長を規定する場合があるので、
チャネル長の設計に合わせて厚さを制御する。
First, as shown in FIG. 2A, an epitaxial layer 2 as a drift layer is formed on a high-concentration substrate 1 as in a conventional device. The doping concentration and the thickness of the drift layer 2 are determined by the design withstand voltage. Preferably, the concentration range is 5 × 10 14 to 1 × 10 16 cm −3 , and the thickness range is 8 to 50 μm.
Select from about m. For example, under the condition of a withstand voltage of 1000 V, the drift layer 2 has a concentration of 1 × 10 16 cm −3 and a thickness of 10 μm.
m. Next, a p-type region 10 serving as a first gate is formed on the drift layer 2 by epitaxial growth. At this time, aluminum or boron is used as the p-type impurity. The doping concentration of the p-type region 10 is 5 × 10 17 -5
Although it is about x10 19 cm -3 , it is desirable to select as high a concentration as possible as device characteristics. p-type region 10
Is selected from about 0.5 to 5 μm. However, since this thickness may define a channel length in the element structure,
Control the thickness according to the channel length design.

【0019】工程図2(2)は、チャネル領域を形成す
るため、マスク20を用い選択エッチングによりトレン
チを掘ったところを表す。エッチングは、CF4などを
用いたRIE(反応性化学エッチング)やプラズマエッ
チングなどで行われる。このとき、トレンチの深さは、
+エピ層10を突き抜け、下層のドリフト層に達する
べく選択する。
FIG. 2B shows a state where a trench is dug by selective etching using a mask 20 to form a channel region. The etching is performed by RIE (reactive chemical etching) using CF 4 or the like, plasma etching, or the like. At this time, the depth of the trench is
It is selected to penetrate the p + epi layer 10 and reach the underlying drift layer.

【0020】工程図2(3)は、マスク20を除去した
後、エピ成長によりチャネルとなるn層11、さらに第
2のゲートとなるp+層12を成膜した状態を示す。こ
のエピ成長前に、前工程図2(2)のドライエッチング
で導入されたプラズマダメージ等を除去するために、熱
酸化などを行い、更に表面の浄化を行うことが望まし
い。チャネル層11の濃度と厚さは、それぞれ1x10
15〜5x1017cm-3,0.2〜3μm程度である。第
2のゲート領域に用いるp+層12は、第1のゲート1
0と同じく高濃度であることが望ましく、濃度および厚
さは5x1017〜5x1019cm-3,0.2〜2μm程
度が好適である。
FIG. 2 (3) shows a state in which after removing the mask 20, an n-layer 11 serving as a channel and a p + layer 12 serving as a second gate are formed by epitaxial growth. Prior to this epi growth, it is desirable to perform thermal oxidation or the like and further purify the surface in order to remove plasma damage or the like introduced by the dry etching of the previous step shown in FIG. The concentration and thickness of the channel layer 11 are 1 × 10
It is about 15 to 5 × 10 17 cm −3 and about 0.2 to 3 μm. The p + layer 12 used for the second gate region is the first gate 1
It is desirable that the concentration is as high as 0, and the concentration and thickness are preferably about 5 × 10 17 to 5 × 10 19 cm −3 and about 0.2 to 2 μm.

【0021】工程図2(4)は、高濃度カソード(ソー
ス)領域を形成するためにフォトマスク21でマスク
し、開口部のp型領域をエッチングにより取り除いた
後、イオン注入により窒素やリンなどのn型不純物を高
濃度に注入する。これを1300℃以上、好ましくは1
700℃前後の範囲で熱処理を行い、注入したn型不純
物の活性化を行うなう。
FIG. 2D shows a process of masking with a photomask 21 to form a high-concentration cathode (source) region, removing the p-type region in the opening by etching, and then ion-implanting nitrogen or phosphorus. Is implanted at a high concentration. This is 1300 ° C. or more, preferably 1
A heat treatment is performed at a temperature of about 700 ° C. to activate the implanted n-type impurities.

【0022】工程図2(5)に示す、トレンチ型のゲー
ト構造となる。この後、工程図2(5)に示すとおり、
第1のゲート領域10、第2のゲート領域12、カソー
ド領域(ソース領域13)、アノード(ドレイン1)ヘ
それぞれ電極を形成してSITが完成する。この際、カ
ソード電極(ソース電極24)、アノード電極(ドレイ
ン電極26)、ゲート電極25は、何れもその接触する
領域とオーミック形成することが必要であり、それぞれ
の領域で充分に高濃度であることが望ましい。同時に、
各導電型においてオーミック形成に適した金属を用い
る。例えば、n型に対してはニッケル、p型に対しては
チタンやアルミニウムなどがオーミック形成に適した金
属である。勿論、それぞれn型およびp型導電領域がと
もに充分高濃度であれば、同一の金属でオーミックを形
成することも可能である。これら電極のボンディングパ
ッド部の最終金属は、さらにその上にアルミニウムを用
いると、アルミニウム−ワイアボンディングが容易にな
る。あるいは、最終金属に金や白金を用いると金属の酸
化を防止することができる。
Step 2 A trench type gate structure shown in FIG. 2 (5) is obtained. Thereafter, as shown in the process diagram 2 (5),
The SIT is completed by forming electrodes on the first gate region 10, the second gate region 12, the cathode region (source region 13), and the anode (drain 1). At this time, the cathode electrode (source electrode 24), the anode electrode (drain electrode 26), and the gate electrode 25 must all be formed in ohmic contact with their contacting regions, and each region has a sufficiently high concentration. It is desirable. at the same time,
A metal suitable for ohmic formation is used in each conductivity type. For example, nickel is suitable for the n-type and titanium or aluminum is the metal suitable for the ohmic formation for the p-type. Of course, if both the n-type and p-type conductive regions have a sufficiently high concentration, it is possible to form an ohmic with the same metal. If aluminum is further used as the final metal of the bonding pad portion of these electrodes, aluminum-wire bonding is facilitated. Alternatively, if gold or platinum is used as the final metal, oxidation of the metal can be prevented.

【0023】図3は、本発明の提供する第2の製造方法
を示す。
FIG. 3 shows a second manufacturing method provided by the present invention.

【0024】工程図3(3)までの段階は、第1の方法
において説明した、工程図2(1)〜(3)と同じであ
る。工程図3(4’)は、その後、ポリシリコンまたは
フォトレジスト膜などを基板表面に製膜した状態を示
す。トレンチ部は、ポリシリコン等により埋め込みがな
され、表面の平坦化がなされている。次いで、上層のポ
リシリコン等をエッチバックし、引き続き、表面の第2
のゲート層12までをエッチングする。工程図3
(5’)に示すとおり、トレンチ部は、ポリシリコン等
により埋め込みがなされ、前述のエッチング後も、第2
のゲート層12とポリシリコン等により埋め込みが残留
する。
The steps up to the step diagram 3 (3) are the same as the step diagrams 2 (1) to (3) described in the first method. FIG. 3 (4 ′) shows a state where a polysilicon or a photoresist film is formed on the substrate surface. The trench portion is filled with polysilicon or the like, and the surface is flattened. Next, the upper polysilicon or the like is etched back, and the second
Is etched up to the gate layer 12. Process diagram 3
As shown in (5 ′), the trench portion is buried with polysilicon or the like, and after the above-described etching,
Buried due to the gate layer 12 and polysilicon or the like.

【0025】工程図3(6’)で示すように、表面に露
出したn型エピ膜11に全面、高濃度n型形成のための
イオン注入を行う。このイオン注入の際、トレンチ部に
は、ポリシリコン等により埋め込みがなされており、そ
れがマスクとなり、第2のゲート層12には、イオン注
入がなされない。工程図3(7’)に示すとおり、トレ
ンチ部に埋め込まれたポリシリコンまたはフォトレジス
トを除去した後、熱処理を行いn型層を活性化する。活
性化熱処理などの条件は前述の通りである。カソード電
極(ソース電極24)、アノード電極(ドレイン電極2
6)、ゲート電極25を、先に工程図2(6)で述べた
方法に準じて形成し、工程図3(8’)に示す構造のS
ITが得られる。この第2の製造方法においては、工程
図3(7’)に示すとおり、表面平坦化エッチングとそ
の後のイオン注入によって、チャネル領域末端が決定さ
れ、具体的には、チャネル長(ゲート長)は第一のゲー
ト領域10のエピ膜厚さによって制御される。この第2
の製造方法を用いることで得られる、図3(8’)に断
面構造のSITは、本発明SiC−SITの第二の実施
例に当たり、チャネル長(ゲート長)が制御されている
ため、その特性が優れている。第2の製造方法を用いる
ことで、特性が優れたSIT、特には、特性の均一性に
優れたSITを高い歩留まりで製造することが可能とな
る。
Step As shown in FIG. 3 (6 '), ion implantation for forming a high-concentration n-type is performed on the entire surface of the n-type epi film 11 exposed on the surface. At the time of this ion implantation, the trench portion is filled with polysilicon or the like, which serves as a mask, and the second gate layer 12 is not implanted with ions. Step 3 As shown in FIG. 3 (7 '), after removing the polysilicon or the photoresist buried in the trench portion, a heat treatment is performed to activate the n-type layer. Conditions such as the activation heat treatment are as described above. Cathode electrode (source electrode 24), anode electrode (drain electrode 2)
6), a gate electrode 25 is formed according to the method described earlier with reference to FIG. 2 (6), and the S electrode having the structure shown in FIG. 3 (8 ′) is formed.
IT is obtained. In the second manufacturing method, as shown in FIG. 3 (7 ′), the end of the channel region is determined by surface flattening etching and subsequent ion implantation. Specifically, the channel length (gate length) is It is controlled by the epi thickness of the first gate region 10. This second
3 (8 ') obtained by using the manufacturing method of FIG. 3 corresponds to the second embodiment of the SiC-SIT of the present invention, in which the channel length (gate length) is controlled. Excellent characteristics. By using the second manufacturing method, it becomes possible to manufacture SIT having excellent characteristics, particularly, SIT having excellent uniformity of characteristics at a high yield.

【0026】図4は、本発明の提供する第3の製造方法
を示す。
FIG. 4 shows a third manufacturing method provided by the present invention.

【0027】先に説明した工程図2(1)〜(3)に準
じて、トレンチ部にn型エピ膜11’をエピ成長し製膜
する。このn型エピ膜11’の厚さを、目標とするチャ
ネル層11の厚さよりも、厚く選択する。具体的には、
本発明SiC−SIT断面構造の一例を示す図1におい
て、チャネル層11と第2のゲート領域12の層厚を合
計した厚さまで、n型エピ膜11’を成長し、工程図4
(3’’)に示す構造とする。次いで、工程図4
(4’’)に示すように、n型エピ膜11’表面より、
アルミニウムやボロンのp型不純物をイオン注入する。
イオン注入されたアルミニウムやボロンのp型不純物
を、熱処理施し活性化する。p型不純物に対する活性化
は、n型不純物の活性化温度よりはいくぶん高く、14
00〜1800℃の範囲で熱処理を行う。
According to the above-described process diagrams (1) to (3), an n-type epi film 11 'is epitaxially grown in the trench portion to form a film. The thickness of the n-type epi film 11 ′ is selected to be larger than the target thickness of the channel layer 11. In particular,
In FIG. 1 showing an example of the SiC-SIT cross-sectional structure of the present invention, an n-type epi film 11 ′ is grown to a total thickness of the channel layer 11 and the second gate region 12.
The structure shown in FIG. Then, process diagram 4
As shown in (4 ″), from the surface of the n-type epi film 11 ′,
A p-type impurity such as aluminum or boron is ion-implanted.
The ion-implanted p-type impurity of aluminum or boron is activated by heat treatment. Activation for p-type impurities is somewhat higher than the activation temperature for n-type impurities,
Heat treatment is performed in the range of 00 to 1800 ° C.

【0028】活性化により、n型エピ膜11’表面に
は、高濃度のp型領域層が形成され、トレンチ部に工程
図4(5’’)に示す構造が得られる。これ以降、上で
述べた第1の製造方法において、工程図2(4)以降に
説明する工程従い、本発明のSiC−SITを製造する
ことができる。あるいは、第2の製造方法において、工
程図3(4’)以降に説明する工程従い、本発明のSi
C−SITを製造することができる。
By activation, a high concentration p-type region layer is formed on the surface of the n-type epi film 11 ', and the structure shown in FIG. 4 (5'') is obtained in the trench portion. Thereafter, in the above-described first manufacturing method, the SiC-SIT of the present invention can be manufactured according to the steps described after the step diagram (4). Alternatively, in the second manufacturing method, according to the steps described after the step diagram 3 (4 ′), the Si
C-SIT can be manufactured.

【0029】本発明のSiC−SITにおいては、チャ
ネル層11のチャネル幅を制御するために、チャネル層
11を挟むように設けられている、第一のゲート10と
第二のゲート12に同一の電圧を印加する手段を備え
る。係る電圧を印加する手段の具体例、例えば、第1の
ゲートおよび第2のゲートを短絡する手段の一例を図5
および図6を用いて説明する。図5に示す第1の例で
は、短絡する部分の第2のゲート層12をエッチングに
より取り除き、露出するn型チャネル層の部分について
その伝導型を変換し、高濃度のp型領域:ゲート短絡領
域32を形成する。このゲート短絡領域32形成は、図
4に示す工程図4(3’’)〜(5’’)に説明した手
段と同様にイオン注入法を用いて行うのが最も簡単であ
る。第2のゲートおよびそのゲート短絡領域32上にゲ
ート電極25を一体で形成することで、第1のゲートお
よび第2のゲートを短絡することができる。図6に示す
第2の例では、短絡する箇所において、第2のゲートお
よびチャネル層をともにエッチングにより取り除く。そ
の上に、第1のゲートおよび第2のゲート双方に跨って
ゲート電極25を形成することで、第1のゲートおよび
第2のゲートを短絡することが可能である。図6に示す
第2の例においては、ゲート電極25は、n型チャネル
層11ともその端面において接触するものの、p型層と
良好なオーミック形成をするゲート電極25は、低濃度
のn型領域とはオーミック形成しない。従って、ゲート
電極25は低濃度のn型領域に対して、ショットキー型
接合を形成するので、カソード電極(ソース電極24)
からゲート電極25へn型チャネル層11を介したリー
ク電流量は、僅かな値に押さえられる。
In the SiC-SIT of the present invention, in order to control the channel width of the channel layer 11, the first gate 10 and the second gate 12, which are provided so as to sandwich the channel layer 11, have the same structure. Means for applying a voltage are provided. FIG. 5 shows a specific example of the means for applying such a voltage, for example, an example of means for short-circuiting the first gate and the second gate.
This will be described with reference to FIG. In the first example shown in FIG. 5, the short-circuited portion of the second gate layer 12 is removed by etching, the conductivity type of the exposed n-type channel layer is changed, and the high-concentration p-type region: gate short-circuit A region 32 is formed. It is easiest to form the gate short-circuit region 32 by using an ion implantation method in the same manner as the means described in the process diagrams (3 ″) to (5 ″) shown in FIG. By integrally forming the gate electrode 25 on the second gate and the gate short-circuit region 32, the first gate and the second gate can be short-circuited. In the second example shown in FIG. 6, both the second gate and the channel layer are removed by etching at the place where the short circuit occurs. By forming the gate electrode 25 over both the first gate and the second gate thereon, the first gate and the second gate can be short-circuited. In the second example shown in FIG. 6, although the gate electrode 25 is also in contact with the n-type channel layer 11 at its end face, the gate electrode 25 that forms a good ohmic contact with the p-type layer is a low-concentration n-type region. Does not form ohmic. Therefore, the gate electrode 25 forms a Schottky junction with the low-concentration n-type region, so that the cathode electrode (source electrode 24)
The amount of leakage current from the gate electrode 25 to the gate electrode 25 via the n-type channel layer 11 is suppressed to a small value.

【0030】[0030]

【発明の効果】本発明のデバイス構造を用いたSITに
よれば、低いゲート電圧でピンチオフ可能となり、かつ
低いオン抵抗を達成できる。また、その製造に際して、
高い歩留まりを実現することが可能となる。
According to the SIT using the device structure of the present invention, pinch-off can be performed with a low gate voltage and a low on-resistance can be achieved. Also, during its manufacture,
It is possible to realize a high yield.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の炭化珪素SIT第1の実施例における
素子構造の断面図である。
FIG. 1 is a sectional view of a device structure in a first embodiment of a silicon carbide SIT of the present invention.

【図2】(1)〜(6)は本発明炭化珪素SITの第1
の製造方法を説明するための工程順の断面図である。
FIGS. 2 (1) to (6) show a first example of the silicon carbide SIT of the present invention.
6A to 6C are cross-sectional views in the order of steps for describing the manufacturing method of FIG.

【図3】(3)、(4’)〜(8’)は本発明炭化珪素
SITの第2の製造方法を説明するための工程順の断面
図である。
FIGS. 3 (3) and (4 ′) to (8 ′) are cross-sectional views in the order of steps for explaining a second method for manufacturing silicon carbide SIT of the present invention.

【図4】(3’’)〜(5’’)は本発明炭化珪素SI
Tの第3の製造方法を説明するための工程順の断面図で
ある。
FIG. 4 shows (3 ″) to (5 ″) silicon carbide SI of the present invention.
It is sectional drawing of the process order for demonstrating the 3rd manufacturing method of T.

【図5】本発明炭化珪素SITにおける第1のゲートと
第2のゲートを短絡する構造の第1の例を示す断面図で
ある。
FIG. 5 is a cross-sectional view showing a first example of a structure in which a first gate and a second gate in silicon carbide SIT of the present invention are short-circuited.

【図6】本発明炭化珪素SITにおける第1のゲートと
第2のゲートを短絡する構造の第2の例を示す断面図で
ある。
FIG. 6 is a cross-sectional view showing a second example of a structure in which a first gate and a second gate are short-circuited in silicon carbide SIT of the present invention.

【図7】従来の炭化珪素静電誘導形トランジスタの構造
を示す断面図である。
FIG. 7 is a sectional view showing a structure of a conventional silicon carbide static induction transistor.

【符号の説明】[Explanation of symbols]

1 n+基板(n+ドレイン) 2 n型ドリフト層 3 p+ゲート 4 n+カソード(n+ソース) 5 空乏層 6 チャネル領域 7 カソード(ソース) 8 ゲート 9 アノード(ドレイン) 10 第一のゲート 11 チャネル層 12 第二のゲート 13 n+カソード(n+ソース) 14 チャネル領域 20 エッチングマスク 21 イオン注入マスク 22 注入n型不純物イオン 23 注入n型不純物 24 カソード(ソース)電極金属 25 ゲート電極金属 26 アノード(ドレイン)電極金属 27 エッチングマスク層 28 注入p型不純物イオン 29 注入p型不純物 30 注入p型不純物イオン 31 注入p型不純物 32 ゲート短絡領域Reference Signs List 1 n + substrate (n + drain) 2 n-type drift layer 3 p + gate 4 n + cathode (n + source) 5 depletion layer 6 channel region 7 cathode (source) 8 gate 9 anode (drain) 10 first gate Reference Signs List 11 channel layer 12 second gate 13 n + cathode (n + source) 14 channel region 20 etching mask 21 ion implantation mask 22 implanted n-type impurity ion 23 implanted n-type impurity 24 cathode (source) electrode metal 25 gate electrode metal 26 Anode (drain) electrode metal 27 Etching mask layer 28 Implanted p-type impurity ions 29 Implanted p-type impurities 30 Implanted p-type impurity ions 31 Implanted p-type impurities 32 Gate short-circuit region

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 第一導電型ドリフト層上にトレンチ構造
により分離された第二導電型第一のゲート領域と、該第
一のゲート領域上部に第一導電型チャネル層と第二導電
型第二のゲート領域が設けられ、前記第一導電型ドリフ
ト層と第一導電型チャネル層は前記トレンチ構造底部で
接触し、該トレンチ構造側壁部において、前記第一導電
型チャネル層は前記第二導電型第一のゲート領域と前記
第二導電型第二のゲート領域によりサンドイッチ状に挟
まれた構造を有し、前記チャネル層を流れる電流を制限
すべく前記第一のゲート領域および前記第二のゲート領
域に電圧を印加する手段を設けたことを特徴とする炭化
珪素静電誘導トランジスタ。
A first conductive type first gate region separated by a trench structure on a first conductive type drift layer; a first conductive type channel layer and a second conductive type Two gate regions are provided, the first conductivity type drift layer and the first conductivity type channel layer are in contact at the bottom of the trench structure, and at the sidewall of the trench structure, the first conductivity type channel layer is the second conductivity type. Having a structure sandwiched between a mold first gate region and the second conductivity type second gate region, the first gate region and the second gate region to limit a current flowing through the channel layer. A silicon carbide electrostatic induction transistor, comprising: means for applying a voltage to a gate region.
【請求項2】 請求項1に記載の炭化珪素静電誘導トラ
ンジスタにおいて、 前記第一のゲート領域および前記第二のゲート領域が、
外部電極または同一導電型領域によって電気的に短絡さ
れていることを特徴とする炭化珪素静電誘導トランジス
タ。
2. The silicon carbide static induction transistor according to claim 1, wherein said first gate region and said second gate region are:
A silicon carbide static induction transistor, wherein the silicon carbide static induction transistor is electrically short-circuited by an external electrode or a region of the same conductivity type.
【請求項3】 請求項1に記載の炭化珪素静電誘導トラ
ンジスタの製造方法において、 前記第一のゲート領域、前記第二のゲート領域および前
記チャネル層をエピタキシャル成長により形成すること
を特徴とする炭化珪素静電誘導トランジスタの製造方
法。
3. The method for manufacturing a silicon carbide static induction transistor according to claim 1, wherein said first gate region, said second gate region, and said channel layer are formed by epitaxial growth. A method for manufacturing a silicon static induction transistor.
【請求項4】 請求項1に記載の炭化珪素静電誘導トラ
ンジスタの製造方法において、 前記第一導電型チャネル層をエピタキシャル成長した
後、該チャネル層にイオン注入により第二導電型層へ変
換することによって前記第二のゲート領域を形成するこ
とを特徴とする炭化珪素静電誘導トランジスタの製造方
法。
4. The method for manufacturing a silicon carbide static induction transistor according to claim 1, wherein after the first conductivity type channel layer is epitaxially grown, the channel layer is converted into a second conductivity type layer by ion implantation. Forming the second gate region by the method described above.
【請求項5】 請求項3又は4に記載の炭化珪素静電誘
導トランジスタの製造方法において、 前記第一のゲート領域、前記チャネル層、前記第二のゲ
ート領域を形成した後、トレンチ部分を炭化珪素と異な
る材料により埋め込む工程と、 次いで、エッチングによって表面を平坦化し、その平坦
化工程に際して、炭化珪素と異なる材料の除去により露
出した第二のゲート領域部分を除去して、下層のチャネ
ル層を露出させる工程と、 該露出したチャネル層領域に第一導電型イオン注入を行
い表面に前記第一導電型高濃度ドーピング層を形成する
工程とを具えることを特徴とする炭化珪素静電誘導トラ
ンジスタの製造方法。
5. The method for manufacturing a silicon carbide static induction transistor according to claim 3, wherein after forming the first gate region, the channel layer, and the second gate region, the trench portion is carbonized. A step of embedding with a material different from silicon, and then flattening the surface by etching, and in the flattening step, removing a portion of the second gate region exposed by removing the material different from silicon carbide to form a lower channel layer Exposing, and performing a first conductivity type ion implantation on the exposed channel layer region to form the first conductivity type high-concentration doping layer on the surface thereof. Manufacturing method.
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