JP2000049363A - Schottky diode and its manufacture - Google Patents

Schottky diode and its manufacture

Info

Publication number
JP2000049363A
JP2000049363A JP21772298A JP21772298A JP2000049363A JP 2000049363 A JP2000049363 A JP 2000049363A JP 21772298 A JP21772298 A JP 21772298A JP 21772298 A JP21772298 A JP 21772298A JP 2000049363 A JP2000049363 A JP 2000049363A
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
semiconductor
type
schottky
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP21772298A
Other languages
Japanese (ja)
Other versions
JP3817915B2 (en
Inventor
Kumar Rajesh
クマール ラジェシュ
Atsushi Kojima
淳 小島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP21772298A priority Critical patent/JP3817915B2/en
Publication of JP2000049363A publication Critical patent/JP2000049363A/en
Application granted granted Critical
Publication of JP3817915B2 publication Critical patent/JP3817915B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a Schottky diode in which a Schottky barrier in a reverse directional bias is high and the Schottky barrier in a forward directional bias is low. SOLUTION: An n- type layer 3 composed of 3C-SiC having a band gap smaller than that of an n- type epitaxial layer 2 is provided on an upper face of the n- type epitaxial layer 2 composed of 4H-SiC or 6H-SiC, also a trench part 4 passing the n- type layer 3 and reaching the n- type epitaxial layer 2 is provided, and an Al film 5 is brought in Schottky contact with the n- type layer 3 and the n- type epitaxial layer 2. With such a structure, at reverse bias, the contact part of the n- type layer 2 with the Al film 5 in a mesa part is pinched off by a depletion layer which extends to the n- type epitaxial layer 2, and at reverse bias, the potential barrier in the mesa part is made higher. Thus, in a reverse directed bias, the potential barrier can be made high in the n- type epitaxial layer 2, and in a forward directed bias, the potential barrier can be lowered in the n- type layer 3. Then, it is possible to realize reduction in the consumption power of a Schottky diode.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、金属と半導体との
ショットキー障壁を利用したショットキーダイオード
(ショットキー・バリア・ダイオード)及びその製造方
法に関し、高速スイッチング用のダイオードやMESF
ETに適用して好適である。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Schottky diode (Schottky barrier diode) utilizing a Schottky barrier between a metal and a semiconductor, and a method of manufacturing the same.
It is suitable for application to ET.

【0002】[0002]

【従来の技術】従来より、金属と半導体とのショットキ
ー障壁を利用したショットキーダイオードが知られてい
る。このショットキーダイオードは、多数キャリアが動
作を支配する多数キャリアデバイスであり、PN接合ダ
イオードのように少数キャリアの蓄積効果がないため、
スイッチング速度が早いということで有効である。
2. Description of the Related Art Conventionally, a Schottky diode using a Schottky barrier between a metal and a semiconductor has been known. This Schottky diode is a majority carrier device in which majority carriers dominate operation, and has no minority carrier accumulation effect unlike a PN junction diode.
This is effective because the switching speed is fast.

【0003】そして、このショットキーダイオードの耐
圧の向上を目的として、炭化珪素(SiC)を使用した
ショットキーダイオードの研究が進められている。この
炭化珪素を使用したショットキーダイオードを図6に示
す。高濃度のn+型炭化珪素基板50の表面には低濃度
のn- 型エピタキシャル層51が形成されており、この
- 型エピタキシャル層51上にAl膜52がn- 型エ
ピタキシャル層51とショットキー接触するように形成
されている。そして、n+ 型炭化珪素基板50の裏面に
はTiやNiからなる金属膜53がn+ 型炭化珪素基板
50とオーミック接触するように形成されている。
In order to improve the breakdown voltage of the Schottky diode, research on a Schottky diode using silicon carbide (SiC) has been advanced. FIG. 6 shows a Schottky diode using this silicon carbide. High on the surface concentration of the n + -type silicon carbide substrate 50 low concentration n - -type and epitaxial layer 51 is formed, the n - -type Al film 52 on the epitaxial layer 51 is n - -type epitaxial layer 51 and shot It is formed so as to make key contact. On the back surface of n + -type silicon carbide substrate 50, a metal film 53 made of Ti or Ni is formed so as to make ohmic contact with n + -type silicon carbide substrate 50.

【0004】また、n- 型エピタキシャル層51には、
ショットキー障壁が大きくなる4Hや6Hの炭化珪素が
使用されており、これにより耐圧向上が図られている。
Further, the n -type epitaxial layer 51 includes:
4H or 6H silicon carbide, which has a large Schottky barrier, is used, thereby improving the breakdown voltage.

【0005】[0005]

【発明が解決しようとする課題】ショットキーダイオー
ドの電力消費は順方向バイアスにおけるショットキー障
壁に起因する接触抵抗と逆方向バイアスにおけるリーク
電流に依存する。このため、電力消費低減のためには、
順方向バイアスにおいては低いショットキー障壁、逆バ
イアスにおいては高いショットキー障壁となることが理
想である。
The power consumption of the Schottky diode depends on the contact resistance caused by the Schottky barrier in the forward bias and the leakage current in the reverse bias. Therefore, in order to reduce power consumption,
Ideally, the Schottky barrier is low in forward bias and high in reverse bias.

【0006】しかしながら、上記従来の炭化珪素を使用
したショットキーダイオードでは、逆方向バイアスにお
ける耐圧が高くなるだけでなく、順方向バイアスにおけ
るショットキー障壁に起因する接触抵抗も大きくなって
しまい、電力消費量が多くなるという問題がある。本発
明は上記問題に鑑みて成され、逆方向バイアスにおける
ショットキー障壁が高く、順方向バイアスにおけるショ
ットキー障壁が小さくできるショットキーダイオード及
びその製造方法を提供することを目的とする。
However, in the above-described conventional Schottky diode using silicon carbide, not only the breakdown voltage in the reverse bias is increased, but also the contact resistance due to the Schottky barrier in the forward bias is increased, and the power consumption is increased. There is a problem that the amount increases. An object of the present invention is to provide a Schottky diode having a high Schottky barrier in a reverse bias and a small Schottky barrier in a forward bias, and a method of manufacturing the same.

【0007】[0007]

【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項1乃至7に記
載の発明においては、第1の半導体層の上面に該第1の
半導体層よりもバンドギャップが小さな第2の半導体層
(3)を備えると共に、第2の半導体層を貫通して第1
の半導体層に達する溝部(4)を備え、第2の金属層
(7)を第2の半導体層及び第1の半導体層にショット
キー接触させていることを特徴としている。
In order to achieve the above object, the following technical means are employed. In the inventions described in claims 1 to 7, a second semiconductor layer (3) having a smaller band gap than the first semiconductor layer is provided on the upper surface of the first semiconductor layer, and the second semiconductor layer is formed on the upper surface of the first semiconductor layer. Penetrate first
And a second metal layer (7) is in Schottky contact with the second semiconductor layer and the first semiconductor layer.

【0008】このように、第1の半導体層よりもバンド
ギャップが小さな第2の半導体層を備え、この第2の半
導体層も第2の金属層とショットキー接触させることに
よって、第1の半導体層と第2の半導体層間のショット
キー障壁は大きくなり、第2の半導体層と第2の金属層
間のショットキー障壁は小さくなる。このため、逆方向
バイアスにおいては第1の半導体層にて耐圧を高くで
き、順方向バイアスにおいては第2の半導体層にてショ
ットキー障壁に起因する接触抵抗を低くすることができ
る。これにより、ショットキーダイオードの消費電力低
減を図ることができる。
[0008] As described above, the second semiconductor layer having a smaller band gap than the first semiconductor layer is provided, and the second semiconductor layer is also brought into Schottky contact with the second metal layer, thereby forming the first semiconductor layer. The Schottky barrier between the layer and the second semiconductor layer increases, and the Schottky barrier between the second semiconductor layer and the second metal layer decreases. Therefore, the withstand voltage can be increased in the first semiconductor layer in the reverse bias, and the contact resistance due to the Schottky barrier can be reduced in the second semiconductor layer in the forward bias. Thus, the power consumption of the Schottky diode can be reduced.

【0009】具体的には、請求項2に示すように、逆方
向バイアスがかけられた時に、第2の半導体層の下方に
おいて、第1の半導体層内に延びる空乏層がピンチオフ
するように、第2の半導体層の幅を設定すれば、ショッ
トキー耐圧の高い溝部の底部で耐圧を持たせることがで
きる。これにより、逆方向バイアス時にはショットキー
障壁が低く、耐圧が低い第2の半導体層では耐圧を持た
せないようにできる。
Specifically, when a reverse bias is applied, a depletion layer extending into the first semiconductor layer below the second semiconductor layer pinches off when a reverse bias is applied. By setting the width of the second semiconductor layer, the breakdown voltage can be provided at the bottom of the groove having a high Schottky breakdown voltage. Thus, the Schottky barrier is low at the time of reverse bias, and the second semiconductor layer having a low withstand voltage can be prevented from having a withstand voltage.

【0010】請求項3に記載の発明においては、溝部の
深さは、第2の半導体層の厚みよりも大きくなっている
ことを特徴としている。これにより、第1の半導体層と
第2の半導体層との界面が電圧印加時における電界集中
によって絶縁破壊されることから防止できる。なお、請
求項5に示すように、第2の半導体層をショットキー障
壁の低い3C−SiCで構成することが好ましく、また
請求項6に示すように、第1の半導体層をショットキー
障壁の高い4H−SiC又は6H−SiCで構成するこ
とが好ましい。
According to a third aspect of the present invention, the depth of the groove is larger than the thickness of the second semiconductor layer. Accordingly, it is possible to prevent the interface between the first semiconductor layer and the second semiconductor layer from being broken down due to electric field concentration when a voltage is applied. It is preferable that the second semiconductor layer is made of 3C—SiC having a low Schottky barrier, and the first semiconductor layer is formed of a Schottky barrier. It is preferable to use high 4H-SiC or 6H-SiC.

【0011】請求項7に記載の発明は、半導体基板
(1)の主表面(1a)は、(0001)Si面である
ことを特徴としている。このように、主表面として(0
001)Si面を採用することにより、結晶欠陥が少な
く、かつショットキー障壁を高くすることができる。請
求項8乃至10に記載の発明においては、主表面(1
a)とその反対面である裏面(1b)とを有し、高濃度
で構成された第1導電型の半導体基板(1)を用意する
工程と、半導体基板の主表面上に、該半導体基板よりも
低濃度である第1導電型の第1の半導体層(2)を形成
する工程と、第1の半導体層の上面に第1の半導体層よ
りも電位障壁が小さな半導体で構成された低濃度の第1
導電型の第2の半導体層(3)を形成する工程と、 第
2の半導体層を貫通して第1の半導体層に達する溝部
(4)を形成する工程と、 半導体基板の裏面に、該半
導体基板とオーミック接触となる第1の金属層(6)を
形成する工程と、溝部内を含む第2の半導体層上に、第
2の半導体層及び第1の半導体層にショットキー接触と
なる第2の金属層(5)を形成する工程と、を含むこと
を特徴としている。
According to a seventh aspect of the present invention, the main surface (1a) of the semiconductor substrate (1) is a (0001) Si plane. Thus, as the main surface, (0
By using the (001) Si plane, crystal defects can be reduced and the Schottky barrier can be increased. In the invention according to claims 8 to 10, the main surface (1
a) a step of preparing a semiconductor substrate (1) of the first conductivity type having a high concentration and having a back surface (1b) which is the opposite surface to the semiconductor substrate; Forming a first conductive type first semiconductor layer (2) having a lower concentration than the first semiconductor layer; and forming a lower conductive layer on the upper surface of the first semiconductor layer with a semiconductor having a smaller potential barrier than the first semiconductor layer. First of concentration
Forming a conductive type second semiconductor layer (3); forming a groove (4) penetrating through the second semiconductor layer to reach the first semiconductor layer; Forming a first metal layer (6) in ohmic contact with the semiconductor substrate; and forming a Schottky contact with the second semiconductor layer and the first semiconductor layer on the second semiconductor layer including the inside of the groove. Forming a second metal layer (5).

【0012】このような工程を用いてショットキーダイ
オードを製造することにより、請求項1に記載されたシ
ョットキーダイオードを製造することができる。請求項
10に記載の発明においては、第2の半導体層を形成す
る工程は、エピタキシャル成長によって第1の半導体層
上に第2の半導体層を形成することを特徴としている。
By manufacturing a Schottky diode by using such a process, the Schottky diode according to the first aspect can be manufactured. According to a tenth aspect of the present invention, in the step of forming the second semiconductor layer, the second semiconductor layer is formed on the first semiconductor layer by epitaxial growth.

【0013】このようにエピタキシャル成長によって第
2の半導体層を形成すれば、制御性よく第2の半導体層
を形成することができる。なお、上記した括弧内の符号
は、後述する実施形態記載の具体的手段との対応関係を
示すものである。
When the second semiconductor layer is formed by epitaxial growth, the second semiconductor layer can be formed with good controllability. Note that the reference numerals in parentheses described above indicate the correspondence with specific means described in the embodiment described later.

【0014】[0014]

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図1に本発明の一実施形態を適用し
たショットキーダイオードの断面構成を示す。以下、こ
の図に基づいてショットキーダイオードの構造について
説明する。なお、本実施形態では移動度が大きくできる
n型半導体に本発明の一実施形態を適用している。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a first embodiment of the present invention. FIG. 1 shows a cross-sectional configuration of a Schottky diode to which one embodiment of the present invention is applied. Hereinafter, the structure of the Schottky diode will be described with reference to FIG. Note that, in the present embodiment, one embodiment of the present invention is applied to an n-type semiconductor whose mobility can be increased.

【0015】ショットキーダイオードには、主表面1a
とその反対面である裏面1bを有する高濃度のn+ 型炭
化珪素基板1が使用されている。このn+ 型炭化珪素基
板1は、6H−SiCや4H−SiC等の炭化珪素で構
成されており、このn+ 型炭化珪素基板1の主要面1a
としては(0001)Si面が採用されている。この
(0001)Si面を用いることにより結晶欠陥を少な
くできると共に、ショットキー障壁を高くすることがで
きる。
The Schottky diode has a main surface 1a
And a high-concentration n + -type silicon carbide substrate 1 having back surface 1b opposite to the surface. N + -type silicon carbide substrate 1 is made of silicon carbide such as 6H-SiC or 4H-SiC, and main surface 1a of n + -type silicon carbide substrate 1
The (0001) Si plane is adopted as the method. By using this (0001) Si plane, crystal defects can be reduced and the Schottky barrier can be increased.

【0016】n+ 型炭化珪素基板1の主表面1a上に
は、n+ 型炭化珪素基板1よりも低濃度な第1の半導体
層としてのn- 型エピタキシャル層(以下、n- 型エピ
層という)2が形成されている。このn- 型エピ層2
は、6H−SiCや4H−SiC等の炭化珪素で構成さ
れている。そして、このn- 型エピ層2上には、n-
エピ層2と同等の濃度を有する第2の半導体層としての
- 型層3が形成されている。このn- 型層3は3C−
SiCで構成されている。3C−SiCは、6H−Si
Cや4H−SiCと比べてショットキー障壁が低くなっ
ている。
[0016] On the main surface 1a of the n + -type silicon carbide substrate 1, n as a first semiconductor layer of lower concentration than the n + -type silicon carbide substrate 1 - -type epitaxial layer (hereinafter, n - -type epitaxial layer 2) are formed. This n - type epi layer 2
Is made of silicon carbide such as 6H-SiC or 4H-SiC. Then, this on the n - -type epitaxial layer 2, n - n as a second semiconductor layer having a type epi layer 2 and the equivalent concentration - -type layer 3 is formed. This n - type layer 3 is 3C-
It is made of SiC. 3C-SiC is 6H-Si
The Schottky barrier is lower than that of C or 4H-SiC.

【0017】このショットキーダイオードには、n-
層3を貫通してn- 型エピ層2まで達する溝部(トレン
チ)4が形成されており、この溝部4によってn- 型層
3及びn- 型エピ層2の表層部はメサ形状となってい
る。この溝部4は深さがn- 型層3の厚みよりも大きく
なっており、n- 型層3とn- 型エピ層2との境界部が
溝部4の側面に位置している。
[0017] The Schottky diode, n - through the type layer 3 n - groove portion reaching -type epitaxial layer 2 (trench) 4 is formed, n by the groove portion 4 - -type layer 3 and the n - The surface portion of the mold epi layer 2 has a mesa shape. The groove 4 has a depth n - is larger than the thickness of the mold layer 3, n - -type layer 3 and the n - boundary between type epi layer 2 is positioned on the side surface of the groove 4.

【0018】また、n- 型層2の幅Wmは、溝部4の底
面の幅Wtよりも狭く形成されていると共に、溝部4の
深さよりも狭く形成されている。さらに、溝部4内及び
- 型層3を覆うように第2の金属層としてのAl膜5
が備えられている。このAl膜5がアノード電極を構成
している。このAl膜5とn- 型層3及びn- 型エピ層
2とはショットキー接触している。
The width Wm of the n -type layer 2 is formed smaller than the width Wt of the bottom surface of the groove 4 and smaller than the depth of the groove 4. Further, an Al film 5 as a second metal layer is formed so as to cover the inside of the groove 4 and the n -type layer 3.
Is provided. This Al film 5 constitutes an anode electrode. The Al film 5 is in Schottky contact with the n -type layer 3 and the n -type epi layer 2.

【0019】また、n+ 型半導体基板1の裏面1bには
第1の金属層としてのNiAl膜6が形成されている。
このNiAl膜6はカソード電極を構成している。この
NiAl膜6とn+ 型半導体基板1とはオーミック接触
している。このように構成されたショットキーダイオー
ドは、NiAl膜6側がAl膜5側よりも高電位となる
順方向バイアスがかけられたときには、電子をキャリア
とした順方向電流が流れる。
On the back surface 1b of the n + type semiconductor substrate 1, a NiAl film 6 is formed as a first metal layer.
This NiAl film 6 constitutes a cathode electrode. The NiAl film 6 and the n + type semiconductor substrate 1 are in ohmic contact. In the Schottky diode configured as described above, when a forward bias is applied so that the potential of the NiAl film 6 is higher than that of the Al film 5, a forward current using electrons as carriers flows.

【0020】このとき、電位障壁の低い3C−SiCで
構成されたn- 型層3がAl膜5と接触するようにして
いるため、電位障壁の低いn- 型層3を介して順方向電
流が流れるようにできる。この順方向バイアス時におけ
る電圧−順方向電流特性をシミュレーションした。その
結果を図2に示す。この図は、3C−SiCとAlとを
ショットキー接触させたときにおいて順方向バイアスを
印加したときの電圧−順方向電流特性である。なお、図
2において順方向電流は1μm2 当たりに流れる大きさ
で示してある。
At this time, since the n -type layer 3 made of 3C—SiC having a low potential barrier is in contact with the Al film 5, the forward current flows through the n -type layer 3 having a low potential barrier. Can flow. A voltage-forward current characteristic during forward bias was simulated. The result is shown in FIG. This figure shows a voltage-forward current characteristic when a forward bias is applied when 3C-SiC and Al are brought into Schottky contact. In FIG. 2, the forward current is represented by a magnitude flowing per 1 μm 2 .

【0021】この図に示されるように、3C−SiCと
Alをショットキー接触させた場合において順方向電流
が立ち上がるときの電圧値は低くなる。このため、3C
−SiCからなるn- 型層3とAl膜5とのショットキ
ー接触を備えることにより、電位障壁を低くすることが
できる。これにより、順方向バイアスにおいては電位障
壁の高さを3C−SiCの高さにでき、電位障壁を低く
することができる。
As shown in this figure, when 3C-SiC and Al are brought into Schottky contact, the voltage value when the forward current rises becomes low. Therefore, 3C
By providing the Schottky contact between the n -type layer 3 made of —SiC and the Al film 5, the potential barrier can be reduced. Thereby, in the forward bias, the height of the potential barrier can be set to the height of 3C-SiC, and the potential barrier can be reduced.

【0022】そして、NiAl膜6側がAl膜5側より
も低電位となる逆方向バイアスがかけられたときには、
- 型エピ層2及びn- 型層3とAl膜5との間におけ
るショットキー障壁により逆方向電流が流れにくくな
る。この逆方向バイアスにおける空乏層の延びを図2中
に点線で示す。この図に示されるように、空乏層は、炭
化珪素と金属との仕事関数の差に応じてn- 型エピ層2
及びn- 型層3内に延びる。そして、n- 型エピ層2に
おいては6H−SiCとAlの仕事関数差に相応して空
乏層が延び、このn- 型エピ層2内に延びる空乏層によ
ってn- 型エピ層2の下方においてピンチオフされる。
なお、n- 型層3の幅Wmを上記幅で設定しているた
め、溝部4の両側から延びる空乏層によってピンチオフ
がし易くできる。
When a reverse bias is applied so that the NiAl film 6 side has a lower potential than the Al film 5 side,
The Schottky barrier between the n -type epi layer 2 and the n -type layer 3 and the Al film 5 makes it difficult for reverse current to flow. The extension of the depletion layer in the reverse bias is shown by a dotted line in FIG. As shown in this figure, the depletion layer has an n -type epitaxial layer 2 according to the difference in work function between silicon carbide and metal.
And n - type layer 3. Then, n - -type depletion Correspondingly work function difference 6H-SiC and Al extends in the epitaxial layer 2, the n - in the lower type epi layer 2 - n by a depletion layer extending -type epitaxial layer 2 Pinch off.
Since the width Wm of the n -type layer 3 is set to the above width, pinch-off can be easily performed by the depletion layers extending from both sides of the groove 4.

【0023】このため、逆方向バイアスにおけるショッ
トキー耐圧は、n- 型エピ層2を構成する4H−SiC
又は6H−SiCとAl膜5とのショットキー障壁によ
って決定される。このように、逆方向バイアスにおいて
は電位障壁の高さを4H−SiC又は6H−SiCの高
さにでき、電位障壁を高くすることができる。このよう
に、金属と半導体との接触部分に、ショットキー障壁の
高い4H−SiC又は6H−SiCからなるn- 型エピ
層2と、ショットキー障壁の低い3C−SiCからなる
- 型層3とを組み合わせることにより、逆方向バイア
スにおけるショットキー障壁は高く、順方向バイアスに
おける電位障壁が小さなショットキーダイオードにする
ことができる。これにより、ショットキーダイオードの
消費電力低減を図ることができる。
For this reason, the Schottky breakdown voltage in the reverse bias is 4H-SiC constituting the n -type epi layer 2.
Alternatively, it is determined by the Schottky barrier between 6H—SiC and the Al film 5. As described above, in the reverse bias, the height of the potential barrier can be set to 4H-SiC or 6H-SiC, and the potential barrier can be increased. As described above, the n -type epi layer 2 made of 4H-SiC or 6H-SiC having a high Schottky barrier and the n -type layer 3 made of 3C-SiC having a low Schottky barrier are provided at the contact portion between the metal and the semiconductor. By combining the above, a Schottky diode with a high reverse bias and a small potential barrier with a forward bias can be obtained. Thus, the power consumption of the Schottky diode can be reduced.

【0024】また、上述したように、溝部4の深さがn
- 型層3の厚みよりも大きくなるようにしており、n-
型層3とn- 型エピ層2の界面がメサ形状の側面に位置
するようになっている。これは溝部4の底面と側面との
境界部では電界集中が発生し易く、この部位に結晶形が
変化するn- 型層3とn- 型エピ層2との界面が位置す
ると電界集中によって絶縁破壊し易くなる可能性がある
からであり、このようにn- 型層3とn- 型エピ層2と
の界面をメサ形状の側面に位置するようにすることで絶
縁破壊を防止することができる。
As described above, the depth of the groove 4 is n
- is set to be larger than the thickness of the mold layer 3, n -
The interface between the mold layer 3 and the n -type epi layer 2 is located on the side surface of the mesa shape. This is because electric field concentration is likely to occur at the boundary between the bottom surface and the side surface of the groove portion 4, and when the interface between the n -type layer 3 and the n -type epi layer 2 where the crystal form changes is located at this portion, insulation is caused by the electric field concentration. This is because the interface between the n -type layer 3 and the n -type epi layer 2 may be located on the side surface of the mesa shape to prevent dielectric breakdown. it can.

【0025】次に、図1に示すショットキーダイオード
の製造方法について説明する。図4〜図5にショットキ
ーダイオードの製造工程を示す。 〔図4(a)に示す工程〕まず、100μm程度の6H
−SiC(又は4H−SiC)からなる高濃度のn+
炭化珪素基板1を用意する。そして、このn+ 型炭化珪
素基板1の主表面1a上に10.0μm程度の膜厚で6
H−SiC(又は4H−SiC)からなる低濃度のn-
型エピ層2をエピタキシャル成長させる。
Next, a method of manufacturing the Schottky diode shown in FIG. 1 will be described. 4 to 5 show a manufacturing process of the Schottky diode. [Step shown in FIG. 4A] First, 6H of about 100 μm
A high concentration n + -type silicon carbide substrate 1 made of -SiC (or 4H-SiC) is prepared. Then, on main surface 1a of n + -type silicon carbide substrate 1, a film having a thickness of about 10.0 μm
Low concentration n consisting of H-SiC (or 4H-SiC) -
The epitaxial layer 2 is epitaxially grown.

【0026】〔図4(b)に示す工程〕n- 型エピ層2
の上面からSiイオン及びCイオンのイオン注入を行
う。これにより、n- 型エピ層2の表層部にダメージ層
が形成される。このダメージ層は例えばアモルファス状
態となっている。なお、このとき注入されるSiイオン
とCイオンの比を1:1としており、後で行うアニール
処理でSiイオンとCイオンとを過不足なく反応させ
て、すべてSiCとなるようにしている。
[Step shown in FIG. 4B] n - type epi layer 2
Of Si ions and C ions are implanted from the upper surface of the substrate. Thus, a damage layer is formed on the surface of the n -type epi layer 2. This damaged layer is in an amorphous state, for example. Note that the ratio of Si ions and C ions to be implanted at this time is set to 1: 1 and that the Si ions and C ions are reacted by an annealing process performed later without excess or shortage so that all become SiC.

【0027】〔図4(c)に示す工程〕アニール処理を
施し、ダメージ層を再結晶化させる。これにより、6H
−SiCで構成されていたn- 型エピ層2の表層部の結
晶性が変化して、3C−SiCからなるn- 型層3が形
成される。 〔図5(a)に示す工程〕次に、フォト・エッチングに
よりn- 型層3を貫通しn- 型エピ層2まで達する溝部
4を形成する。これにより、n- 型エピ層2の一部とn
- 型層3とが部分的に突出したメサ形状となる。
[Step shown in FIG. 4C] An annealing process is performed to recrystallize the damaged layer. Thereby, 6H
The crystallinity of the surface layer of n -type epi layer 2 made of —SiC changes, and n -type layer 3 made of 3C—SiC is formed. [Step shown in FIG. 5A] Next, a trench 4 penetrating through the n -type layer 3 and reaching the n -type epi layer 2 is formed by photoetching. Thereby, a part of the n -type epi layer 2 and n
-The mold layer 3 has a mesa shape partially projecting.

【0028】〔図5(b)に示す工程〕n+ 型炭化珪素
基板1の裏面側にNiAl膜6を成膜し、熱処理を施す
等してn+ 型炭化珪素基板1とNiAl膜6とをオーミ
ック接触させる。これにより、ショットキーダイオード
のカソード電極が形成される。 〔図5(c)に示す工程〕引き続き、溝部4内を含むn
- 型層3の上面にAl膜5を成膜し、n- 型層3及びn
- 型エピ層2とAl膜5とをショットキー接触させる。
これにより、これにより、ショットキーダイオードのカ
ソード電極が形成され、ショットキーダイオードが完成
する。
[0028] [5 step shown in (b)] The NiAl film 6 is formed on the back side of the n + -type silicon carbide substrate 1, by, for example heat treatment and the n + -type silicon carbide substrate 1 and the NiAl film 6 To make ohmic contact. Thereby, a cathode electrode of the Schottky diode is formed. [Step shown in FIG. 5C] Subsequently, n including the inside of the groove 4
An Al film 5 is formed on the upper surface of the n - type layer 3, and the n-type layer 3 and n
The Schottky contact is made between the -type epi layer 2 and the Al film 5.
Thereby, the cathode electrode of the Schottky diode is thereby formed, and the Schottky diode is completed.

【0029】このように形成されたショットキーダイオ
ードは、例えばパワースイッチング素子を作製するのに
用いることができる。 (他の実施形態)上記実施形態では、イオン注入によっ
て3C−SiCからなるn- 型層3を形成したが、エピ
タキシャル成長によって3C−SiCからなるn- 型層
3を形成してもよい。この場合、制御性よく3C−Si
Cを形成することが可能となるという効果も得られる。
The Schottky diode thus formed can be used, for example, for producing a power switching element. (Other Embodiments) In the above embodiment, the n -type layer 3 made of 3C—SiC is formed by ion implantation, but the n -type layer 3 made of 3C—SiC may be formed by epitaxial growth. In this case, 3C-Si with good controllability
The effect that C can be formed is also obtained.

【0030】また、上記実施形態では、n- 型層3を形
成するためにSiイオンとCイオンをイオン注入した
が、不純物として作用しないもの例えばアルゴン、水
素、若しくはヘリウム等を使用しても同様の効果が得ら
れる。さらに、上記実施形態では、ショットキー障壁を
小さくするためにn- 型層3を3C−SiCで構成した
が、n- 型エピ層2を構成する炭化珪素の結晶形よりも
電位障壁が低いもので構成すれば、消費電力低減の効果
を得ることができる。
In the above-described embodiment, Si ions and C ions are implanted to form the n -type layer 3. However, even if argon, hydrogen, helium, or the like that does not act as an impurity is used, the same applies. The effect of is obtained. Further, in the above embodiment, the n -type layer 3 is made of 3C—SiC in order to reduce the Schottky barrier, but the potential barrier is lower than the crystal form of silicon carbide forming the n -type epi layer 2. , The effect of reducing power consumption can be obtained.

【0031】そして、上記実施形態ではショットキー接
触させる電極(アノード側電極)としてAl膜5を用い
たが、これは4H−SiC又は6H−SiCとショット
キー接触させたときの電位障壁が高く、3C−SiCと
ショットキー接触させたときの電位障壁が低いものを選
択したからであり、その他の電極材料を用いても上記効
果を得ることができる。
In the above embodiment, the Al film 5 is used as an electrode (anode-side electrode) to be brought into Schottky contact, but this has a high potential barrier when brought into Schottky contact with 4H-SiC or 6H-SiC. This is because a material having a low potential barrier when it is brought into Schottky contact with 3C-SiC is selected, and the above-described effect can be obtained even if another electrode material is used.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施形態にかかわるショットキーダ
イオードの断面図である。
FIG. 1 is a cross-sectional view of a Schottky diode according to an embodiment of the present invention.

【図2】図1のショットキーダイオードにバイアスを印
加していないときの空乏層の延びを示す図である。
FIG. 2 is a diagram showing the extension of a depletion layer when no bias is applied to the Schottky diode of FIG. 1;

【図3】3C−SiCとAlとをショットキー接触させ
たものに順方向バイアスを印加したときの電圧−順方向
電流特性を示す図である。
FIG. 3 is a diagram showing a voltage-forward current characteristic when a forward bias is applied to a device in which 3C-SiC and Al are brought into Schottky contact.

【図4】図1に示すショットキーダイオードの製造工程
を説明するための図である。
FIG. 4 is a view for explaining a manufacturing process of the Schottky diode shown in FIG. 1;

【図5】図4に続くショットキーダイオードの製造工程
を説明するための図である。
FIG. 5 is a view illustrating a manufacturing step of the Schottky diode following FIG. 4;

【図6】従来におけるショットキーダイオードの断面図
である。
FIG. 6 is a cross-sectional view of a conventional Schottky diode.

【符号の説明】[Explanation of symbols]

1…n+ 型炭化珪素基板、2…n- 型エピ層、3…n-
型層、4…溝部、5…第2の金属層としてのAl膜、6
…第1の金属層としてのNiAl膜。
1 ... n + -type silicon carbide substrate, 2 ... n - -type epitaxial layer, 3 ... n -
Mold layer, 4 groove portion, 5 Al film as second metal layer, 6
... NiAl film as first metal layer.

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】 主表面(1a)とその反対面である裏面
(1b)とを有し、高濃度で構成された第1導電型の半
導体基板(1)と、 前記半導体基板の主表面上に設けられ、前記半導体基板
よりも低濃度である第1導電型の第1の半導体層(2)
と、 前記第1の半導体層の上面に設けられ、前記第1の半導
体層よりもバンドギャップが小さい、低濃度の第1導電
型の第2の半導体層(3)と、 前記第2の半導体層を貫通して前記第1の半導体層に達
する溝部(4)と、 前記半導体基板の裏面にオーミック接触された第1の金
属層(6)と、 前記第2の半導体層にショットキー接触されていると共
に、前記溝部を介して前記第1の半導体層にもショット
キー接触された第2の金属層(7)とを備えていること
を特徴とするショットキーダイオード。
1. A semiconductor substrate (1) of a first conductivity type having a main surface (1a) and a back surface (1b) opposite to the main surface and comprising a high concentration, and on a main surface of the semiconductor substrate. A first semiconductor layer of a first conductivity type having a lower concentration than the semiconductor substrate.
A low-concentration second semiconductor layer of a first conductivity type provided on an upper surface of the first semiconductor layer and having a band gap smaller than that of the first semiconductor layer; and a second semiconductor A groove (4) penetrating through the layer to reach the first semiconductor layer; a first metal layer (6) in ohmic contact with the back surface of the semiconductor substrate; and a Schottky contact with the second semiconductor layer. And a second metal layer (7) that is also in Schottky contact with the first semiconductor layer via the groove.
【請求項2】 前記第2の半導体層の幅は、逆方向バイ
アスがかけられた時に、前記第2の半導体層の下方にお
いて、前記第1の半導体層内に延びる空乏層がピンチオ
フするように設定されていることを特徴とする請求項1
に記載のショットキーダイオード。
2. The width of the second semiconductor layer is such that a depletion layer extending into the first semiconductor layer below the second semiconductor layer pinches off when a reverse bias is applied. 2. The setting is set.
The Schottky diode according to the above.
【請求項3】 前記溝部の深さは、前記第2の半導体層
の厚みよりも大きくなっていることを特徴とする請求項
1又は2に記載のショットキーダイオード。
3. The Schottky diode according to claim 1, wherein a depth of the groove is larger than a thickness of the second semiconductor layer.
【請求項4】 前記第2の半導体層は前記溝部によって
メサ形状を構成しており、前記溝部の幅は、前記メサ形
状をなす第2の半導体層の幅よりも大きくなっているこ
とを特徴とする請求項1乃至3のいずれか1つに記載の
ショットキーダイオード。
4. The semiconductor device according to claim 1, wherein the second semiconductor layer has a mesa shape formed by the groove, and a width of the groove is larger than a width of the second semiconductor layer having the mesa shape. The Schottky diode according to any one of claims 1 to 3, wherein
【請求項5】 前記第2の半導体層は、3C−SiCで
構成されていることを特徴とする請求項1乃至4のいず
れか1つに記載のショットキーダイオード。
5. The Schottky diode according to claim 1, wherein the second semiconductor layer is made of 3C—SiC.
【請求項6】 前記第1の半導体層は、4H−SiC又
は6H−SiCで構成されていることを特徴とする請求
項1乃至5のいずれか1つに記載のショットキーダイオ
ード。
6. The Schottky diode according to claim 1, wherein the first semiconductor layer is made of 4H—SiC or 6H—SiC.
【請求項7】 前記主表面は、(0001)Si面であ
ることを特徴とする請求項1乃至6のいずれか1つに記
載のショットキーダイオード。
7. The Schottky diode according to claim 1, wherein the main surface is a (0001) Si plane.
【請求項8】 主表面(1a)とその反対面である裏面
(1b)とを有し、高濃度で構成された第1導電型の半
導体基板(1)を用意する工程と、 前記半導体基板の主表面上に、該半導体基板よりも低濃
度である第1導電型の第1の半導体層(2)を形成する
工程と、 前記第1の半導体層の上面に前記第1の半導体層よりも
バンドギャップが小さな半導体で構成された低濃度の第
1導電型の第2の半導体層(3)を形成する工程と、 前記第2の半導体層を貫通して前記前記第1の半導体層
に達する溝部(4)を形成する工程と、 前記半導体基板の裏面に、該半導体基板とオーミック接
触となる第1の金属層(6)を形成する工程と、 前記溝内を含む前記第2の半導体層上に、前記第2の半
導体層及び前記第1の半導体層にショットキー接触とな
る第2の金属層(5)を形成する工程と、を含むことを
特徴とするショットキーダイオードの製造方法。
8. A step of preparing a first conductivity type semiconductor substrate (1) having a main surface (1a) and a back surface (1b) opposite to the main surface and having a high concentration, and Forming a first conductivity-type first semiconductor layer (2) having a lower concentration than the semiconductor substrate on the main surface of the first semiconductor layer; and forming an upper surface of the first semiconductor layer on the upper surface of the first semiconductor layer. Forming a low-concentration second semiconductor layer (3) of the first conductivity type composed of a semiconductor having a small band gap; and penetrating the second semiconductor layer and forming the second semiconductor layer (3) on the first semiconductor layer. A step of forming a groove (4) that reaches; a step of forming a first metal layer (6) in ohmic contact with the semiconductor substrate on the back surface of the semiconductor substrate; and a step of forming the second semiconductor including the inside of the groove. A Schottky contact with the second semiconductor layer and the first semiconductor layer on the layer Method of manufacturing a Schottky diode which comprises forming a composed second metal layer (5), a.
【請求項9】 前記溝部を形成する工程は、前記溝部の
深さが前記第2の半導体層の厚みよりも大きくなるよう
にすることを特徴とする請求項8に記載のショットキー
ダイオードの製造方法。
9. The method of manufacturing a Schottky diode according to claim 8, wherein in the step of forming the groove, the depth of the groove is larger than the thickness of the second semiconductor layer. Method.
【請求項10】 前記第2の半導体層を形成する工程
は、エピタキシャル成長によって前記第1の半導体層上
に前記第2の半導体層を形成することを特徴とする請求
項8又は9に記載のショットキーダイオードの製造方
法。
10. The shot according to claim 8, wherein, in the step of forming the second semiconductor layer, the second semiconductor layer is formed on the first semiconductor layer by epitaxial growth. Manufacturing method of key diode.
JP21772298A 1998-07-31 1998-07-31 Schottky diode and manufacturing method thereof Expired - Fee Related JP3817915B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP21772298A JP3817915B2 (en) 1998-07-31 1998-07-31 Schottky diode and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21772298A JP3817915B2 (en) 1998-07-31 1998-07-31 Schottky diode and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2000049363A true JP2000049363A (en) 2000-02-18
JP3817915B2 JP3817915B2 (en) 2006-09-06

Family

ID=16708722

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21772298A Expired - Fee Related JP3817915B2 (en) 1998-07-31 1998-07-31 Schottky diode and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP3817915B2 (en)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313850A (en) * 2005-05-09 2006-11-16 Sumitomo Electric Ind Ltd Silicon carbide semiconductor device and its fabrication process
JP2009016875A (en) * 2001-07-23 2009-01-22 Cree Inc Gallium nitride based diode with low forward voltage and low reverse current operation
JP2009049198A (en) * 2007-08-20 2009-03-05 New Japan Radio Co Ltd Semiconductor device and manufacturing method thereof
JP2010068008A (en) * 2009-12-24 2010-03-25 Mitsubishi Electric Corp Method of manufacturing silicon carbide schottky barrier diode
US8344398B2 (en) 2007-01-19 2013-01-01 Cree, Inc. Low voltage diode with reduced parasitic resistance and method for fabricating
US8377811B2 (en) 2007-10-11 2013-02-19 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device
US8507924B2 (en) 2004-07-02 2013-08-13 Cree, Inc. Light emitting diode with high aspect ratio submicron roughness for light extraction and methods of forming
US8519437B2 (en) 2007-09-14 2013-08-27 Cree, Inc. Polarization doping in nitride based diodes
US8679876B2 (en) 2006-11-15 2014-03-25 Cree, Inc. Laser diode and method for fabricating same
US9012937B2 (en) 2007-10-10 2015-04-21 Cree, Inc. Multiple conversion material light emitting diode package and method of fabricating same

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016875A (en) * 2001-07-23 2009-01-22 Cree Inc Gallium nitride based diode with low forward voltage and low reverse current operation
US8507924B2 (en) 2004-07-02 2013-08-13 Cree, Inc. Light emitting diode with high aspect ratio submicron roughness for light extraction and methods of forming
JP2006313850A (en) * 2005-05-09 2006-11-16 Sumitomo Electric Ind Ltd Silicon carbide semiconductor device and its fabrication process
JP4613682B2 (en) * 2005-05-09 2011-01-19 住友電気工業株式会社 Silicon carbide semiconductor device and manufacturing method thereof
US8679876B2 (en) 2006-11-15 2014-03-25 Cree, Inc. Laser diode and method for fabricating same
US8344398B2 (en) 2007-01-19 2013-01-01 Cree, Inc. Low voltage diode with reduced parasitic resistance and method for fabricating
US9041139B2 (en) 2007-01-19 2015-05-26 Cree, Inc. Low voltage diode with reduced parasitic resistance and method for fabricating
JP2009049198A (en) * 2007-08-20 2009-03-05 New Japan Radio Co Ltd Semiconductor device and manufacturing method thereof
US8519437B2 (en) 2007-09-14 2013-08-27 Cree, Inc. Polarization doping in nitride based diodes
US9012937B2 (en) 2007-10-10 2015-04-21 Cree, Inc. Multiple conversion material light emitting diode package and method of fabricating same
US8377811B2 (en) 2007-10-11 2013-02-19 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device
JP2010068008A (en) * 2009-12-24 2010-03-25 Mitsubishi Electric Corp Method of manufacturing silicon carbide schottky barrier diode

Also Published As

Publication number Publication date
JP3817915B2 (en) 2006-09-06

Similar Documents

Publication Publication Date Title
KR100937276B1 (en) Semiconductor device and manufacturing method thereof
JP4892787B2 (en) Schottky diode and manufacturing method thereof
JP3385938B2 (en) Silicon carbide semiconductor device and method of manufacturing the same
CN109841616B (en) Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device
JP3848700B2 (en) Silicon carbide semiconductor device
JP2003318413A (en) High breakdown voltage silicon carbide diode and manufacturing method therefor
JPH09260650A (en) Silicon carbide trench fet and manufacture thereof
US20240186424A1 (en) Wide band gap semiconductor electronic device having a junction-barrier schottky diode
JP3817915B2 (en) Schottky diode and manufacturing method thereof
JP4532853B2 (en) Semiconductor device
JP5621198B2 (en) Semiconductor device
CN112951905A (en) SiC reverse conducting type insulated gate bipolar transistor device and manufacturing method thereof
JP6648852B1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
KR100613844B1 (en) Sic - schottky barrier diode and manufacturing method of the same
WO2019053204A1 (en) Feeder design with high current capability
CN113972261A (en) Silicon carbide semiconductor device and preparation method
CN210575962U (en) SiC MOSFET device
JP2000188406A (en) Silicon carbide schottky barrier diode and its manufacture
JPH11121744A (en) Semiconductor device and manufacture thereof
JP4934903B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
EP3637474B1 (en) Silicon carbide switch device and manufacturing method therefor
JP2000082810A (en) Silicon carbide trench mos semiconductor device and manufacture thereof
JP3879697B2 (en) Semiconductor device
JP6930113B2 (en) Semiconductor devices and manufacturing methods for semiconductor devices
JPH06209015A (en) Diamond junction type field-effect transistor and its manufacture

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060310

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060322

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060605

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090623

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140623

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees