JP4839548B2 - Silicon carbide semiconductor device and manufacturing method thereof - Google Patents

Silicon carbide semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP4839548B2
JP4839548B2 JP2001260212A JP2001260212A JP4839548B2 JP 4839548 B2 JP4839548 B2 JP 4839548B2 JP 2001260212 A JP2001260212 A JP 2001260212A JP 2001260212 A JP2001260212 A JP 2001260212A JP 4839548 B2 JP4839548 B2 JP 4839548B2
Authority
JP
Japan
Prior art keywords
gate
region
silicon carbide
conductivity type
drift layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001260212A
Other languages
Japanese (ja)
Other versions
JP2003069042A (en
Inventor
クマール ラジェシュ
剛 山本
淳 小島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2001260212A priority Critical patent/JP4839548B2/en
Publication of JP2003069042A publication Critical patent/JP2003069042A/en
Application granted granted Critical
Publication of JP4839548B2 publication Critical patent/JP4839548B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Description

【０００１】
【発明の属する技術分野】
本発明は、Ｊ−ＦＥＴ動作とＭＯＳＦＥＴ動作とを兼ね備えた炭化珪素半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、炭化珪素を半導体材料とするＪ−ＦＥＴが提案されている。図２２に、パワー素子として用いられる炭化珪素半導体装置の一例としてＮチャネル型のＪ−ＦＥＴの断面構成を示す。図２２に示されるように、Ｎチャネル型のＪ−ＦＥＴは、炭化珪素からなるＮ+型基板Ｊ１の上にＮ-型エピ層Ｊ２を成長させた基板を用いて形成される。Ｎ-型エピ層Ｊ２の表層部にはＰ型の第１ゲート領域Ｊ３がイオン注入によって形成されている。そして、第１ゲート領域Ｊ３上を含み、Ｎ-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ゲート領域Ｊ３よりも上層に位置する領域にＮ+型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちＮ+型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはエピタキシャル成長によるＰ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、Ｎ+型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、Ｎ+型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図２２に示すＪ−ＦＥＴが構成されている。
【０００３】
このような構成のＪ−ＦＥＴをノーマリオフ型とする場合には、第１、第２ゲート電極Ｊ７、Ｊ８に対して電圧を印加していない際に、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層によってチャネル層Ｊ４がピンチオフされるように設計する。そして、第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことでＪ−ＦＥＴを動作させる。
【０００４】
【発明が解決しようとする課題】
しかしながら、Ｊ−ＦＥＴは、イオン注入によって各ゲート領域が形成されていることから、ゲート領域とチャネル領域とのＰＮジャンクションでの欠陥あるいは再結合によってゲート領域からホールが発生し、バイポーラトランジスタ動作が行われてしまうという問題を有している。このようなバイポーラトランジスタ動作を発生させないように、炭化珪素の理論限界であるＰＮジャンクションのビルトインポテンシャル（約２．９Ｖ）までの使用を行わず、しきい値を下げるということもできるが、ノイズによってオンするようになるという問題が発生する。
【０００５】
本発明は上記点に鑑みて、ノイズによってオンしてしまわない構成の炭化珪素半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第１導電型の炭化珪素からなる基板（１）と、基板（１）上に形成され、基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）と、ドリフト層（２）の中層部において、互いに離間するように形成された第２導電型の複数の第１ゲート領域（３）と、ドリフト層（２）のうち複数の第１ゲート領域（３）の間に位置する部位において、複数の第１ゲート領域（３）から所定間隔あけて配置された第２導電型の第２ゲート領域（４）と、ドリフト層（２）の表層部に形成され、ドリフト層（２）よりも高濃度とされた第１導電型のソース領域（５）と、第２ゲート領域（４）の上層部において、ドリフト層（２）の表面から複数の第１ゲート領域（３）の間まで達するように形成され、複数の第１ゲート領域（３）と対向する側壁を有してなるトレンチ（７）と、トレンチ（７）の側壁に形成されたゲート絶縁膜（８）と、ゲート絶縁膜（８）の表面に形成されたＭＯＳゲート（９）と、複数の第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、第２ゲート領域（４）に電気的に接続された第２ゲート電極（１３）と、ソース領域（５）に電気的に接続されたソース電極（１１）と、基板（１）の裏面側に形成されたドレイン電極（１２）とを有し、第１、第２ゲート領域（３、４）の間を第１チャネル領域（１４）とするＪ−ＦＥＴと、トレンチ（７）の側壁のうち複数の第１ゲート領域（３）と対向する部分を第２チャネル領域（１５）とするＭＯＳＦＥＴとが組み合わされていることを特徴としている。
【０００７】
このように、Ｊ−ＦＥＴとＭＯＳＦＥＴとを組み合わせた炭化珪素半導体装置とすることで、ノイズによってＪ−ＦＥＴがオンしても、ＭＯＳＦＥＴがオンしなければオンしない構成とすることができる。このため、ノイズによってオンしてしまわない構成の炭化珪素半導体装置とすることができる。
【０００８】
請求項２に記載の発明では、複数の第１ゲート領域（３）は、トレンチ（７）の側壁から離間して配置されており、ドリフト領域（２）のうち複数の第１ゲート領域（３）とゲート絶縁膜（８）に挟まれる部分が第２チャネル領域（１５）となり、ＭＯＳＦＥＴが蓄積型で動作するように構成されていることを特徴としている。このように、蓄積型のＭＯＳＦＥＴとＪ−ＦＥＴとを組み合わせた炭化珪素半導体装置とすることができる。
【０００９】
請求項３に記載の発明では、複数の第１ゲート領域（３）は、トレンチ（７）の側壁まで達してゲート絶縁膜（８）と接するように配置されており、複数の第１ゲート領域（３）のうちゲート絶縁膜（８）と接する部分が第２チャネル領域（１５）となり、ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴としている。このように、反転型のＭＯＳＦＥＴとＪ−ＦＥＴとを組み合わせた炭化珪素半導体装置とすることもできる。
【００１０】
請求項４に記載の発明では、複数の第１ゲート領域（３）のうちのいずれかの上層部とオーバラップし、トレンチ（７）の側壁のうち複数の第１ゲート領域（３）と対向する部分まで達するように形成された第２導電型領域（３０）が備えられ、第２導電型領域（３０）のうちゲート絶縁膜（８）と接する部分が第２チャネル領域（１５）となり、ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴としている。このように、第１ゲート領域とオーバラップするような第２導電型領域を設け、この第２導電型領域を反転層とする構成とすることもできる。
【００１１】
請求項５に記載の発明では、ドリフト層（２）のうち複数の第１ゲート領域（３）とソース領域（５）との間に配置され、トレンチ（７）の側壁まで達してゲート絶縁膜（８）に接するように構成された第２導電型領域（４０）を有し、第２導電型領域（４０）のうちゲート絶縁膜（８）と接する部分をＭＯＳＦＥＴの第２チャネル領域（１５）とすることを特徴としている。このように、第１ゲート領域とソース領域との間に第２導電型領域を設け、この第２導電型領域によって第２チャネル領域を構成するような炭化珪素半導体装置としても、請求項１と同様の効果を得ることができる。
【００１２】
請求項６に記載の発明では、第２ゲート領域（４）は、トレンチ（７）の底面に接するように配置されていることを特徴としている。このように、第２ゲート領域をトレンチの底面に配置することができる。また、トレンチの底面から離れた構成とすることもできる。
【００１３】
請求項７に記載の発明では、基板（１）のうちＪ−ＦＥＴおよびＭＯＳＦＥＴが形成された領域をセル部とすると、セル部の外周部領域において複数の第１ゲート領域（３）と第１ゲート電極（１０）とのコンタクトもしくは第２ゲート領域（４）と第２ゲート電極（１３）とのコンタクトの少なくとも一方が取られていることを特徴としている。このように、セル部の外周部領域でコンタクトを行えば、第１、第２ゲート電極やソース電極のレイアウトを簡素なものとすることができるため、素子寸法の縮小に有利な構造とすることができる。
【００１４】
請求項８に記載の発明では、基板（１）のうちＪ−ＦＥＴおよびＭＯＳＦＥＴが形成された領域をセル部とすると、セル部の外周部領域において、第１ゲート電極（１０）および第２ゲート電極（１３）が共通化された電極と複数の第１ゲート領域（３）および第２ゲート領域（４）とのコンタクトが取られていることを特徴としている。このように、第１、第２ゲート電極が共通化された電極とすることも可能である。
【００１５】
請求項９に記載の発明では、ドリフト層（５２）の表層部に形成され、複数の第１ゲート領域（５３）から所定間隔離間して配置されると共に、複数の第１ゲート領域（５３）と対向する部位を有して構成された第２導電型の第２ゲート領域（５４）と、ドリフト層（５２）の表層部において、第２ゲート領域（５４）を挟んでトレンチ（５７）の反対側に形成され、ドリフト層（５２）よりも高濃度とされた第１導電型のソース領域（５５）とを有し、第１、第２ゲート領域（５３、５４）の間を第１チャネル領域（６４）とするＪ−ＦＥＴと、トレンチ（５７）の側壁のうち複数の第１ゲート領域（５３）と対向する部分を第２チャネル領域（６５）とするＭＯＳＦＥＴとが組み合わされていることを特徴としている。このような構成の炭化珪素半導体装置においても、請求項１と同様の効果を得ることができる。
【００１６】
請求項１０に記載の発明では、複数の第１ゲート領域（５３）は、トレンチ（５７）の側壁から離間して配置されており、ドリフト領域（５２）のうち複数の第１ゲート領域（５３）とゲート絶縁膜（５８）に挟まれる部分が第２チャネル領域（６５）となり、ＭＯＳＦＥＴが蓄積型で動作するように構成されていることを特徴としている。このように、請求項９に記載の炭化珪素半導体装置においても蓄積型のＭＯＳＦＥＴを採用することができる。
【００１７】
請求項１１に記載の発明では、複数の第１ゲート領域（５３）は、トレンチ（５７）の側壁まで達してゲート絶縁膜（５８）と接するように配置されており、複数の第１ゲート領域（５３）のうちゲート絶縁膜（５８）と接する部分（５３ａ）が第２チャネル領域（６５）となり、ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴としている。このように、反転型のＭＯＳＦＥＴも採用することができる。
【００１８】
請求項１２に記載の発明では、複数の第１ゲート領域（５３）のいずれかとオーバラップし、トレンチ（５７）の側壁のうち複数の第１ゲート領域（５３）と対向する部分まで達するように形成された第２導電型領域（８０）が備えられ、第２導電型領域（８０）のうちゲート絶縁膜（５８）と接する部分が第２チャネル領域（６５）となり、ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴としている。このように、第１ゲート領域とオーバラップする第２導電型領域を設け、この第２導電型領域を第２チャネル領域とする反転型のＭＯＳＦＥＴとすることもできる。
【００１９】
請求項１３に記載の発明では、トレンチ（５７）の底面の下層部には、第２導電型領域（７０）が備えられていることを特徴としている。このような第２導電型領域を備えると、トレンチの底面、特にコーナー部で生じる電界集中を緩和することができ、炭化珪素半導体装置の耐圧を向上させることが可能である。
【００２０】
請求項１４に記載の発明では、基板（１）のうちＪ−ＦＥＴおよびＭＯＳＦＥＴが形成された領域をセル部とすると、セル部の外周部領域において複数の第１ゲート領域（５３）と第１ゲート電極（６０）とのコンタクトが取られていることを特徴としている。このように、セル部の外周部領域でコンタクトを行えば、第１、第２ゲート電極やソース電極のレイアウトを簡素なものとすることができるため、素子寸法の縮小に有利な構造とすることができる。
【００２１】
請求項１５に記載の発明では、ドリフト層（９２）のうち複数の第１ゲート領域（９３）及びトレンチ（９７）の底面の下層部に形成され、複数の第１ゲート領域（９３）から所定間隔あけて配置された第２導電型の第２ゲート領域（９４）を有し、第１、第２ゲート領域（９３、９４）の間をＪ−ＦＥＴの第１チャネル領域（１０４）とすることを特徴としている。このような構成の炭化珪素半導体装置においても請求項１と同様の効果を得ることができる。
【００２２】
なお、請求項１５に示す炭化珪素半導体装置においても、請求項１６や請求項１７に示す構成とすることで、請求項７や請求項８と同様の効果を得ることができる。
【００２３】
請求項１８乃至２７に記載の発明は、請求項１乃至１７に記載の炭化珪素半導体装置の製造方法に関するものである。これらの方法により、請求項１乃至１７に記載の炭化珪素半導体装置を製造することができる。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置の断面構成を示す。以下、図１に基づき本実施形態における炭化珪素半導体装置の構成について説明する。
【００２６】
図１に示すように、例えば１×１０19ｃｍ-3以上の高い不純物濃度とされたＮ+型基板１が用いられ、このＮ+型基板１の主表面上に、例えば１×１０15〜５×１０16ｃｍ-3の低い不純物濃度とされたＮ-型ドリフト層２が形成されている。
【００２７】
Ｎ-型ドリフト層２の中層部には、Ｐ+型層からなる複数の第１ゲート領域３が所定間隔あけて複数個形成されていると共に、この第１ゲート領域３に挟まれた領域において、各第１ゲート領域３から等間隔離間するように第２ゲート領域４が形成されている。これら第１、第２ゲート領域３、４は、例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度とされており、同等の深さまで形成されている。
【００２８】
また、Ｎ-型ドリフト層２の表層部には、例えば１×１０18〜５×１０19ｃｍ-3の高い不純物濃度とされたＮ+型ソース領域５が形成されていると共に、第１ゲート領域３と接続されたＰ+型コンタクト領域６が形成されている。そして、Ｎ+型ソース領域５と第１ゲート領域３との間は所定間隔あけられた構成となっている。
【００２９】
さらに、Ｎ-型ドリフト層２には、Ｎ+型ソース領域５を貫通し、第２ゲート領域４まで達するトレンチ７が形成されている。このトレンチ７は、その側壁面の一部が第１ゲート領域３に挟まれるような深さとされる。このトレンチ７の内壁には、ゲート酸化膜（ゲート絶縁膜）８およびＰｏｌｙ−ＳｉからなるＭＯＳゲート９が順に成膜されており、これらゲート酸化膜８およびＭＯＳゲート９によってトレンチ７が埋め込まれた状態となっている。
【００３０】
また、第１ゲート領域３の表面には、第１ゲート電極１０が電気的に接続されており、Ｎ+型ソース領域５の表面には、ソース電極１１が電気的に接続されている。そして、Ｎ+型基板１の裏面側にはドレイン電極１２が形成され、図１に示す構造が構成されている。
【００３１】
なお、図１とは別断面において、第２ゲート領域４も第２ゲート電極１３と電気的に接続され、第２ゲート電極１３を介して第２ゲート領域３への印加電圧を制御できるようになっている。
【００３２】
以上のような構成の炭化珪素半導体装置は、Ｊ−ＦＥＴとＭＯＳＦＥＴとを組み合わせた構成となっている。すなわち、Ｎ-型ドリフト層２のうち第１、第２ゲート３、４に挟まれた部分をチャネル領域１４とし、第１、第２ゲート領域３、４への印加電圧に基づいてチャネルを設定するＪ−ＦＥＴと、Ｎー型ドリフト層２のうち第１ゲート領域３とトレンチ７との間に挟まれた部分を蓄積型のチャネル領域１５とし、ＭＯＳゲート９への印加電圧に基づいて蓄積型チャネルを設定する蓄積型のＭＯＳＦＥＴとが備えられている。このため、ソース電極１１からドレイン電極１２に向かう経路において、ＭＯＳＦＥＴのチャネル領域１５、Ｊ−ＦＥＴのチャネル領域１４の順で配置された構成となる。
【００３３】
このように構成された炭化珪素半導体装置はノーマリオフで作動する。この作動は、第１ゲート電極１０および第２ゲート電極１３の接続態様によって異なっており、以下のように行われる。
【００３４】
▲１▼第１、第２ゲート電極１０、１３の電位が制御可能な態様の場合には、第１、第２ゲート電極１０、１３の電位に基づいて第１、第２ゲート領域３、４の双方からチャネル領域１４側に延びる空乏層の延び量を制御するダブルゲート駆動が行われる。
【００３５】
例えば、第１、第２ゲート電極１０、１３に電圧を印加していない時には、チャネル領域１４が第１、第２ゲート領域３、４の双方から延びる空乏層によってピンチオフされる。一方、このときにはＭＯＳゲート９にも電圧が印加されず、チャネル領域１５もゲート酸化膜８および第１ゲート領域３から延びる空乏層によってピンチオフされる。これにより、Ｊ−ＦＥＴおよびＭＯＳＦＥＴが共にオフし、ソース−ドレイン間の電流がオフされる。 そして、第１、第２ゲート領域３、４とチャネル領域１４（Ｎ-型ドリフト層２）との間に順バイアスをかけると共に、ＭＯＳゲート９に電圧を印加すると、チャネル領域１４、１５に延びる空乏層の延び量が縮小されると共に、チャネル領域１５にキャリアが蓄積される。これにより、チャネル領域１４、１５にチャネルが設定されて、Ｊ−ＦＥＴおよびＭＯＳＦＥＴが共にオンし、ソース−ドレイン間に電流が流される。
【００３６】
▲２▼第１ゲート電極１０の電位のみが独立して制御可能で、第２ゲート電極１３の電位が例えばソース電極１１と同電位とされる態様の場合には、第１ゲート電極１０の電位に基づいて第１ゲート領域３側からチャネル領域１４側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第１ゲート領域３側から延びる空乏層のみによって行われることになる。
【００３７】
▲３▼第２ゲート電極１３の電位のみが独立して制御可能で、第１ゲート電極１０の電位が例えばソース電極１１と同電位とされる態様の場合には、第２ゲート電極１３の電位に基づいて第２ゲート領域４側からチャネル領域１４側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第２ゲート領域４側から延びる空乏層のみによって行われることになる。
【００３８】
次に、図１に示す炭化珪素半導体装置の製造方法について、図２〜図５に示す炭化珪素半導体装置の製造工程を参照して説明する。
【００３９】
〔図２（ａ）に示す工程〕
（０００１）Ｓｉ面で切り出された厚さ４００μｍ程度の３Ｃ、４Ｈ、６Ｈもしくは１５Ｒ−ＳｉＣからなるＮ+型基板１を用意し、このＮ+型基板１の表面に厚さ１０μｍ程度のＮ-型ドリフト層２を成膜する。
【００４０】
〔図２（ｂ）に示す工程〕
Ｎ-型ドリフト層２の表面にマスク材となるＬＴＯ膜２０を配置したのち、フォトリソグラフィにてＬＴＯ膜２０をパターニングして、ＬＴＯ膜２０のうち第１、第２ゲート領域３、４の形成予定位置を開口させる。その後、ＬＴＯ膜２０をマスクとしたＰ型不純物のイオン注入を行い、Ｎ-型ドリフト層２の中層部に第１、第２ゲート領域３、４を形成する。このとき、Ｐ型不純物としてＢ（ボロン）やＡｌ（アルミニウム）等を用いることができるが、Ｂを用いる場合にはＢと共にＣ（炭素）を所定割合注入することで、Ｂの拡散を抑制することが可能である。
【００４１】
〔図３（ａ）に示す工程〕
ＬＴＯ膜２０を除去した後、再びマスク材となるＬＴＯ膜２１を配置し、フォトリソグラフィにてＬＴＯ膜２１をパターニングして、ＬＴＯ膜２１のうちＰ+型コンタクト領域６の形成予定位置を開口させる。その後、ＬＴＯ膜２１をマスクとして、図２（ｂ）に示す工程と同様にＰ型不純物のイオン注入を行い、Ｎ-型ドリフト層２の表層部に、第１ゲート領域３につながるＰ+型コンタクト領域６を形成する。
【００４２】
〔図３（ｂ）に示す工程〕
ＬＴＯ膜２１を除去した後、もう一度マスク材となるＬＴＯ膜２２を配置し、フォトリソグラフィにてＬＴＯ膜２２をパターニングして、ＬＴＯ膜２２のうちのＮ+型ソース領域５の形成予定位置を開口させる。その後、ＬＴＯ膜２２をマスクとしてＮ型不純物、例えば、Ｐ（リン）やＮ（窒素）のイオン注入を行い、Ｎ-型ドリフト層２の表層部にＮ+型ソース領域５を形成する。この後、アニール処理を行って、各領域３〜６に注入されたイオンを活性化させる。
【００４３】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去したのち、マスク材を配置したのち、フォトエッチングにてマスク材のうちトレンチ７の形成予定位置を開口させる。その後、マスク材を用いたエッチング、例えばＲＩＥ（Reactive Ion Etching）を行い、Ｎ+型ソース領域５を貫通し、第２ゲート領域４に達するトレンチ７を形成する。このとき、トレンチ７の底面がほぼ第１ゲート領域３の中間位置となるようにする。
【００４４】
〔図４（ｂ）に示す工程〕
必要に応じてトレンチ７の形成時に生じたダメージを犠牲酸化によって除去したのち、熱酸化もしくはデポジションにより、ゲート酸化膜８を成膜する。
【００４５】
〔図５（ａ）、（ｂ）に示す工程〕
図５（ａ）に示すように、トレンチ７を埋め込むようにＰｏｌｙ−Ｓｉ層２３を形成する。その後、図５（ｂ）に示すように、Ｐｏｌｙ−Ｓｉ層２３をエッチバックし、トレンチ７内にＭＯＳゲート９を形成する。
【００４６】
〔図５（ｃ）に示す工程〕
Ｐｏｌｙ−Ｓｉ層２３をエッチバックしたあと、表層部にＬＴＯ膜を形成し、層間絶縁膜とする。
【００４７】
〔図６（ａ）に示す工程〕
フォトエッチングにより層間絶縁膜に対してＮ+型ソース領域５やＰ+型コンタクト領域６、ＭＯＳゲート９を露出させるコンタクトホールを形成する。次いで、基板表面全面に金属層を成膜したのち、金属層をパターニングして、Ｐ+型コンタクト領域６に電気的に接続される第１ゲート電極１０を形成すると共に、Ｎ+型ソース領域５に電気的に接続されるソース電極１１を形成する。また、このとき、図６（ａ）中の断面では示されないが、別段面において第２ゲート電極１３を形成する。そして、Ｎ+型基板１の裏面側にドレイン電極１２を形成した後、シンター工程を行うことで、図１に示すＪ−ＦＥＴを備えた炭化珪素半導体装置が完成する。
【００４８】
以上のように本実施形態における炭化珪素半導体装置では、Ｊ−ＦＥＴとＭＯＳＦＥＴとを組み合わせた構成としている。このような構成においては、ＭＯＳＦＥＴが所定のしきい値電圧（例えば１５Ｖ）にならないとオンしないため、ノイズが生じてＪ−ＦＥＴのしきい値を超え、Ｊ−ＦＥＴがオンしたとしても炭化珪素半導体装置がオンしない構成とすることができる。これにより、ノイズによってもオンしてしまわない炭化珪素半導体装置とすることができる。
【００４９】
ここで、ＭＯＳＦＥＴは、ゲート酸化膜とチャネル領域を形成する炭化珪素との界面における界面準位が高く、チャネル移動度が低くなるという問題を有している。このため、本実施形態に示す炭化珪素半導体装置におけるＭＯＳＦＥＴの部分が、通常ＭＯＳＦＥＴだけで炭化珪素半導体装置を構成する場合と比較して、チャネル長が短くなるようにするとより好適である。
【００５０】
なお、ここでは、Ｎ-型ドリフト層２の表層部にＰ+型コンタクト領域６を形成することで第１ゲート領域３と第１ゲート電極１０との電気的接続を図ったが、第１ゲート領域３の上においてＮ-型ドリフト層２をエッチングし、第１ゲート領域３を露出させるようにすれば、第１ゲート領域３と第１ゲート電極１０とを直接的に接続することも可能である。
【００５１】
（第２実施形態）
図７に、本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す。以下、図７に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
本実施形態では、図７に示される素子が形成されるセル部においては、Ｎ-型ドリフト層２の表面全域にＮ+型ソース領域５を配置し、セル部の外周部において、第１、第２ゲート領域３、４が外部と電気的に接続されるように構成されている。
【００５３】
このような構成とすれば、第１、第２ゲート電極１０、１３やソース電極１１のレイアウトを簡素なものとすることができるため、素子寸法の縮小に有利な構造とすることができる。
【００５４】
なお、図７では第１、第２ゲート電極１０、１３を別々に構成したものを示したが、図８に示すように第１、第２ゲート電極１０、１３を共通化した構成とし、第１、第２ゲート領域３、４を同一電位で制御するようにしても良い。
【００５５】
（第３実施形態）
図９に、本発明の第３実施形態における炭化珪素半導体装置の断面構成を示す。以下、図９に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５６】
図９に示すように、第１ゲート領域３の上層部にＰ-型層（第２導電型領域）３０が備えられている。このＰ-型層３０は、トレンチ７の側壁まで達するように形成され、チャネル領域１５がＰ-型層３０によって構成されている。
【００５７】
このような構成の炭化珪素半導体装置は、ＭＯＳＦＥＴが蓄積型ではなく反転型として動作する。すなわち、ＭＯＳゲート９に電圧を印加すると、Ｐ-型層３０のうちのゲート酸化膜８に接する部分（トレンチ７の側壁）に電子が誘起され、Ｐ-型層３０で構成されたチャネル領域１５がＮ型に反転し、チャネルを設定するようになっている。この他の動作原理は、第１実施形態と同様である。
【００５８】
このように、Ｊ−ＦＥＴと反転型のＭＯＳＦＥＴとを組み合わせた炭化珪素半導体装置としても、第１実施形態と同様の効果を得ることが可能である。
【００５９】
なお、このような構成の炭化珪素半導体装置の製造方法は、基本的には第１実施形態と同様であり、第１実施形態における図２（ｂ）の工程の後に、ＬＴＯ膜２０を除去し、セル部全域にＰ型不純物をイオン注入することで、Ｐ-型層３０を形成する工程を追加すれば良い。
【００６０】
（第４実施形態）
図１０に、本発明の第４実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第３実施形態における反転型のＭＯＳＦＥＴを採用した炭化珪素半導体装置に対し、第２実施形態で示すように、セル部の外周部において、第１、第２ゲート領域３、４が外部と電気的に接続される構成を採用したものである。その他の構成については第３実施形態と同様である。
【００６１】
このように、第３実施形態と第２実施形態とを組み合わせることも可能である。このような構成とすることにより、第３実施形態のように反転型のＭＯＳＦＥＴを採用した炭化珪素半導体装置において、第２実施形態に示した効果を得ることができる。
【００６２】
なお、本実施形態においても、図１０に示すような第１、第２ゲート電極１０、１３を別々に構成したものだけでなく、図１１に示すように第１、第２ゲート電極１０、１３を共通化した構成とし、第１、第２ゲート領域３、４を同一電位で制御するようにしても良い。
【００６３】
（第５実施形態）
図１２に、本発明の第５実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１実施形態における第１ゲート領域３を不純物濃度が低濃度とされたＰ-型層で構成すると共に、第１ゲート領域３がゲート絶縁膜８に接触するようにしたものである。なお、本実施形態でも第２ゲート領域４は、第１ゲート領域３から所定間隔離間するように、トレンチ７の側壁よりも内側、つまりトレンチ７の底面の内側部分で終端した構成となっている。
【００６４】
このような構成によれば、第１ゲート領域３が低濃度のＰ-型層で構成されることになるため、ＭＯＳゲート９への電圧印加により、第１ゲート領域３のうちトレンチ７の側壁に接する部分が反転する反転型のＭＯＳＦＥＴとして動作する。このような構成であっても、第３実施形態と同様に、Ｊ−ＦＥＴと反転型のＭＯＳＦＥＴとを組み合わせた構成の炭化珪素半導体装置とすることができ、第３実施形態と同様の動作、同様の効果を得ることができる。
【００６５】
なお、本実施形態の場合には、第１ゲート領域３の不純物濃度が薄くなってしまうことになるが、第１ゲート領域３はＮ-型ドリフト層２へ延びる空乏層を制御する役割を果たすものであり、電流を流すものではないため、不純物濃度が低濃度であっても問題は生じない。
【００６６】
このような炭化珪素半導体装置の製造方法は、基本的には第１実施形態と同様であり、第１実施形態に対して第１、第２ゲート領域３、４の形成を別々に行い、第１、第２ゲート領域３、４の不純物濃度を変えれば良い。
【００６７】
なお、本実施形態においても、第３実施形態に示すようなセル部の外周部において、第１、第２ゲート領域３、４が外部と電気的に接続される構成を採用することも可能であり、また、第１、第２ゲート電極１０、１３を共通化した構成とし、第１、第２ゲート領域３、４を同一電位で制御するようにすることも可能である。
【００６８】
（第６実施形態）
図１３に、本発明の第６実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１実施形態で示した第１、第２ゲート領域３、４のうちＮ-型ドリフト層２の深い位置となる部分のみを形成し、Ｎ-型ドリフト層２のうちの第１ゲート領域３とＮ+型ソース領域５の間にＰ-型反転層（第２導電型領域）４０を備えたものである。その他の構成は第１実施形態と同様である。
【００６９】
このような構成によれば、ＭＯＳゲート９への電圧印加により、Ｐ-型反転層４０のうちトレンチ７の側壁に面する部分が反転する反転型のＭＯＳＦＥＴとして動作する。このような構成であっても、第３実施形態と同様に、Ｊ−ＦＥＴと反転型のＭＯＳＦＥＴとを組み合わせた構成の炭化珪素半導体装置とすることができ、第３実施形態と同様の動作、同様の効果を得ることができる。
【００７０】
このような炭化珪素半導体装置の製造方法は、基本的には第１実施形態と同様であり、第１実施形態に対して、第１、第２ゲート領域３、４の形成前または後に、Ｎ-型ドリフト層２に対してＰ型不純物のイオン注入を行い、Ｐ-型反転層４０を形成する工程を追加すれば良い。ただし、Ｐ-型反転層４０の形成工程は、イオン注入に限らず、Ｎ-型ドリフト層２のエピタキシャル成長条件を一旦変更し、Ｐ-型となるようにすることによっても可能である。
【００７１】
（第７実施形態）
図１４に、本発明の第７実施形態における炭化珪素半導体装置の断面構成を示す。以下、図１４に基づき本実施形態における炭化珪素半導体装置の構成について説明する。
【００７２】
図１４に示すように、例えば１×１０19ｃｍ-3以上の高い不純物濃度とされたＮ+型基板５１が用いられ、このＮ+型基板５１の主表面上に、例えば１×１０15〜５×１０16ｃｍ-3の低い不純物濃度とされたＮ-型ドリフト層５２が形成されている。
【００７３】
Ｎ-型ドリフト層５２の中層部には、例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度とされたＰ+型層からなる第１ゲート領域５３が所定間隔あけて複数個形成されている。
【００７４】
また、Ｎ-型ドリフト層５２の表層部には、例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度とされたＰ+型層からなる第２ゲート領域５４が形成されていると共に、例えば１×１０18〜５×１０19ｃｍ-3の高い不純物濃度とされたＮ+型ソース領域５５が形成されている。これら第２ゲート領域５４およびＮ+型ソース領域５５と第１ゲート領域５３との間は所定間隔あけられた構成となっている。そして、第２ゲート領域５４は、基板平面方向において第１ゲート領域５３とオーバラップするように配置されている。
【００７５】
さらに、Ｎ-型ドリフト層５２には、第２ゲート領域５４を貫通し、第１ゲート領域５３と同等な深さまで達するトレンチ５７が形成されている。このトレンチ５７は、第２ゲート領域５４を挟んでＮ+型ソース領域５５の反対側に配置され、その側壁面の一部が第１ゲート領域５３に挟まれた構成となっている。このトレンチ５７の内壁には、ゲート酸化膜５８およびＰｏｌｙ−ＳｉからなるＭＯＳゲート５９が順に成膜されており、これらゲート酸化膜５８およびＭＯＳゲート５９によってトレンチ５７が埋め込まれた状態となっている。
【００７６】
また、第２ゲート領域５４の表面には、第２ゲート電極６３が電気的に接続されており、Ｎ+型ソース領域５５の表面には、ソース電極６１が電気的に接続されている。そして、Ｎ+型基板５１の裏面側にはドレイン電極６２が形成され、図１４に示す構造が構成されている。
【００７７】
なお、図１４とは別断面において、第１ゲート領域５３も第１ゲート電極６０と電気的に接続され、第１ゲート電極６０を介して第１ゲート領域５３への印加電圧を制御できるようになっている。
【００７８】
以上のような構成の炭化珪素半導体装置も、上記各実施形態と同様に、Ｊ−ＦＥＴとＭＯＳＦＥＴとを組み合わせた構成となっている。すなわち、Ｎ-型ドリフト層５２のうち第１、第２ゲート領域５３、５４に挟まれた部分をチャネル領域６４とし、第１、第２ゲート領域５３、５４への印加電圧に基づいてチャネルを設定するＪ−ＦＥＴと、Ｎー型ドリフト層５２のうち第１ゲート領域５３とトレンチ５７との間に挟まれた部分を蓄積型のチャネル領域６５とし、ＭＯＳゲート５９への印加電圧に基づいて蓄積型チャネルを設定する蓄積型のＭＯＳＦＥＴとが備えられている。そして、このように構成された炭化珪素半導体装置の動作は、第１実施形態と同様にして行われる。
【００７９】
このように、第１、第２ゲート領域５３、５４を基板深さ方向上下に並べ、ソース電極６１からドレイン電極６２に向かう経路において、Ｊ−ＦＥＴのチャネル領域６４、ＭＯＳＦＥＴのチャネル領域６５の順で配置される構成とすることもできる。このような構成としても第１実施形態と同様の効果を得ることが可能である。
【００８０】
本実施形態に示す炭化珪素半導体装置は、Ｎ+型基板５１上にＮー型ドリフト層５２を形成したのち、選択的なイオン注入によって第１ゲート領域５３、第２ゲート領域５４およびＮ+型ソース領域５５を形成し、その後は第１実施形態における図４、図５と同様の工程を行うことで製造可能である。
【００８１】
なお、ここでは第１ゲート領域５３が図１４とは別段面において第１ゲート電極６０と電気的に接続される構成となっているが、図１５に示すように、Ｎ-型ドリフト層５２の表層部に第１ゲート領域５３と電気的にＰ+型コンタクト領域５６を設け、Ｐ+型コンタクト領域５６を介して第１ゲート電極６０と電気的に接続される構成としても良い。
【００８２】
（第８実施形態）
図１６に、本発明の第８実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第８実施形態に示す炭化珪素半導体装置に対して、トレンチ５７の底面の下層部にＰ+型層からなる電界緩和領域（第２導電型領域）７０を備えたものである。その他の構成については第７実施形態と同様である。
【００８３】
ここで示した電界緩和領域７０は、例えばＰ型の炭化珪素又はアモルファス化した炭化珪素で構成されている。このような電界緩和領域７０を備えると、トレンチ５７の底面、特にコーナー部で生じる電界集中を緩和することができ、炭化珪素半導体装置の耐圧を向上させることが可能である。
【００８４】
このような構成の炭化珪素半導体装置の製造方法は、第７実施形態に対し、例えば、トレンチ５７の形成時に使用されるマスク材をそのままマスクとして用い、Ｐ型不純物をトレンチ５７の底面にイオン注入する工程を追加すれば良い。
【００８５】
なお、本実施形態においても、第７実施形態における図１５で示したようなＰ+型コンタクト領域５６を備え、Ｐ+型コンタクト領域５６を介して第１ゲート領域５３と第１ゲート電極６０とが電気的に接続されるような構成としても良い。
【００８６】
（第９実施形態）
図１７に、本発明の第９実施形態における炭化珪素半導体装置の断面構成を示す。以下、図１７に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第７実施形態と同様であるため、第７実施形態と異なる部分についてのみ説明する。
【００８７】
図１７に示すように、第１ゲート領域３とオーバラップするようにＰ-型層（第２導電型領域）８０が備えられている。このＰ-型層８０は、トレンチ５７の側壁まで達するように形成され、チャネル領域６５がＰ-型層８０によって構成されている。
【００８８】
このような構成の炭化珪素半導体装置は、ＭＯＳＦＥＴが蓄積型ではなく反転型として動作する。すなわち、ＭＯＳゲート５９に電圧を印加すると、トレンチ５７の側壁に電子が誘起され、Ｐ-型層８０で構成されたチャネル領域６５がＮ型に反転し、チャネルを設定するようになっている。この他の動作原理は、第８実施形態と同様である。
【００８９】
このように、Ｊ−ＦＥＴと反転型のＭＯＳＦＥＴとを組み合わせた炭化珪素半導体装置としても、第７実施形態と同様の効果を得ることが可能である。
【００９０】
なお、このような構成の炭化珪素半導体装置の製造方法は、基本的には第７実施形態と同様であり、第７実施形態における第１ゲート領域５３の形成工程の後に、Ｐ型不純物を選択的にイオン注入することで、Ｐ-型層８０を形成する工程を追加すれば良い。
【００９１】
また、本実施形態においても、第８実施形態で示したトレンチ５７の底面の下層部における電界緩和領域７０を備えるようにすれば、第８実施形態と同様の効果を得ることができる。勿論、本実施形態においても、第７実施形態における図１５で示したようなＰ+型コンタクト領域５６を備え、Ｐ+型コンタクト領域５６を介して第１ゲート領域５３と第１ゲート電極６０とが電気的に接続されるような構成としても良い。
【００９２】
（第１０実施形態）
図１８に、本発明の第１０実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、トレンチ５７の側面まで達するＰ-型反転層５３ａと、このＰ-型反転層５３ａに対してＰ型不純物をイオン注入することで高濃度としたＰ+型層５３ｂとにより第１ゲート領域５３を形成している。この他の構成については第７実施形態と同様である。
【００９３】
このような構成によれば、ＭＯＳゲート５９への電圧印加により、Ｐ-型反転層５３ａのうちトレンチ５７の側壁に接する部分が反転する反転型のＭＯＳＦＥＴとして動作する。このような構成であっても、第９実施形態と同様に、Ｊ−ＦＥＴと反転型のＭＯＳＦＥＴとを組み合わせた構成の炭化珪素半導体装置とすることができ、第９実施形態と同様の動作、同様の効果を得ることができる。
【００９４】
このような炭化珪素半導体装置の製造方法は、基本的には第７実施形態と同様であり、第１ゲート領域５３の形成のためのイオン注入工程を２度に分けて行えば良い。ただし、Ｐ-型反転層５３ａの形成工程は、イオン注入に限らず、Ｎ-型ドリフト層２のエピタキシャル成長条件を一旦変更し、Ｐ-型となるようにすることによっても可能である。
【００９５】
（第１１実施形態）
図１９に、本発明の第１１実施形態における炭化珪素半導体装置の断面構成を示す。以下、図１９に基づき本実施形態における炭化珪素半導体装置の構成について説明する。
【００９６】
図１９に示すように、例えば１×１０19ｃｍ-3以上の高い不純物濃度とされたＮ+型基板９１が用いられ、このＮ+型基板９１の主表面上に、例えば１×１０15〜５×１０16ｃｍ-3の低い不純物濃度とされたＮ-型ドリフト層９２が形成されている。
【００９７】
Ｎ-型ドリフト層９２の中層部には、例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度とされたＰ+型層からなる第１ゲート領域９３が所定間隔あけて複数個形成されている。
【００９８】
また、Ｎ-型ドリフト層９２のうち第１ゲート領域９３よりも下層部には、例えば５×１０17〜５×１０19ｃｍ-3の高い不純物濃度とされたＰ+型層からなる第２ゲート領域９４が形成されている。この第２ゲート領域９４は、基板平面方向において第１ゲート領域９３とオーバラップするように構成され、第１ゲート領域９３から所定間隔あけられた状態で配置されている。
【００９９】
また、Ｎ-型ドリフト層９２の表層部には、例えば１×１０18〜５×１０19ｃｍ-3の高い不純物濃度とされたＮ+型ソース領域９５が形成されていると共に、第１ゲート領域９３とつながるように形成された高濃度とされたＰ+型コンタクト領域９５が形成されている。Ｎ+型ソース領域９５と第１ゲート領域９３との間は所定間隔あけられた構成となっている。
【０１００】
さらに、Ｎ-型ドリフト層９２には、Ｎ+型ソース領域９５を貫通し、第１ゲート領域９３と同等な深さまで達するトレンチ９７が形成されている。このトレンチ９７は、その側壁面の一部が第１ゲート領域９３に挟まれた構成となっている。そして、トレンチ９７の内壁には、ゲート酸化膜９８およびＰｏｌｙ−ＳｉからなるＭＯＳゲート９９が順に成膜されており、これらゲート酸化膜９８およびＭＯＳゲート９９によってトレンチ９７が埋め込まれた状態となっている。また、トレンチ９７は、その底面全域が上記第２ゲート領域９４とオーバラップするように配置されている。
【０１０１】
また、第１ゲート領域９３の表面には、第１ゲート電極１００が電気的に接続されており、Ｎ+型ソース領域９５の表面には、ソース電極１０１が電気的に接続されている。そして、Ｎ+型基板９１の裏面側にはドレイン電極１０２が形成され、図１９に示す構造が構成されている。
【０１０２】
なお、図１９とは別断面において、第２ゲート領域９４も第２ゲート電極１０３と電気的に接続され、第２ゲート電極１０３を介して第２ゲート領域９４への印加電圧を制御できるようになっている。
【０１０３】
以上のような構成の炭化珪素半導体装置も、上記各実施形態と同様に、Ｊ−ＦＥＴとＭＯＳＦＥＴとを組み合わせた構成となっている。すなわち、Ｎ-型ドリフト層９２のうち第１、第２ゲート９３、９４に挟まれた部分をチャネル領域１０４とし、第１、第２ゲート領域９３、９４への印加電圧に基づいてチャネルを設定するＪ−ＦＥＴと、Ｎー型ドリフト層９２のうち第１ゲート領域９３とトレンチ９７との間に挟まれた部分を蓄積型のチャネル領域１０５とし、ＭＯＳゲート９９への印加電圧に基づいて蓄積型チャネルを設定する蓄積型のＭＯＳＦＥＴとが備えられている。そして、このように構成された炭化珪素半導体装置の動作は、第１実施形態と同様にして行われる。
【０１０４】
このように、第１、第２ゲート領域９３、９４を基板深さ方向上下に並べ、ソース電極１０１からドレイン電極１０２に向かう経路において、ＭＯＳＦＥＴのチャネル領域１０５、Ｊ−ＦＥＴのチャネル領域１０４の順で配置される構成とすることもできる。このような構成としても第１実施形態と同様の効果を得ることが可能である。
【０１０５】
本実施形態に示す炭化珪素半導体装置は、Ｎ+型基板９１上にＮー型ドリフト層９２を形成したのち、選択的なイオン注入によって第１ゲート領域９３、第２ゲート領域９４およびＮ+型ソース領域９５を形成し、その後は第１実施形態における図４、図５と同様の工程を行うことで製造可能である。
【０１０６】
（第１２実施形態）
図２０に、本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す。以下、図２０に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１１実施形態と同様であるため、第１１実施形態と異なる部分についてのみ説明する。
【０１０７】
本実施形態では、図２０に示される素子が形成されるセル部においては、Ｎ-型ドリフト層９２の表面全域にＮ+型ソース領域９５を配置し、セル部の外周部において、第１、第２ゲート領域９３、９４が第１、第２ゲート電極１００、１０３と電気的に接続されるように構成されている。
【０１０８】
このような構成とすれば、第１、第２ゲート電極１００、１０３やソース電極１０１のレイアウトを簡素なものとすることができるため、素子寸法の縮小に有利な構造とすることができる。
【０１０９】
なお、図２０では第１、第２ゲート電極１００、１０３を別々に構成したものを示したが、図２１に示すように第１、第２ゲート電極１００、１０３を共通化した構成とし、第１、第２ゲート領域９３、９４を同一電位で制御するようにしても良い。
【０１１０】
（他の実施形態）
上記各実施形態では、Ｎ-型ドリフト層２、５２、９２がチャネルとなるＪ−ＦＥＴやＭＯＳＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型が反転させたＰ型不純物層がチャネルとなるＪ−ＦＥＴやＭＯＳＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【０１１１】
また、上記実施形態では、ノーマリオフ型のＪ−ＦＥＴおよびＭＯＳＦＥＴを例に挙げて説明したが、ノーマリオフ型に限らず、ノーマリオン型のＪ−ＦＥＴおよびＭＯＳＦＥＴであっても適用可能である。この場合、例えば、Ｎ-型ドリフト層２、５２、９２の不純物濃度を５×１０16〜１×１０17ｃｍ-3程度とすることもできる。
【０１１２】
なお、上記説明においては、第１ゲート領域３、５３、９３を複数と記載しているが、これは図示した断面において複数ということを意味しており、別段面において互いに接続されて一体化したものであってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示す図である。
【図３】図２に続く炭化珪素半導体装置の製造工程を示す図である。
【図４】図３に続く炭化珪素半導体装置の製造工程を示す図である。
【図５】図４に続く炭化珪素半導体装置の製造工程を示す図である。
【図６】図５に続く炭化珪素半導体装置の製造工程を示す図である。
【図７】本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図８】第２実施形態における他の例の炭化珪素半導体装置の断面構成を示す図である。
【図９】本発明の第３実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１０】本発明の第４実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１１】第４実施形態における他の例の炭化珪素半導体装置の断面構成を示す図である。
【図１２】本発明の第５実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１３】本発明の第６実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１４】本発明の第７実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１５】第７施形態における他の例の炭化珪素半導体装置の断面構成を示す図である。
【図１６】本発明の第８実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１７】本発明の第９実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１８】本発明の第１０実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１９】本発明の第１１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２０】本発明の第１２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２１】第１２実施形態における他の例の炭化珪素半導体装置の断面構成を示す図である。
【図２２】従来のＪ−ＦＥＴの断面構成を示す図である。
【符号の説明】
１…Ｎ+型基板、２…Ｎ-型ドリフト層、３、４…第１、第２ゲート領域、５…Ｎ+型ソース領域、７…トレンチ、８…ゲート酸化膜、９…ＭＯＳゲート、１０…第１ゲート電極、１１…ソース電極、１２…ドレイン電極、１３…第２ゲート電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide semiconductor device having J-FET operation and MOSFET operation.
[0002]
[Prior art]
Conventionally, J-FETs using silicon carbide as a semiconductor material have been proposed. FIG. 22 shows a cross-sectional configuration of an N-channel J-FET as an example of a silicon carbide semiconductor device used as a power element. As shown in FIG. 22, the N-channel type J-FET is an N-channel made of silicon carbide. + N on mold substrate J1 - It is formed using the substrate on which the type epitaxial layer J2 is grown. N - A P-type first gate region J3 is formed by ion implantation in the surface layer portion of the epitaxial layer J2. And including the first gate region J3, N - A channel layer J4 is formed on the type epitaxial layer J2. In the channel layer J4, N is located in a region located above the first gate region J3. + A mold source region J5 is formed. In the first gate region J3, N + A P-type second gate region J6 by epitaxial growth is formed on the surface of the channel layer J4 so as to overlap with a portion extending so as to protrude from the type source region J5. The first and second gate electrodes J7 and J8 are formed so as to be in contact with the first and second gate regions J3 and J6, and N + A source electrode J9 is formed in contact with the type source region J5, and further, N + A drain electrode J10 is formed so as to be in contact with the mold substrate J1, and the J-FET shown in FIG. 22 is configured.
[0003]
When the J-FET having such a configuration is a normally-off type, when no voltage is applied to the first and second gate electrodes J7 and J8, the first and second gate regions J3 and J6 The channel layer J4 is designed to be pinched off by a depletion layer extending toward the channel layer J4. Then, the channel is formed by controlling the width of the depletion layer extending from the first and second gate regions J3 and J6, and the current is passed between the source and the drain through the channel to operate the J-FET.
[0004]
[Problems to be solved by the invention]
However, in the J-FET, since each gate region is formed by ion implantation, holes are generated from the gate region due to defects or recombination at the PN junction between the gate region and the channel region, and the bipolar transistor operates. It has the problem of being broken. In order not to generate such bipolar transistor operation, the threshold value can be lowered without using the built-in potential (about 2.9 V) of the PN junction, which is the theoretical limit of silicon carbide. The problem of turning on occurs.
[0005]
In view of the above, an object of the present invention is to provide a silicon carbide semiconductor device having a configuration that does not turn on due to noise.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, a substrate (1) made of silicon carbide of the first conductivity type is formed on the substrate (1) and has a lower concentration than the substrate (1). A first conductivity type drift layer (2) made of silicon carbide, and a plurality of first conductivity type first gate regions (3) formed in the middle layer portion of the drift layer (2) so as to be separated from each other; The second conductivity type second gate disposed at a predetermined distance from the plurality of first gate regions (3) in a portion of the drift layer (2) located between the plurality of first gate regions (3). The first conductivity type source region (5) formed in the region (4), the surface layer portion of the drift layer (2) and having a higher concentration than the drift layer (2), and the second gate region (4) In the upper layer portion, the surface of the drift layer (2) is between the first gate regions (3). A trench (7) formed to reach the plurality of first gate regions (3) and having a sidewall facing the first gate region (3); a gate insulating film (8) formed on the sidewall of the trench (7); A MOS gate (9) formed on the surface of the film (8), a first gate electrode (10) electrically connected to the plurality of first gate regions (3), and a second gate region (4) Second gate electrode (13) electrically connected, source electrode (11) electrically connected to source region (5), and drain electrode (12) formed on the back side of substrate (1) And a first channel region (3) among the sidewalls of the trench (7), and a J-FET having a first channel region (14) between the first and second gate regions (3, 4). ) And a MOSFET having a portion facing the second channel region (15) as a combination It is characterized in that.
[0007]
Thus, by using a silicon carbide semiconductor device in which a J-FET and a MOSFET are combined, even if the J-FET is turned on due to noise, it can be configured not to turn on unless the MOSFET is turned on. For this reason, it can be set as the silicon carbide semiconductor device of the structure which is not turned on by noise.
[0008]
In the second aspect of the present invention, the plurality of first gate regions (3) are spaced apart from the sidewall of the trench (7), and the plurality of first gate regions (3) in the drift region (2). ) And the gate insulating film (8) is the second channel region (15), and the MOSFET is configured to operate in a storage type. Thus, it can be set as the silicon carbide semiconductor device which combined storage type MOSFET and J-FET.
[0009]
In the invention according to claim 3, the plurality of first gate regions (3) are disposed so as to reach the side wall of the trench (7) and contact the gate insulating film (8), and the plurality of first gate regions In (3), the portion in contact with the gate insulating film (8) is the second channel region (15), and the MOSFET is configured to operate in an inverted type. Thus, it can also be set as the silicon carbide semiconductor device which combined inversion type MOSFET and J-FET.
[0010]
In the invention according to claim 4, it overlaps with the upper layer part of any one of the plurality of first gate regions (3) and faces the plurality of first gate regions (3) on the side wall of the trench (7). A second conductivity type region (30) formed so as to reach a portion to be formed, a portion of the second conductivity type region (30) in contact with the gate insulating film (8) becomes a second channel region (15), The MOSFET is configured to operate in an inverted type. As described above, a second conductivity type region that overlaps with the first gate region may be provided, and the second conductivity type region may be an inversion layer.
[0011]
In the invention according to claim 5, the gate insulating film is disposed between the plurality of first gate regions (3) and the source region (5) in the drift layer (2) and reaches the side wall of the trench (7). A second conductivity type region (40) configured to be in contact with (8), and a portion of the second conductivity type region (40) in contact with the gate insulating film (8) is defined as a second channel region (15 ). As described above, the silicon carbide semiconductor device in which the second conductivity type region is provided between the first gate region and the source region and the second channel region is formed by the second conductivity type region is also disclosed in claim 1. Similar effects can be obtained.
[0012]
The invention according to claim 6 is characterized in that the second gate region (4) is arranged in contact with the bottom surface of the trench (7). Thus, the second gate region can be disposed on the bottom surface of the trench. Moreover, it can also be set as the structure away from the bottom face of the trench.
[0013]
According to the seventh aspect of the present invention, when the region where the J-FET and the MOSFET are formed in the substrate (1) is defined as a cell portion, a plurality of first gate regions (3) and At least one of the contact with the gate electrode (10) or the contact between the second gate region (4) and the second gate electrode (13) is taken. In this way, if the contact is made in the outer peripheral region of the cell portion, the layout of the first and second gate electrodes and the source electrode can be simplified, so that the structure is advantageous for reducing the element size. Can do.
[0014]
In the invention according to claim 8, when the region where the J-FET and the MOSFET are formed in the substrate (1) is a cell portion, the first gate electrode (10) and the second gate are formed in the outer peripheral region of the cell portion. The electrode having a common electrode (13) is in contact with a plurality of first gate regions (3) and second gate regions (4). In this way, the first and second gate electrodes can be used as a common electrode.
[0015]
According to the ninth aspect of the present invention, the drift layer is formed in the surface layer portion of the drift layer and is spaced apart from the plurality of first gate regions by a predetermined distance, and the plurality of first gate regions. In the surface layer portion of the drift layer (52), the second conductivity type second gate region (54) configured to have a portion opposite to the region of the trench (57) across the second gate region (54) A source region (55) of a first conductivity type formed on the opposite side and having a higher concentration than the drift layer (52), and a first region between the first and second gate regions (53, 54). The J-FET serving as the channel region (64) is combined with the MOSFET having the second channel region (65) as a portion of the side wall of the trench (57) facing the plurality of first gate regions (53). It is characterized by that. Also in the silicon carbide semiconductor device having such a configuration, an effect similar to that of the first aspect can be obtained.
[0016]
In the invention according to claim 10, the plurality of first gate regions (53) are arranged apart from the sidewall of the trench (57), and the plurality of first gate regions (53) in the drift region (52). ) And the gate insulating film (58) is the second channel region (65), and the MOSFET is configured to operate in a storage type. Thus, the storage type MOSFET can also be employed in the silicon carbide semiconductor device according to the ninth aspect.
[0017]
In the invention according to claim 11, the plurality of first gate regions (53) are arranged so as to reach the side wall of the trench (57) and contact the gate insulating film (58), and the plurality of first gate regions (53). A portion (53a) in contact with the gate insulating film (58) in (53) is the second channel region (65), and the MOSFET is configured to operate in an inverted type. Thus, an inversion type MOSFET can also be employed.
[0018]
In the invention described in claim 12, it overlaps with any one of the plurality of first gate regions (53) so as to reach a portion of the side wall of the trench (57) facing the plurality of first gate regions (53). The formed second conductivity type region (80) is provided, and the portion of the second conductivity type region (80) in contact with the gate insulating film (58) becomes the second channel region (65), and the MOSFET operates in an inversion type. It is characterized by being configured. In this manner, an inversion type MOSFET in which the second conductivity type region overlapping the first gate region is provided and the second conductivity type region is used as the second channel region may be provided.
[0019]
The invention according to claim 13 is characterized in that a second conductivity type region (70) is provided in the lower layer portion of the bottom surface of the trench (57). Providing such a second conductivity type region can alleviate electric field concentration occurring at the bottom of the trench, particularly at the corner, and improve the breakdown voltage of the silicon carbide semiconductor device.
[0020]
In the invention described in claim 14, when the region where the J-FET and the MOSFET are formed in the substrate (1) is defined as the cell portion, the plurality of first gate regions (53) and the first region in the outer peripheral region of the cell portion. It is characterized in that a contact with the gate electrode (60) is taken. In this way, if the contact is made in the outer peripheral region of the cell portion, the layout of the first and second gate electrodes and the source electrode can be simplified, so that the structure is advantageous for reducing the element size. Can do.
[0021]
In the invention according to claim 15, the drift layer (92) is formed in the lower layer portion of the bottom surface of the plurality of first gate regions (93) and the trench (97), and is predetermined from the plurality of first gate regions (93). A second gate region (94) of the second conductivity type arranged with a space is provided, and the first channel region (104) of the J-FET is formed between the first and second gate regions (93, 94). It is characterized by that. Also in the silicon carbide semiconductor device having such a configuration, the same effect as in the first aspect can be obtained.
[0022]
In the silicon carbide semiconductor device shown in claim 15, the same effects as in claims 7 and 8 can be obtained by adopting the configuration shown in claims 16 and 17.
[0023]
The invention according to claims 18 to 27 relates to a method for manufacturing a silicon carbide semiconductor device according to claims 1 to 17. By these methods, the silicon carbide semiconductor device according to claims 1 to 17 can be manufactured.
[0024]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional configuration of the silicon carbide semiconductor device according to the first embodiment of the present invention. Hereinafter, the configuration of the silicon carbide semiconductor device according to the present embodiment will be described with reference to FIG.
[0026]
As shown in FIG. 1, for example, 1 × 10 19 cm -3 N with high impurity concentration + A mold substrate 1 is used and this N + On the main surface of the mold substrate 1, for example, 1 × 10 15 ~ 5x10 16 cm -3 N with low impurity concentration - A type drift layer 2 is formed.
[0027]
N - In the middle layer of the drift layer 2, P + A plurality of first gate regions 3 made of a mold layer are formed at predetermined intervals, and are spaced apart from each first gate region 3 at equal intervals in a region sandwiched between the first gate regions 3. A second gate region 4 is formed. These first and second gate regions 3 and 4 are, for example, 5 × 10 5. 17 ~ 5x10 19 cm -3 The impurity concentration is high and is formed to the same depth.
[0028]
N - In the surface layer portion of the type drift layer 2, for example, 1 × 10 18 ~ 5x10 19 cm -3 N with high impurity concentration + P type source region 5 is formed and P connected to first gate region 3 + A mold contact region 6 is formed. And N + The mold source region 5 and the first gate region 3 are configured to have a predetermined interval.
[0029]
In addition, N - Type drift layer 2 includes N + A trench 7 that penetrates the mold source region 5 and reaches the second gate region 4 is formed. The trench 7 has a depth such that a part of the side wall surface is sandwiched between the first gate regions 3. A gate oxide film (gate insulating film) 8 and a MOS gate 9 made of Poly-Si are sequentially formed on the inner wall of the trench 7, and the trench 7 is embedded by the gate oxide film 8 and the MOS gate 9. It is in a state.
[0030]
The first gate electrode 10 is electrically connected to the surface of the first gate region 3 and N + A source electrode 11 is electrically connected to the surface of the mold source region 5. And N + A drain electrode 12 is formed on the back surface side of the mold substrate 1 to form the structure shown in FIG.
[0031]
In the cross section different from FIG. 1, the second gate region 4 is also electrically connected to the second gate electrode 13 so that the voltage applied to the second gate region 3 can be controlled via the second gate electrode 13. It has become.
[0032]
The silicon carbide semiconductor device configured as described above has a configuration in which a J-FET and a MOSFET are combined. That is, N - J-FET for setting the channel based on the voltage applied to the first and second gate regions 3 and 4, with the portion sandwiched between the first and second gates 3 and 4 of the type drift layer 2 as the channel region 14 The portion of the N− type drift layer 2 sandwiched between the first gate region 3 and the trench 7 is used as the storage channel region 15, and the storage channel is set based on the voltage applied to the MOS gate 9. And a storage type MOSFET. Therefore, in the path from the source electrode 11 to the drain electrode 12, the MOSFET channel region 15 and the J-FET channel region 14 are arranged in this order.
[0033]
The silicon carbide semiconductor device configured as described above operates normally off. This operation differs depending on the connection mode of the first gate electrode 10 and the second gate electrode 13, and is performed as follows.
[0034]
(1) In the case where the potentials of the first and second gate electrodes 10 and 13 are controllable, the first and second gate regions 3 and 4 are controlled based on the potentials of the first and second gate electrodes 10 and 13. Double gate driving is performed to control the amount of extension of the depletion layer extending from both of them toward the channel region 14.
[0035]
For example, when no voltage is applied to the first and second gate electrodes 10 and 13, the channel region 14 is pinched off by a depletion layer extending from both the first and second gate regions 3 and 4. On the other hand, no voltage is applied to MOS gate 9 at this time, and channel region 15 is also pinched off by the depletion layer extending from gate oxide film 8 and first gate region 3. Thereby, both the J-FET and the MOSFET are turned off, and the current between the source and the drain is turned off. The first and second gate regions 3 and 4 and the channel region 14 (N - When a forward bias is applied to the type drift layer 2) and a voltage is applied to the MOS gate 9, the amount of the depletion layer extending to the channel regions 14 and 15 is reduced and carriers are accumulated in the channel region 15. The As a result, channels are set in the channel regions 14 and 15, both the J-FET and the MOSFET are turned on, and a current flows between the source and the drain.
[0036]
(2) In the case where only the potential of the first gate electrode 10 can be controlled independently and the potential of the second gate electrode 13 is the same as that of the source electrode 11, for example, the potential of the first gate electrode 10 Based on this, single gate driving is performed to control the amount of extension of the depletion layer extending from the first gate region 3 side to the channel region 14 side. In this case as well, basically the same operation as in the case of the double gate drive is performed, but the channel is set only by the depletion layer extending from the first gate region 3 side.
[0037]
(3) In the case where only the potential of the second gate electrode 13 can be controlled independently and the potential of the first gate electrode 10 is the same potential as the source electrode 11, for example, the potential of the second gate electrode 13 Based on this, single gate driving is performed to control the amount of extension of the depletion layer extending from the second gate region 4 side to the channel region 14 side. In this case as well, basically the same operation as in the case of the double gate drive is performed, but the channel is set only by the depletion layer extending from the second gate region 4 side.
[0038]
Next, a method for manufacturing the silicon carbide semiconductor device shown in FIG. 1 will be described with reference to the manufacturing steps of the silicon carbide semiconductor device shown in FIGS.
[0039]
[Step shown in FIG. 2 (a)]
N made of 3C, 4H, 6H or 15R—SiC having a thickness of about 400 μm cut out from the (0001) Si surface. + A mold substrate 1 is prepared. + N having a thickness of about 10 μm on the surface of the mold substrate 1 - A type drift layer 2 is formed.
[0040]
[Step shown in FIG. 2 (b)]
N - After the LTO film 20 serving as a mask material is disposed on the surface of the mold drift layer 2, the LTO film 20 is patterned by photolithography, and the first and second gate regions 3 and 4 are to be formed in the LTO film 20. Open. Thereafter, ion implantation of P-type impurities using the LTO film 20 as a mask is performed, and N - First and second gate regions 3 and 4 are formed in the middle layer of the drift layer 2. At this time, B (boron), Al (aluminum), or the like can be used as the P-type impurity, but when B is used, diffusion of B is suppressed by implanting C (carbon) together with B at a predetermined ratio. It is possible.
[0041]
[Step shown in FIG. 3 (a)]
After removing the LTO film 20, an LTO film 21 serving as a mask material is disposed again, and the LTO film 21 is patterned by photolithography. + The formation planned position of the mold contact region 6 is opened. Thereafter, using the LTO film 21 as a mask, ion implantation of P-type impurities is performed in the same manner as in the step shown in FIG. - P connected to the first gate region 3 on the surface layer portion of the drift layer 2 + A mold contact region 6 is formed.
[0042]
[Step shown in FIG. 3B]
After removing the LTO film 21, an LTO film 22 serving as a mask material is placed once again, and the LTO film 22 is patterned by photolithography. + The formation planned position of the mold source region 5 is opened. Thereafter, ion implantation of an N-type impurity such as P (phosphorus) or N (nitrogen) is performed using the LTO film 22 as a mask. - N on the surface layer of the drift layer 2 + A mold source region 5 is formed. Thereafter, annealing is performed to activate the ions implanted in the regions 3 to 6.
[0043]
[Step shown in FIG. 4 (a)]
After the LTO film 22 is removed, a mask material is disposed, and a position where the trench 7 is to be formed is opened in the mask material by photoetching. Thereafter, etching using a mask material, for example, RIE (Reactive Ion Etching) is performed, and N + A trench 7 that penetrates the mold source region 5 and reaches the second gate region 4 is formed. At this time, the bottom surface of the trench 7 is set substantially at the intermediate position of the first gate region 3.
[0044]
[Step shown in FIG. 4B]
The gate oxide film 8 is formed by thermal oxidation or deposition after removing damage caused during the formation of the trench 7 by sacrificial oxidation as necessary.
[0045]
[Steps shown in FIGS. 5A and 5B]
As shown in FIG. 5A, a Poly-Si layer 23 is formed so as to fill the trench 7. Thereafter, as shown in FIG. 5B, the Poly-Si layer 23 is etched back to form a MOS gate 9 in the trench 7.
[0046]
[Step shown in FIG. 5 (c)]
After the Poly-Si layer 23 is etched back, an LTO film is formed on the surface layer portion to form an interlayer insulating film.
[0047]
[Step shown in FIG. 6A]
N against the interlayer insulating film by photoetching + Type source region 5 and P + A contact hole for exposing the mold contact region 6 and the MOS gate 9 is formed. Next, after forming a metal layer on the entire surface of the substrate, the metal layer is patterned to obtain P + Forming a first gate electrode 10 electrically connected to the mold contact region 6; + A source electrode 11 electrically connected to the mold source region 5 is formed. At this time, although not shown in the cross section in FIG. 6A, the second gate electrode 13 is formed on a separate surface. And N + After forming drain electrode 12 on the back side of mold substrate 1, a sintering process is performed to complete the silicon carbide semiconductor device including the J-FET shown in FIG. 1.
[0048]
As described above, the silicon carbide semiconductor device in this embodiment has a configuration in which a J-FET and a MOSFET are combined. In such a configuration, since the MOSFET does not turn on unless the voltage reaches a predetermined threshold voltage (for example, 15 V), even if noise occurs and exceeds the threshold of the J-FET, the silicon carbide is turned on even if the J-FET is turned on. The semiconductor device may not be turned on. Thereby, it can be set as the silicon carbide semiconductor device which does not turn ON also by noise.
[0049]
Here, the MOSFET has a problem that the interface state is high at the interface between the gate oxide film and silicon carbide forming the channel region, and the channel mobility is low. For this reason, it is more preferable that the channel length of the MOSFET portion in the silicon carbide semiconductor device shown in the present embodiment is shorter than that in the case where the silicon carbide semiconductor device is configured only by the normal MOSFET.
[0050]
Here, N - P on the surface layer of the drift layer 2 + The first contact region 6 and the first gate electrode 10 are electrically connected by forming the type contact region 6. - If the first drift region 2 is etched to expose the first gate region 3, the first gate region 3 and the first gate electrode 10 can be directly connected.
[0051]
(Second Embodiment)
In FIG. 7, the cross-sectional structure of the silicon carbide semiconductor device in 2nd Embodiment of this invention is shown. Hereinafter, the configuration of the silicon carbide semiconductor device of the present embodiment will be described based on FIG. 7, but the basic configuration is the same as that of the first embodiment, and therefore only the portions different from those of the first embodiment will be described.
[0052]
In the present embodiment, in the cell portion where the element shown in FIG. - N on the entire surface of the drift layer 2 + The type source region 5 is arranged, and the first and second gate regions 3 and 4 are electrically connected to the outside in the outer peripheral portion of the cell portion.
[0053]
With such a configuration, the layout of the first and second gate electrodes 10 and 13 and the source electrode 11 can be simplified, so that a structure advantageous for reducing the element size can be obtained.
[0054]
In FIG. 7, the first and second gate electrodes 10 and 13 are separately configured. However, as shown in FIG. 8, the first and second gate electrodes 10 and 13 are configured in common. The first and second gate regions 3 and 4 may be controlled with the same potential.
[0055]
(Third embodiment)
In FIG. 9, the cross-sectional structure of the silicon carbide semiconductor device in 3rd Embodiment of this invention is shown. Hereinafter, the configuration of the silicon carbide semiconductor device of the present embodiment will be described with reference to FIG. 9, but the basic configuration is the same as that of the first embodiment, and therefore only the portions different from the first embodiment will be described.
[0056]
As shown in FIG. 9, P is formed on the upper layer portion of the first gate region 3. - A mold layer (second conductivity type region) 30 is provided. This P - The mold layer 30 is formed so as to reach the sidewall of the trench 7, and the channel region 15 is P - The mold layer 30 is configured.
[0057]
In the silicon carbide semiconductor device having such a configuration, the MOSFET operates not as a storage type but as an inversion type. That is, when a voltage is applied to the MOS gate 9, P - Electrons are induced in the portion of the mold layer 30 in contact with the gate oxide film 8 (side wall of the trench 7), and P - The channel region 15 composed of the mold layer 30 is inverted to N type to set a channel. Other operating principles are the same as in the first embodiment.
[0058]
As described above, the same effect as that of the first embodiment can be obtained also in the silicon carbide semiconductor device in which the J-FET and the inversion type MOSFET are combined.
[0059]
The method for manufacturing the silicon carbide semiconductor device having such a configuration is basically the same as that of the first embodiment, and the LTO film 20 is removed after the step of FIG. 2B in the first embodiment. , P-type impurities are ion-implanted throughout the cell area, - A process for forming the mold layer 30 may be added.
[0060]
(Fourth embodiment)
In FIG. 10, the cross-sectional structure of the silicon carbide semiconductor device in 4th Embodiment of this invention is shown. This embodiment is different from the silicon carbide semiconductor device employing the inversion type MOSFET in the third embodiment in that the first and second gate regions 3, 4 are provided at the outer periphery of the cell portion as shown in the second embodiment. Is configured to be electrically connected to the outside. Other configurations are the same as those of the third embodiment.
[0061]
Thus, it is possible to combine the third embodiment and the second embodiment. By adopting such a configuration, the effects shown in the second embodiment can be obtained in the silicon carbide semiconductor device employing the inversion type MOSFET as in the third embodiment.
[0062]
In the present embodiment, not only the first and second gate electrodes 10 and 13 as shown in FIG. 10 are configured separately, but also the first and second gate electrodes 10 and 13 as shown in FIG. The first and second gate regions 3 and 4 may be controlled with the same potential.
[0063]
(Fifth embodiment)
In FIG. 12, the cross-sectional structure of the silicon carbide semiconductor device in 5th Embodiment of this invention is shown. In the present embodiment, the first gate region 3 in the first embodiment has a low impurity concentration. - The first gate region 3 is in contact with the gate insulating film 8 while being formed of a mold layer. In the present embodiment as well, the second gate region 4 is configured to terminate at the inner side of the sidewall of the trench 7, that is, at the inner portion of the bottom surface of the trench 7, so as to be spaced from the first gate region 3 by a predetermined distance. .
[0064]
According to such a configuration, the first gate region 3 has a low concentration of P. - Since it is composed of a mold layer, it operates as an inversion type MOSFET in which the portion of the first gate region 3 in contact with the side wall of the trench 7 is inverted by voltage application to the MOS gate 9. Even in such a configuration, similarly to the third embodiment, a silicon carbide semiconductor device having a configuration in which a J-FET and an inversion MOSFET are combined can be obtained. Similar effects can be obtained.
[0065]
In the case of the present embodiment, the impurity concentration of the first gate region 3 is reduced, but the first gate region 3 is N - Since it serves to control the depletion layer extending to the type drift layer 2 and does not flow current, there is no problem even if the impurity concentration is low.
[0066]
The manufacturing method of such a silicon carbide semiconductor device is basically the same as that of the first embodiment, and the first and second gate regions 3 and 4 are separately formed in the first embodiment. The impurity concentration of the first and second gate regions 3 and 4 may be changed.
[0067]
In the present embodiment, it is also possible to adopt a configuration in which the first and second gate regions 3 and 4 are electrically connected to the outside in the outer peripheral portion of the cell portion as shown in the third embodiment. In addition, the first and second gate electrodes 10 and 13 may be configured in common, and the first and second gate regions 3 and 4 may be controlled at the same potential.
[0068]
(Sixth embodiment)
In FIG. 13, the cross-sectional structure of the silicon carbide semiconductor device in 6th Embodiment of this invention is shown. In this embodiment, N of the first and second gate regions 3 and 4 shown in the first embodiment is used. - Forming only the deep portion of the drift layer 2 and N - Of the first drift region 2 and the first gate region 3 and N + P between the mold source regions 5 - A type inversion layer (second conductivity type region) 40 is provided. Other configurations are the same as those of the first embodiment.
[0069]
According to such a configuration, by applying a voltage to the MOS gate 9, P - The type inversion layer 40 operates as an inversion type MOSFET in which a portion facing the side wall of the trench 7 is inverted. Even in such a configuration, similarly to the third embodiment, a silicon carbide semiconductor device having a configuration in which a J-FET and an inversion MOSFET are combined can be obtained. Similar effects can be obtained.
[0070]
A method for manufacturing such a silicon carbide semiconductor device is basically the same as that of the first embodiment. Compared to the first embodiment, N or N is formed before or after the formation of the first and second gate regions 3 and 4. - P type impurity ions are implanted into the type drift layer 2 and P - A process for forming the mold inversion layer 40 may be added. However, P - The process of forming the mold inversion layer 40 is not limited to ion implantation, but N - The epitaxial growth conditions of the type drift layer 2 are once changed and P - It is also possible by making it a mold.
[0071]
(Seventh embodiment)
In FIG. 14, the cross-sectional structure of the silicon carbide semiconductor device in 7th Embodiment of this invention is shown. Hereinafter, based on FIG. 14, the structure of the silicon carbide semiconductor device in this embodiment is demonstrated.
[0072]
As shown in FIG. 14, for example, 1 × 10 19 cm -3 N with high impurity concentration + A mold substrate 51 is used. + On the main surface of the mold substrate 51, for example, 1 × 10 15 ~ 5x10 16 cm -3 N with low impurity concentration - A type drift layer 52 is formed.
[0073]
N - In the middle layer portion of the type drift layer 52, for example, 5 × 10 17 ~ 5x10 19 cm -3 P with high impurity concentration + A plurality of first gate regions 53 made of a mold layer are formed at predetermined intervals.
[0074]
N - In the surface layer portion of the drift layer 52, for example, 5 × 10 17 ~ 5x10 19 cm -3 P with high impurity concentration + A second gate region 54 made of a mold layer is formed and, for example, 1 × 10 18 ~ 5x10 19 cm -3 N with high impurity concentration + A mold source region 55 is formed. These second gate regions 54 and N + The mold source region 55 and the first gate region 53 are separated by a predetermined distance. The second gate region 54 is disposed so as to overlap the first gate region 53 in the substrate plane direction.
[0075]
In addition, N - A trench 57 that penetrates through the second gate region 54 and reaches the same depth as the first gate region 53 is formed in the type drift layer 52. This trench 57 has N gates sandwiching the second gate region 54. + It is arranged on the opposite side of the mold source region 55, and a part of the side wall surface is sandwiched between the first gate regions 53. On the inner wall of the trench 57, a gate oxide film 58 and a MOS gate 59 made of Poly-Si are sequentially formed, and the trench 57 is buried by the gate oxide film 58 and the MOS gate 59. .
[0076]
A second gate electrode 63 is electrically connected to the surface of the second gate region 54, and N 2 + A source electrode 61 is electrically connected to the surface of the mold source region 55. And N + A drain electrode 62 is formed on the back side of the mold substrate 51, and the structure shown in FIG. 14 is configured.
[0077]
14, the first gate region 53 is also electrically connected to the first gate electrode 60 so that the voltage applied to the first gate region 53 can be controlled via the first gate electrode 60. It has become.
[0078]
The silicon carbide semiconductor device having the above configuration also has a configuration in which a J-FET and a MOSFET are combined, as in the above embodiments. That is, N - A portion of the type drift layer 52 sandwiched between the first and second gate regions 53 and 54 serves as a channel region 64, and a channel is set based on the voltage applied to the first and second gate regions 53 and 54. A portion of the N-type drift layer 52 sandwiched between the first gate region 53 and the trench 57 is defined as a storage channel region 65, and the storage channel is determined based on the voltage applied to the MOS gate 59. And a storage type MOSFET to be set. And the operation | movement of the silicon carbide semiconductor device comprised in this way is performed like 1st Embodiment.
[0079]
In this way, the first and second gate regions 53 and 54 are arranged vertically in the substrate depth direction, and in the path from the source electrode 61 to the drain electrode 62, the channel region 64 of the J-FET and the channel region 65 of the MOSFET are in this order. It can also be set as the structure arrange | positioned by. Even with such a configuration, it is possible to obtain the same effects as those of the first embodiment.
[0080]
The silicon carbide semiconductor device shown in this embodiment is N + After the N-type drift layer 52 is formed on the mold substrate 51, the first gate region 53, the second gate region 54, and the N + The mold source region 55 is formed, and thereafter, the same process as in FIGS. 4 and 5 in the first embodiment is performed.
[0081]
Here, the first gate region 53 is configured to be electrically connected to the first gate electrode 60 on a different surface from that of FIG. 14, but as shown in FIG. - Of the first drift region 52 and the first gate region 53 electrically + Type contact region 56 is provided and P + It may be configured to be electrically connected to the first gate electrode 60 through the mold contact region 56.
[0082]
(Eighth embodiment)
FIG. 16 shows a cross-sectional configuration of the silicon carbide semiconductor device in the eighth embodiment of the present invention. This embodiment is different from the silicon carbide semiconductor device shown in the eighth embodiment in that P is formed on the lower layer portion of the bottom surface of the trench 57. + An electric field relaxation region (second conductivity type region) 70 made of a mold layer is provided. Other configurations are the same as those of the seventh embodiment.
[0083]
The electric field relaxation region 70 shown here is made of, for example, P-type silicon carbide or amorphous silicon carbide. When such an electric field relaxation region 70 is provided, electric field concentration occurring at the bottom surface of trench 57, particularly at the corner portion, can be relaxed, and the breakdown voltage of the silicon carbide semiconductor device can be improved.
[0084]
The manufacturing method of the silicon carbide semiconductor device having such a configuration is different from that of the seventh embodiment in that, for example, a mask material used when forming the trench 57 is used as it is and a P-type impurity is ion-implanted into the bottom surface of the trench 57. What is necessary is just to add the process to do.
[0085]
Also in this embodiment, P as shown in FIG. 15 in the seventh embodiment is used. + Type contact region 56, P + The first gate region 53 and the first gate electrode 60 may be electrically connected via the mold contact region 56.
[0086]
(Ninth embodiment)
In FIG. 17, the cross-sectional structure of the silicon carbide semiconductor device in 9th Embodiment of this invention is shown. Hereinafter, the configuration of the silicon carbide semiconductor device of the present embodiment will be described with reference to FIG. 17, but the basic configuration is the same as that of the seventh embodiment, and therefore only the portions different from the seventh embodiment will be described.
[0087]
As shown in FIG. 17, P overlaps with the first gate region 3. - A mold layer (second conductivity type region) 80 is provided. This P - The mold layer 80 is formed so as to reach the side wall of the trench 57, and the channel region 65 is formed of P - A mold layer 80 is used.
[0088]
In the silicon carbide semiconductor device having such a configuration, the MOSFET operates not as a storage type but as an inversion type. That is, when a voltage is applied to the MOS gate 59, electrons are induced on the sidewall of the trench 57, and P - The channel region 65 constituted by the mold layer 80 is inverted to the N type, and the channel is set. Other operating principles are the same as in the eighth embodiment.
[0089]
Thus, also as a silicon carbide semiconductor device which combined J-FET and inversion type MOSFET, it is possible to acquire the same effect as a 7th embodiment.
[0090]
The method for manufacturing the silicon carbide semiconductor device having such a configuration is basically the same as that of the seventh embodiment. After the step of forming the first gate region 53 in the seventh embodiment, the P-type impurity is selected. Ion implantation, P - A process for forming the mold layer 80 may be added.
[0091]
Also in this embodiment, if the electric field relaxation region 70 is provided in the lower layer portion of the bottom surface of the trench 57 shown in the eighth embodiment, the same effect as in the eighth embodiment can be obtained. Of course, also in this embodiment, P as shown in FIG. 15 in the seventh embodiment. + Type contact region 56, P + The first gate region 53 and the first gate electrode 60 may be electrically connected via the mold contact region 56.
[0092]
(10th Embodiment)
FIG. 18 shows a cross-sectional configuration of the silicon carbide semiconductor device in the tenth embodiment of the present invention. In the present embodiment, P reaching the side surface of the trench 57 - The mold inversion layer 53a and the P - P having a high concentration by ion implantation of P-type impurities into the type inversion layer 53a. + A first gate region 53 is formed by the mold layer 53b. Other configurations are the same as those of the seventh embodiment.
[0093]
According to such a configuration, by applying a voltage to the MOS gate 59, P - The part of the mold inversion layer 53a operates as an inversion type MOSFET in which a part in contact with the side wall of the trench 57 is inverted. Even in such a configuration, similarly to the ninth embodiment, a silicon carbide semiconductor device having a configuration in which a J-FET and an inversion MOSFET are combined can be obtained. Similar effects can be obtained.
[0094]
The method for manufacturing such a silicon carbide semiconductor device is basically the same as that in the seventh embodiment, and the ion implantation process for forming the first gate region 53 may be performed in two steps. However, P - The process of forming the mold inversion layer 53a is not limited to ion implantation, but N - The epitaxial growth conditions of the type drift layer 2 are once changed and P - It is also possible by making it a mold.
[0095]
(Eleventh embodiment)
FIG. 19 shows a cross-sectional configuration of the silicon carbide semiconductor device in the eleventh embodiment of the present invention. Hereinafter, the configuration of the silicon carbide semiconductor device according to the present embodiment will be described with reference to FIG.
[0096]
As shown in FIG. 19, for example, 1 × 10 19 cm -3 N with high impurity concentration + A mold substrate 91 is used. + On the main surface of the mold substrate 91, for example, 1 × 10 15 ~ 5x10 16 cm -3 N with low impurity concentration - A type drift layer 92 is formed.
[0097]
N - In the middle layer portion of the type drift layer 92, for example, 5 × 10 17 ~ 5x10 19 cm -3 P with high impurity concentration + A plurality of first gate regions 93 made of a mold layer are formed at predetermined intervals.
[0098]
N - In the lower layer than the first gate region 93 in the type drift layer 92, for example, 5 × 10 5 17 ~ 5x10 19 cm -3 P with high impurity concentration + A second gate region 94 made of a mold layer is formed. The second gate region 94 is configured to overlap the first gate region 93 in the substrate plane direction, and is arranged in a state spaced from the first gate region 93 by a predetermined distance.
[0099]
N - In the surface layer portion of the type drift layer 92, for example, 1 × 10 18 ~ 5x10 19 cm -3 N with high impurity concentration + The source region 95 is formed, and the high concentration P formed so as to be connected to the first gate region 93 is formed. + A mold contact region 95 is formed. N + The mold source region 95 and the first gate region 93 are configured to have a predetermined interval.
[0100]
In addition, N - The type drift layer 92 includes N + A trench 97 that penetrates the mold source region 95 and reaches the same depth as the first gate region 93 is formed. The trench 97 has a configuration in which a part of the side wall surface is sandwiched between the first gate regions 93. A gate oxide film 98 and a MOS gate 99 made of Poly-Si are sequentially formed on the inner wall of the trench 97, and the trench 97 is buried by the gate oxide film 98 and the MOS gate 99. Yes. Further, the trench 97 is arranged so that the entire bottom surface thereof overlaps the second gate region 94.
[0101]
Further, the first gate electrode 100 is electrically connected to the surface of the first gate region 93, and N + A source electrode 101 is electrically connected to the surface of the mold source region 95. And N + A drain electrode 102 is formed on the back side of the mold substrate 91, and the structure shown in FIG.
[0102]
Note that the second gate region 94 is also electrically connected to the second gate electrode 103 in a cross section different from FIG. 19 so that the voltage applied to the second gate region 94 can be controlled via the second gate electrode 103. It has become.
[0103]
The silicon carbide semiconductor device having the above configuration also has a configuration in which a J-FET and a MOSFET are combined, as in the above embodiments. That is, N - A portion of the type drift layer 92 sandwiched between the first and second gates 93 and 94 is used as a channel region 104, and a channel is set based on the voltage applied to the first and second gate regions 93 and 94. The portion of the N− type drift layer 92 sandwiched between the first gate region 93 and the trench 97 is used as the storage channel region 105, and the storage channel is set based on the voltage applied to the MOS gate 99. And a storage type MOSFET. And the operation | movement of the silicon carbide semiconductor device comprised in this way is performed like 1st Embodiment.
[0104]
In this way, the first and second gate regions 93 and 94 are arranged vertically in the substrate depth direction, and in the path from the source electrode 101 to the drain electrode 102, the MOSFET channel region 105 and the J-FET channel region 104 are arranged in this order. It can also be set as the structure arrange | positioned by. Even with such a configuration, it is possible to obtain the same effects as those of the first embodiment.
[0105]
The silicon carbide semiconductor device shown in this embodiment is N + After the N-type drift layer 92 is formed on the mold substrate 91, the first gate region 93, the second gate region 94, and the N + The mold source region 95 is formed, and thereafter, the same process as that in FIGS. 4 and 5 in the first embodiment is performed.
[0106]
(Twelfth embodiment)
In FIG. 20, the cross-sectional structure of the silicon carbide semiconductor device in 2nd Embodiment of this invention is shown. Hereinafter, although the structure of the silicon carbide semiconductor device of this embodiment is demonstrated based on FIG. 20, since the basic composition is the same as that of 11th Embodiment, only a different part from 11th Embodiment is demonstrated.
[0107]
In this embodiment, in the cell portion where the element shown in FIG. - N on the entire surface of the drift layer 92 + The type source region 95 is disposed, and the first and second gate regions 93 and 94 are electrically connected to the first and second gate electrodes 100 and 103 in the outer peripheral portion of the cell portion.
[0108]
With such a configuration, the layout of the first and second gate electrodes 100 and 103 and the source electrode 101 can be simplified, so that a structure advantageous for reducing the element size can be obtained.
[0109]
In FIG. 20, the first and second gate electrodes 100 and 103 are separately configured. However, as shown in FIG. 21, the first and second gate electrodes 100 and 103 are configured in common. The first and second gate regions 93 and 94 may be controlled with the same potential.
[0110]
(Other embodiments)
In each of the above embodiments, N - The silicon carbide semiconductor device provided with the J-FET or MOSFET in which the type drift layers 2, 52, and 92 serve as the channel has been described, but the P-type impurity layer in which the conductivity type of each component of the silicon carbide semiconductor device is reversed The present invention can also be applied to a silicon carbide semiconductor device provided with a J-FET or MOSFET.
[0111]
In the above embodiment, the normally-off type J-FET and MOSFET have been described as an example. However, the present invention is not limited to the normally-off type, and can be applied to a normally-on type J-FET and MOSFET. In this case, for example, N - The impurity concentration of the type drift layers 2, 52, 92 is 5 × 10 16 ~ 1x10 17 cm -3 It can also be a degree.
[0112]
In the above description, the first gate regions 3, 53 and 93 are described as a plurality. However, this means that there are a plurality of the first gate regions 3, 53 and 93. It may be a thing.
[Brief description of the drawings]
1 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device according to a first embodiment of the present invention.
2 is a diagram showing a manufacturing process of the silicon carbide semiconductor device shown in FIG. 1. FIG.
FIG. 3 is a diagram showing a manufacturing step of the silicon carbide semiconductor device continued from FIG. 2;
4 is a diagram showing a manufacturing step of the silicon carbide semiconductor device continued from FIG. 3; FIG.
5 is a diagram showing a process for manufacturing the silicon carbide semiconductor device continued from FIG. 4. FIG.
6 is a diagram showing a manufacturing process of the silicon carbide semiconductor device continued from FIG. 5. FIG.
FIG. 7 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device in a second embodiment of the present invention.
FIG. 8 is a diagram showing a cross-sectional configuration of another example of a silicon carbide semiconductor device in the second embodiment.
FIG. 9 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device in a third embodiment of the present invention.
FIG. 10 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device in a fourth embodiment of the present invention.
FIG. 11 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device of another example in the fourth embodiment.
FIG. 12 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device in a fifth embodiment of the present invention.
FIG. 13 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device in a sixth embodiment of the present invention.
FIG. 14 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device in a seventh embodiment of the present invention.
FIG. 15 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device of another example in the seventh embodiment.
FIG. 16 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device in an eighth embodiment of the present invention.
FIG. 17 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device in a ninth embodiment of the present invention.
FIG. 18 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device in a tenth embodiment of the present invention.
FIG. 19 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device in an eleventh embodiment of the present invention.
FIG. 20 is a diagram showing a cross-sectional configuration of a silicon carbide semiconductor device in a twelfth embodiment of the present invention.
FIG. 21 is a diagram showing a cross-sectional configuration of another example of a silicon carbide semiconductor device in the twelfth embodiment.
FIG. 22 is a diagram showing a cross-sectional configuration of a conventional J-FET.
[Explanation of symbols]
1 ... N + Mold substrate, 2 ... N - Type drift layer, 3, 4... First and second gate regions, 5... N + Type source region, 7 ... trench, 8 ... gate oxide film, 9 ... MOS gate, 10 ... first gate electrode, 11 ... source electrode, 12 ... drain electrode, 13 ... second gate electrode.

Claims (27)

第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）上に形成され、前記基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）と、
前記ドリフト層（２）の中層部において、互いに離間するように形成された第２導電型の複数の第１ゲート領域（３）と、
前記ドリフト層（２）のうち前記複数の第１ゲート領域（３）の間に位置する部位において、前記複数の第１ゲート領域（３）から所定間隔あけて配置された第２導電型の第２ゲート領域（４）と、
前記ドリフト層（２）の表層部に形成され、前記ドリフト層（２）よりも高濃度とされた第１導電型のソース領域（５）と、
前記第２ゲート領域（４）の上層部において、前記ドリフト層（２）の表面から前記複数の第１ゲート領域（３）の間まで達するように形成され、前記複数の第１ゲート領域（３）と対向する側壁を有してなるトレンチ（７）と、
前記トレンチ（７）の側壁に形成されたゲート絶縁膜（８）と、
前記ゲート絶縁膜（８）の表面に形成されたＭＯＳゲート（９）と、
前記複数の第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域（４）に電気的に接続された第２ゲート電極（１３）と、
前記ソース領域（５）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１２）とを有し、
前記第１、第２ゲート領域（３、４）の間を第１チャネル領域（１４）とするＪ−ＦＥＴと、前記トレンチ（７）の側壁のうち前記複数の第１ゲート領域（３）と対向する部分を第２チャネル領域（１５）とするＭＯＳＦＥＴとが組み合わされており、
前記第１ゲート電極（１０）および前記第２ゲート電極（１３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９）の電位が独立して制御可能とされていることを特徴とする炭化珪素半導体装置。A substrate (1) made of silicon carbide of the first conductivity type;
A first conductivity type drift layer (2) made of silicon carbide formed on the substrate (1) and having a lower concentration than the substrate (1);
A plurality of first gate regions (3) of a second conductivity type formed so as to be separated from each other in the middle layer portion of the drift layer (2);
A second conductivity type second electrode disposed at a predetermined interval from the plurality of first gate regions (3) in a portion of the drift layer (2) located between the plurality of first gate regions (3). Two gate regions (4);
A first conductivity type source region (5) formed in a surface layer portion of the drift layer (2) and having a higher concentration than the drift layer (2);
An upper layer portion of the second gate region (4) is formed to reach from the surface of the drift layer (2) to the space between the plurality of first gate regions (3), and the plurality of first gate regions (3 ) And a trench (7) having a side wall facing it,
A gate insulating film (8) formed on the sidewall of the trench (7);
A MOS gate (9) formed on the surface of the gate insulating film (8);
A first gate electrode (10) electrically connected to the plurality of first gate regions (3);
A second gate electrode (13) electrically connected to the second gate region (4);
A source electrode (11) electrically connected to the source region (5);
A drain electrode (12) formed on the back side of the substrate (1),
A J-FET having a first channel region (14) between the first and second gate regions (3, 4), and the plurality of first gate regions (3) among the sidewalls of the trench (7) In combination with a MOSFET having a second channel region (15) as an opposing portion ,
The potential of at least one of the first gate electrode (10) and the second gate electrode (13) can be independently controlled, and the potential of the MOS gate (9) can be independently controlled. that is the silicon carbide semiconductor device according to claim. 前記複数の第１ゲート領域（３）は、前記トレンチ（７）の側壁から離間して配置されており、
前記ドリフト領域（２）のうち前記複数の第１ゲート領域（３）と前記ゲート絶縁膜（８）に挟まれる部分が前記第２チャネル領域（１５）となり、
前記ＭＯＳＦＥＴが蓄積型で動作するように構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。The plurality of first gate regions (3) are spaced apart from the sidewalls of the trench (7),
Of the drift region (2), a portion sandwiched between the plurality of first gate regions (3) and the gate insulating film (8) becomes the second channel region (15),
The silicon carbide semiconductor device according to claim 1, wherein the MOSFET is configured to operate in a storage type. 前記複数の第１ゲート領域（３）は、前記トレンチ（７）の側壁まで達して前記ゲート絶縁膜（８）と接するように配置されており、
前記複数の第１ゲート領域（３）のうち前記ゲート絶縁膜（８）と接する部分が前記第２チャネル領域（１５）となり、
前記ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。The plurality of first gate regions (3) are disposed so as to reach the side wall of the trench (7) and contact the gate insulating film (8),
Of the plurality of first gate regions (3), a portion in contact with the gate insulating film (8) becomes the second channel region (15),
The silicon carbide semiconductor device according to claim 1, wherein the MOSFET is configured to operate in an inverted type. 前記複数の第１ゲート領域（３）のうちのいずれかの上層部とオーバラップし、前記トレンチ（７）の側壁のうち前記複数の第１ゲート領域（３）と対向する部分まで達するように形成された第２導電型領域（３０）が備えられ、
前記第２導電型領域（３０）のうち前記ゲート絶縁膜（８）と接する部分が前記第２チャネル領域（１５）となり、
前記ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。It overlaps with an upper layer portion of any one of the plurality of first gate regions (3), and reaches a portion of the side wall of the trench (7) facing the plurality of first gate regions (3). A formed second conductivity type region (30),
Of the second conductivity type region (30), the portion in contact with the gate insulating film (8) becomes the second channel region (15),
The silicon carbide semiconductor device according to claim 1, wherein the MOSFET is configured to operate in an inverted type. 第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）上に形成され、前記基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）と、
前記ドリフト層（２）の中層部において、互いに離間するように形成された第２導電型の複数の第１ゲート領域（３）と、
前記ドリフト層（２）のうち前記複数の第１ゲート領域（３）の間に位置する部位において、前記複数の第１ゲート領域（３）から所定間隔あけて配置された第２導電型の第２ゲート領域（４）と、
前記ドリフト層（２）の表層部に形成され、前記ドリフト層（２）よりも高濃度とされた第１導電型のソース領域（５）と、
前記第２ゲート領域（４）の上層部に形成されたトレンチ（７）と、
前記トレンチ（７）の側壁に形成されたゲート絶縁膜（８）と、
前記ゲート絶縁膜（８）の表面に形成されたＭＯＳゲート（９）と、
前記ドリフト層（２）のうち前記複数の第１ゲート領域（３）と前記ソース領域（５）との間に配置され、前記トレンチ（７）の側壁まで達して前記ゲート絶縁膜（８）に接するように構成された第２導電型領域（４０）と、
前記複数の第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域（４）に電気的に接続された第２ゲート電極（１３）と、
前記ソース領域（５）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１２）とを有し、
前記第１、第２ゲート領域（３、４）の間を第１チャネル領域（１４）とするＪ−ＦＥＴと、前記第２導電型領域（４０）のうち前記ゲート絶縁膜（８）と接する部分を第２チャネル領域（１５）とするＭＯＳＦＥＴとが組み合わされており、
前記第１ゲート電極（１０）および前記第２ゲート電極（１３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９）の電位が独立して制御可能とされていることを特徴とする炭化珪素半導体装置。A substrate (1) made of silicon carbide of the first conductivity type;
A first conductivity type drift layer (2) made of silicon carbide formed on the substrate (1) and having a lower concentration than the substrate (1);
A plurality of first gate regions (3) of a second conductivity type formed so as to be separated from each other in the middle layer portion of the drift layer (2);
A second conductivity type second electrode disposed at a predetermined interval from the plurality of first gate regions (3) in a portion of the drift layer (2) located between the plurality of first gate regions (3). Two gate regions (4);
A first conductivity type source region (5) formed in a surface layer portion of the drift layer (2) and having a higher concentration than the drift layer (2) ;
A trench (7) which is formed in the upper portion of the front Stories second gate region (4),
A gate insulating film (8) formed on the sidewall of the trench (7);
A MOS gate (9) formed on the surface of the gate insulating film (8);
The drift layer (2) is disposed between the plurality of first gate regions (3) and the source region (5), reaches the side wall of the trench (7), and forms the gate insulating film (8). A second conductivity type region (40) configured to contact,
A first gate electrode (10) electrically connected to the plurality of first gate regions (3);
A second gate electrode (13) electrically connected to the second gate region (4);
A source electrode (11) electrically connected to the source region (5);
A drain electrode (12) formed on the back side of the substrate (1),
A J-FET having a first channel region (14) between the first and second gate regions (3, 4) is in contact with the gate insulating film (8) in the second conductivity type region (40). Combined with a MOSFET whose portion is the second channel region (15) ,
The potential of at least one of the first gate electrode (10) and the second gate electrode (13) can be independently controlled, and the potential of the MOS gate (9) can be independently controlled. that is the silicon carbide semiconductor device according to claim. 前記第２ゲート領域（４）は、前記トレンチ（７）の底面に接するように配置されていることを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置。The silicon carbide semiconductor device according to any one of claims 1 to 5, wherein the second gate region (4) is disposed so as to be in contact with a bottom surface of the trench (7). 前記基板（１）のうち前記Ｊ−ＦＥＴおよび前記ＭＯＳＦＥＴが形成された領域をセル部とすると、該セル部の外周部領域において前記複数の第１ゲート領域（３）と前記第１ゲート電極（１０）とのコンタクトもしくは前記第２ゲート領域（４）と前記第２ゲート電極（１３）とのコンタクトの少なくとも一方が取られていることを特徴とする請求項１乃至６のいずれか１つに記載の炭化珪素半導体装置。When a region where the J-FET and the MOSFET are formed in the substrate (1) is a cell portion, the plurality of first gate regions (3) and the first gate electrodes ( 10) or at least one of the contact between the second gate region (4) and the second gate electrode (13) is taken. The silicon carbide semiconductor device described. 前記基板（１）のうち前記Ｊ−ＦＥＴおよび前記ＭＯＳＦＥＴが形成された領域をセル部とすると、該セル部の外周部領域において、前記第１ゲート電極（１０）および前記第２ゲート電極（１３）が共通化された電極と前記複数の第１ゲート領域（３）および前記第２ゲート領域（４）とのコンタクトが取られていることを特徴とする請求項１乃至６のいずれか１つに記載の炭化珪素半導体装置。Assuming that a region where the J-FET and the MOSFET are formed in the substrate (1) is a cell portion, the first gate electrode (10) and the second gate electrode (13) in the outer peripheral region of the cell portion. ) And the plurality of first gate regions (3) and the second gate regions (4) are in contact with each other. The silicon carbide semiconductor device described in 1. 第１導電型の炭化珪素からなる基板（５１）と、
前記基板（５１）上に形成され、前記基板（５１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（５２）と、
前記ドリフト層（５２）の中層部において、互いに離間するように形成された第２導電型の複数の第１ゲート領域（５３）と、
前記ドリフト層（５２）の表面から前記複数の第１ゲート領域（５３）の間まで達するように形成され、前記複数の第１ゲート領域（５３）と対向する側壁を有してなるトレンチ（５７）と、
前記ドリフト層（５２）の表層部に形成され、前記複数の第１ゲート領域（５３）から所定間隔離間して配置されると共に、前記複数の第１ゲート領域（５３）と対向する部位を有して構成された第２導電型の第２ゲート領域（５４）と、
前記ドリフト層（５２）の表層部において、前記第２ゲート領域（５４）を挟んで前記トレンチ（５７）の反対側に形成され、前記ドリフト層（５２）よりも高濃度とされた第１導電型のソース領域（５５）と、
前記トレンチ（５７）の側壁に形成されたゲート絶縁膜（５８）と、
前記ゲート絶縁膜（５８）の表面に形成されたＭＯＳゲート（５９）と、
前記複数の第１ゲート領域（５３）に電気的に接続された第１ゲート電極（６０）と、
前記第２ゲート領域（５４）に電気的に接続された第２ゲート電極（６３）と、
前記ソース領域（５５）に電気的に接続されたソース電極（６１）と、
前記基板（５１）の裏面側に形成されたドレイン電極（６２）とを有し、
前記第１、第２ゲート領域（５３、５４）の間を第１チャネル領域（６４）とするＪ−ＦＥＴと、前記トレンチ（５７）の側壁のうち前記複数の第１ゲート領域（５３）と対向する部分を第２チャネル領域（６５）とするＭＯＳＦＥＴとが組み合わされており、
前記第１ゲート電極（６０）および前記第２ゲート電極（６３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（５９）の電位が独立して制御可能とされていることを特徴とする炭化珪素半導体装置。A substrate (51) made of silicon carbide of the first conductivity type;
A drift layer (52) of a first conductivity type formed on the substrate (51) and made of silicon carbide having a lower concentration than the substrate (51);
A plurality of first gate regions (53) of the second conductivity type formed so as to be separated from each other in the middle layer portion of the drift layer (52);
A trench (57) formed so as to reach between the plurality of first gate regions (53) from the surface of the drift layer (52) and having a side wall facing the plurality of first gate regions (53). )When,
The drift layer (52) is formed in a surface layer portion, arranged at a predetermined interval from the plurality of first gate regions (53), and has a portion facing the plurality of first gate regions (53). A second gate region (54) of the second conductivity type configured as described above,
In the surface layer portion of the drift layer (52), the first conductive layer is formed on the opposite side of the trench (57) across the second gate region (54) and has a higher concentration than the drift layer (52). A source region (55) of the mold;
A gate insulating film (58) formed on a sidewall of the trench (57);
A MOS gate (59) formed on the surface of the gate insulating film (58);
A first gate electrode (60) electrically connected to the plurality of first gate regions (53);
A second gate electrode (63) electrically connected to the second gate region (54);
A source electrode (61) electrically connected to the source region (55);
A drain electrode (62) formed on the back side of the substrate (51),
A J-FET having a first channel region (64) between the first and second gate regions (53, 54), and the plurality of first gate regions (53) among the sidewalls of the trench (57) A MOSFET having the second channel region (65) as an opposing portion is combined ,
The potential of at least one of the first gate electrode (60) and the second gate electrode (63) can be controlled independently, and the potential of the MOS gate (59) can be controlled independently. that is the silicon carbide semiconductor device according to claim. 前記複数の第１ゲート領域（５３）は、前記トレンチ（５７）の側壁から離間して配置されており、
前記ドリフト領域（５２）のうち前記複数の第１ゲート領域（５３）と前記ゲート絶縁膜（５８）に挟まれる部分が前記第２チャネル領域（６５）となり、
前記ＭＯＳＦＥＴが蓄積型で動作するように構成されていることを特徴とする請求項９に記載の炭化珪素半導体装置。The plurality of first gate regions (53) are spaced apart from the sidewalls of the trench (57),
A portion of the drift region (52) sandwiched between the plurality of first gate regions (53) and the gate insulating film (58) serves as the second channel region (65).
The silicon carbide semiconductor device according to claim 9, wherein the MOSFET is configured to operate in a storage type. 前記複数の第１ゲート領域（５３）は、前記トレンチ（５７）の側壁まで達して前記ゲート絶縁膜（５８）と接するように配置されており、
前記複数の第１ゲート領域（５３）のうち前記ゲート絶縁膜（５８）と接する部分（５３ａ）が前記第２チャネル領域（６５）となり、
前記ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴とする請求項９に記載の炭化珪素半導体装置。The plurality of first gate regions (53) are arranged to reach the sidewalls of the trench (57) and to be in contact with the gate insulating film (58),
Of the plurality of first gate regions (53), a portion (53a) in contact with the gate insulating film (58) serves as the second channel region (65).
The silicon carbide semiconductor device according to claim 9, wherein the MOSFET is configured to operate in an inverted type. 前記複数の第１ゲート領域（５３）のうちのいずれかとオーバラップし、前記トレンチ（５７）の側壁のうち前記複数の第１ゲート領域（５３）と対向する部分まで達するように形成された第２導電型領域（８０）が備えられ、
前記第２導電型領域（８０）のうち前記ゲート絶縁膜（５８）と接する部分が前記第２チャネル領域（６５）となり、
前記ＭＯＳＦＥＴが反転型で動作するように構成されていることを特徴とする請求項９に記載の炭化珪素半導体装置。The first gate region overlaps with any one of the plurality of first gate regions (53) and is formed so as to reach a portion of the sidewall of the trench (57) facing the plurality of first gate regions (53). Two conductivity type regions (80) are provided;
A portion of the second conductivity type region (80) that is in contact with the gate insulating film (58) serves as the second channel region (65).
The silicon carbide semiconductor device according to claim 9, wherein the MOSFET is configured to operate in an inverted type. 前記トレンチ（５７）の底面の下層部には、第２導電型領域（７０）が備えられていることを特徴とする請求項９乃至１２のいずれか１つに記載の炭化珪素半導体装置。The silicon carbide semiconductor device according to any one of claims 9 to 12, wherein a second conductivity type region (70) is provided in a lower layer portion of a bottom surface of the trench (57). 前記基板（１）のうち前記Ｊ−ＦＥＴおよび前記ＭＯＳＦＥＴが形成された領域をセル部とすると、該セル部の外周部領域において前記複数の第１ゲート領域（５３）と前記第１ゲート電極（６０）とのコンタクトが取られていることを特徴とする請求項９乃至１３のいずれか１つに記載の炭化珪素半導体装置。When a region where the J-FET and the MOSFET are formed in the substrate (1) is a cell portion, the plurality of first gate regions (53) and the first gate electrodes ( 60), the silicon carbide semiconductor device according to any one of claims 9 to 13. 第１導電型の炭化珪素からなる基板（９１）と、
前記基板（９１）上に形成され、前記基板（９１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（９２）と、
前記ドリフト層（９２）の中層部において、互いに離間するように形成された第２導電型の複数の第１ゲート領域（９３）と、
前記ドリフト層（９２）の表層部に形成され、前記ドリフト層（９２）よりも高濃度とされた第１導電型のソース領域（９５）と、
前記ドリフト層（９２）の表面から前記複数の第１ゲート領域（９３）の間まで達するように形成され、前記複数の第１ゲート領域（９３）と対向する側壁を有してなるトレンチ（９７）と、
前記ドリフト層（９２）のうち前記複数の第１ゲート領域（９３）及び前記トレンチ（９７）の底面の下層部に形成され、前記複数の第１ゲート領域（９３）から所定間隔あけて配置された第２導電型の第２ゲート領域（９４）と、
前記トレンチ（９７）の側壁に形成されたゲート絶縁膜（９８）と、
前記ゲート絶縁膜（９８）の表面に形成されたＭＯＳゲート（９９）と、
前記複数の第１ゲート領域（９３）に電気的に接続された第１ゲート電極（１００）と、
前記第２ゲート領域（９４）に電気的に接続された第２ゲート電極（１０３）と、
前記ソース領域（９５）に電気的に接続されたソース電極（１０１）と、
前記基板（９１）の裏面側に形成されたドレイン電極（１０２）とを有し、
前記第１、第２ゲート領域（９３、９４）の間を第１チャネル領域（１０４）とするＪ−ＦＥＴと、前記トレンチ（９７）の側壁のうち前記複数の第１ゲート領域（９３）と対向する部分を第２チャネル領域（１０５）とするＭＯＳＦＥＴとが組み合わされており、
前記第１ゲート電極（１００）および前記第２ゲート電極（１０３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９９）の電位が独立して制御可能とされていることを特徴とする炭化珪素半導体装置。A substrate (91) made of silicon carbide of the first conductivity type;
A first conductivity type drift layer (92) made of silicon carbide formed on the substrate (91) and having a lower concentration than the substrate (91);
A plurality of first gate regions (93) of a second conductivity type formed so as to be separated from each other in the middle layer portion of the drift layer (92);
A source region (95) of a first conductivity type formed in a surface layer portion of the drift layer (92) and having a higher concentration than the drift layer (92);
A trench (97) formed so as to reach from the surface of the drift layer (92) to the space between the plurality of first gate regions (93) and having a side wall facing the plurality of first gate regions (93). )When,
Of the drift layer (92), the plurality of first gate regions (93) and the bottom portion of the trench (97) are formed in a lower layer portion and disposed at a predetermined interval from the plurality of first gate regions (93). A second gate region (94) of the second conductivity type;
A gate insulating film (98) formed on the sidewall of the trench (97);
A MOS gate (99) formed on the surface of the gate insulating film (98);
A first gate electrode (100) electrically connected to the plurality of first gate regions (93);
A second gate electrode (103) electrically connected to the second gate region (94);
A source electrode (101) electrically connected to the source region (95);
A drain electrode (102) formed on the back side of the substrate (91),
A J-FET having a first channel region (104) between the first and second gate regions (93, 94), and the plurality of first gate regions (93) among the sidewalls of the trench (97) In combination with a MOSFET having a second channel region (105) as an opposing portion ,
The potential of at least one of the first gate electrode (100) and the second gate electrode (103) can be controlled independently, and the potential of the MOS gate (99) can be controlled independently. that is the silicon carbide semiconductor device according to claim. 前記基板（１）のうち前記Ｊ−ＦＥＴおよび前記ＭＯＳＦＥＴが形成された領域をセル部とすると、該セル部の外周部領域において前記複数の第１ゲート領域（９３）と前記第１ゲート電極（１００）とのコンタクトもしくは前記第２ゲート領域（９４）と前記第２ゲート電極（１０３）とのコンタクトの少なくとも一方が取られていることを特徴とする請求項１５に記載の炭化珪素半導体装置。When a region where the J-FET and the MOSFET are formed in the substrate (1) is a cell portion, the plurality of first gate regions (93) and the first gate electrodes ( 100) or at least one of the contact between the second gate region (94) and the second gate electrode (103). 16. The silicon carbide semiconductor device according to claim 15, wherein 前記基板（１）のうち前記Ｊ−ＦＥＴおよび前記ＭＯＳＦＥＴが形成された領域をセル部とすると、該セル部の外周部領域において、前記第１ゲート電極（１００）および前記第２ゲート電極（１０３）が共通化された電極と前記複数の第１ゲート領域（９３）および前記第２ゲート領域（９４）とのコンタクトが取られていることを特徴とする請求項１５に記載の炭化珪素半導体装置。When a region where the J-FET and the MOSFET are formed in the substrate (1) is a cell portion, the first gate electrode (100) and the second gate electrode (103) are formed in the outer peripheral region of the cell portion. 16. The silicon carbide semiconductor device according to claim 15, wherein a contact is made between the electrode having a common structure and the plurality of first gate regions (93) and the second gate regions (94). . 第１導電型の炭化珪素からなる基板（１）を用意する工程と、
前記基板（１）上に、前記基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の中層部にイオン注入を行い、互いに離間するように第２導電型の複数の第１ゲート領域（３）を形成する工程と、
前記ドリフト層（２）のうち前記複数の第１ゲート領域（３）の間に位置する部位にイオン注入を行い、前記複数の第１ゲート領域（３）から所定間隔あけて配置されるように第２導電型の第２ゲート領域（４）を形成する工程と、
前記ドリフト層（２）の表層部に、前記ドリフト層（２）よりも高濃度とされる第１導電型のソース領域（５）を形成する工程と、
前記第２ゲート領域（４）の上層部において、前記ドリフト層（２）の表面から前記複数の第１ゲート領域（３）の間まで達し、前記複数の第１ゲート領域（３）と対向する側壁を有するトレンチ（７）を形成する工程と、
前記トレンチ（７）の側壁にゲート絶縁膜（８）を形成する工程と、
前記ゲート絶縁膜（８）の表面にＭＯＳゲート（９）を形成する工程と、
前記複数の第１ゲート領域（３）に電気的に接続される第１ゲート電極（１０）を形成する工程と、
前記第２ゲート領域（４）に電気的に接続される第２ゲート電極（１３）を形成する工程と、
前記ソース領域（５）に電気的に接続されるソース電極（１１）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１２）を形成する工程とを有しており、
前記第１ゲート電極（１０）および前記第２ゲート電極（１３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９）の電位が独立して制御可能とされることを特徴とする炭化珪素半導体装置の製造方法。Preparing a substrate (1) made of silicon carbide of the first conductivity type;
Forming a first conductivity type drift layer (2) made of silicon carbide having a lower concentration than the substrate (1) on the substrate (1);
Performing ion implantation on the middle layer of the drift layer (2) to form a plurality of first conductivity type second gate regions (3) so as to be separated from each other;
Ion implantation is performed on a portion of the drift layer (2) located between the plurality of first gate regions (3), and the drift layer (2) is disposed at a predetermined interval from the plurality of first gate regions (3). Forming a second conductivity type second gate region (4);
Forming a source region (5) of a first conductivity type having a higher concentration than the drift layer (2) in a surface layer portion of the drift layer (2);
In the upper layer portion of the second gate region (4), it reaches from the surface of the drift layer (2) to the space between the plurality of first gate regions (3) and faces the plurality of first gate regions (3). Forming a trench (7) having sidewalls;
Forming a gate insulating film (8) on the sidewall of the trench (7);
Forming a MOS gate (9) on the surface of the gate insulating film (8);
Forming a first gate electrode (10) electrically connected to the plurality of first gate regions (3);
Forming a second gate electrode (13) electrically connected to the second gate region (4);
Forming a source electrode (11) electrically connected to the source region (5);
Forming a drain electrode (12) on the back side of the substrate (1) ,
The potential of at least one of the first gate electrode (10) and the second gate electrode (13) can be independently controlled, and the potential of the MOS gate (9) can be independently controlled. A method for manufacturing a silicon carbide semiconductor device, comprising: 前記ドリフト領域（２）のうち前記ゲート絶縁膜（８）と前記複数の第１ゲート領域（３）との間に位置する部位に、前記複数の第１ゲート領域（３）のいずれかの上層部とオーバラップするように、第２導電型領域（３０）を形成する工程を有していることを特徴とする請求項１８に記載の炭化珪素半導体装置の製造方法。An upper layer of any of the plurality of first gate regions (3) in a portion of the drift region (2) positioned between the gate insulating film (8) and the plurality of first gate regions (3). 19. The method for manufacturing a silicon carbide semiconductor device according to claim 18, further comprising a step of forming the second conductivity type region (30) so as to overlap the portion. 前記複数の第１ゲート領域（３）を形成する工程では、前記トレンチ（７）を形成した際に、前記複数の第１ゲート領域（３）が前記トレンチ（７）の側壁まで達するように前記複数の第１ゲート領域（３）を形成することを特徴とする請求項１８に記載の炭化珪素半導体装置の製造方法。In the step of forming the plurality of first gate regions (3), the trenches (7) are formed so that the plurality of first gate regions (3) reach the sidewalls of the trenches (7). The method for manufacturing a silicon carbide semiconductor device according to claim 18, wherein a plurality of first gate regions (3) are formed. 第１導電型の炭化珪素からなる基板（１）を用意する工程と、
前記基板（１）上に、前記基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の中層部にイオン注入を行い、互いに離間するように第２導電型の複数の第１ゲート領域（３）を形成する工程と、
前記ドリフト層（２）のうち前記複数の第１ゲート領域（３）の間に位置する部位にイオン注入を行い、前記複数の第１ゲート領域（３）から所定間隔あけて配置されるように第２導電型の第２ゲート領域（４）を形成する工程と、
前記ドリフト層（２）の表層部に、前記ドリフト層（２）よりも高濃度とされる第１導電型のソース領域（５）を形成する工程と、
前記ドリフト層（２）のうち前記ソース領域（５）と前記複数の第１ゲート領域（３）の間に、第２導電型領域（４０）を形成する工程と、
前記第２ゲート領域（４）の上層部において、前記第２導電型領域（４０）と接する側壁を有するトレンチ（７）を形成する工程と、
前記トレンチ（７）の側壁にゲート絶縁膜（８）を形成する工程と、
前記ゲート絶縁膜（８）の表面にＭＯＳゲート（９）を形成する工程と、
前記複数の第１ゲート領域（３）に電気的に接続される第１ゲート電極（１０）を形成する工程と、
前記第２ゲート領域（４）に電気的に接続される第２ゲート電極（１３）を形成する工程と、
前記ソース領域（５）に電気的に接続されるソース電極（１１）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１２）を形成する工程とを有しており、
前記第１ゲート電極（１０）および前記第２ゲート電極（１３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９）の電位が独立して制御可能とされることを特徴とする炭化珪素半導体装置の製造方法。Preparing a substrate (1) made of silicon carbide of the first conductivity type;
Forming a first conductivity type drift layer (2) made of silicon carbide having a lower concentration than the substrate (1) on the substrate (1);
Performing ion implantation on the middle layer of the drift layer (2) to form a plurality of first conductivity type second gate regions (3) so as to be separated from each other;
Ion implantation is performed on a portion of the drift layer (2) located between the plurality of first gate regions (3), and the drift layer (2) is disposed at a predetermined interval from the plurality of first gate regions (3). Forming a second conductivity type second gate region (4);
Forming a source region (5) of a first conductivity type having a higher concentration than the drift layer (2) in a surface layer portion of the drift layer (2);
Forming a second conductivity type region (40) between the source region (5) and the plurality of first gate regions (3) in the drift layer (2);
Forming a trench (7) having a sidewall in contact with the second conductivity type region (40) in an upper layer portion of the second gate region (4);
Forming a gate insulating film (8) on the sidewall of the trench (7);
Forming a MOS gate (9) on the surface of the gate insulating film (8);
Forming a first gate electrode (10) electrically connected to the plurality of first gate regions (3);
Forming a second gate electrode (13) electrically connected to the second gate region (4);
Forming a source electrode (11) electrically connected to the source region (5);
Forming a drain electrode (12) on the back side of the substrate (1) ,
The potential of at least one of the first gate electrode (10) and the second gate electrode (13) can be independently controlled, and the potential of the MOS gate (9) can be independently controlled. A method for manufacturing a silicon carbide semiconductor device, comprising: 前記ドリフト層（２）をエピタキシャル成長によって形成し、該ドリフト層（２）の成膜条件を変更することにより、前記ドリフト層（２）の一部を前記第２導電型領域（４０）とすることを特徴とする請求項２１に記載の炭化珪素半導体装置の製造方法。The drift layer (2) is formed by epitaxial growth, and a part of the drift layer (2) is made the second conductivity type region (40) by changing the film formation conditions of the drift layer (2). The method for manufacturing a silicon carbide semiconductor device according to claim 21, wherein: 前記複数の第１ゲート領域（３）と前記第２ゲート領域（４）とは同一マスクを用いて同時に形成することを特徴とする請求項１８乃至２２のいずれか１つに記載の炭化珪素半導体装置の製造方法。23. The silicon carbide semiconductor according to claim 18, wherein the plurality of first gate regions (3) and the second gate region (4) are simultaneously formed using the same mask. Device manufacturing method. 第１導電型の炭化珪素からなる基板（５１）を用意する工程と、
前記基板（５１）上に、前記基板（５１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（５２）を形成する工程と、
前記ドリフト層（５２）の中層部に、互いに離間するように第２導電型の複数の第１ゲート領域（５３）を形成する工程と、
前記ドリフト層（５２）の表層部に、前記複数の第１ゲート領域（５３）から所定間隔離間させて第２導電型の第２ゲート領域（５４）を形成する工程と、
前記ドリフト層（５２）の表層部に、前記ドリフト層（５２）よりも高濃度とされる第１導電型のソース領域（５５）を形成する工程と、
前記第２ゲート領域（５４）を挟んで前記ソース領域（５５）の反対側の部位に、前記ドリフト層（５２）の表面から前記複数の第１ゲート領域（５３）の間まで達し、前記複数の第１ゲート領域（５３）と対向する側壁を有するトレンチ（５７）を形成する工程と、
前記トレンチ（５７）の側壁にゲート絶縁膜（５８）を形成する工程と、
前記ゲート絶縁膜（５８）の表面にＭＯＳゲート（５９）を形成する工程と、
前記複数の第１ゲート領域（５３）に電気的に接続される第１ゲート電極（６０）を形成する工程と、
前記第２ゲート領域（５４）に電気的に接続される第２ゲート電極（６３）を形成する工程と、
前記ソース領域（５５）に電気的に接続されるソース電極（６１）を形成する工程と、
前記基板（５１）の裏面側にドレイン電極（６２）を形成する工程とを有しており、
前記第１ゲート電極（６０）および前記第２ゲート電極（６３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（５９）の電位が独立して制御可能とされることを特徴とする炭化珪素半導体装置の製造方法。Providing a substrate (51) made of silicon carbide of the first conductivity type;
Forming a first conductivity type drift layer (52) made of silicon carbide at a lower concentration than the substrate (51) on the substrate (51);
Forming a plurality of second conductivity type first gate regions (53) in the middle portion of the drift layer (52) so as to be separated from each other;
Forming a second conductivity type second gate region (54) in the surface layer portion of the drift layer (52), spaced apart from the plurality of first gate regions (53) by a predetermined distance;
Forming a source region (55) of a first conductivity type having a higher concentration than the drift layer (52) in a surface layer portion of the drift layer (52);
From the surface of the drift layer (52) to between the plurality of first gate regions (53), on the opposite side of the source region (55) across the second gate region (54), Forming a trench (57) having a side wall facing the first gate region (53) of
Forming a gate insulating film (58) on the sidewall of the trench (57);
Forming a MOS gate (59) on the surface of the gate insulating film (58);
Forming a first gate electrode (60) electrically connected to the plurality of first gate regions (53);
Forming a second gate electrode (63) electrically connected to the second gate region (54);
Forming a source electrode (61) electrically connected to the source region (55);
Forming a drain electrode (62) on the back side of the substrate (51) ,
The potential of at least one of the first gate electrode (60) and the second gate electrode (63) can be controlled independently, and the potential of the MOS gate (59) can be controlled independently. A method for manufacturing a silicon carbide semiconductor device, comprising: 前記ドリフト層（５２）のうち前記トレンチ（５７）の底面の下層部に第２導電型領域（７０）を形成する工程を有していることを特徴とする請求項２４に記載の炭化珪素半導体装置の製造方法。The silicon carbide semiconductor according to claim 24, further comprising a step of forming a second conductivity type region (70) in a lower layer portion of the bottom surface of the trench (57) in the drift layer (52). Device manufacturing method. 前記ドリフト層（５２）のうち前記複数の第１ゲート領域（５３）と前記トレンチ（５７）との間において、前記複数の第１ゲート領域（５３）のいずれかとオーバラップし、前記トレンチ（５７）の側壁のうち前記複数の第１ゲート領域（５３）と対向する部分まで達するように第２導電型領域（８０）を形成する工程を有していることを特徴とする請求項２４に記載の炭化珪素半導体装置の製造方法。Of the drift layer (52), between the plurality of first gate regions (53) and the trench (57), it overlaps with any of the plurality of first gate regions (53), and the trench (57 The step of forming a second conductivity type region (80) so as to reach a portion of the side wall facing the plurality of first gate regions (53) is provided. A method for manufacturing a silicon carbide semiconductor device. 第１導電型の炭化珪素からなる基板（９１）を用意する工程と、
前記基板（９１）上に、前記基板（９１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（９２）を形成する工程と、
前記ドリフト層（９２）の中層部にイオン注入を行い、互いに離間するように第２導電型の複数の第１ゲート領域（９３）を形成する工程と、
前記ドリフト層（９２）のうち前記複数の第１ゲート領域（９３）の間の下層部に位置する部位にイオン注入を行い、前記複数の第１ゲート領域（９３）から所定間隔あけて配置されるように第２導電型の第２ゲート領域（９４）を形成する工程と、
前記ドリフト層（９２）の表層部に、前記ドリフト層（９２）よりも高濃度とされる第１導電型のソース領域（９５）を形成する工程と、
前記第２ゲート領域（９４）の上層部において、前記複数の第１ゲート領域（９３）の間に位置し、前記複数の第１ゲート領域（９３）と対向する側壁を有するトレンチ（９７）を形成する工程と、
前記トレンチ（９７）の側壁にゲート絶縁膜（９８）を形成する工程と、
前記ゲート絶縁膜（９８）の表面にＭＯＳゲート（９９）を形成する工程と、
前記複数の第１ゲート領域（９３）に電気的に接続される第１ゲート電極（１００）を形成する工程と、
前記第２ゲート領域（９４）に電気的に接続される第２ゲート電極（１０３）を形成する工程と、
前記ソース領域（９５）に電気的に接続されるソース電極（１０１）を形成する工程と、
前記基板（９１）の裏面側にドレイン電極（１０２）を形成する工程とを有しており、
前記第１ゲート電極（１００）および前記第２ゲート電極（１０３）のうちの少なくとも一方の電位が独立して制御可能とされ、かつ、前記ＭＯＳゲート（９９）の電位が独立して制御可能とされることを特徴とする炭化珪素半導体装置の製造方法。Providing a substrate (91) made of silicon carbide of the first conductivity type;
Forming a drift layer (92) of a first conductivity type made of silicon carbide having a lower concentration than the substrate (91) on the substrate (91);
Performing ion implantation on the middle layer of the drift layer (92) to form a plurality of first conductivity type second gate regions (93) spaced apart from each other;
Ion implantation is performed on a portion of the drift layer (92) located in a lower layer portion between the plurality of first gate regions (93), and the drift layer (92) is disposed at a predetermined interval from the plurality of first gate regions (93). Forming a second-conductivity-type second gate region (94),
Forming a first conductivity type source region (95) having a higher concentration than the drift layer (92) in a surface layer portion of the drift layer (92);
In the upper layer portion of the second gate region (94), a trench (97) having a side wall that is located between the plurality of first gate regions (93) and faces the plurality of first gate regions (93) is formed. Forming, and
Forming a gate insulating film (98) on the sidewall of the trench (97);
Forming a MOS gate (99) on the surface of the gate insulating film (98);
Forming a first gate electrode (100) electrically connected to the plurality of first gate regions (93);
Forming a second gate electrode (103) electrically connected to the second gate region (94);
Forming a source electrode (101) electrically connected to the source region (95);
Forming a drain electrode (102) on the back side of the substrate (91) ,
The potential of at least one of the first gate electrode (100) and the second gate electrode (103) can be controlled independently, and the potential of the MOS gate (99) can be controlled independently. A method for manufacturing a silicon carbide semiconductor device, comprising:
JP2001260212A 2001-08-29 2001-08-29 Silicon carbide semiconductor device and manufacturing method thereof Expired - Fee Related JP4839548B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001260212A JP4839548B2 (en) 2001-08-29 2001-08-29 Silicon carbide semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001260212A JP4839548B2 (en) 2001-08-29 2001-08-29 Silicon carbide semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2003069042A JP2003069042A (en) 2003-03-07
JP4839548B2 true JP4839548B2 (en) 2011-12-21

Family

ID=19087448

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001260212A Expired - Fee Related JP4839548B2 (en) 2001-08-29 2001-08-29 Silicon carbide semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP4839548B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220140141A1 (en) * 2019-02-07 2022-05-05 Rohm Co., Ltd. Semiconductor device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4564362B2 (en) 2004-01-23 2010-10-20 株式会社東芝 Semiconductor device
US7989882B2 (en) * 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region
US8269263B2 (en) * 2008-05-12 2012-09-18 Vishay-Siliconix High current density power field effect transistor
WO2010024239A1 (en) * 2008-08-26 2010-03-04 本田技研工業株式会社 Junction semiconductor device and method for manufacturing same
JP5717661B2 (en) 2011-03-10 2015-05-13 株式会社東芝 Semiconductor device and manufacturing method thereof
JP5646044B2 (en) * 2011-03-30 2014-12-24 株式会社日立製作所 Silicon carbide semiconductor device and manufacturing method thereof
JP6960119B2 (en) 2017-11-28 2021-11-05 株式会社東芝 Semiconductor device
JP6964564B2 (en) * 2018-07-20 2021-11-10 三菱電機株式会社 Semiconductor device
CN114242779B (en) * 2022-02-24 2022-05-10 成都功成半导体有限公司 Silicon carbide accumulation state MOSFET with groove
WO2023206986A1 (en) * 2022-04-24 2023-11-02 湖北九峰山实验室 Silicon carbide semiconductor device and manufacturing method therefor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158973B2 (en) * 1995-07-20 2001-04-23 富士電機株式会社 Silicon carbide vertical FET
WO2000014809A1 (en) * 1998-09-09 2000-03-16 Hitachi, Ltd. Static induction transistor and its manufacturing method, and power converter
JP3666280B2 (en) * 1999-01-20 2005-06-29 富士電機ホールディングス株式会社 Silicon carbide vertical FET and method of manufacturing the same
JP3575331B2 (en) * 1999-05-17 2004-10-13 日産自動車株式会社 Field effect transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220140141A1 (en) * 2019-02-07 2022-05-05 Rohm Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
JP2003069042A (en) 2003-03-07

Similar Documents

Publication Publication Date Title
JP4450122B2 (en) Silicon carbide semiconductor device
KR100867574B1 (en) Power device and method for manufacturing the same
JP4604241B2 (en) Silicon carbide MOS field effect transistor and manufacturing method thereof
JP4577355B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP4751308B2 (en) Horizontal junction field effect transistor
JP4288907B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP2006303324A (en) Semiconductor device and its fabrication process
JP2001077354A (en) Vertical insulating gate semiconductor device
JP4839548B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
WO2014207793A1 (en) Semiconductor device, and method for manufacturing same
JP4179139B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP2003309262A (en) Silicon carbide semiconductor device and its manufacturing method
JP2006332401A (en) Silicon carbide semiconductor device
KR20110078621A (en) Semiconductor device, and fabricating method thereof
JP2007073818A (en) Semiconductor device and its manufacturing method
JP4085604B2 (en) Method for manufacturing silicon carbide semiconductor device
JP3932842B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP3785794B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP3765268B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP4934903B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP2007019095A (en) Manufacturing method for semiconductor device
JP4085603B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP4797271B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP2006086397A (en) Semiconductor device and its manufacturing method
JP2003069038A (en) Silicon carbide semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110524

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110721

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110906

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110919

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141014

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees