JP3785794B2

JP3785794B2 - Silicon carbide semiconductor device and manufacturing method thereof

Info

Publication number: JP3785794B2
Application number: JP6889598A
Authority: JP
Inventors: 剛山本; 光浩片岡
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-03-18
Filing date: 1998-03-18
Publication date: 2006-06-14
Anticipated expiration: 2018-03-18
Also published as: JPH11266014A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴを形成したセル領域における電界を偏りなく弱くするためのガードリング構造が特開平８−１６７７１３号公報に示されている。このガードリング構造を採用した半導体装置を図６に示す。
この図６に示される従来の半導体装置では、シリコン（Ｓｉ）を用いた場合においてガードリング構造を採用している。図６に示すように、ｎ^-型エピタキシャル層１０２の表層部には、ｐ型ベース領域１０３が形成されており、このベース領域１０３の表層部にはｎ⁺型ソース領域１０４が形成されている。そして、ｎ⁺型ソース領域１０４及びｎ^-型エピタキシャル層１０２の間におけるベース領域１０３の表層部をチャネル領域としてドレイン電流のスイッチングを行うＭＯＳＦＥＴをユニットセルとしている。
【０００３】
このようなユニットセルが複数形成されたセル領域の外周部領域には、セル領域から所定間隔離間してｐ型ウェル領域１０５が形成されている。このｐ型ウェル領域１０５がガードリングである。このｐ型ウェル層１０５は、セル領域を囲むように形成されており、電界が偏りなくセル領域から外側へ延びるようにすることで、電界集中を緩和して所定の耐圧を持たせる役割を果たしている。このｐ型ウェル領域１０５は、ｐ型ベース領域１０３と同一のマスクによって形成される。
【０００４】
【発明が解決しようとする課題】
上記役割を果たすためには、ガードリングとなるｐ型ウェル領域１０５の間隔が１０〜２０μｍとなるように設計することが必要とされる。この場合、ｐ型ウェル領域１０５の形成に使用するイオン注入マスクの開口部のバラツキ（エッチング量のバラツキであり、最大約０．５μｍ程度発生する）を、見込んでマスク寸法の設定を行えば、上記役割を果たせるガードリング構造が実現できると考えられる。
【０００５】
しかしながら、炭化珪素（ＳｉＣ）に上記ガードリング構造を採用した場合において、所定の耐圧を持たせようとした場合、ＴＭＡ社製シミュレーションソフトを用いて計算した結果、セル耐圧に比べて１００Ｖ以上の耐圧マージンを得るためには、図７に示すようにｐ型ウェル領域１０５の間隔を１〜２μｍ以下で設計しなければならないことが判った。
【０００６】
つまり、炭化珪素を用いた半導体装置では、臨界電界強度がシリコンに比して１桁大きい特徴に基づいて低オン抵抗化を図りたいという要望に応じて、シリコンよりも不純物濃度を２桁高くしてドリフト層を形成しており、逆バイアス電圧が印加された場合に空乏層が延びなくなってしまうため、間隔を狭くしなければならないのである。
【０００７】
しかし、このように狭い間隔に上記エッチング量のバラツキを見込むことができないため、耐圧が大幅に変動してしまうことが判った。また、このような狭い間隔でマスク寸法を設計することは困難であり、マスクそのものを安定に形成することができないという問題も発生する。
本発明は上記問題に鑑みてなされ、炭化珪素を用いる場合においてもマスクのバラツキを見込んだ間隔でガードリング構造を構成することができる炭化珪素半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１乃至７に記載の発明においては、セル形成領域の外周部においてセル領域から所定間隔離間してセル領域を囲むように形成された第２導電型のウェル領域（２１）を、ＦＥＴ内のベース領域（２）よりも高抵抗とすることを特徴としている。
【０００９】
このように、ガードリング構造を構成するウェル領域をベース領域よりも低濃度のもので形成するようにすれば、ウェル領域に空乏層が伸び易くなりウェル領域における耐圧が向上するため、ウェル領域の間隔を広げることができる。このため、このような構造の炭化珪素半導体装置とすることにより、エッチング量のバラツキによってウェル領域を形成するときのマスクにバラツキが生じたとしても、このバラツキを見込んだ間隔でガードリング構造を構成することができる。
【００１０】
また、請求項２に示すように、ウェル領域とセル領域との間に接合用領域を形成することもできる。
ただし、この接合用領域を高抵抗のもので形成した場合、接合用領域を介して引き抜かれるべきキャリア（正孔）が引き抜かれ難くなる。このため、セル領域のうち最も外周に位置するものに電流集中してしまい、寄生トランジスタが動作して素子を破壊してしまうという問題が発生する場合がある。
【００１１】
そこで、請求項３に記載の発明においては、セル領域は、ＦＥＴと接合用領域（２０）の間において、半導体層の表層部に形成された第２導電型の引き込み用領域（３ａ）を含む引き込み用セルを有し、引き込み用領域がソース電極（１０）と電気的に接続されていることを特徴としている。
このように、ＦＥＴと接合用領域の間において、引き込み用セルを備えておくことにより、半導体層に介在するキャリアをソース電極に引き込むようにすることができる。これにより、寄生トランジスタを動作させることがなく、素子破壊を防止することができる。
【００１２】
請求項４に記載の発明においては、ウェル領域それぞれの間、ウェル領域と接合用領域との間、及び接合用領域と引き込み用領域との間における半導体層の上部には、該半導体層よりも高抵抗な第１導電型の半導体薄膜層（２５）が形成されていることを特徴としている。
このように、ウェル領域それぞれの間、ウェル領域と接合用領域との間、及び接合用領域と引き込み用領域との間に高抵抗な第１導電型の半導体薄膜層を形成すると、この間における電界集中が緩和することができる。これにより、より偏りなく空乏層をセル領域の外側に延ばすことができ、耐圧を向上させることができる。
【００１３】
請求項５に記載の発明においては、ウェル領域と接合用領域の抵抗が、ベース領域の３倍以上高くなっていることを特徴としている。
このように、ウェル領域と接合用領域の抵抗値をベース領域の３倍以上高くすると、ウェル領域や接合用領域でパンチスルー現象が発生する前に、セル領域でアバランシェブレークダウンさせるようにすることができる。ウェル領域や接合用領域でパンチスルー現象が発生してしまった場合には、セル領域の最外周部分に電流集中が起きてしまうが、その前にセル領域でアバランシェブレークダウンさせることによって、セル領域全体に略均等に電流が流れるようにすることができ、より耐圧を向上させることができる。
【００１４】
請求項６に記載の発明においては、ベース領域は、ウェル領域よりも接合深さが深く形成されたディープベース層（３０）を備えていることを特徴としている。このように、ディープベース層（３０）を備えることにより、このディープベース層でアバランシェブレークダウンをより起こし易くすることができるため、スイッチングした場合に生じる誘導性負荷サージ耐量を向上させることができる。
【００１５】
請求項７に記載の発明においては、第１のマスク（６１）を用いてイオン注入を行い、半導体層（２）の表層部の所定領域に、所定深さを有する第２導電型の複数個のベース領域（３）を形成し、第１のマスクとは異なる第２のマスク（６３）を用いてイオン注入を行い、ベース領域を囲むように、所定深さを有すると共に該ベース領域よりも高抵抗な第２導電型のウェル領域（２１）を少なくとも１つ形成することを特徴としている。
【００１６】
このように、ベース領域とウェル領域とを別のマスクで形成することによって、ベース領域を所望の抵抗値にしておきつつウェル領域を高抵抗にすることができる。これにより、ウェル層と第１導電型の半導体層で構成されるＰＮダイオードの逆耐圧を上げることとなり、所定耐圧を維持したままウェル層の間隔を広げることができ、マスクのバラツキを見込んでガードリング構造を構成することができる。
【００１７】
しかしながら、このように、ウェル領域とベース領域とを別々のマスクで形成する場合には、マスクずれによってウェル領域とベース領域との形成位置関係にズレが生じてしまう可能性がある。このため、ウェル領域とベース領域との間隔が変動して、耐圧を変動させるという問題が発生する場合がある。
また、上記マスクずれによってウェル領域とベース領域とが相互に近づく方向にズレてしまう場合がある。このズレが大きいと、ウェル領域とベース領域とが重なって、ウェル領域がベース領域と同電位（つまり接地状態）となってしまう場合も発生しうる。このような場合には、ウェル領域がフローティング状態でなくなってしまうため、ガードリングとしての役割を果たさなくなってしまう。
【００１８】
そこで、請求項８に記載の発明においては、ウェル領域を形成する工程では、該ウェル領域とベース領域との間において、ウェル領域から所定間隔離間して配置される第２導電型の接合用領域（２０）を、ウェル領域と同時に形成することを特徴としている。このように、ウェル領域から所定間隔離間して配置される接合用領域を、ウェル領域と同時に形成すれば、これらの間隔は一定となるため、耐圧を変動させないようにすることができる。また、セル領域とウェル領域との間にソース電極と電的に接続される接合用領域を備えることによって、マスクずれが大きくなったとしても接合用領域がベース領域と重なるだけであり、ウェル領域はベース領域と重ならないため、ウェル領域のフローティング状態を維持することができる。なお、接合用領域は、ベース領域と重なったとしても、もともとソース電極に接触するようにしているものであるため、特に問題はない。
【００１９】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴを図１に示す。この図に基づき縦型パワーＭＯＳＦＥＴの説明を行う。
【００２０】
縦型パワーＭＯＳＦＥＴは、ｎ⁺型炭化珪素半導体基板１及びこの上に成長させたｎ^-型炭化珪素エピ層２を基板とし、この基板にセル領域及びこのセル領域を囲む外周部領域を形成した構成となっている。
セル領域は、複数のＭＯＳＦＥＴで構成されている。本実施形態では、ＭＯＳＦＥＴとして、プレーナ型ＭＯＳＦＥＴを採用している。
【００２１】
セル領域におけるｎ^-型炭化珪素エピ層２の表層部には、所定深さを有するｐ⁺型炭化珪素ベース領域３が複数離間して形成されている。このうち、セル領域の最も外周に位置するｐ⁺型炭化珪素ベース領域３ａ（以下、引き抜き用ベース領域３ａという）は、キャリア（正孔）引き抜き用のセルとして働くものであり、それより内周側に位置するものはＭＯＳＦＥＴとして働くものである。
【００２２】
ｐ⁺型炭化珪素ベース領域３のうちＭＯＳＦＥＴとして働くものには、表層部の所定領域に、該ベース領域３よりも浅いｎ⁺型ソース領域４が形成されている。ただし、引き抜き用ベース領域３ａにはｎ⁺型ソース領域４は形成されていない。
また、ｐ⁺型炭化珪素ベース領域３の中央部には、ｎ⁺型ソース領域４と概ね重ならない位置において部分的に深くされたディープベース層３０を備えている。このディープベース層３０により、該ディープベース層３０の下のｎ^-型炭化珪素エピ層２を薄くして、ｐ⁺型炭化珪素ベース領域３とｎ⁺型炭化珪素半導体基板１との距離が短くなるようにしている。
【００２３】
このディープベース層３０によって、ディープベース層３０の下のｎ^-型炭化珪素エピ層２における電界強度を高くして、この部分でアバランシェブレークダウンし易くさせ、さらに上記位置にディープベース層３０を形成することで寄生トランジスタを動作させにくい経路でサージエネルギーが引き抜けるようにして、Ｌ負荷耐量を十分に持たせられるようにしている。
【００２４】
なお、このディープベース層３０は、後述する接合用ｐ^-型領域２０及びｐ^-型ウェル領域２１よりも接合深さが深く形成されており、このディープベース層３０で優先的にアバランシェブレークダウンが起こるようになっている。
さらに、複数のｎ⁺型ソース領域４それぞれの間におけるｎ^-型炭化珪素エピ層２およびｐ⁺型炭化珪素ベース領域３の表面部にはｎ^-型ＳｉＣ層５が延設されている。つまり、ｐ⁺型炭化珪素ベース領域３の表面部においてソース領域４とｎ^-型炭化珪素エピ層２とを繋ぐようにｎ^-型ＳｉＣ層５が配置されている。このｎ⁺型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、このｎ^-型ＳｉＣ層５を表面チャネル層という。
【００２５】
表面チャネル層５のドーパント濃度は、１×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度の低濃度となっており、かつ、ｎ^-型炭化珪素エピ層２及びｐ⁺型炭化珪素ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
表面チャネル層５の上面およびｎ⁺型ソース領域４の上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはポリシリコンからなるゲート電極層８が形成されており、このゲート電極層８はＬＴＯ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）からなる絶縁膜９にて覆われている。その上にはソース電極１０が形成され、ソース電極１０はｎ⁺型ソース領域４およびｐ⁺型炭化珪素ベース領域３と接している。また、ｎ⁺型炭化珪素半導体基板１の裏面には、ドレイン電極１１が形成されている。
【００２６】
一方、外周部領域は、ｎ^-型炭化珪素エピ層２の表層部においてセル領域を囲むように形成された接合用ｐ^-型層７と、ｎ^-型炭化珪素エピ層２の表層部において接合用ｐ^-型層７を数周囲むように形成された複数のｐ^-型ウェル領域２１と、ｐ^-型ウェル領域２１のうち最も外周側と電気的に接続された電極２２とを備えて構成されている。
【００２７】
接合用ｐ^-型領域２０は、引き抜き用ベース領域３ａから外側に所定長さ有して延設されており、図１とは別断面でソース電極と電気的に接続されている。この接合用ｐ^-型領域２０の上には、厚肉形成された絶縁膜２３を介してゲート電極層８が形成されている。そして、このゲート電極層８が絶縁膜１８を介してゲート電極２４と電気的に接続されている。
【００２８】
ｐ^-型ウェル領域２１はガードリングを構成するものであり、接合用ｐ^-型領域２０から所定間隔おきに複数個形成されている。このｐ^-型ウェル領域２１のそれぞれの間、及びｐ^-型ウェル領域２１と接合用ｐ^-型領域２０との間、さらにｐ^-型ウェル領域２１のうち最も外周に位置するものからさらにセル領域の外側（セル領域から離れる側）において、ｎ^-型炭化珪素エピ層２の上部には、ｎ^-型炭化珪素エピ層よりも不純物濃度が低いｎ^--型薄膜層２５が形成されている。具体的には、ｎ^--型薄膜層２５は１×１０¹⁶ｃｍ^-3、膜厚が０．３μｍで構成されている。このｎ^--型薄膜層２５によって空乏層がよりセル領域の外側に向けて偏りなく延びるようにできる。
【００２９】
電極２２は、ｐ^-型ウェル領域２１の最も外周に位置するものからセル領域の外側に向かって延設されており、フィールドプレートを構成する。
このように構成された縦型パワーＭＯＳＦＥＴにおいて、接合用ｐ^-型層２０及びｐ^-型ウェル領域２１は、同じ深さ、同じ不純物濃度で構成されており、ｐ⁺型炭化珪素ベース領域３よりも不純物濃度が薄く形成されている。具体的には、ｐ⁺型炭化珪素ベース領域３が１×１０¹⁸ｃｍ^-3、接合用ｐ^-型領域２０及びｐ^-型ウェル領域２１が１×１０¹⁷〜３×１０¹⁷ｃｍ^-3の不純物濃度となっている。
【００３０】
このようにガードリングを構成するｐ^-型ウェル領域２１を低濃度のもので構成しているため、ｐ^-型ウェル領域２１の間隔を広げても所定の耐圧を確保することができる。具体的には、ｐ^-型ウェル領域２１の間隔を２〜３μｍという２μｍを超える広い間隔にすることができる。
次に、上記構成を有する縦型パワーＭＯＳＦＥＴの動作について説明する。
【００３１】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極層８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ⁺型炭化珪素ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極層８との間の仕事関数の差により生じた電位によって全域空乏化される。ゲート電極層８に電圧を印加することにより、表面チャネル層５とゲート電極層８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００３２】
つまり、ゲート電極層８の仕事関数を第１の仕事関数とし、ｐ⁺型炭化珪素ベース領域３の仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００３３】
また、オフ状態において、空乏領域は、ｐ⁺型炭化珪素ベース領域３及びゲート電極層８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極層８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ₂）７と表面チャネル層５との間の界面においてｎ⁺型ソース領域４からｎ^-型炭化珪素エピ層２（ドリフト領域）方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ⁺型ソース領域４から表面チャネル層５を経由し表面チャネル層５からｎ^-型炭化珪素エピ層２に流れる。そして、ｎ^-型炭化珪素エピ層２（ドリフト領域）に達すると、電子は、ｎ⁺型炭化珪素半導体基板１（ｎ⁺ドレイン）へ垂直に流れる。
【００３４】
このようにゲート電極層８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
また、上記縦型パワーＭＯＳＦＥＴの耐圧について説明する。図２（ａ）、（ｂ）に、外周部領域における耐圧、接合用ｐ^-型領域２０及びｐ^-型ウェル領域２１の内部に拡がった空乏層が絶縁膜９、２３に接して、パンチスルー現象を起こすときのドレイン−ソース間電圧（ＶＤＳ）を測定した結果を示す。なお、図２（ａ）は接合用ｐ^-型領域２０及びｐ^-型ウェル領域２１の不純物濃度を１×１０¹⁷ｃｍ^-3にした場合を示し、図２（ｂ）は接合用ｐ^-型領域２０及びｐ^-型ウェル領域２１の不純物濃度を３×１０¹⁷ｃｍ^-3にした場合を示している。また、図中の等電位線は、ドレイン−ソース間電圧（ＶＤＳ）を１５分割したものである。
【００３５】
図２（ａ）に示す場合では、ドレイン−ソース間に７６７．５Ｖを印加したとき（ＶＤＳ＝７６７．５）に、パンチスルー現象が発生していることが判る。また、図２（ｂ）に示す場合では、ドレイン−ソース間に７００．０Ｖを印加したとき（ＶＤＳ＝７００．０）に、バンチスルー現象が発生していることが判る。一方、図示しないがセル領域における耐圧をｐ⁺型炭化珪素ベース領域３の不純物濃度が１×１０¹⁸ｃｍ^-3で計算したところ６６０．０Ｖでアバランシェブレークダウンが発生した。
【００３６】
従って、図２（ａ）に示すように、接合用ｐ^-型領域２０及びｐ^-型ウェル領域２１の不純物濃度を３×１０¹⁷ｃｍ^-3にした場合には、セル領域よりも外周部領域の耐圧の方が非常に大きくなるため、確実にセル領域でアバランシェブレークダウンが起きるようにすることができる。また、図２（ｂ）に示すように、接合用ｐ^-型領域２０及びｐ^-型ウェル領域２１の不純物濃度を１×１０¹⁷ｃｍ^-3にした場合には、セル領域と外周部領域の耐圧の差があまりないため、セル領域で確実にアバランシェブレークダウンさせるためには、不純物濃度を３×１０¹⁷ｃｍ^-3程度にすることが好ましい。
【００３７】
耐圧は実際に接合用ｐ^-型領域２０の基板表面からの深さも関係するため、その深さとその不純物濃度がセル領域でアバランシェブレークダウンするよりも先にパンチスルーを生じさせないような値になっているといえる。
また、ドレイン電極１１に静電気が発生した時やＬ負荷のスイッチング時において、接合用ｐ^-型領域２０が低濃度で形成されているために、接合用ｐ^-型領域２０の下部で発生した正孔が接合用ｐ^-型領域２０を通じて引き抜かれにくくなる。このため、セル領域の末端で電流集中が発生し、寄生トランジスタを動作させてしまい、素子破壊を起こすという可能性がある。しかしながら、接合用ｐ^-型領域２０の近傍には、引き抜き用ベース領域３ａが形成されているため、この引き抜き用ベース領域３ａを通じて接合用ｐ^-型領域２０の下部で発生した正孔を引き抜くことができ、素子破壊を起こさないようにすることができる。
【００３８】
次に、図１に示される縦型パワーＭＯＳＦＥＴの製造工程について、図３〜図５に基づいて説明する。
〔図３（ａ）に示す工程〕
低抵抗のｎ⁺型炭化珪素半導体基板１を用意し、このｎ⁺型炭化珪素半導体基板１上に高抵抗のｎ^-型炭化珪素半導体層２をエピタキシャル成長させる。
【００３９】
〔図３（ｂ）に示す工程〕
マスク材６１を用いて、ｎ^-型炭化珪素半導体層２の表層部のうち、ユニットセル形成予定領域にｐ型炭化珪素ベース領域３を形成する。
ここで、ｐ型炭化珪素ベース領域３を後に形成するｐ^-型ウェル領域２１や接合用ｐ^-型領域２０と同時に形成することも考えられるが、ユニットセルをノーマリオフ型とするため、つまりｐ⁺型炭化珪素ベース領域３から表面チャネル層５に空乏層が大きく延びるようにするために、ｐ⁺型炭化珪素ベース領域３を高濃度にすることが要求されるため、別々で形成するようにしている。
【００４０】
〔図３（ｃ）に示す工程〕
マスク材６２を用いて、ｐ⁺型炭化珪素ベース領域３の中央部に、該ｐ⁺型炭化珪素ベース領域３を部分的に深くするディープベース層３０を形成する。このとき、ディープベース層３０の接合深さが、後の工程で形成されるｐ^-型ウェル領域２１や接合用ｐ⁺型領域２０よりも深くなるようにしている。
【００４１】
〔図４（ａ）に示す工程〕
ｐ⁺型炭化珪素ベース領域３上を含むｎ^-型炭化珪素半導体層２上にエピタキシャル成長法によってｎ^--型薄膜層５０を形成する。このｎ^--型薄膜層５０がチャネル形成用の表面チャネル層５を構成すると共に、各ｐ^-型ウェル領域２１の間の上に介在する熱酸化膜９の界面における電界強度を低減する役割を果たすｎ^--型薄膜層２５を構成する。
【００４２】
〔図４（ｂ）に示す工程〕
ｎ型不純物をイオン注入し、ｐ⁺型炭化珪素ベース領域３上の所定領域にｎ⁺型ソース領域４と、外周部領域の所定領域にコンタクト用のｎ⁺型層４０を形成する。さらに、ｐ型不純物をイオン注入し、セル領域において、ｐ⁺型炭化珪素ベース領域３とのコンタクトが取れるように、ｐ⁺型炭化珪素ベース領域３上におけるｎ^--型薄膜層５０のうち、チャネル形成する部分以外（図中ではｎ⁺型ソース層４の間）をｐ型に反転させる。
〔図４（ｃ）に示す工程〕
マスク材６３を用いて、外周部領域において、接合用ｐ^-型領域２０を形成すると共にこの接合用ｐ^-型領域２０からユニットセル領域の外側に向けてガードリンクとなるｐ^-型ウェル領域２１を複数個形成する。このとき、ｐ^-型ウェル領域２１を不純物濃度が低いもので形成しているため、各ｐ^-型ウェル領域２１の間隔を比較的広い２〜３μｍとすることができる。このため、マスクを開口させる時のエッチング量のバラツキを考慮してｐ^-型ウェル領域２１の間隔を設定することができる。
【００４３】
このとき、電流集中を防止して耐圧を向上させるという理由より、先に形成されている引き抜き用ベース領域３ａから非常に近い位置、具体的には引き抜き用ベース領域３ａから１μｍ程度離れた位置に接合用ｐ^-型領域２０が形成されるように、マスク材のアライメントを設定している。
ここで、本実施形態ではｐ^-型ウェル領域２１とセル領域との間に接合用ｐ^-型領域２０を形成しているが、これらが形成してある理由について説明する。
【００４４】
上述したように、ｐ^-型ウェル領域２１とｐ⁺型炭化珪素ベース領域３とは別のマスクを用いて形成する。しかしながらマスクずれによってｐ^-型ウェル領域２１とｐ⁺型炭化珪素ベース領域３との形成位置がずれた場合には、これらの間隔を変動させ、耐圧を変動させてしまう。このため、ｐ^-型ウェル領域２１とｐ⁺型炭化珪素ベース領域３との間に接合用ｐ^-型領域２０を形成し、この接合用ｐ^-型領域２０をｐ^-型ウェル領域２１と同一マスクで形成することにより、接合用ｐ^-型領域２０とｐ^-型ウェル領域２１との間隔が一定になるようにすることで耐圧が一定になるようにしている。
【００４５】
このような理由で接合用ｐ^-型領域２０を形成している。しかしながら、接合用ｐ^-型領域２０をウェル領域９と同時に形成しているため、低濃度のものとなってしまい、Ｌ負荷（誘導性負荷）を駆動した場合や静電気エネルギーがドレイン電極に印加された場合のように接合用ｐ^-型領域２０の下部で発生した正孔が引き抜きにくくなってしまう。このため、引き抜き用ベース領域３ａを備えることによって、正孔が引き抜き易くなるようにしている。
【００４６】
また、ｐ^-型ウェル領域２１及び接合用ｐ^-型領域２０をｐ⁺型炭化珪素ベース領域３とは別マスクで形成するようにしているため、マスクずれ（アライメントずれ）によってこれらが相互に近づくように形成される場合がある。このマスクずれが大きいと、接合用ｐ^-型領域２０と引き抜き用ベース領域３ａとが重なって形成される場合がある。
【００４７】
仮に、接合用ｐ^-型領域２０を備えなかったとすると、ｐ^-型ウェル領域２１が引き抜き用ベース領域３ａと重なって形成された場合、ｐ^-型ウェル領域２１が引き抜き用ベース領域３ａと同電位となり、フローティング状態ではなくなってしまうため、ガードリングとしての役割が果たせなくなる。
しかしながら、接合用ｐ^-型領域２０を備えているため、マスクずれが大きくなって接合用ｐ^-型領域２０が引き抜き用ベース領域３ａと重なったとしても、もともとソース電極１０と接触させる接合用ｐ^-型領域２０が引き抜き用ベース領域３ａと重なるだけであるから特に問題にならずに、マスクずれによる不都合を回避することができる。
【００４８】
なお、接合用ｐ^-型領域２０と引き抜き用ベース領域３ａとが重なった場合には、この部分の不純物濃度が増加することになるが、接合用ｐ^-型領域２０が低濃度であるため、耐圧変動にあまり影響を与えることはない。
〔図５（ａ）に示す工程〕
フォトリソグラフィ工程を経て、接合用ｐ^-型領域２０上に所定膜厚の酸化膜（ＳｉＯ₂）２３を形成する。
【００４９】
〔図５（ｂ）に示す工程〕
熱酸化によってウェハ全面に熱酸化膜７を形成する。この熱酸化膜７がゲート酸化膜を構成する。そして、ポリシリコン等を堆積したのち、パターニングしてゲート電極層８を形成する。
〔図５（ｃ）に示す工程〕
ゲート絶縁膜７上を含むウェハ上に層間絶縁膜９を形成する。
【００５０】
この後、層間絶縁膜９にコンタクトホールを形成したのち、アルミ配線をパターニングし、ゲート電極２４、ソース電極１０、及びフィールドプレートを構成する電極２２を形成する。そして、ゲート電極２４、ソース電極１０、及び電極２２上にパッシベーション膜１３を形成し、さらにｎ⁺型炭化珪素半導体基板１の裏面側にドレイン電極１１を形成して、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００５１】
（他の実施形態）
上記実施形態では、接合用ｐ^-型領域２０や引き抜き用ベース領域３ａを形成しているが、これらをなくしてもかまわない。但し、上記理由より、これらを設けるほうがより好ましいと言える。
また、上記実施形態では、引き抜き用ベース領域３ａに他のｐ⁺型炭化珪素ベース領域３に形成したｎ⁺型ソース領域４と同様なものを形成していないが、少なくとも引き抜き用ベース領域３ａのうちディープベース領域３０よりもセル領域外側にｎ⁺型ソース領域４と同様なものを形成しないようにすればよい。
【００５２】
つまり、ドレイン電極１１に静電気が発生した時やＬ負荷のスイッチング時に接合用ｐ^-型領域２０の下部に発生する正孔を引き抜き用ベース領域３ａで引き抜くようにしているが、この引き抜き用ベース領域３ａ、特にディープベース領域３０よりもセル領域外側にソース領域４と同様のものが形成されていると、寄生トランジスタが形成されるため、この寄生トランジスタを動作させてしまう可能性があるからである。
【図面の簡単な説明】
【図１】第１実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図２】ｐ型層の不純物濃度を変化させた場合の耐圧計算の結果を示す図である。
【図３】図１に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】従来におけるに出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【図７】図６に示す縦型パワーＭＯＳＦＥＴにおける外周構造を炭化珪素半導体に適用した場合のＦＬＲ（フィールドリミッティングリング）の間隔と耐圧の計算結果を示す図である。
【符号の説明】
１…ｎ⁺型炭化珪素半導体基板、２…ｎ^-型炭化珪素エピタキシャル層、
３…ｐ⁺型炭化珪素ベース領域、４…ｎ⁺型ソース領域、
５…表面チャネル層（ｎ^-型ＳｉＣ層）、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極、
２０…接合用ｐ^-型領域、２１…ｐ^-型ウェル領域、２２…電極、
２４…ゲート電極、２５…ｎ^--型薄膜層、３０…ディープベース層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same, and more particularly to an insulated gate field effect transistor, particularly a vertical power MOSFET for high power.
[0002]
[Prior art]
Japanese Patent Laid-Open No. 8-167713 discloses a guard ring structure for weakening the electric field in the cell region where the power MOSFET is formed. A semiconductor device adopting this guard ring structure is shown in FIG.
The conventional semiconductor device shown in FIG. 6 employs a guard ring structure when silicon (Si) is used. As shown in FIG. ^- A p-type base region 103 is formed in the surface layer portion of the epitaxial layer 102, and the surface layer portion of the base region 103 has n ⁺ A mold source region 104 is formed. And n ⁺ Type source region 104 and n ^- A MOSFET that performs drain current switching using the surface layer portion of the base region 103 between the epitaxial layers 102 as a channel region is used as a unit cell.
[0003]
A p-type well region 105 is formed at a predetermined distance from the cell region in the outer peripheral region of the cell region where a plurality of such unit cells are formed. This p-type well region 105 is a guard ring. The p-type well layer 105 is formed so as to surround the cell region. The p-type well layer 105 has a function of relaxing the electric field concentration and providing a predetermined breakdown voltage by extending the electric field outward from the cell region without deviation. Yes. The p-type well region 105 is formed using the same mask as the p-type base region 103.
[0004]
[Problems to be solved by the invention]
In order to fulfill the above role, it is necessary to design the p-type well region 105 serving as a guard ring so that the interval between the p-type well regions 105 is 10 to 20 μm. In this case, if the mask dimensions are set in consideration of variations in the opening of the ion implantation mask used for forming the p-type well region 105 (a variation in the etching amount, which occurs about 0.5 μm at the maximum), It is considered that a guard ring structure that can fulfill the above role can be realized.
[0005]
However, when the guard ring structure is adopted for silicon carbide (SiC), when it is intended to have a predetermined breakdown voltage, it is calculated using simulation software made by TMA, and as a result, a breakdown voltage of 100 V or higher compared to the cell breakdown voltage is obtained. In order to obtain a margin, it has been found that the interval between the p-type well regions 105 must be designed to be 1 to 2 μm or less as shown in FIG.
[0006]
In other words, in a semiconductor device using silicon carbide, the impurity concentration is increased by two orders of magnitude higher than that of silicon in response to the desire to reduce the on-resistance based on the characteristic that the critical electric field strength is one order of magnitude higher than that of silicon. Thus, the drift layer is formed, and when the reverse bias voltage is applied, the depletion layer does not extend, so the interval must be narrowed.
[0007]
However, it was found that the withstand voltage fluctuates greatly because the variation in the etching amount cannot be expected in such a narrow interval. In addition, it is difficult to design the mask dimensions at such a narrow interval, and there arises a problem that the mask itself cannot be formed stably.
The present invention has been made in view of the above problems, and an object of the present invention is to provide a silicon carbide semiconductor device that can form a guard ring structure at an interval that allows for mask variation even when silicon carbide is used, and a method for manufacturing the same. .
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the following technical means are adopted.
In the invention according to any one of claims 1 to 7, the second conductivity type well region (21) formed so as to surround the cell region at a predetermined distance from the cell region at the outer periphery of the cell formation region is provided in the FET. It is characterized by having a higher resistance than the base region (2).
[0009]
In this way, if the well region constituting the guard ring structure is formed with a lower concentration than the base region, the depletion layer easily extends in the well region and the breakdown voltage in the well region is improved. The interval can be increased. For this reason, by using the silicon carbide semiconductor device having such a structure, even if the mask for forming the well region varies due to variations in the etching amount, the guard ring structure is configured with an interval that allows for the variation. can do.
[0010]
According to another aspect of the present invention, a bonding region can be formed between the well region and the cell region.
However, when this bonding region is formed of a high resistance material, it is difficult for carriers (holes) to be extracted through the bonding region to be extracted. For this reason, there is a case where current concentrates on the cell region located at the outermost periphery and the parasitic transistor operates to destroy the element.
[0011]
Therefore, in the invention described in claim 3, the cell region includes a second conductivity type lead-in region (3a) formed in the surface layer portion of the semiconductor layer between the FET and the junction region (20). It has a lead-in cell, and the lead-in region is electrically connected to the source electrode (10).
Thus, by providing a drawing cell between the FET and the junction region, it is possible to draw carriers intervening in the semiconductor layer into the source electrode. Thereby, it is possible to prevent element destruction without operating a parasitic transistor.
[0012]
In the invention according to claim 4, the upper portion of the semiconductor layer between the well regions, between the well region and the junction region, and between the junction region and the lead-in region is more than the semiconductor layer. A high-resistance first conductive type semiconductor thin film layer (25) is formed.
As described above, when the high-resistance first-conductivity-type semiconductor thin film layer is formed between each of the well regions, between the well region and the bonding region, and between the bonding region and the drawing region, the electric field between these regions is formed. Concentration can be relaxed. As a result, the depletion layer can be extended to the outside of the cell region without bias, and the breakdown voltage can be improved.
[0013]
The invention according to claim 5 is characterized in that the resistance of the well region and the junction region is three times or more higher than that of the base region.
As described above, when the resistance value of the well region and the bonding region is made three times higher than that of the base region, the avalanche breakdown is caused in the cell region before the punch-through phenomenon occurs in the well region and the bonding region. Can do. When a punch-through phenomenon occurs in the well region or bonding region, current concentration occurs in the outermost peripheral portion of the cell region, but before that, the avalanche breakdown is performed in the cell region. It is possible to make the current flow almost uniformly throughout, and the breakdown voltage can be further improved.
[0014]
Claim 6 The base region includes a deep base layer (30) having a junction depth deeper than that of the well region. Thus, by providing the deep base layer (30), it is possible to make the avalanche breakdown more likely to occur in the deep base layer, and therefore it is possible to improve the inductive load surge resistance generated when switching is performed.
[0015]
Claim 7 In the invention described in the above, a plurality of second conductivity type base regions having a predetermined depth are formed in a predetermined region of the surface layer portion of the semiconductor layer (2) by performing ion implantation using the first mask (61). (3) is formed, and ion implantation is performed using a second mask (63) different from the first mask, and has a predetermined depth and higher resistance than the base region so as to surround the base region. It is characterized in that at least one well region (21) of the second conductivity type is formed.
[0016]
Thus, by forming the base region and the well region with different masks, the well region can have a high resistance while keeping the base region at a desired resistance value. As a result, the reverse breakdown voltage of the PN diode composed of the well layer and the first conductivity type semiconductor layer is increased, the interval between the well layers can be widened while maintaining the predetermined breakdown voltage, and the guard is expected in consideration of mask variations. A ring structure can be constructed.
[0017]
However, when the well region and the base region are formed with separate masks as described above, there is a possibility that the formation positional relationship between the well region and the base region may be shifted due to mask displacement. For this reason, there may occur a problem that the withstand voltage fluctuates due to a change in the interval between the well region and the base region.
Moreover, the well region and the base region may be displaced in a direction approaching each other due to the mask displacement. If this deviation is large, the well region and the base region may overlap, and the well region may have the same potential as that of the base region (that is, the ground state). In such a case, since the well region is not in a floating state, it does not serve as a guard ring.
[0018]
Therefore, the claim 8 In the invention described in (2), in the step of forming the well region, the second conductivity type bonding region (20) disposed at a predetermined interval from the well region between the well region and the base region, It is characterized by being formed simultaneously with the well region. In this way, if the bonding region disposed at a predetermined distance from the well region is formed at the same time as the well region, these intervals are constant, so that the breakdown voltage can be prevented from fluctuating. Further, by providing a bonding region electrically connected to the source electrode between the cell region and the well region, the bonding region only overlaps with the base region even if the mask displacement increases. Does not overlap with the base region, so that the floating state of the well region can be maintained. Note that even if the bonding region overlaps with the base region, there is no particular problem because the bonding region is originally in contact with the source electrode.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments shown in the drawings will be described below.
(First embodiment)
The vertical power MOSFET shown in this embodiment is shown in FIG. The vertical power MOSFET will be described with reference to this figure.
[0020]
Vertical power MOSFET is n ⁺ Type silicon carbide semiconductor substrate 1 and n grown thereon ^- The silicon carbide epilayer 2 is used as a substrate, and a cell region and an outer peripheral region surrounding the cell region are formed on the substrate.
The cell region is composed of a plurality of MOSFETs. In the present embodiment, a planar MOSFET is employed as the MOSFET.
[0021]
N in the cell region ^- P-type having a predetermined depth is formed on the surface layer portion of the silicon carbide epilayer 2. ⁺ A plurality of type silicon carbide base regions 3 are formed apart from each other. Among these, p located at the outermost periphery of the cell region ⁺ The type silicon carbide base region 3a (hereinafter referred to as the extraction base region 3a) functions as a cell for extracting carriers (holes), and the one located on the inner peripheral side functions as a MOSFET.
[0022]
p ⁺ Type silicon carbide base region 3 that functions as a MOSFET has a shallower n than base region 3 in a predetermined region of the surface layer portion. ⁺ A mold source region 4 is formed. However, the extraction base region 3a has n ⁺ The mold source region 4 is not formed.
P ⁺ N-type silicon carbide base region 3 has n ⁺ A deep base layer 30 that is partially deepened at a position that does not substantially overlap the mold source region 4 is provided. By this deep base layer 30, n under the deep base layer 30 is ^- P-type silicon carbide epilayer 2 is thinned and p ⁺ Type silicon carbide base region 3 and n ⁺ The distance from the silicon carbide semiconductor substrate 1 is shortened.
[0023]
By this deep base layer 30, n under the deep base layer 30 ^- The electric field strength in the type silicon carbide epilayer 2 is increased to facilitate avalanche breakdown at this portion, and by forming the deep base layer 30 at the above position, surge energy can be pulled out through a path that makes it difficult to operate the parasitic transistor. Thus, the L load withstand capability can be sufficiently provided.
[0024]
The deep base layer 30 is formed by a bonding p described later. ^- Mold region 20 and p ^- The junction depth is deeper than that of the mold well region 21, and avalanche breakdown occurs preferentially in the deep base layer 30.
In addition, a plurality of n ⁺ N between each of the source regions 4 ^- Type silicon carbide epilayer 2 and p ⁺ N-type silicon carbide base region 3 has n ^- A type SiC layer 5 is extended. That is, p ⁺ Source region 4 and n at the surface portion of type silicon carbide base region 3 ^- N to connect the type silicon carbide epilayer 2 ^- A type SiC layer 5 is arranged. This n ⁺ The type SiC layer 5 functions as a channel formation layer on the device surface during device operation. Hereinafter, this n ^- The type SiC layer 5 is referred to as a surface channel layer.
[0025]
The dopant concentration of the surface channel layer 5 is 1 × 10 ¹⁵ cm ^-3 ~ 1x10 ¹⁷ cm ^-3 Low concentration, and n ^- Type silicon carbide epilayer 2 and p ⁺ It is below the dopant concentration of the type silicon carbide base region 3. Thereby, low on-resistance is achieved.
The upper surface of the surface channel layer 5 and n ⁺ A gate insulating film (silicon oxide film) 7 is formed on the upper surface of the mold source region 4. Further, a gate electrode layer 8 made of polysilicon is formed on the gate insulating film 7, and this gate electrode layer 8 is covered with an insulating film 9 made of LTO (Low Temperature Oxide). A source electrode 10 is formed thereon, and the source electrode 10 is n ⁺ Type source region 4 and p ⁺ Is in contact with type silicon carbide base region 3. N ⁺ Drain electrode 11 is formed on the back surface of type silicon carbide semiconductor substrate 1.
[0026]
On the other hand, the outer peripheral region is n ^- P for junction formed so as to surround the cell region in the surface layer portion of type silicon carbide epilayer 2 ^- Mold layer 7 and n ^- P for bonding at the surface layer of the silicon carbide epilayer 2 ^- A plurality of p formed so as to surround the mold layer 7 several times ^- Type well region 21 and p ^- An electrode 22 electrically connected to the outermost peripheral side of the mold well region 21 is provided.
[0027]
P for bonding ^- The mold region 20 extends from the extraction base region 3a to have a predetermined length and is electrically connected to the source electrode in a cross section different from that in FIG. P for this junction ^- A gate electrode layer 8 is formed on the mold region 20 via a thick insulating film 23. The gate electrode layer 8 is electrically connected to the gate electrode 24 through the insulating film 18.
[0028]
p ^- The mold well region 21 constitutes a guard ring, and a junction p ^- A plurality are formed at predetermined intervals from the mold region 20. This p ^- Between each of the well regions 21 and p ^- Type well region 21 and junction p ^- Between the mold region 20 and p ^- N-type well region 21 which is located on the outermost periphery and further outside the cell region (side away from the cell region) ^- N-type silicon carbide epilayer 2 has n ^- N having a lower impurity concentration than the silicon carbide epilayer ^- A mold thin film layer 25 is formed. Specifically, n ^- The mold thin film layer 25 is 1 × 10 ¹⁶ cm ^-3 The film thickness is 0.3 μm. This n ^- The mold thin film layer 25 allows the depletion layer to extend more evenly toward the outside of the cell region.
[0029]
The electrode 22 is p ^- It extends from the outermost periphery of the mold well region 21 toward the outside of the cell region, and constitutes a field plate.
In the vertical power MOSFET configured as described above, the junction p ^- Mold layer 20 and p ^- The type well region 21 has the same depth and the same impurity concentration, and p ⁺ Impurity concentration is formed thinner than type silicon carbide base region 3. Specifically, p ⁺ Type silicon carbide base region 3 is 1 × 10 ¹⁸ cm ^-3 , P for bonding ^- Mold region 20 and p ^- The mold well region 21 is 1 × 10 ¹⁷ ~ 3x10 ¹⁷ cm ^-3 Impurity concentration.
[0030]
P that constitutes the guard ring in this way ^- Since the type well region 21 is composed of a low concentration, p ^- Even if the interval between the mold well regions 21 is increased, a predetermined breakdown voltage can be secured. Specifically, p ^- The interval between the mold well regions 21 can be a wide interval of 2 to 3 μm and exceeding 2 μm.
Next, the operation of the vertical power MOSFET having the above configuration will be described.
[0031]
This MOSFET operates in a normally-off accumulation mode. When no voltage is applied to the gate electrode layer 8, carriers in the surface channel layer 5 are p. ⁺ The entire region is depleted by the potential generated by the difference in electrostatic potential between type silicon carbide base region 3 and surface channel layer 5 and the difference in work function between surface channel layer 5 and gate electrode layer 8. By applying a voltage to the gate electrode layer 8, the potential difference generated by the sum of the work function difference between the surface channel layer 5 and the gate electrode layer 8 and the externally applied voltage is changed. This makes it possible to control the channel state.
[0032]
That is, the work function of the gate electrode layer 8 is the first work function, and p ⁺ When the work function of the silicon carbide base region 3 is the second work function and the work function of the surface channel layer 5 is the third work function, the difference between the first to third work functions is used to The first to third work functions, the impurity concentration and the film thickness of the surface channel layer 5 can be set so that the n-type carriers of the channel layer 5 are depleted.
[0033]
In the off state, the depletion region is p ⁺ Formed in surface channel layer 5 by an electric field created by type silicon carbide base region 3 and gate electrode layer 8. When a positive bias is supplied to the gate electrode layer 8 from this state, the gate insulating film (SiO ₂ N) at the interface between 7 and the surface channel layer 5 ⁺ Type source region 4 to n ^- A channel region extending in the direction of type silicon carbide epilayer 2 (drift region) is formed and switched to the ON state. At this time, electrons are n ⁺ N-type source region 4 through surface channel layer 5 and surface channel layer 5 to n ^- It flows in the type silicon carbide epilayer 2. And n ^- When the silicon carbide epilayer 2 (drift region) is reached, the electrons are n ⁺ Type silicon carbide semiconductor substrate 1 (n ⁺ Flows vertically to the drain).
[0034]
By applying a positive voltage to the gate electrode layer 8 in this way, a storage channel is induced in the surface channel layer 5, and carriers flow between the source electrode 10 and the drain electrode 11.
The breakdown voltage of the vertical power MOSFET will be described. 2 (a) and 2 (b) show the breakdown voltage in the outer peripheral region and the junction p. ^- Mold region 20 and p ^- A result of measuring a drain-source voltage (VDS) when a depletion layer extending inside the mold well region 21 is in contact with the insulating films 9 and 23 to cause a punch-through phenomenon is shown. FIG. 2 (a) shows the junction p. ^- Mold region 20 and p ^- Impurity concentration of the type well region 21 is 1 × 10 ¹⁷ cm ^-3 2 (b) shows the junction p. ^- Mold region 20 and p ^- Impurity concentration of the type well region 21 is 3 × 10 ¹⁷ cm ^-3 This shows the case. Further, the equipotential lines in the figure are obtained by dividing the drain-source voltage (VDS) into 15 parts.
[0035]
In the case shown in FIG. 2A, it can be seen that the punch-through phenomenon occurs when 767.5 V is applied between the drain and the source (VDS = 767.5). In the case shown in FIG. 2B, it can be seen that the bunch-through phenomenon occurs when 700.0 V is applied between the drain and source (VDS = 700.0). On the other hand, although not shown, the breakdown voltage in the cell region is p. ⁺ Type silicon carbide base region 3 has an impurity concentration of 1 × 10 ¹⁸ cm ^-3 The avalanche breakdown occurred at 660.0V.
[0036]
Therefore, as shown in FIG. ^- Mold region 20 and p ^- Impurity concentration of the type well region 21 is 3 × 10 ¹⁷ cm ^-3 In this case, the breakdown voltage in the outer peripheral region is much larger than that in the cell region, so that an avalanche breakdown can surely occur in the cell region. In addition, as shown in FIG. ^- Mold region 20 and p ^- Impurity concentration of the type well region 21 is 1 × 10 ¹⁷ cm ^-3 In this case, there is not much difference in breakdown voltage between the cell region and the outer peripheral region. ¹⁷ cm ^-3 It is preferable to make it about.
[0037]
The breakdown voltage is actually p for bonding ^- Since the depth of the mold region 20 from the substrate surface is also related, it can be said that the depth and the impurity concentration have values that do not cause punch-through before the avalanche breakdown occurs in the cell region.
Further, when static electricity is generated in the drain electrode 11 or when switching the L load, the junction p ^- Since the mold region 20 is formed at a low concentration, the junction p ^- Holes generated in the lower part of the mold region 20 are bonded p ^- It becomes difficult to be pulled out through the mold region 20. For this reason, there is a possibility that current concentration occurs at the end of the cell region, the parasitic transistor is operated, and element destruction occurs. However, p for bonding ^- Since a drawing base region 3a is formed in the vicinity of the mold region 20, the bonding p is connected through the drawing base region 3a. ^- Holes generated in the lower part of the mold region 20 can be extracted, and element destruction can be prevented.
[0038]
Next, the manufacturing process of the vertical power MOSFET shown in FIG. 1 will be described with reference to FIGS.
[Step shown in FIG. 3 (a)]
Low resistance n ⁺ Type silicon carbide semiconductor substrate 1 is prepared. ⁺ High resistance n on the silicon carbide semiconductor substrate 1 ^- Type silicon carbide semiconductor layer 2 is epitaxially grown.
[0039]
[Step shown in FIG. 3B]
Using mask material 61, n ^- P-type silicon carbide base region 3 is formed in the unit cell formation scheduled region in the surface layer portion of type silicon carbide semiconductor layer 2.
Here, p-type silicon carbide base region 3 is formed later. ^- Type well region 21 and junction p ^- Although it is conceivable to form it simultaneously with the mold region 20, in order to make the unit cell normally-off, that is, p ⁺ In order for the depletion layer to greatly extend from the type silicon carbide base region 3 to the surface channel layer 5, p ⁺ Since the type silicon carbide base region 3 is required to have a high concentration, it is formed separately.
[0040]
[Step shown in FIG. 3 (c)]
Using mask material 62, p ⁺ P-type silicon carbide base region 3 ⁺ Deep base layer 30 for partially deepening type silicon carbide base region 3 is formed. At this time, the junction depth of the deep base layer 30 is p formed in a later step. ^- Type well region 21 and junction p ⁺ It is made deeper than the mold region 20.
[0041]
[Step shown in FIG. 4 (a)]
p ⁺ N including on the silicon carbide base region 3 ^- N-type silicon carbide semiconductor layer 2 by epitaxial growth ^- A mold thin film layer 50 is formed. This n ^- The mold thin film layer 50 constitutes the surface channel layer 5 for channel formation, and each p ^- N which plays a role of reducing the electric field strength at the interface of the thermal oxide film 9 interposed between the mold well regions 21 ^- A mold thin film layer 25 is formed.
[0042]
[Step shown in FIG. 4B]
n-type impurity ions are implanted and p ⁺ N in a predetermined region on the silicon carbide base region 3 ⁺ N for contact with the mold source region 4 and a predetermined region of the outer peripheral region ⁺ A mold layer 40 is formed. Further, p-type impurities are ion-implanted, and in the cell region, p-type impurities are implanted. ⁺ P so that contact can be made with the silicon carbide base region 3 ⁺ N on type silicon carbide base region 3 ^- Of the mold thin film layer 50, except for the portion where the channel is formed (in the figure, n ⁺ The source layer 4) is inverted to the p-type.
[Step shown in FIG. 4 (c)]
Using the mask material 63, the bonding p is formed in the outer peripheral region. ^- The mold region 20 is formed and this junction p ^- P serving as a guard link from the mold region 20 toward the outside of the unit cell region ^- A plurality of mold well regions 21 are formed. At this time, p ^- Since the type well region 21 is formed with a low impurity concentration, each p ^- The interval between the mold well regions 21 can be set to a relatively wide 2-3 μm. Therefore, in consideration of the variation in the etching amount when opening the mask, p ^- The interval between the mold well regions 21 can be set.
[0043]
At this time, for the reason of preventing current concentration and improving the withstand voltage, the position is very close to the previously formed extraction base region 3a, more specifically, about 1 μm away from the extraction base region 3a. P for bonding ^- The alignment of the mask material is set so that the mold region 20 is formed.
Here, in this embodiment, p ^- P for junction between the well region 21 and the cell region ^- The mold region 20 is formed. The reason why these are formed will be described.
[0044]
As mentioned above, p ^- Type well region 21 and p ⁺ It is formed using a mask different from the type silicon carbide base region 3. However, due to mask displacement, p ^- Type well region 21 and p ⁺ When the formation position of the type silicon carbide base region 3 is deviated, these intervals are changed to change the breakdown voltage. For this reason, p ^- Type well region 21 and p ⁺ P for junction with the type silicon carbide base region 3 ^- The mold region 20 is formed, and this junction p ^- The mold region 20 is p ^- By using the same mask as the mold well region 21, the junction p is formed. ^- Mold region 20 and p ^- The withstand voltage is made constant by making the distance from the mold well region 21 constant.
[0045]
For this reason p for bonding ^- A mold region 20 is formed. However, p for bonding ^- Since the mold region 20 is formed at the same time as the well region 9, the concentration is low, and the bonding is performed when an L load (inductive load) is driven or electrostatic energy is applied to the drain electrode. For p ^- Holes generated in the lower part of the mold region 20 are difficult to extract. For this reason, by providing the extraction base region 3a, holes are easily extracted.
[0046]
P ^- Type well region 21 and junction p ^- The mold region 20 is p ⁺ Since the silicon carbide base region 3 is formed with a different mask, the mask may be formed so as to approach each other due to mask displacement (alignment displacement). If this mask displacement is large, the bonding p ^- In some cases, the mold region 20 and the extraction base region 3a overlap each other.
[0047]
Temporarily, p for joining ^- If the mold region 20 is not provided, p ^- When the mold well region 21 is formed so as to overlap the extraction base region 3a, p ^- Since the mold well region 21 has the same potential as the extraction base region 3a and is not in a floating state, it cannot function as a guard ring.
However, p for bonding ^- Since the mold region 20 is provided, the mask displacement increases and the bonding p ^- Even if the mold region 20 overlaps the extraction base region 3a, the junction p that is originally brought into contact with the source electrode 10 is used. ^- Since the mold region 20 only overlaps the extraction base region 3a, there is no particular problem, and inconvenience due to mask displacement can be avoided.
[0048]
P for bonding ^- When the mold region 20 and the extraction base region 3a overlap with each other, the impurity concentration in this portion increases. ^- Since the mold region 20 has a low concentration, it does not significantly affect the withstand voltage fluctuation.
[Step shown in FIG. 5A]
After joining the photolithography process, bonding p ^- An oxide film (SiO 2) having a predetermined thickness on the mold region 20 ₂ ) 23.
[0049]
[Step shown in FIG. 5B]
A thermal oxide film 7 is formed on the entire surface of the wafer by thermal oxidation. This thermal oxide film 7 constitutes a gate oxide film. Then, after depositing polysilicon or the like, the gate electrode layer 8 is formed by patterning.
[Step shown in FIG. 5 (c)]
An interlayer insulating film 9 is formed on the wafer including the gate insulating film 7.
[0050]
Thereafter, after forming a contact hole in the interlayer insulating film 9, the aluminum wiring is patterned to form the gate electrode 24, the source electrode 10, and the electrode 22 constituting the field plate. Then, a passivation film 13 is formed on the gate electrode 24, the source electrode 10, and the electrode 22, and n ⁺ Drain electrode 11 is formed on the back side of type silicon carbide semiconductor substrate 1 to complete the vertical power MOSFET shown in FIG.
[0051]
(Other embodiments)
In the above embodiment, the bonding p ^- Although the mold region 20 and the extraction base region 3a are formed, they may be eliminated. However, it can be said that it is more preferable to provide these for the above reasons.
Further, in the above embodiment, another p is added to the extraction base region 3a. ⁺ N formed in the type silicon carbide base region 3 ⁺ Although the same type as the mold source region 4 is not formed, at least n of the extraction base region 3a is located outside the deep base region 30 outside the cell region. ⁺ What is necessary is just not to form the same thing as the type | mold source region 4. FIG.
[0052]
That is, when static electricity is generated in the drain electrode 11 or when switching the L load, the junction p is used. ^- Holes generated in the lower part of the mold region 20 are extracted by the extraction base region 3a. The extraction base region 3a, in particular, the same as the source region 4 outside the cell region than the deep base region 30 is provided. This is because, if formed, a parasitic transistor is formed, which may cause the parasitic transistor to operate.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a planar power MOSFET according to a first embodiment.
FIG. 2 is a diagram showing the result of withstand voltage calculation when the impurity concentration of the p-type layer is changed.
3 is a diagram showing a manufacturing process of the planar power MOSFET shown in FIG. 1. FIG.
FIG. 4 is a diagram illustrating a manufacturing process of the planar power MOSFET subsequent to FIG. 3;
FIG. 5 is a diagram illustrating a manufacturing process of the planar power MOSFET subsequent to FIG. 4;
FIG. 6 is a cross-sectional view showing a configuration of a vertical power MOSFET filed in the prior art.
7 is a diagram showing calculation results of FLR (field limiting ring) spacing and breakdown voltage when the outer peripheral structure of the vertical power MOSFET shown in FIG. 6 is applied to a silicon carbide semiconductor.
[Explanation of symbols]
1 ... n ⁺ Type silicon carbide semiconductor substrate, 2... N ^- Type silicon carbide epitaxial layer,
3 ... p ⁺ Type silicon carbide base region, 4... N ⁺ Type source area,
5 ... surface channel layer (n ^- Type SiC layer), 7... Gate insulating film,
8 ... Gate electrode, 9 ... Insulating film, 10 ... Source electrode, 11 ... Drain electrode,
20 ... p for bonding ^- Mold region, 21 ... p ^- Type well region, 22... Electrode,
24 ... Gate electrode, 25 ... n ^- Mold thin film layer, 30 ... deep base layer.

Claims

A first conductive type low-resistance semiconductor substrate (1) made of silicon carbide, a first semiconductor layer (2) formed on the semiconductor substrate and having a higher resistance than the semiconductor substrate, and the first semiconductor FET that includes a second conductivity type base region (3) formed in a surface layer portion of the layer and performs a current switching operation by applying a voltage to a gate electrode layer (8) provided on the base region Is a unit cell,
A cell region having a plurality of the unit cells;
At least one second conductivity type well region (21) formed so as to surround the cell region at a predetermined distance from the cell region at the outer periphery of the cell formation region;
The well region is disposed on the outermost periphery of the well region via an insulating film and is electrically connected to the outermost well region, and is farther from the cell region than the outermost well region. A field plate (22) extending to the side and extending;
A gate electrode (24) electrically connected to the gate electrode layer;
A source electrode (10) electrically connected to the base region;
A drain electrode electrically connected to the back side of the semiconductor substrate;
The silicon carbide semiconductor device, wherein the well region has a higher resistance than the base region.

Between the cell region and the well region, a second conductivity type bonding region (20) formed so as to surround the cell region in the surface layer portion of the semiconductor layer is formed. the silicon carbide semiconductor device according to claim 1 characterized in that it is the base region and electrically connected with formed with equal resistance value and the well region.

The cell region has a lead-in cell region including a lead-in region of a second conductivity type formed in a surface layer portion of the semiconductor layer between the FET and the well region, and the lead-in region is the source 3. The silicon carbide semiconductor device according to claim 2, wherein the silicon carbide semiconductor device is electrically connected to an electrode and draws a carrier interposed in the semiconductor layer into the source electrode.

A semiconductor having a resistance higher than that of the semiconductor layer is formed between each of the well regions, between the well region and the junction region, and between the junction region and the lead-in region. The silicon carbide semiconductor device according to claim 3, wherein a thin film layer (25) is formed.

5. The silicon carbide semiconductor layer device according to claim 2, wherein a resistance of the well region and the bonding well layer is three times or more higher than that of the base region.

Wherein the base region is silicon carbide semiconductor according to any one of claims 1 to 5, characterized in that has a deep base layer junction depth is deeper than the well region (30) apparatus.

Forming a first conductive type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductive type semiconductor substrate (1) made of silicon carbide;
Performing ion implantation using a first mask to form a plurality of second conductivity type base regions (3) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer;
Forming a first conductivity type source region (4) having a shallower junction depth than the base region in a predetermined region of the surface layer in the base region;
Ion implantation is performed using a second mask different from the first mask, and a well region (second conductivity type) having a predetermined depth and higher resistance than the base region so as to surround the base region. 21) forming at least one;
Forming a gate electrode layer (8) on the base region between the source region and the semiconductor layer;
Forming a source electrode (10) in contact with the base region and the source region;
A field plate (22) electrically connected to the outside from the outermost one of the well layers is extended from the top of the well layer to the side away from the base region via an insulating film (7). And a step of providing the silicon carbide semiconductor device.

In the step of forming the well region, a bonding region of a second conductivity type that is disposed at a predetermined distance from the well region is formed simultaneously with the well region between the well region and the base region. A method for manufacturing a silicon carbide semiconductor device according to claim 7 .

The method for manufacturing a silicon carbide semiconductor device according to claim 8 , wherein the bonding region is formed at a predetermined interval from the base region.