JP4164892B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、絶縁ゲート型電界効果トランジスタ(以下、パワーMOSFETという)等、とりわけ縦型パワーMOSFETに適用して好適である。
【0002】
【従来の技術】
半導体装置のチップ外周領域(ユニットセルの外周領域)に適用される構造として、フィールドプレート構造やガードリング構造がある。これらの構造の一例としてフィールドプレート構造を適用した蓄積チャネル型のプレーナ型MOSFETを図27に示す。
【0003】
図27に示されるように、プレーナ型MOSFET500が形成されたセル領域の外周部領域には、n+ 型半導体基板501上に形成されたn- 型半導体層502の表層部においてセル領域の外側に向かって延設されたp型層領域507が備えられている。このp型層領域507は、n- 型半導体層502とPN接合を形成することによってブレークダウンを防止する役割を果たす。
【0004】
さらに、外周部領域には、絶縁膜518に形成されたコンタクトホールを介してp型層507と接触しており、セル領域の外側に向かって延設された電極522が備えられている。
この電極522がフィールドプレートであり、セル領域の外側に向かって延設された電極522が等電位となり空乏層をセル領域の外周に延びるようにすることで耐圧の向上が図れるようになっている。
【0005】
また、一般に、半導体装置の耐圧はpn接合の終端する領域の形状等で決まるため、高耐圧の半導体装置を得るために、この領域における電界を偏りなく弱くするターミネーション技術がある。このターミネーション技術の1つとして特開平4−239778号公報に示すようなメサ型構造が提案されている。
メサ型構造を有する半導体装置として、nチャネル型の縦型パワーMOSFETを図28に示し、この図に基づきメサ型構造について説明する。
【0006】
この縦型パワーMOSFETの半導体基板120には、n+ 型炭化珪素半導体基板101上にn- 型炭化珪素半導体層102とp型炭化珪素導体層103とを積層形成したものが用いられており、この基板に溝107を形成して、酸化膜109、ゲート電極110を形成すると共に、溝107の周囲にソース領域104を形成してセル領域とする。そして、セル領域の周囲を囲むような溝105を形成する。例えば、溝105の側面がテーパ形状になるようにする。このようにセル領域の周囲におけるn- 型炭化珪素半導体層102とp型炭化珪素導体層103からなるpn接合を溝105の側面で終端させたものがメサ型構造である。
【0007】
このようなメサ型構造を採用することによって半導体装置を高耐圧にすることが図られている。
なお、図29に示すように、メサ型構造は溝105の側面がテーパ形状のものでなく、基板表面に対して略垂直となるようにする場合もある。
【0008】
【発明が解決しようとする課題】
しかしながら、上記構造には、以下に示す問題があることが判った。
まず、図27に示したフィールドプレート構造においては、半導体材料として炭化珪素を用いた場合、シリコンを用いた場合に比して、アバランシェブレークダウンが起きる臨界電界強度が1桁大きく、n型ドレイン層の不純物濃度を1桁高く設定できることから、ドレイン層(n+ 型半導体層501)の抵抗値を下げることができ、低オン抵抗化を図ることができるをいう利点を有している。しかしながら、その反面、そのように不純物濃度を高く設定すると、セル領域の外側への空乏層の延びが抑えられ絶縁膜509の界面で電界集中が生じるため、一旦この界面でアバランシェブレークダウンが発生すると高エネルギーを持ったホットキャリアが絶縁膜509に注入され絶縁破壊されてしまうという問題が発生する。この問題はガードリング構造を採用した場合においても同様に発生する。
【0009】
一方、図28に示したメサ型構造においては、メサ型構造を構成する溝105の側面の部分、具体的にはn- 型炭化珪素半導体層102及びp型炭化珪素半導体層103の界面と酸化膜109との接続部で電界集中が生じ、この電界集中部分における酸化膜109が絶縁破壊されるという問題がある。
さらに、メサ型構造の場合、特に図29に示されるように溝105の側面が基板表面に対して略垂直になるようにする場合には、図中の等電位線で示されるように溝105の角の部分においても電界集中が発生しやすく、この部分における絶縁膜109が絶縁破壊されるという問題もある。
【0010】
本発明は上記問題に鑑みたもので、炭化珪素半導体装置において、電界集中によって発生する絶縁膜の絶縁破壊を防止することを目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。請求項1に記載の発明においては、第1導電型の低抵抗層(1)と、この低抵抗層上に形成された第1導電型で低抵抗層よりも高抵抗の第1の半導体層(2)と、この第1の半導体層上に形成された第2導電型の第2の半導体層(3)とを有し、第2の半導体層の表面を主表面とする半導体基板(100)を用いて、セル領域を構成する第1の溝(7)と、メサ型構造を構成する第2の溝(5)とを形成し、第2の溝の側面における絶縁膜(9)と第2の半導体層及び前記第1の半導体層の間に、第1の半導体層よりも高抵抗とされ、絶縁膜における電界集中を緩和する第1導電型材料からなる電界緩和層(6)を形成し、ブレークダウン時に、前記電界緩和層と前記第1半導体層(2)と前記第2半導体層とが交わる領域近傍でアバランシェブレークダウンを起こさせることにより、電界緩和層によって絶縁膜における電界集中を緩和することを特徴としている。
【0012】
このように、セル領域が溝型となっているものにおいても、第2の溝の側面における絶縁膜と第2の半導体層及び前記第1の半導体層の間に第1導電型材料からなる電界緩和層を形成することによって、メサ型構造を構成する第2の溝の部分、すなわち第1の半導体層及び第2の半導体層の界面と絶縁膜の接続部における電界集中を緩和することができ、絶縁膜の絶縁破壊を防止することができる。
また、電界緩和層を第1の半導体層よりも高抵抗な第1導電型材料で形成することによって、この電界緩和層によって空乏層の伸びを大きくし、第1の半導体層および第2の半導体層の界面と絶縁膜の接続部における電界集中を緩和することができる。
【0014】
また、請求項2に記載の発明においては、電界緩和層の表面に形成された絶縁膜の表面に、第1の電極と接続された電極層(40)を備え、この電極層によって電界緩和層をしきい値電圧よりも低い電圧にしていることを特徴としている。
【0015】
このように、電界緩和層の電圧をしきい値電圧よりも低くすることによって、電界緩和層を常に空乏化させることができるため、第1の半導体層及び第2の半導体層の界面と絶縁膜の接続部で電界集中が発生しないようにすることができる。
【0018】
なお、請求項3に示すように、1または2に記載の発明は、低抵抗層、第1の半導体層、第2の半導体層及び電界緩和層を炭化珪素にて構成した炭化珪素半導体装置に適用すると好適である。
【0023】
請求項4に記載の発明においては、メサ型構造形成用溝(5)を形成したのち、メサ型構造形成用溝の少なくとも側面に第1の半導体層よりも高抵抗とされた第1導電型材料からなる電界緩和層(6)を形成し、その後にセル領域形成用溝(7)を形成することを特徴としている。
このように、セル領域形成用溝の形成を電界緩和層を形成した後にしているため、セル領域形成用溝の中に電界緩和層が形成されない。このため、セル領域形成用溝内に他の半導体層を形成する等の選択が自由にでき、半導体装置におけるパラメータに変化をつけることができる。
【0045】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
(第1実施形態)
図1に本発明の一実施形態にかかるnチャネルタイプの縦型パワーMOSFETの断面図を示す。以下、図1に基づいて縦型パワーMOSFETの構造について説明する。
【0046】
六方晶の炭化珪素からなる低抵抗半導体層としてのn+ 型炭化珪素半導体基板1に、高抵抗半導体層としてのn- 型炭化珪素半導体層2とp型炭化珪素半導体層3が順次積層されており、これらn+ 型炭化珪素半導体基板1、n- 型炭化珪素半導体層2及び第1のp型炭化珪素半導体層3から単結晶炭化珪素よりなる半導体基板100が構成されている。そして、この半導体基板100の上面を略(0001−)カーボン面としている。
【0047】
p型炭化珪素半導体層3内の表層部における所定領域には、半導体領域としてのn+ 型ソース領域4が形成されている。また、n+ 型ソース領域4の所定領域に溝7が形成されている。この溝7は、n+ 型ソース領域4とp型炭化珪素半導体層3を貫通しており、n- 型炭化珪素半導体層2に達している。
そして、p型炭化珪素半導体層3の所定領域に溝5が形成されており、この溝5は、溝7と同一若しくは深く形成されている。この溝5は、セル領域となる溝7を中心として円形で囲むように形成されており、この溝5によってメサ型構造が構成されている。
【0048】
また、溝5の溝側面には、炭化珪素半導体よりなる電界緩和層としてのn- 型の高抵抗層6が形成されている。この高抵抗層6は、n- 型炭化珪素半導体層2より高抵抗で、不純物濃度に換算すると1桁程度低濃度に形成している。
さらに、溝7、溝5を含む基板上に、ゲート絶縁膜としての熱酸化膜9が形成されている。そして、溝5内のチャネル形成部には、ポリシリコンからなるベース電極10が形成されており、このゲート電極10を含む半導体基板100上に絶縁膜11が形成されている。
【0049】
また、熱酸化膜9上にはソース電極12が形成されており、熱酸化膜9及び絶縁膜10に形成されたコンタクトホールを通じてソース電極12はn+ 型ソース領域4やp型炭化珪素半導体層3と電気的に導通している。
なお、溝5の底面を成すn- 型炭化珪素半導体層2の表層部には、セル領域を囲むように高濃度なn+ 型炭化珪素半導体層15が形成されている。このn+ 型炭化珪素半導体層15は、熱酸化膜9及び絶縁膜10に形成されたコンタクトホールを介して電気配線16と電気的に導通しており、縦型パワーMOSFETを使用するときには、電気配線16によってセル周囲を同電位に保持して、p型炭化珪素半導体層3とn- 型炭化珪素半導体層2によるpn接合における空乏層の伸び具合を均一にしている。
【0050】
このように、縦型パワーMOSFETは、最外周の溝側面にn- 型の高抵抗層6を備えた構成となっている。そして、このn- 型の高抵抗層6が、n- 型炭化珪素半導体層2及びp型炭化珪素半導体層3の界面近傍における熱酸化膜9、すなわちメサ構造をなす部分における熱酸化膜9における絶縁破壊を防止する役割を果たす。
【0051】
また、このように構成された縦型パワーMOSFETにおけるゲート電極10に所定の駆動電圧を印加すると、n- 型炭化珪素半導体層2とn+ 型ソース領域4の間におけるp型炭化珪素半導体層3がチャネル領域となって電流を流す。
なお、縦型パワーMOSFETにおけるゲート、ソース、ドレインの各電位をそれぞれVG、VS、VDで表してある。
【0052】
図2に図1に示した縦型パワーMOSFETの使用時におけるn- 型炭化珪素半導体層2中の電界分布曲線を点線で示す。
この図に示すように、n- 型炭化珪素半導体層2における電界は、メサ型構造によって平面的に広がった分布を示す。そして、高抵抗層6の近傍で電界が集中している。そして、高抵抗層6を通じて電界分布曲線が終端している。
【0053】
このとき、高抵抗層6部分で電界集中しているため、熱酸化膜9にも電界集中が見られるが、仮に高抵抗層6でブレークダウンした場合においても、そのブレークダウンは高抵抗層6とp型炭化珪素半導体層3とn- 型炭化珪素半導体層2の交わる領域近傍でのアバランシェブレークダウンとなり、熱酸化膜9とn- 型炭化珪素半導体層2とp型炭化珪素半導体層3との界面におけるブレークダウンではないため、ブレークダウンによって熱酸化膜9の絶縁破壊が抑制される。このように、熱酸化膜9の絶縁破壊を防止することができるため、縦型パワーMOSFETにおける耐圧を向上させることができる。
【0054】
次に、溝ゲート型パワーMOSFETの製造工程を図3〜図5に基づいて説明する。
〔図3(a)に示す工程〕
まず、主表面が(0001−)カーボン面である低抵抗のn+ 型炭化珪素半導体基板1を用意し、その表面にn- 型炭化珪素半導体層2をエピタキシャル成長し、さらに、n- 型炭化珪素半導体層2上にp型炭化珪素半導体層3をエピタキシャル成長する。これにより、n+ 型炭化珪素半導体基板1とn- 型炭化珪素半導体層2とp型炭化珪素半導体層3からなるダブルエピの半導体基板100が形成される。
【0055】
そして、p型炭化珪素半導体層3に対してマスク材を用いて、例えば窒素等のイオン注入を行い、p型炭化珪素半導体層3の表層部の所定領域にn+ 型ソース領域4を形成する。
〔図3(b)に示す工程〕
ドライエッチングを行い、p型炭化珪素半導体層3を貫通してn- 型炭化珪素半導体層2に達する溝5を形成する。このとき、セル領域となるn+ 型ソース領域4を中心とした略円形状を成すように、溝5を形成する。
【0056】
〔図3(c)に示す工程〕
エピタキシャル成長させて、そのエピタキシャル成長層を熱酸化することにより溝5の側面にn- 型炭化珪素半導体からなる高抵抗層6を形成する。但し、この高抵抗層6は、n- 型炭化珪素半導体層2よりも低濃度、すなわちn- 型炭化珪素半導体層2よりも高抵抗で形成する。このエピタキシャル成長及び熱酸化において、n- 型炭化珪素半導体層2とp型炭化珪素半導体層3が六方晶の結晶構造を有することから、これらのエピタキシャル成長の異方性或いは酸化の異方性によってn- 型炭化珪素半導体層6は均一に制御よく形成される(特開平7−326755号公報、特開平9−74193号公報、特願平8−9625参照)。
【0057】
〔図4(a)に示す工程〕
n+ 型ソース領域4の中央部に、n+ 型ソース領域4及びp型炭化珪素半導体3を貫通する溝7を形成する。このとき、溝7の深さは、溝5と同一深さ若しくは浅くしておく。
また、この溝7を形成する工程をn- 型炭化珪素半導体層6を形成した工程の後に行っているため、溝7の中に炭化珪素半導体層が形成されない。このため、溝7内に、半導体層を形成したい場合には、溝7内にn- 型炭化珪素半導体層6とは異なる導電型の半導体層や同じ導電型で濃度が異なる半導体層、若しくは厚さの異なる半導体層を別個に形成することができる。これにより、縦型パワーMOSFETにおけるパラメータに変化をつけることができる。
【0058】
〔図4(b)に示す工程〕
マスク材を用いて溝5が形成された部分におけるn- 型炭化珪素半導体層2に、例えば窒素をイオン注入して、溝5の底部にセル領域を一周するn+ 型炭化珪素半導体層8を形成する。
〔図4(c)に示す工程〕
熱酸化により溝5及び溝7を含む半導体基板100の表面に熱酸化膜9を形成する。このとき、ウェット雰囲気により熱酸化を行う。そして、ダブルエピ基板を1000℃まで上昇し、溝側面に例えば100nm、溝底面には例えば500nmの熱酸化膜9を形成する。
【0059】
〔図5(a)に示す工程〕
半導体基板100上にポリシリコン層を積層形成し、フォト・エッチングによって溝7内の熱酸化膜9の表面にゲート電極層10を形成する。
〔図5(b)に示す工程〕
ゲート電極層10上面に気相成長法(例えば化学蒸着法)等により絶縁膜1を形成する。そして、フォト・エッチングによって所定領域に選択的にコンタクトホールを形成する。
【0060】
〔図5(c)に示す工程〕
絶縁膜11上を含むソース領域4とp型炭化珪素半導体層3の表面に、例えばNiからなるソース電極12を形成する。そして、n+ 型炭化珪素半導体基板1の裏側に、例えばNiからなるドレイン電極13を形成すると、図1に示す構成を有する縦型パワーMOSFETが完成する。
【0061】
(第2実施形態)
次に本発明を適用した第2実施形態について、図6に基づき説明する。上述した第1実施形態では、溝5の側面にn-型炭化珪素半導体層6を電界緩和層として形成したが、本実施形態ではn-型炭化珪素半導体層6に変えて、p型炭化珪素半導体層30を溝5の側面に電界緩和層として形成する。
【0062】
図7に、図6における縦型パワーMOSFETを使用したときの電界分布を示す。この図に示すように、p型炭化珪素半導体層30とn- 型炭化珪素半導体層2におけるpn接合によって発生する空乏層によって電界が変化し、電界分布曲線は溝5の底面方向に延びたような状態で示される。
このように、メサ型構造を構成する溝5の側面に、p型炭化珪素半導体層30を形成することによって、溝5の側面の電界集中を防止することができる。これにより、前記電界集中によって発生する熱酸化膜9の絶縁破壊を防止することができる。
【0063】
なお、上述した第1実施形態におけるn-型炭化珪素半導体層6を形成する工程の際に、炭化珪素半導体層をエピタキシャル成長させるのに代えて、例えばアルミニウムをイオン注入することによってp型炭化珪素半導体層30を形成することができ、本実施形態における縦型パワーMOSFETを製造することができる。さらに、アルミ合金をデポジションすることによってp型炭化珪素半導体層30と同様の効果を得ることができる金属層を形成することができる。これらの場合、エピタキシャル成長法を用いなくても溝5の側面に電界緩和層を形成することができる。
【0064】
(第3実施形態)
次に本発明にかかわる第3実施形態について、図8に基づき説明する。上述した第1実施形態では、溝5の側面にn-型炭化珪素半導体層6を電界緩和層として形成したのみであるが、本実施形態では縦型パワーMOSFETを使用するときにn-型炭化珪素半導体層6を常に空乏化させるべく、溝5の側面のうち、前記熱酸化膜9を挟んでn-型炭化珪素半導体層6の反対側に電極層40を設けている。
【0065】
この電極層40は絶縁膜11に形成されたコンタクトホールを介してn+ 型ソース領域12と電気的に導通している。そして、縦型パワーMOSFETを使用するときには、電極層40をソース電極12と同電位にクランプすることによってn- 型炭化珪素半導体層6内の電子を排除し、これによりn- 型炭化珪素半導体層6を常に空乏化させている。そして、このようにn- 型炭化珪素半導体層6を空乏化させることによって、溝5の側面における電界集中を防止できるため、溝5の側面における熱酸化膜9の絶縁破壊を防止することができる。
【0066】
これにより、第1実施形態に比して熱酸化膜9の絶縁破壊をよりいっそう防止することができる。
なお、本実施形態においては、電極層40とソース電極12とを電気的に導通させているが、これはn- 型炭化珪素半導体層6の電圧をしきい電圧よりも低い電圧にするためであり、この条件を満たすようにすればソース電極12以外によって電極層40の電位を設定しても良い。
【0067】
また、この電極層40を図5(a)に示すゲート電極層10を形成する工程において同時に形成しており、さらに図5(c)に示す絶縁膜1にコンタクトホールを形成する際に電極層40とソース電極12とを連通するコンタクトホールを同時に形成することによって、本実施形態における縦型パワーMOSFETを製造することができる。
【0068】
(第4実施形態)
次に、本発明にかかわる第3実施形態について図9に基づいて説明する。
上述した第2実施形態では、溝5の側面にp型炭化珪素半導体層30を形成したが、本実施形態においては、溝5の側面及び底面の略全体に電界緩和層としてp型ドーパントを含む電極層50を形成する。
【0069】
図10に、図9における縦型パワーMOSFETを使用したときの電界分布を示す。この図に示すように、電界は、メサ型構造を構成する溝5の側面部ではなく、溝5の底面部で終端していることが分かる。つまり、電極層50を形成することにより溝5の側面での電界集中を溝5の底面側へ移動させ、さらに電極層50とn- 型炭化珪素半導体層2におけるpn接合で発生する空乏層によって、n- 型炭化珪素半導体層2中でアバランシェブレークダウンを生じるようにしている。
【0070】
このように、メサ型構造を構成する溝5の側面に加えて、溝5の底面にも全体的に電極層50を形成することによって、溝5の側面及び底面に電界集中が生じないため、電界集中によって発生する熱酸化膜9の絶縁破壊を防止することができると共に、高耐圧で、アバランシェ耐圧の大きな縦型パワーMOSFETにすることができる。
【0071】
なお、本実施形態においては、電極層50をp型ドーパントを含む電極層で形成したが、電極層50を炭化珪素層によって形成してもよい。この場合、炭化珪素層からなる電極層50の部分が常に空乏化した状態となっているため、p型ドーパントを含む電極層50の場合と同様の効果を得ることができる。
また、電極層50として、Al−Ti等の金属を適用した場合においても、上記と同様の効果を得ることができる。なお、このAl−Ti等の金属を適用した場合には、アルミニウムをイオン注入することによって電界緩和層を形成することができる。このため、炭化珪素層のようにエピタキシャル成長によらないでイオン注入によって電界緩和層を形成することができるため、電界緩和層を形成するための工程を簡略化できる。
【0072】
(第5実施形態)
次に、本発明にかかわる第5実施形態について図11に基づいて説明する。
上述した第1実施形態においては、メサ型構造を構成する溝5の側面とキャリア形成領域とがp型炭化珪素半導体層3によってつながっていたが、本実施形態では、溝5の側面とセル領域の間に溝70を形成することによって溝5の側面とキャリア形成領域とを電気的に分断(絶縁分離)する。
【0073】
すなわち、p型炭化珪素半導体層3とn- 型炭化珪素半導体層2によって形成されるpn接合のうち、溝70と溝5の間におけるpn接合(以下、側面側pn接合という)と、溝70と溝7との間におけるpn接合(以下、セル側pn接合という)とを電気的に分断している。この溝70は、溝7と同じ若しくは浅く形成されており、溝70に形成された熱酸化膜9における電界集中が少さくなるようにしてある。
【0074】
図12に、図11における縦型パワーMOSFETを使用したときの電界分布を示す。溝5の側面側とセル領域側とを電気的に分断すれば、チャネル領域と装置に耐圧を持たせる領域とを分離できるため、図12に示すような電界分布になる。そして、高電圧がドレイン電極13に印加された時に、アバランシェブレークダウン電流が側面側pn接合に流れるため、セル側pn接合における素子破壊が発生しにくい。これにより、セル領域にアバランシェブレークダウン電流が流れることによってセル領域が損傷することを防ぐことができるため、縦型パワーMOSFETの寿命性を向上させることができる。
【0075】
(第6実施形態)
次に、本発明を適用した第6実施形態について図13に基づいて説明する。
上述した第1実施形態においては、メサ型構造を構成する溝5の側面にn- 型炭化珪素半導体層6を形成し、これにより溝5の側面における電界集中を防止して熱酸化膜9の絶縁破壊を防止しているが、本実施形態においては、溝5の底に位置するn- 型炭化珪素半導体層2の表層部にp型炭化珪素半導体層80を形成して、熱酸化膜9が絶縁破壊を起こす前にp型炭化珪素半導体層80でブレークダウンさせることによって熱酸化膜9の絶縁破壊を防止する。
【0076】
具体的に説明すると、本実施形態における縦型パワーMOSFETは、上記したp型炭化珪素半導体層80を備えている。そして、n+ 型ソース領域12を溝5の内部まで延設し、絶縁膜11及び熱酸化膜9に形成されたコンタクトホールを介してn+ 型ソース領域12とp型炭化珪素半導体層80とを電気的に導通させている。すなわち、p型炭化珪素半導体層80とn+ 型ソース領域12とを同電位にしている。
【0077】
n- 型炭化珪素半導体層2の厚さにおいて、溝5が形成されている部分の厚さL1と、溝5が形成されていない部分の厚さL2とでは厚さL2の方が厚い。これは、n- 型炭化珪素半導体層2における耐圧が厚さL1の部分よりも厚さL2の部分の方が大きいことを示している。
従って、p型炭化珪素半導体層80とn- 型炭化珪素半導体層2によるpn接合(以下、補助接合という)と、p型炭化珪素半導体層3とn- 型炭化珪素半導体層2によるpn接合(以下、主接合という)を比較すると、補助接合の方が主接合よりも低い電圧でアバランシェブレークダウンする。
【0078】
このように、セル領域と分離された外側の領域でブレークダウンするため、メサ形構造を構成する溝5の側面における熱酸化膜9の絶縁破壊を防止することができる。また、アバランシェブレークダウンを生じた部分は、熱酸化膜9の絶縁破壊と異なり、半導体におけるブレークダウンであるため、ブレークダウン後においても縦型パワーMOSFETが故障するわけではない。このため、永久故障の生じにくい縦型パワーMOSFETにすることができる。
【0079】
(第7実施形態)
次に、本発明を適用した第7実施形態について図14に基づいて説明する。
本実施形態では、セル領域の周縁に形成された溝5の角部における熱酸化膜309の絶縁破壊を防止できる構造について説明する。
図14に示すように、溝ゲート型の縦型パワーMOSFETに形成された溝5の底面のうち最もセル領域に近い側(溝の角部側)には、p型層領域201が形成されている。このp型層領域201は、ガードリングとして機能するため、図14の等電位線(点線部)に示されるように、空乏層をp型層領域201の周囲まで拡げることができる。
【0080】
具体的に、図14のA−A断面部での電界強度分布と、図28のB−B断面部での電界強度を調べたところ、それぞれ図15(a)、(b)に示される結果が得られた。これらの図からも明らかなように、溝5の角部における電界強度分布は、p型層領域201を形成した場合の方が形成していない従来のものよりも最大電界強度が下がっており、電界集中が緩和されていることが判る。
【0081】
このため、溝5の角部の電界集中が緩和され、この部分における熱酸化膜9が絶縁破壊されないようにできる。これにより、半導体装置の耐圧向上を図ることができる。
なお、本実施形態では溝5の角部の底面部分にのみp型層領域201を形成しているが、角部を全体的に覆うように形成すればより電界集中を緩和することができる。
【0082】
また、本実施形態では、溝5の角部に電界集中が特に発生し易くなる溝5の側面が基板表面に略垂直な場合を示しているが、溝5の側面がテーパ形状を成すような場合にも適用できる。
次に、図14に示す縦型パワーMOSFETの製造方法について、図16(a)〜(c)に示す製造工程図に基づいて説明する。なお、第1実施形態に示す縦型パワーMOSFETの製造方法と異なる部分についてのみ説明し、共通する部分については省略する。なお、本図では溝5の角部に電界集中が発生し易い溝5の側面が基板表面に対して略垂直の場合を示して説明する。
【0083】
まず、図3(a)に示す工程を経たのち、図16(a)に示すように、ドライエッチングを行い、p型炭化珪素半導体層3を貫通してn+ 型ソース領域2に達する溝5を形成する。
次に、図16(b)に示すように、フォト工程を経て、溝5の角部以外の領域をマスク材200で覆ったのち、p型不純物をイオン注入してp型層領域を形成する。
【0084】
その後、図16(c)に示すように、エピタキシャル成長させて、そのエピタキシャル成長層を酸化することにより溝5の側面にn- 型炭化珪素半導体からなる高抵抗層6を形成する。この後、図4〜図5に示す工程を経て本実施形態における縦型パワーMOSFETが完成する。
(第8実施形態)
次に、本発明を適用した第8実施形態について説明する。本実施形態では、セル領域の外周部領域にフィールドプレート構造を採用したときにおいて耐圧が向上できるようになっている。図17に、本実施形態における炭化珪素半導体装置を示す。
【0085】
図17に示すように、本実施形態ではセル領域にプレーナ型のMOSFETを形成している。プレーナ型MOSFETの全体的な構成は、図1に示した溝ゲート型のMOSFETと比較すると、溝を形成せずにチャネル形成用の薄膜層304を形成している点で相違しているが、その他の点についてはほぼ同様であるため、相違点についてのみ具体的に説明し、同様の部分については省略する。
【0086】
プレーナ型MOSFETは、n+ 型炭化珪素半導体基板301とn- 型炭化珪素半導体層302とを基板とし、n- 型炭化珪素半導体層302の表層部に形成された複数のp型炭化珪素半導体層(以下、p型ベース領域という)303と、基板表面に平行な表面チャネル層304とを備えている。そして、ゲート電極306に正電圧が印加されると、表面チャネル層304にチャネルが形成され、トランジスタ動作が行われるようになっている。なお、312はソース電極であり、313はドレイン電極である。また、320は、ゲート電極層306と電気的に接続されたゲート電極である。
【0087】
セル領域の外周部領域には、ブレークダウン防止用のp型領域307と、フィールドプレートを成す電極322とが備えられている。p型領域307はn- 型エピタキシャル層302の表層部に形成されており、絶縁膜309に形成されたコンタクトホールを介して電極322と接触している。
電極322は、セル領域の外側に向かって延設されている。この電極322が等電位となるため、空乏層がセル領域の外周に延び、耐圧の向上が図れるようになっている。
【0088】
さらに、フィールドプレートを成す電極322の下部において、n- 型エピタキシャル層302の上部には、n- 型エピタキシャル層302よりも不純物濃度が低いn--型薄膜層(薄膜半導体層)308が備えられている。具体的には、n- 型エピタキシャル層302の不純物濃度は2×1016cm-3であり、n--型薄膜層308は不純物濃度が1×1015cm-3、膜厚が0.3μmで構成されている。また、n--型薄膜層308のセル領域から離れる方向への幅は、ドレイン電極313とソース電極312の間に逆バイアスが印加されたときにおいても空乏層がn--型薄膜層308内で終端する程度になっている。
【0089】
なお、n--型薄膜層308は、基本的に半導体装置周辺にて半導体装置全体に渡りセル領域を囲むように形成される。
このように構成されたプレーナ型MOSFETに逆バイアスが印加された場合において示される等電位線を図17中に点線で表す。このように、n--型薄膜層308が形成されており、n--型薄膜層308がn- 型エピタキシャル層2よりも低濃度となっているため、上記逆バイアスが印加された場合における空乏層の横方向への延びを大きくすることができる。
【0090】
参考として、n--型薄膜層308を形成した場合と形成していない場合において、フィールドプレート下部の深さ方向における最大電界強度を測定した結果をそれぞれ図18(a)、(b)に示す。
図18に示される距離が零(Distance=0)のとき、つまり熱酸化膜309の界面における最大電界強度を比較してみると、図18(a)では1.05MV/cmであり、図18(b)では1.25mv/cmであることから、n--型薄膜層308を形成することにより最大電界強度が約20%低減できていることが判る。
【0091】
このように、熱酸化膜309の界面における電界強度を低減することができ、熱酸化膜309が絶縁破壊されることを防止することができる。
また、p型ベース領域303は、部分的に接合深さが深くなって形成されている。この接合深さが深くなった領域(第2のベース領域)303aを形成することにより、p型ベース領域303の底部の曲率を小さくすることができ、電界強度を高くすることができる。このため、この領域303aでアバランシェブレークダウンを発生させ易くすることができ、プレーナ型MOSFETのp型ベース領域303の領域303aで耐圧を決定させることができる。なお、この領域303aの形成位置は、任意に設定することができるため、プレーナ型MOSFETが形成する寄生トランジスタを動作させにくい位置に形成することが可能である。このようにすると、L負荷駆動時における逆起エネルギー耐量を高くすることができる。
【0092】
なお、図17、図20、図21に示されたn--型薄膜層308に接続しているn+ 型領域311及び電極323は等電位リング(EQR)と呼ばれるものであり、半導体装置周辺における半導体装置の電位が半導体装置全体に渡り等しくなるようにするものである。基本的に、これらは半導体装置周辺において、セル領域を囲むように形成されており、電位はフローティング電位となっている。また、本実施形態では、n+ 型領域311がn--型薄膜層308に接続しているが分離していてもよい。
【0093】
次に、図17に示されるプレーナ型MOSFETの製造方法について図19〜図20に基づいて説明する。
〔図19(a)に示す工程〕
低抵抗のn+ 型炭化珪素半導体基板301を用意し、このn+ 型炭化珪素半導体基板301上に高抵抗のn- 型炭化珪素半導体層302をエピタキシャル成長させる。
【0094】
〔図19(b)に示す工程〕
n- 型炭化珪素半導体層302の表層部のうち、セル形成予定領域にイオン注入を行いp型ベース層303を形成する。
〔図19(c)に示す工程〕
p型ベース層303上を含むn- 型炭化珪素半導体層302上にエピタキシャル成長法によって不純物濃度がn- 型炭化珪素半導体層302よりも低いn--型薄膜層350を形成する。このn--型薄膜層350がチャネル形成用の表面チャネル層304を構成すると共に、上記したように熱酸化膜309の界面における電界強度を低減する役割を果たすn--型薄膜層308を構成する。
【0095】
このように、チャネル形成用の表面チャネル層304を形成する工程と、n--型薄膜層308を形成する工程とを兼用することにより、従来に比して別途工程を増加させることなくn--型薄膜層308を形成することができる。
〔図20(a)に示す工程〕
n型不純物をイオン注入し、p型ベース層303上の所定領域にn+ 型ソース領域305と、外周部領域の所定領域にコンタクト用のn+ 型層311を形成する。
【0096】
〔図20(b)に示す工程〕
p型不純物をイオン注入し、ユニットセル領域では、p型ベース層303とのコンタクトが取れるように、p型ベース層303上におけるn--型薄膜層304のうち、チャネル形成する部分以外(図中ではn+ 型ソース層305の間)をp型に反転させ、外周部領域では、ブレークダウン防止用のp型領域307を形成する。
【0097】
このとき、p型不純物がp型ベース領域303よりも深く注入されるように、イオン注入を行う。このため、p型ベース領域303は部分的に深く形成された領域303aを有して構成される。これにより、p型ベース領域303のうち、深く形成された部分でアバランシェブレークダウンを起こし易くできる。この領域303aの形成位置は、イオン注入のマスク位置を変更することにより任意に変更することができる。
【0098】
なお、ここでは領域303aを形成しているが、この領域303aを形成することは任意であり、形成しなくてもよい。このような場合には、p型領域307をp型ベース領域303と同時に形成すれば、p型領域307を形成する工程を簡略化できるため、製造工程の簡略化を図ることも可能である。また、p型領域307をp型ベース領域303と同時に形成しておき、p型領域307のうち必要な位置のみを領域303aと同時に形成して、その部分の接合深さを深くすることも可能である。
【0099】
〔図20(c)に示す工程〕
フォトリソグラフィ工程を経て、p型領域307上に所定膜厚の酸化膜(SiO2 )360を形成する。
〔図21(a)に示す工程〕
熱酸化によってウェハ全面に熱酸化膜309を形成する。この熱酸化膜309がゲート酸化膜を構成する。そして、ポリシリコン等を堆積したのち、パターニングしてゲート電極306を形成する。
【0100】
〔図21(b)に示す工程〕
熱酸化膜309上を含むウェハ上に層間絶縁膜318を形成する。
この後、層間絶縁膜318にコンタクトホールを形成したのち、アルミ配線をパターニングし、ゲート電極320、ソース電極312及びフィールドプレートとなる電極322を形成する。そして、ゲート電極320、ソース電極312及び電極322上にパッシベーション膜370を形成し、さらにウェハの裏面にドレイン電極313を形成して、図17に示すプレーナ型MOSFETが完成する。
【0101】
(第9実施形態)
次に、本発明を適用した第9実施形態について説明する。本実施形態では、セル領域の外周部領域にガードリング構造を採用したときにおいて、耐圧が向上できるようになっている。図22に、本実施形態における炭化珪素半導体装置を示す。
【0102】
図22に示すように、本実施形態ではプレーナ型のMOSFETをセル領域としている。プレーナ型MOSFETの全体的な構成は、図17と同様であるため、同様の構成については図17と同じ符号を付して説明を省略する。
セル領域の外周部領域には、セル領域を囲むように、ブレークダウン防止用のp型領域307と、ガードリングを構成する所定幅のp型領域409とが備えられている。p型領域307及びp型領域409は、n- 型炭化珪素半導体層302の表層部に形成されている。p型領域409、は、複数個形成されておりp型領域307からユニットセル領域の外側に向かって所定間隔おきに配置されている。
【0103】
そして、p型領域409のうち、最もセル領域から離れた位置にあるものは、フィールドプレートを構成する電極410に電気的に接続されている。
さらに、ガードリングを構成する複数のp型領域409のそれぞれの間、p型領域407とp型領域409との間、及びp型領域409のうち最外周に位置するものからさらにセル領域の外側(セル領域から離れる側)において、n- 型炭化珪素半導体層302の上部には、n- 型エピタキシャル層302よりも不純物濃度が低いn--型薄膜層408が備えられている。具体的には、n--型薄膜層408は不純物濃度が1×1016cm-3、膜厚が0.3μmで構成されている。
【0104】
このように構成されたプレーナ型MOSFETのドレインに高電圧が印加された場合に示される等電位線を図22中に点線で表す。このように、n--型薄膜層408が形成されており、n--型薄膜層408がn- 型炭化珪素半導体層302よりも低濃度となっているため、空乏層の横方向への延びを大きくすることができる。
【0105】
このように、酸化膜の界面における電界強度を低減することができ、熱酸化膜309が絶縁破壊されることを防止することができる。
次に、図22に示されるプレーナ型MOSFETの製造方法について図23〜図25に基づいて説明する。
〔図23(a)に示す工程〕
低抵抗のn+ 型炭化珪素半導体基板301を用意し、このn+ 型炭化珪素半導体基板301上に高抵抗のn- 型炭化珪素半導体層302をエピタキシャル成長させる。
【0106】
〔図23(b)に示す工程〕
n- 型炭化珪素半導体層302の表層部のうち、ユニットセル形成予定領域にp型ベース層303を形成する。
〔図23(c)に示す工程〕
p型ベース層303上を含むn- 型炭化珪素半導体層302上にエピタキシャル成長法によってn--型薄膜層450を形成する。このn--型薄膜層450がチャネル形成用の表面チャネル層304を構成すると共に、上記したように熱酸化膜309の界面における電界強度を低減する役割を果たすn--型薄膜層408を構成する。
【0107】
〔図24(a)に示す工程〕
n型不純物をイオン注入し、p型ベース層303上の所定領域にn+ 型ソース領域305と、外周部領域の所定領域にコンタクト用のn+ 型層311を形成する。
〔図24(b)に示す工程〕
p型不純物をイオン注入し、ユニットセル領域では、p型ベース層303とのコンタクトが取れるように、p型ベース層303上におけるn--型薄膜層304のうち、チャネル形成する部分以外(図中ではn+ 型ソース層305の間)をp型に反転させ、外周部領域では、ブレークダウン防止用のp型領域307を形成すると共にこのp型領域307からユニットセル領域の外側に向けてガードリンクとなるp型領域409を複数個形成する。
【0108】
なお、このとき、p型不純物がp型ベース層305よりも深く注入されるようにイオン注入することで、p型ベース領域305を部分的に深く形成でき、素子の耐圧を向上させることができる。
〔図24(c)に示す工程〕
フォトリソグラフィ工程を経て、p型領域307上に所定膜厚の酸化膜(SiO2 )360を形成する。
〔図25(a)に示す工程〕
熱酸化によってウェハ全面に熱酸化膜309を形成する。この熱酸化膜309がゲート酸化膜を構成する。そして、ポリシリコン等を堆積したのち、パターニングしてゲート電極を形成する。
【0109】
〔図25(b)に示す工程〕
ゲート絶縁膜上を含むウェハ上に層間絶縁膜318を形成する。
この後、層間絶縁膜318にコンタクトホールを形成したのち、アルミ配線をパターニングし、ゲート電極320、ソース電極312、及びフィールドプレートを構成する電極22を形成する。そして、ゲート電極320、ソース電極312、及び電極410上にパッシベーション膜370を形成し、さらにn+ 型炭化珪素半導体基板301の裏面にドレイン電極313を形成して、図22に示すプレーナ型MOSFETが完成する。
【0110】
(他の実施形態)
この他、例えば、n+ 型ソース領域4とp型炭化珪素半導体層3に形成されるソース電極12、及びn+ 型炭化珪素半導体基板1の裏側表面に形成去れるドレイン電極13はNi以外の電極でもよい。
また、上述した実施形態ではnチャネル縦型MOSFETに本発明を適用した場合について説明したが、pチャネル縦型MOSFETに本発明を適用してもよく、さらには縦型、横型に関わらず基板に溝7を掘らないようなMOSFETに本発明を適用していもよい。
【0111】
さらに、溝7、溝5は基板表面に対して垂直でもV溝型、U溝型でもよい。また、溝側面は平面出なくても良く、滑らかな曲面でもよい。
そして、上記第1〜第7実施形態においては、基板に炭化珪素を用いた縦型パワーMOSFETに本発明を適用したものを説明したが、基板にシリコン基板を用いる半導体装置に本発明を適用することもできる。
【0112】
また、第1実施形態では、メサ型形状の溝5とセル領域に形成するチャネル領域となる溝7を別工程で形成したが、特開平9−74193号公報に示されるように溝7の側面にチャネル領域となる高抵抗半導体層を形成する場合には、その高抵抗半導体層と高抵抗層6とを同時に形成できるため、溝5を形成するための特別な工程を必要としない。図面を用いて説明すると、図3(a)に示されるように半導体基板100を用意し、図14(a)に示すように溝5と溝7を形成する。その後、図4(c)以降に示される工程と同様の工程によって図14(b)に示す半導体装置を形成する。このようにして、溝5と溝7を同時に形成した半導体装置を完成させることができる。
【0113】
なお、第6実施形態のように、溝5の角部にp型層領域を201を形成する場合においても溝7の側面にチャネル領域となる高抵抗半導体層を形成することができ、この場合においてもチャネル領域となる高抵抗半導体層と高抵抗層6とを同時に形成することができる。
第8、第9実施形態では、p型領域307、407、409を形成する前にn--型薄膜層304、404を形成しているが、後で形成してもよい。
【図面の簡単な説明】
【図1】本発明にかかわる第1実施形態における縦型パワーMOSFETの断面図である。
【図2】図1に示す縦型パワーMOSFETの電界分布を示す図である。
【図3】図1に示す縦型パワーMOSFETの製造工程を示す図である。
【図4】図3に続く製造工程を示す図である。
【図5】図4に続く製造工程を示す図である。
【図6】本発明にかかわる第2実施形態における縦型パワーMOSFETの断面図である。
【図7】図6に示す縦型パワーMOSFETの電界分布を示す図である。
【図8】本発明にかかわる第3実施形態における縦型パワーMOSFETの断面図である。
【図9】本発明にかかわる第4実施形態における縦型パワーMOSFETの断面図である。
【図10】図9に示す縦型パワーMOSFETの電界分布を示す図である。
【図11】本発明にかかわる第5実施形態における縦型パワーMOSFETの断面図である。
【図12】図11に示す縦型パワーMOSFETの電界分布を示す図である。
【図13】本発明にかかわる第6実施形態における縦型パワーMOSFETの断面図である。
【図14】本発明にかかわる第6実施形態における縦型パワーMOSFETの断面図である。
【図15】図14に示す縦型パワーMOSFETと、従来の縦型パワーMOSFETの電界分布を比較した図である。
【図16】図16に示す縦型パワーMOSFETの製造工程を示す図である。
【図17】本発明にかかわる第7実施形態における縦型パワーMOSFETの断面図である。
【図18】図14に示す縦型パワーMOSFETと、従来の縦型パワーMOSFETの電界分布を比較した図である。
【図19】図17に示す縦型パワーMOSFETの製造工程を示す図である。
【図20】図19に続く縦型パワーMOSFETの製造工程を示す図である。
【図21】図20に続く縦型パワーMOSFETの製造工程を示す図である。
【図22】本発明にかかわる第8実施形態における縦型パワーMOSFETの断面図である。
【図23】図22に示す縦型パワーMOSFETの製造工程を示す図である。
【図24】図23に続く縦型パワーMOSFETの製造工程を示す図である。
【図25】図24に続く縦型パワーMOSFETの製造工程を示す図である。
【図26】他の実施形態における縦型パワーMOSFETの製造工程を示す図である。
【図27】従来におけるメサ型構造を有する縦型パワーMOSFETの電界分布を示す図である。
【図28】従来におけるメサ型構造を有する縦型パワーMOSFETの電界分布を示す図である。
【図29】従来におけるフィールドプレート構造を採用した縦型パワーMOSFETの電界分布を示す図である。
【符号の説明】
1…n+ 型炭化珪素半導体基板、2…n- 型炭化珪素半導体層、
3…p型炭化珪素半導体層、4…n+ 型ソース領域、
5…メサ型構造を構成する溝、6…高抵抗層、7…溝、9…熱酸化膜、
10…ゲート電極、11…絶縁膜、12…ソース電極、13…ドレイン電極、
30…p型炭化珪素半導体層、40…電極層、50…電極層、70…溝、
80…p型炭化珪素半導体層、201…p型層領域、
301…n+ 型炭化珪素半導体基板、 302…n- 型炭化珪素半導体層、
303…p型ベース領域、304…表面チャネル層、
305…n+ 型ソース領域、306…ゲート電極層、307…p型領域、
308…n--型薄膜層、309…熱酸化膜、312…ソース電極、
313…ドレイン電極、320…ゲート電極、322…電極、
408…n--型薄膜層、409…p型領域。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and is particularly suitable for application to an insulated gate field effect transistor (hereinafter referred to as a power MOSFET), in particular, a vertical power MOSFET.
[0002]
[Prior art]
There are a field plate structure and a guard ring structure as a structure applied to the chip outer peripheral area (unit cell outer peripheral area) of the semiconductor device. As an example of these structures, FIG. 27 shows a storage channel type planar MOSFET to which a field plate structure is applied.
[0003]
As shown in FIG. 27, the outer peripheral region of the cell region where the
[0004]
Further, an
This
[0005]
In general, since the breakdown voltage of a semiconductor device is determined by the shape of a region where a pn junction terminates, there is a termination technique that weakens the electric field in this region evenly in order to obtain a high breakdown voltage semiconductor device. As one of the termination techniques, a mesa structure as shown in JP-A-4-239778 has been proposed.
As a semiconductor device having a mesa structure, an n-channel vertical power MOSFET is shown in FIG. 28, and the mesa structure will be described with reference to FIG.
[0006]
The
[0007]
By adopting such a mesa structure, it is attempted to increase the breakdown voltage of the semiconductor device.
As shown in FIG. 29, in the mesa structure, the side surface of the
[0008]
[Problems to be solved by the invention]
However, it has been found that the above structure has the following problems.
First, in the field plate structure shown in FIG. 27, when silicon carbide is used as the semiconductor material, the critical electric field strength at which avalanche breakdown occurs is an order of magnitude higher than when silicon is used, and the n-type drain layer The impurity concentration of the drain layer (n+The resistance value of the type semiconductor layer 501) can be lowered, and the on-resistance can be reduced. However, if the impurity concentration is set so high, the depletion layer extends outside the cell region and electric field concentration occurs at the interface of the insulating
[0009]
On the other hand, in the mesa structure shown in FIG. 28, the side portion of the
Further, in the case of the mesa structure, particularly when the side surface of the
[0010]
The present invention has been made in view of the above problems, and an object thereof is to prevent dielectric breakdown of an insulating film caused by electric field concentration in a silicon carbide semiconductor device.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, the following technical means are adopted. In the first aspect of the present invention, the first conductive type low resistance layer (1) and the first conductive type first semiconductor layer formed on the low resistance layer and having a higher resistance than the low resistance layer. (2) and a second semiconductor layer (3) of the second conductivity type formed on the first semiconductor layer, and a semiconductor substrate (100) whose main surface is the surface of the second semiconductor layer ) To form a first groove (7) constituting the cell region and a second groove (5) constituting the mesa structure, and an insulating film (9) on the side surface of the second groove, Between the second semiconductor layer and the first semiconductor layer,The resistance is higher than that of the first semiconductor layer,Reducing electric field concentration in insulating film1Electric field relaxation layer made of conductive material (6) And at the time of breakdown, an avalanche breakdown is caused in the vicinity of a region where the electric field relaxation layer, the first semiconductor layer (2), and the second semiconductor layer intersect, so that the electric field relaxation layer It is characterized by alleviating electric field concentration.
[0012]
Thus, even in the case where the cell region has a groove shape, the second region between the insulating film on the side surface of the second groove, the second semiconductor layer, and the first semiconductor layer1By forming an electric field relaxation layer made of a conductive type material, the electric field concentration at the portion of the second groove constituting the mesa structure, that is, at the interface between the interface between the first semiconductor layer and the second semiconductor layer and the insulating film. Can be mitigated, and dielectric breakdown of the insulating film can be prevented.
Further, by forming the electric field relaxation layer with the first conductivity type material having a higher resistance than the first semiconductor layer, the extension of the depletion layer is increased by the electric field relaxation layer, and the first semiconductor layer and the second semiconductor layer are formed. Electric field concentration at the interface between the layer and the insulating film can be reduced.
[0014]
Claims2In the invention described in (1), an electrode layer (40) connected to the first electrode is provided on the surface of the insulating film formed on the surface of the electric field relaxation layer. It is characterized by a lower voltage.
[0015]
Thus, since the electric field relaxation layer can be always depleted by making the voltage of the electric field relaxation layer lower than the threshold voltage, the interface between the first semiconductor layer and the second semiconductor layer and the insulating film Electric field concentration can be prevented from occurring at the connection part.
[0018]
Claims3As shown inOr 2The invention described in (5) is preferably applied to a silicon carbide semiconductor device in which the low resistance layer, the first semiconductor layer, the second semiconductor layer, and the electric field relaxation layer are made of silicon carbide..
[0023]
Claim4In the invention described in the above, after the mesa structure forming groove (5) is formed, at least the side surface of the mesa structure forming groove is formed.Higher resistance than the first semiconductor layerFirst1Electric field relaxation layer made of conductive material (6), And then a cell region forming groove (7) is formed.
As described above, since the formation of the cell region formation groove is performed after the formation of the electric field relaxation layer, the electric field relaxation layer is not formed in the cell region formation groove. For this reason, it is possible to freely select another semiconductor layer in the cell region forming groove, and to change the parameters in the semiconductor device.
[0045]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments shown in the drawings will be described below.
(First embodiment)
FIG. 1 is a sectional view of an n-channel type vertical power MOSFET according to an embodiment of the present invention. Hereinafter, the structure of the vertical power MOSFET will be described with reference to FIG.
[0046]
N as a low-resistance semiconductor layer made of hexagonal silicon carbide+N type silicon
[0047]
The predetermined region in the surface layer portion in p-type silicon
[0048]
In addition, the groove side surface of the
Further, a
[0049]
A
N forming the bottom surface of the groove 5-N-type silicon
[0050]
Thus, the vertical power MOSFET has n on the outermost groove side surface.-The structure includes a high-
[0051]
In addition, when a predetermined drive voltage is applied to the
The gate, source, and drain potentials in the vertical power MOSFET are represented by VG, VS, and VD, respectively.
[0052]
2 when using the vertical power MOSFET shown in FIG.-Electric field distribution curve in type silicon
As shown in this figure, n-Electric field in type silicon
[0053]
At this time, since the electric field is concentrated in the
[0054]
Next, a manufacturing process of the trench gate type power MOSFET will be described with reference to FIGS.
[Step shown in FIG. 3 (a)]
First, a low-resistance n whose main surface is a (0001-) carbon surface+Type silicon
[0055]
Then, using a mask material for p-type silicon
[Step shown in FIG. 3B]
Dry etching is performed to penetrate the p-type silicon
[0056]
[Step shown in FIG. 3 (c)]
Epitaxial growth is performed, and the epitaxial growth layer is thermally oxidized to form n on the side surface of the groove 5.-A
[0057]
[Step shown in FIG. 4 (a)]
n+N in the center of the source region 4+A
Further, the step of forming the
[0058]
[Step shown in FIG. 4B]
N in the portion where the
[Step shown in FIG. 4 (c)]
A
[0059]
[Step shown in FIG. 5A]
A polysilicon layer is laminated on the
[Step shown in FIG. 5B]
The insulating
[0060]
[Step shown in FIG. 5 (c)]
A
[0061]
(Second Embodiment)
Next, a second embodiment to which the present invention is applied will be described with reference to FIG. In the first embodiment described above, the
[0062]
FIG. 7 shows an electric field distribution when the vertical power MOSFET in FIG. 6 is used. As shown in this figure, p-type silicon
Thus, by forming the p-type silicon
[0063]
Note that n in the first embodiment described above.-In the step of forming the silicon
[0064]
(Third embodiment)
Next, 3rd Embodiment concerning this invention is described based on FIG. In the first embodiment described above, the
[0065]
The
[0066]
Thereby, the dielectric breakdown of the
In the present embodiment, the
[0067]
In addition, the
[0068]
(Fourth embodiment)
Next, a third embodiment according to the present invention will be described with reference to FIG.
In the second embodiment described above, the p-type silicon
[0069]
FIG. 10 shows an electric field distribution when the vertical power MOSFET in FIG. 9 is used. As shown in this figure, it can be seen that the electric field terminates at the bottom surface of the
[0070]
Thus, in addition to the side surface of the
[0071]
In the present embodiment, the
Further, even when a metal such as Al—Ti is applied as the
[0072]
(Fifth embodiment)
Next, a fifth embodiment according to the present invention will be described with reference to FIG.
In the first embodiment described above, the side surface of the
[0073]
That is, p-type silicon
[0074]
FIG. 12 shows an electric field distribution when the vertical power MOSFET in FIG. 11 is used. If the side surface side of the
[0075]
(Sixth embodiment)
Next, a sixth embodiment to which the present invention is applied will be described with reference to FIG.
In the first embodiment described above, n is formed on the side surface of the
[0076]
Specifically, the vertical power MOSFET in the present embodiment includes the p-type silicon
[0077]
n-Regarding the thickness of type silicon
Therefore, p-type silicon
[0078]
Thus, since breakdown occurs in the outer region separated from the cell region, it is possible to prevent the dielectric breakdown of the
[0079]
(Seventh embodiment)
Next, a seventh embodiment to which the present invention is applied will be described with reference to FIG.
In the present embodiment, a structure capable of preventing the dielectric breakdown of the
As shown in FIG. 14, a p-
[0080]
Specifically, when the electric field strength distribution at the AA cross section in FIG. 14 and the electric field strength at the BB cross section in FIG. 28 were examined, the results shown in FIGS. 15A and 15B, respectively. was gotten. As is clear from these figures, the electric field strength distribution at the corners of the
[0081]
For this reason, the electric field concentration at the corner of the
In the present embodiment, the p-
[0082]
Further, in the present embodiment, a case is shown in which the side surface of the
Next, a method for manufacturing the vertical power MOSFET shown in FIG. 14 will be described based on the manufacturing process diagrams shown in FIGS. Only parts different from the method of manufacturing the vertical power MOSFET shown in the first embodiment will be described, and common parts will be omitted. In this figure, the case where the side surface of the
[0083]
First, after the process shown in FIG. 3A, as shown in FIG. 16A, dry etching is performed to penetrate the p-type silicon
Next, as shown in FIG. 16B, after a photo process, regions other than the corners of the
[0084]
Thereafter, as shown in FIG. 16C, epitaxial growth is performed, and the epitaxial growth layer is oxidized to form n on the side surface of the trench 5.-A
(Eighth embodiment)
Next, an eighth embodiment to which the present invention is applied will be described. In the present embodiment, the breakdown voltage can be improved when the field plate structure is employed in the outer peripheral region of the cell region. FIG. 17 shows a silicon carbide semiconductor device according to this embodiment.
[0085]
As shown in FIG. 17, in this embodiment, a planar type MOSFET is formed in the cell region. The overall structure of the planar type MOSFET is different from that of the trench gate type MOSFET shown in FIG. 1 in that a
[0086]
Planar MOSFET is n+Type silicon
[0087]
A p-
The
[0088]
Furthermore, n below the
[0089]
N-The mold
Equipotential lines shown when a reverse bias is applied to the planar MOSFET configured in this way are indicated by dotted lines in FIG. Thus, n-Mold
[0090]
For reference, n-18A and 18B show the results of measuring the maximum electric field strength in the depth direction below the field plate when the mold
When the distance shown in FIG. 18 is zero (Distance = 0), that is, when the maximum electric field strength at the interface of the
[0091]
Thus, the electric field strength at the interface of the
The p-
[0092]
In addition, n shown in FIG. 17, FIG. 20, and FIG.-N connected to the mold
[0093]
Next, a method for manufacturing the planar MOSFET shown in FIG. 17 will be described with reference to FIGS.
[Step shown in FIG. 19 (a)]
Low resistance n+Type silicon
[0094]
[Step shown in FIG. 19B]
n-Of the surface layer portion of type silicon
[Step shown in FIG. 19 (c)]
n including on the p-
[0095]
Thus, the step of forming the
[Step shown in FIG. 20 (a)]
An n-type impurity is ion-implanted, and n is implanted into a predetermined region on the p-type base layer 303.+N for contact with the
[0096]
[Step shown in FIG. 20B]
A p-type impurity is ion-implanted, and in the unit cell region, n is formed on the p-
[0097]
At this time, ion implantation is performed so that the p-type impurity is implanted deeper than the p-
[0098]
Note that although the
[0099]
[Step shown in FIG. 20 (c)]
Through a photolithography process, an oxide film (
[Step shown in FIG. 21 (a)]
A
[0100]
[Step shown in FIG. 21B]
An interlayer insulating
Thereafter, after forming a contact hole in the
[0101]
(Ninth embodiment)
Next, a ninth embodiment to which the present invention is applied will be described. In the present embodiment, the breakdown voltage can be improved when the guard ring structure is employed in the outer peripheral region of the cell region. FIG. 22 shows a silicon carbide semiconductor device according to this embodiment.
[0102]
As shown in FIG. 22, in this embodiment, a planar type MOSFET is used as the cell region. Since the overall configuration of the planar MOSFET is the same as that of FIG. 17, the same reference numerals as those of FIG.
A peripheral region of the cell region is provided with a p-
[0103]
Of the p-
Further, between each of the plurality of p-
[0104]
The equipotential lines shown when a high voltage is applied to the drain of the planar MOSFET configured in this way are represented by dotted lines in FIG. Thus, n-Mold
[0105]
Thus, the electric field strength at the interface of the oxide film can be reduced, and the
Next, a method for manufacturing the planar MOSFET shown in FIG. 22 will be described with reference to FIGS.
[Step shown in FIG. 23 (a)]
Low resistance n+Type silicon
[0106]
[Step shown in FIG. 23B]
n-In the surface layer portion of type silicon
[Step shown in FIG. 23 (c)]
n including on the p-type base layer 303-N-type silicon
[0107]
[Step shown in FIG. 24 (a)]
An n-type impurity is ion-implanted, and n is implanted into a predetermined region on the p-type base layer 303.+N for contact with the
[Step shown in FIG. 24B]
A p-type impurity is ion-implanted, and in the unit cell region, n is formed on the p-
[0108]
At this time, by ion implantation so that the p-type impurity is implanted deeper than the p-
[Step shown in FIG. 24 (c)]
Through a photolithography process, an oxide film (
[Step shown in FIG. 25 (a)]
A
[0109]
[Step shown in FIG. 25 (b)]
An interlayer insulating
Thereafter, after forming a contact hole in the
[0110]
(Other embodiments)
In addition, for example, n+Source electrode 12 formed on p-
In the above-described embodiment, the case where the present invention is applied to an n-channel vertical MOSFET has been described. However, the present invention may be applied to a p-channel vertical MOSFET, and further to a substrate regardless of a vertical type or a horizontal type. The present invention may be applied to a MOSFET in which the
[0111]
Further, the
In the first to seventh embodiments, the vertical power MOSFET using silicon carbide as the substrate has been described. However, the present invention is applied to a semiconductor device using a silicon substrate as the substrate. You can also.
[0112]
In the first embodiment, the mesa-shaped
[0113]
Even when the p-
In the eighth and ninth embodiments, n is formed before the p-
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a vertical power MOSFET in a first embodiment according to the present invention.
2 is a diagram showing an electric field distribution of the vertical power MOSFET shown in FIG. 1. FIG.
3 is a diagram showing a manufacturing process of the vertical power MOSFET shown in FIG. 1. FIG.
4 is a diagram showing manufacturing steps subsequent to FIG. 3. FIG.
FIG. 5 is a diagram showing a manufacturing process subsequent to FIG. 4;
FIG. 6 is a cross-sectional view of a vertical power MOSFET in a second embodiment according to the present invention.
7 is a diagram showing an electric field distribution of the vertical power MOSFET shown in FIG. 6. FIG.
FIG. 8 is a sectional view of a vertical power MOSFET in a third embodiment according to the present invention.
FIG. 9 is a sectional view of a vertical power MOSFET in a fourth embodiment according to the present invention.
10 is a diagram showing an electric field distribution of the vertical power MOSFET shown in FIG. 9. FIG.
FIG. 11 is a cross-sectional view of a vertical power MOSFET according to a fifth embodiment of the present invention.
12 is a diagram showing an electric field distribution of the vertical power MOSFET shown in FIG. 11. FIG.
FIG. 13 is a sectional view of a vertical power MOSFET in a sixth embodiment according to the present invention.
FIG. 14 is a cross-sectional view of a vertical power MOSFET in a sixth embodiment according to the present invention.
15 is a diagram comparing electric field distributions of the vertical power MOSFET shown in FIG. 14 and a conventional vertical power MOSFET. FIG.
16 is a diagram showing a manufacturing process of the vertical power MOSFET shown in FIG. 16;
FIG. 17 is a sectional view of a vertical power MOSFET in a seventh embodiment according to the present invention.
18 is a diagram comparing electric field distributions of the vertical power MOSFET shown in FIG. 14 and a conventional vertical power MOSFET. FIG.
FIG. 19 is a diagram showing a manufacturing process of the vertical power MOSFET shown in FIG. 17;
20 is a diagram showing the manufacturing process of the vertical power MOSFET following FIG. 19. FIG.
FIG. 21 is a diagram showing the manufacturing process of the vertical power MOSFET following that of FIG. 20;
FIG. 22 is a sectional view of a vertical power MOSFET in an eighth embodiment according to the present invention.
FIG. 23 is a diagram showing a manufacturing process of the vertical power MOSFET shown in FIG. 22;
FIG. 24 is a diagram illustrating the manufacturing process of the vertical power MOSFET following that of FIG. 23;
25 is a diagram showing the manufacturing process of the vertical power MOSFET following that of FIG. 24. FIG.
FIG. 26 is a diagram showing a manufacturing process of the vertical power MOSFET in another embodiment.
FIG. 27 is a diagram showing an electric field distribution of a vertical power MOSFET having a conventional mesa structure.
FIG. 28 is a diagram showing an electric field distribution of a vertical power MOSFET having a conventional mesa structure.
FIG. 29 is a diagram showing an electric field distribution of a vertical power MOSFET employing a conventional field plate structure.
[Explanation of symbols]
1 ... n+Type silicon carbide semiconductor substrate, 2... N-Type silicon carbide semiconductor layer,
3 ... p-type silicon carbide semiconductor layer, 4 ... n+Type source area,
5 ... groove constituting mesa structure, 6 ... high resistance layer, 7 ... groove, 9 ... thermal oxide film,
DESCRIPTION OF
30 ... p-type silicon carbide semiconductor layer, 40 ... electrode layer, 50 ... electrode layer, 70 ... groove,
80 ... p-type silicon carbide semiconductor layer, 201 ... p-type layer region,
301 ... n+Type silicon carbide semiconductor substrate, 302... N-Type silicon carbide semiconductor layer,
303 ... p-type base region, 304 ... surface channel layer,
305 ... n+Type source region, 306... Gate electrode layer, 307... P type region,
308 ... n-Type thin film layer, 309 ... thermal oxide film, 312 ... source electrode,
313 ... Drain electrode, 320 ... Gate electrode, 322 ... Electrode,
408 ... n-Type thin film layer, 409... P-type region.
Claims (4)
前記第2の半導体層内に形成されると共に、前記主表面で接合部が終端するように形成された第1導電型の半導体領域(4)と、
前記主表面から前記半導体領域及び前記第2の半導体層を貫通し、セル部を構成する第1の溝(7)と、
前記第1の溝を囲むように形成され、前記第2の半導体層を貫通してメサ型構造を構成する第2の溝(5)と、
前記第1の半導体層と前記第2の半導体層の境界部分と前記第2の溝(5)の側面との間に配置されるように、前記第2の溝(5)の側面に形成され、かつ、前記第1の半導体層よりも高抵抗とされた第1導電型材料からなる電界緩和層(6)と、
前記電界緩和層の表面及び前記第1の溝(7)を含んで前記主表面の上に形成された絶縁膜(9)と、
前記第1の溝内における前記絶縁膜の内側に形成されたゲート電極(10)と、
前記半導体領域に電気的に接触する第1の電極(12)と、
前記半導体基板の裏面側に電気的に接触する第2の電極(13)とを備え、
ブレークダウン時に、前記電界緩和層と前記第1半導体層(2)と前記第2半導体層とが交わる領域近傍でアバランシェブレークダウンを起こさせることにより、前記電界緩和層によって前記絶縁膜における電界集中を緩和するようになっていることを特徴とする半導体装置。A first conductivity type low resistance layer (1), a first conductivity type first semiconductor layer (2) formed on the low resistance layer and having a higher resistance than the low resistance layer, and the first conductivity type A semiconductor substrate (100) having a second conductivity type second semiconductor layer (3) formed on the semiconductor layer and having a surface of the second semiconductor layer as a main surface;
A first-conductivity-type semiconductor region (4) formed in the second semiconductor layer and formed such that a junction portion terminates at the main surface;
A first groove (7) that penetrates the semiconductor region and the second semiconductor layer from the main surface and constitutes a cell portion;
A second groove (5) formed to surround the first groove and forming a mesa structure through the second semiconductor layer;
Formed on a side surface of the second groove (5) so as to be disposed between a boundary portion of the first semiconductor layer and the second semiconductor layer and a side surface of the second groove (5). And an electric field relaxation layer ( 6 ) made of a first conductivity type material having a higher resistance than that of the first semiconductor layer ,
An insulating film (9) formed on the main surface including the surface of the electric field relaxation layer and the first groove (7);
A gate electrode (10) formed inside the insulating film in the first trench;
A first electrode (12) in electrical contact with the semiconductor region;
A second electrode (13) in electrical contact with the back side of the semiconductor substrate;
At the time of breakdown, an electric field concentration in the insulating film is caused by the electric field relaxation layer by causing an avalanche breakdown in the vicinity of a region where the electric field relaxation layer, the first semiconductor layer (2), and the second semiconductor layer intersect. A semiconductor device characterized by being relaxed.
前記第2の半導体層内に、接合部が前記主表面で終端する第1導電型の半導体領域(4)を形成する工程と、
前記主表面から前記第2の半導体層を貫通するメサ型構造を構成するメサ型構造形成用溝(5)を形成する工程と、
前記メサ型構造形成用溝の少なくとも側面に前記第1の半導体層よりも高抵抗とされた第1導電型材料の電界緩和層(6)を形成する工程と、
前記電界緩和層を形成した後に、前記主表面から前記半導体領域及び前記第2の半導体層を貫通するセル部を構成するセル形成用溝(7)を形成する工程と、
前記メサ型構造形成用溝及び前記セル部形成用溝を含んで前記第2の半導体層の表面に絶縁膜(9)を形成する工程と、
前記セル部形成用溝内における前記絶縁膜の内側にゲート電極(10)を形成する工程と、
前記半導体領域に電気的に接触する第1の電極(11)を形成する工程と、
前記半導体基板の裏面側に電気的に接触する第2の電極(13)を形成する工程とを備え、
前記電界緩和層(6)を形成する工程では、ブレークダウン時に、当該電界緩和層と前 記第1半導体層(2)と前記第2半導体層とが交わる領域近傍でアバランシェブレークダウンを起こさせることにより前記絶縁膜における電界集中を緩和する半導体層にて前記電界緩和層(6)を構成することを特徴とする半導体装置の製造方法。A first conductivity type low resistance layer (1), a first conductivity type first semiconductor layer (2) formed on the low resistance layer and having a higher resistance than the low resistance layer, and the first conductivity type Forming a semiconductor substrate (100) having a second semiconductor layer (3) of the second conductivity type formed on the semiconductor layer and having the surface of the second semiconductor layer as a main surface;
Forming a first conductivity type semiconductor region (4) having a junction terminated at the main surface in the second semiconductor layer;
Forming a mesa structure forming groove (5) constituting a mesa structure penetrating the second semiconductor layer from the main surface;
Forming at least a side in the electric field relaxation layer of the first first conductivity type material and a higher resistance than the semiconductor layer (6) of the mesa structure forming grooves,
Forming a cell forming groove (7) constituting a cell portion penetrating from the main surface through the semiconductor region and the second semiconductor layer after forming the electric field relaxation layer;
Forming an insulating film (9) on the surface of the second semiconductor layer including the mesa structure forming groove and the cell portion forming groove;
Forming a gate electrode (10) inside the insulating film in the cell portion forming groove;
Forming a first electrode (11) in electrical contact with the semiconductor region;
Forming a second electrode (13) in electrical contact with the back side of the semiconductor substrate ,
In the step of forming the electric field relaxation layer (6), at the time of breakdown, to cause avalanche breakdown in the region near where the electric field relaxation layer and the front Symbol first semiconductor layer (2) and said second semiconductor layer intersect The method of manufacturing a semiconductor device, wherein the electric field relaxation layer (6) is formed of a semiconductor layer that relaxes electric field concentration in the insulating film .
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