JP4568929B2

JP4568929B2 - Silicon carbide semiconductor device and manufacturing method thereof

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Publication number: JP4568929B2
Application number: JP26753399A
Authority: JP
Inventors: 剛山本; 広希中村; 有一竹内
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-09-21
Filing date: 1999-09-21
Publication date: 2010-10-27
Anticipated expiration: 2019-09-21
Also published as: JP2001094098A

Description

【０００１】
【発明の属する技術分野】
本発明は、ベース領域を有する炭化珪素半導体装置及びその製造方法に関するもので、特に縦型ＭＯＳＦＥＴや横型ＭＯＳＦＥＴに用いて好適である。
【０００２】
【従来の技術】
従来の縦型ＭＯＳＦＥＴの断面構成を図１４示す。図１４に示すように、Ｓｉを用いた横型ＭＯＳＦＥＴや縦型ＭＯＳＦＥＴ等の半導体装置では、ｎ型ドレイン層１０１に印加されたサージ電圧エネルギーを引き抜くために、第１のｐウェル層１０３の所定領域に第２のｐウェル層１３０を重ねて形成し、第２のウェル層１３０の底部でアバランシェブレークダウンを起こさせる手法が用いられている。
【０００３】
この部分でアバランシェブレークダウンを起こさせる条件として、２つ挙げられる。その１つは、第２のｐウェル層１０３を深く形成し、ｎ⁺型基板との距離を第１のウェル層１０３とｎ⁺型基板１０１との距離よりも短くし、サージ電圧印加時に第２のｐウェル層１３０から伸びる空乏層を第１のｐウェル層１０３から伸びる空乏層より先に基板に到達させる（リーチスルー）ことにより第２のウェル層１３０の底部の電界強度を高め、第１のウェル層１０３の底部より先にアバランシェブレークダウンを起こさせる方法である。
【０００４】
もう一つは、第２のｐウェル層１３０の濃度を第１のｐウェル層１０３の濃度よりも高め、ｐｎダイオードの接合部を高濃度の接合とすることにより耐圧を低下させるという方法である。Ｓｉでは、濃度プロファイルを熱拡散により容易に制御できることが知られており、分布はほぼガウス分布形状となることもわかっている。上記２つの方法はいずれもイオン注入と拡散により得られるプロファイル形状の制御により容易に用いることが可能であった。
【０００５】
【発明が解決しようとする課題】
本発明者らは、上記方法を炭化珪素（ＳｉＣ）にも適用しようと、イオン注入ダメージが少ないという利点より、ウェル形成のドーパントとしてＢ（ボロン）をイオン注入し、約１６００℃の活性化熱処理を行い拡散を調べた。その結果、約１０¹⁷ｃｍ^-3の濃度から１〜３μｍオーダのテールを引く拡散が生じるという現象があることが明らかとなった。
【０００６】
この結果から、Ｓｉで用いられた第１の方法を利用しようとすると、一般的なＳｉに用いられる４００ｋｅＶ以下のイオン注入装置では、最大加速電圧でイオン注入してもイオン注入直後の深さが１μｍ以下であるのに対し、拡散量の方が大きくなるため、第１のウェル層１０３と第２のウェル層１３０の深さに差を付けることが難しく、制御が困難であるということが明らかになった。
【０００７】
また、第２の方法を利用すると、低濃度のテールがすでに活性化熱処理時にできてしまうため、その後の熱処理を加えることにより第１のウェル層１０３と第２のウェル層１３０の接合部の接合濃度に差を付けることができず、困難であることが明らかになった。従って、ＳｉＣに適用できる新しい濃度プロファイル制御方法が切望される。
【０００８】
本発明は上記点に鑑みて、アバランシェブレークダウン位置を正確に形成できるように、ベース領域の濃度プロファイルの制御が行えるようにすることを第１の目的とする。
【０００９】
また、所望の位置でアバランシェブレークダウンが生じるようにすることにより、耐圧を向上させることを第２の目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第１のベース領域は第２導電型不純物の熱拡散によって形成され、該第１のベース領域と半導体層（２）との接合部は、第２導電型不純物の濃度分布が緩やかに変化する傾斜型接合を成し、第２のベース領域（３０）には不活性なイオン種であるＣが注入されており、該第２のベース領域と半導体層との接合部は、第２導電型不純物の濃度分布が急峻に変化する階段型接合を成していることを特徴としている。
【００１１】
このように、不活性なイオン種であるＣが注入された領域である第２のベース領域は、第２導電型不純物の拡散が抑制されるため、半導体層との接合部において第２導電型不純物の濃度分布が急峻に変化する階段型接合となり、不活性なイオン種であるＣが注入されていない第１のベース領域においては第２導電型不純物が拡散され、半導体層との接合部において濃度分布が緩やかに変化する傾斜型接合となる。
【００１２】
これにより、階段型接合で形成される第２のベース領域と半導体層とのＰＮ接合において耐圧が低下され、この部分でアバランシェブレークダウンが生じるようにできる。これにより、装置の耐圧を向上させることができる。
【００１３】
このような構成は、例えば、請求項２に示すような縦型ＭＯＳＦＥＴを構成する炭化珪素半導体装置に適用可能である。
【００１７】
なお、上記構成を請求項２のように縦型ＭＯＳＦＥＴに適用する場合には、請求項４に示すように、ベース領域のうちソース電極とのコンタクト部分の下部に第２のベース領域が形成されるようにできる。このようにソース電極とのコンタクト部分の底部に第２のベース領域を形成すれば、アバランシェブレークダウンにより発生する正孔電流を真上に引き抜くことができるため、ソース・ドレイン間に挟まれたベース部分の抵抗（ピンチ抵抗）に電流が流れ難くでき、寄生バイポーラトランジスタが動作し難くできる。これにより、よりサージエネルギー耐量を向上することができる。
【００１８】
請求項５に記載の発明いおいては、半導体層（２）の表層部に、第２導電型不純物をイオン注入したのち、熱処理によって該第２導電型不純物を拡散させつつ活性化して第１のベース領域を形成する工程と、半導体層の表層部に、不活性なイオン種であるＣをイオン注入すると共に、この不活性なイオン種であるＣを注入する領域に該不活性なイオン種であるＣに対して所定の濃度比で第２導電型不純物をイオン注入し、その後、熱処理によって該第２導電型不純物の拡散を抑制しつつ活性化して、第１のベース領域よりも不純物濃度が高くなるように第２のベース領域（３０）を形成する工程と、を含んでいることを特徴としている。
【００１９】
不活性なイオン種であるＣを注入することにより、炭素サイトの空孔に不活性なイオン種であるＣが入り込み、空孔を無くすことができる。炭化珪素における不純物の拡散は、空孔等の結晶欠陥が一要因となっており、このように空孔を無くすことによって不純物拡散を抑制することが可能となる。
【００２０】
従って、第１のベース領域については第２導電型不純物が熱拡散されるようにして形成し、第２のベース領域については不活性な不純物を注入しておくことによって第２導電型不純物が熱拡散しないように形成することにより、第１のベース領域と半導体層との接合部が傾斜型接合となり、第２のベース領域と半導体層との接合部が階段型接合となるように不純物の濃度プロファイルを制御できる。
このため、第２のベース領域と半導体層との接合部において耐圧を低下させ、この部分でアバランシェブレークダウンが生じるようにすることができる。
【００２１】
このような製造方法は、例えば、請求項６に示す縦型ＭＯＳＦＥＴを構成する炭化珪素半導体装置のベース領域の製造に適用できる。
【００２２】
このような場合、請求項７に示すように、ソース領域（４）と第１のベース領域を形成するためのマスク材（５１）を同一のものとすれば、第１のベース領域を熱拡散によって形成していることから、ソース領域とベース領域とがセルフアラインで形成されるようにできる。このため、ソース領域と半導体層との挟まれる第１のベース領域の長さ（チャネル領域下の第１のベース領域の幅）が拡散量によって正確に規定され、チャネル特性を均一にすることができ、しきい値電圧、オン抵抗、チャネル耐圧等をセル内で均一に安定に作ることができる。
【００２３】
この場合、請求項８に示すように、ソース領域を貫通し第１のベース領域まで達する凹部を形成しており、この凹部を含むように不活性なイオン種であるＣと第２導電型不純物をイオン注入するようにすれば、第２のベース領域を深くに形成することができる。このため、さらに第２のベース領域の耐圧が第１のベース領域の耐圧よりも低くなるようにできる。
【００２７】
なお、不活性なイオン種であるＣと第２導電型不純物の濃度比は、不活性なイオン種であるＣによって炭素サイトの空孔が無くせる程度とすればよく、例えば、請求項９に示すように、不活性なイオン種であるＣが第２導電型不純物の１０倍以上となるようにすればよい。
【００２８】
このような第２導電型不純物としては、請求項１０に示すように、Ｂ（ボロン）が挙げられる。Ｂは、第２導電型不純物（ｐ型不純物）でも軽元素であるため、注入ダメージを少なくすることができる。そして、不活性なイオン種であるＣは、Ｂの拡散原因である格子欠陥（Ｃ空孔）と同じ元素であるため、このＣによって効率的に空孔を埋め込み補修することができ、他の不活性イオンと比べて効率よく注入量を少なくすることができる。
【００２９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３０】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態を適用した縦型パワーＭＯＳＦＥＴの断面構成を示す。以下、図１に基づいて本実施形態におけるＭＯＳＦＥＴの構造について説明する。
【００３１】
炭化珪素からなるｎ⁺型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ⁺型半導体からなる基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ^-型エピタキシャル層（以下、ｎ^-型エピ層という）２が積層されている。
【００３２】
ｎ^-型エピ層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が形成されている。ｐ型ベース領域３はＢをドーパントとして形成されている。また、ｐ型ベース領域３には、部分的に接合深さが深くされたディープベース層（第２のベース領域）３０が備えられている。このディープベース層３０は、ｐ型ベース領域３の他の部分（第１のベース領域）よりも比較的高濃度で構成されている。例えば、ディープベース層３０は、１×１０¹⁷ｃｍ^-3以上の濃度となっている。このため、ｐ型ベース領域３のうちディープベース層３０の他の部分とｎ^-型エピ層２との接合は、不純物濃度分布が緩やかに変化する傾斜型接合を成しており、ディープベース層３０とｎ^-型エピ層２との接合は、不純物濃度分布が急峻に変化する階段型接合を成している。
【００３３】
また、ディープベース層３０には、不活性なイオン種としてＣ（炭素）が注入されている。このＣは、ディープベース層３０におけるＢの濃度に対して、Ｂ：Ｃが約１：１０となる割合、好ましくはＣがＢの１０倍以上となる程度、ディープベース層３０に混入されている。
【００３４】
そして、ｐ型ベース領域３のうちディープベース層３０の他の部分は、熱拡散によって形成されており、この部分とｎ^-型エピ層２との接合部の角部の曲率半径が、ディープベース層３０とｎ^-型エピ層２との接合部の角部の曲率半径よりも大きくなっている。
【００３５】
さらに、ｐ型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ⁺型ソース領域４が形成されている。そして、ｎ⁺型ソース領域４とｎ^-型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ^-型ＳｉＣ層５が延設されている。このｎ^-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ^-型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ^-型ＳｉＣ層５を表面チャネル層という。
【００３６】
表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度の低濃度で、かつ、ｎ^-型エピ層２及びｐ型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【００３７】
そして、ｐ型ベース領域３の間に位置するｎ^-型エピ層２がいわゆるＪ−ＦＥＴ部６を構成している。
【００３８】
表面チャネル層５の上面およびｎ⁺型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）膜が用いられている。この絶縁膜９の上にはソース電極１０が形成され、ソース電極１０はｎ⁺型ソース領域４およびｐ型ベース領域３と接している。また、ｎ⁺型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００３９】
このように構成されたプレーナ型ＭＯＳＦＥＴは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。
【００４０】
そして、ｐ型ベース領域３のうちディープベース層３０をその他の部分よりも高濃度で構成し、ディープベース層３０とｎ^-型エピ層２によって構成されるＰＮダイオードの接合部を濃度分布が急峻に変化する階段型接合とすることによって耐圧を低下させるようにしているため、ディープベース層３０においてアバランシェブレークダウンを起こさせることができる。
【００４１】
ｐ型ベース領域３のうちディープベース層３０の他の部分においては、ｎ⁺型ソース領域４、ｐ型ベース領域３、ｎ^-型エピ層２で構成される寄生バイポーラトランジスタが内在するが、上記したようにディープベース層３０においてアバランシェブレークダウンさせることによって、寄生バイポーラトランジスタを内在する部分には正孔電流が流れず、サージエネルギー耐量を高くすることができる。
【００４２】
また、ｐ型ベース領域３のなかでも、ソース電極１０とのコンタクト部の底部においてディープベース層３０を形成しているため、アバランシェブレークダウンによって発生する正孔電流をディープベース層３０から真上のソース電極１０に引き抜くことができる。このため、ソース−ドレイン間に挟まれたベース部分の抵抗（ピンチ抵抗）部分に電流が流れにくく、寄生トランジスタが動作しにくいようにできる。従って、サージエネルギー耐量を高くすることができる。
【００４３】
次に、図１に示すＭＯＳＦＥＴの製造工程を図２〜図４に示し、これらの図に基づいて以下にＭＯＳＦＥＴの製造方法について説明する。
【００４４】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ若しくは１５Ｒ−ＳｉＣ基板、すなわちｎ⁺型基板１を用意する。ここで、ｎ⁺型基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ^-型エピ層２をエピタキシャル成長させる。本例では、ｎ^-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００４５】
〔図２（ｂ）に示す工程〕
ｎ^-型エピ層２の上にディープベース層３０の形成予定領域上が開口するＬＴＯ膜２０を配置し、これをマスクとして不活性なイオン種としてのＣのイオン注入を行う。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０¹⁷ｃｍ^-2としている。なお、ここではＣを用いているが、不活性なイオン種としてシリコン（Ｓｉ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）のいずれかであってもよい。また、炭素のイオン種を用いる場合には、ｎ^-型エピ層２を構成しているＣ⁺¹²を用いてもよく、ｎ^-型エピ層を構成している炭素イオンとは異なるＣ⁺¹³を用いてもよい。
【００４６】
これにより、ディープベース層３０の形成予定領域に不活性イオン注入層４０が形成される。このように、不純物とならないイオン種をイオン注入することにより、ｎ^-型エピ層２をエピタキシャル成長させた時に発生した炭素サイトの空孔内に不純物とならないイオン種が入り込む。そして、不純物でないイオン種のイオン注入量を多くすることにより、炭素サイトの空孔がほぼなくなる。
【００４７】
なお、炭素サイトの空孔の大きさは炭素原子の大きさと同等であるため、この空孔内には炭素が最も入り込み易いため、比較的小さな濃度のイオン注入によって炭素サイトの空孔をほぼなくすことができるが、シリコン等の炭素以外のイオン種は炭素と比べると炭素サイトの空孔内に入り込みにくいため、炭素をイオン注入する場合に比して、イオン注入量を多くすることが好ましい。
【００４８】
〔図２（ｃ）に示す工程〕
続いて、ＬＴＯ膜２０をマスクとしてＢのイオン注入を行う。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０¹⁶ｃｍ^-2としている。すなわち、図２（ｂ）に示す工程において注入したＣに対して、Ｂ：Ｃの割合が１：１０程度の濃度となるようにドーズ量を設定している。
【００４９】
これにより、ｎ^-型エピ層２の表面から所定深さの位置に、Ｂが注入されたディープベース層３０が形成される。
【００５０】
その後、熱処理として、１６００℃、３０分間の活性化アニールを施し、ディープベース層３０におけるＢを活性化させる。このとき、上述したように、ディープベース層３０が形成される領域において、不純物とならないイオン種を注入することで炭素サイトの空孔がなくなるようにしているため、炭素サイトの空孔が原因となって発生するＢの拡散を抑制することができる。
【００５１】
このため、Ｂの拡散によってディープベース層３０がほとんど広がらず、ディープベース層３０はイオン注入された時の形状を保ち、高濃度で形成される。
【００５２】
〔図３（ａ）に示す工程〕
ｎ^-型エピ層２の上にＬＴＯ膜２１を配置する。そして、フォトリソグラフィによってＬＴＯ膜２１のうち、Ｊ−ＦＥＴ部６及びｐ型ベース領域３のうちｎ⁺型ソース領域４とＪ−ＦＥＴ部６に挟まれる部位（チャネル領域が形成される予定の部位（図１参照））の上部に位置する部分を残して、他の部分を除去する。
すなわち、ｐ型ベース領域３のうち、表面チャネル層５の下部に位置する部分以外の上部において、ＬＴＯ膜２１を開口させる。
【００５３】
この後、ＬＴＯ膜２１をマスクとしてＢのイオン注入を行う。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０¹⁶ｃｍ^-2としている。これにより、ｎ^-型エピ層２の表面から所定深さの位置に、Ｂが注入された不純物注入層４１が形成される。
【００５４】
このとき、ＬＴＯ膜２０のうち上記部分を開口させているため、チャネル領域となる部位にはイオン注入が成されず、この領域には不純物注入層４１は形成されない。
【００５５】
〔図３（ｂ）に示す工程〕
次に、ＬＴＯ膜２１を除去したのち、熱処理として、１６００℃、３０分間の活性化アニールを施し、不純物注入層４１におけるＢを活性化させる。これにより、Ｂが横方向や下方向に熱拡散し、ｐ型ベース領域３が形成されると共に、Ｊ−ＦＥＴ部６が確定する。このように、熱拡散によってｐ型ベース領域３を形成しているため、ｐ型ベース領域３はディープベース層３０よりも低濃度で形成される。
【００５６】
また、このとき、不純物注入層４１及びその周囲に不活性なイオン種が注入されていないため、チャネル領域下にまでＢが横方向拡散する。
【００５７】
このため、チャネル領域下においてはｐ型ベース領域３を熱拡散によって形成することができる。従って、チャネル領域下に直接イオン注入することによりチャネル領域下におけるｐ型ベース領域３を形成した場合には、イオン注入ダメージによって、この上に形成される表面チャネル層５の結晶性を悪化させる場合があるが、本実施形態のように熱拡散によって形成することにより、表面チャネル層５の結晶性を良好にし欠陥の少ないものとすることができる。これにより、表面チャネル層５に形成されるチャネル領域のチャネル特性が向上し、オン抵抗を低減させることができる。
【００５８】
また、このように、不活性なイオン種によって熱拡散させないようにしてディープベース層３０を形成し、ｐ型ベース領域３のうちディープベース層３０の他の部分は熱拡散によって形成されるようにしているため、ディープベース層３０においてはｎ^-型エピ層２との接合部の角部の曲率半径が小さくなり、ｐ型ベース領域３の他の部分においてはｎ^-型エピ層２との接合部の角部の曲率半径が大きくなる。
【００５９】
そして、ディープベース層３０においては、ｎ^-型エピ層２との接合部の不純物濃度分布が急峻に変化する階段型接合となり、ｐ型ベース領域３のうちディープベース層３０の他の部分においては、ｎ^-型エピ層２との接合部の不純物濃度が緩やかに変化する傾斜型接合となる。
【００６０】
〔図３（ｃ）に示す工程〕
ｐ型ベース領域３の表面を含むｎ^-型エピ層２の上に不純物濃度が１×１０¹⁶ｃｍ^-2以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。
【００６１】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００６２】
〔図４（ａ）に示す工程〕
次に、表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入したのち、熱処理によって注入されたｎ型不純物イオンを活性化させてｎ⁺型ソース領域４を形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０¹⁵ｃｍ^-2としている。
【００６３】
〔図４（ｂ）に示す工程〕
そして、ＬＴＯ膜２２を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２３を配置し、これをマスクとしてＲＩＥによりディープベース層３０上の表面チャネル層５を部分的にエッチング除去する。
【００６４】
続いて、基板の上にウェット酸化（Ｈ₂＋Ｏ₂によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００６５】
その後、ゲート絶縁膜７の上にポリシリコン膜をＬＰＣＶＤによって堆積したのち、ゲート電極８をパターニングする。このときの成膜温度は６００℃とする。
【００６６】
〔図４（ｃ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート電極８及びゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００６７】
この後、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置したのち、１０００℃のアニールを行うと図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００６８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、ＭＯＳＦＥＴの製造方法を変更したものであるため、ＭＯＳＦＥＴの製造方法について説明する。
【００６９】
図５〜図７に、本実施形態におけるＭＯＳＦＥＴの製造工程を示し、これらの図に基づいてＭＯＳＦＥＴの製造方法について説明する。本実施形態においては、第１実施形態の図２〜図４に示したＭＯＳＦＥＴの製造方法と同様である部分があるため、同様の工程については第１実施形態を参照する。
【００７０】
〔図５（ａ）に示す工程〕
まず、図２（ａ）に示す工程と同様に、ｎ⁺型基板１の上にｎ^-型エピ層２を成長させる。この後、ｎ^-型エピ層２の上部にｎ⁺型ソース領域４の形成予定領域及びディープベース層３０の形成予定領域上が開口するＬＴＯ膜５１を配置する。
そして、このＬＴＯ膜５１をマスクとして、Ｎ又はＰ等のｎ型不純物をイオン注入する。これにより、ｎ⁺型ソース領域４が形成される。このときのイオン注入条件は、図４（ａ）に示すｎ⁺型ソース領域４の形成時と同様としている。
【００７１】
〔図５（ｂ）に示す工程〕
続いて、ＬＴＯ膜５１を再びマスクとして、Ｂのイオン注入を行う。このときのイオン注入条件は、図３（ａ）に示す不純物注入層４０の形成時と同様としている。これにより、ｎ⁺型ソース領域４の下方までＢが注入された不純物注入層５２が形成される。
【００７２】
〔図５（ｃ）に示す工程〕
次に、ＬＴＯ膜５１を除去したのち、熱処理として、１６００℃、３０分間の活性化アニールを施し、不純物注入層５２におけるＢを活性化させる。これにより、Ｂが横方向や下方向に熱拡散し、ｐ型ベース領域３が形成されると共に、Ｊ−ＦＥＴ部６が確定する。このように、熱拡散によってｐ型ベース領域３を形成しているため、ｐ型ベース領域３は比較的低濃度で形成される。
【００７３】
また、このとき、不純物注入層５２及びその周囲に不活性なイオン種が注入されていないため、チャネル領域下にまでＢが横方向拡散する。このため、チャネル領域下においてはｐ型ベース領域３の表面にイオン注入ダメージが形成されないようにできるため、この後形成される表面チャネル層５の結晶性を良好にすることができ、第１実施形態と同様の効果が得られる。
【００７４】
さらに、ｎ⁺型ソース領域４とｐ型ベース領域３とを同じマスクで形成していることになるため、ｎ⁺型ソース領域４とｐ型ベース領域３とがセルフアラインで形成される。つまり、チャネル領域下のｐ型ベース領域３の幅がＢの拡散量によって正確に規定される。このため、チャネル特性を均一にすることができ、しきい値電圧、オン抵抗、チャネル耐圧等をセル内で均一に安定に作ることができる。
【００７５】
〔図６（ａ）に示す工程〕
図３（ｃ）と同様の工程を行い、ｐ型ベース領域３の表面及びｎ⁺型ソース領域４の表面を含むｎ^-型エピ層２の上に、表面チャネル層５をエピタキシャル成長させる。
【００７６】
〔図６（ｂ）に示す工程〕
続いて、表面チャネル層５をパターニングして、ｎ⁺型ソース領域４とｎ^-型エピ層２との間とを繋げる領域に残し、不要部分を除去する。
【００７７】
そして、ｎ⁺型ソース領域４とｎ^-型エピ層２の上部をＬＴＯ膜５３で覆い、このＬＴＯ膜５３をマスクとしてＲＩＥ（リアクティブイオンエッチング）を行いｎ⁺型ソース領域４を貫通し、ｐ型ベース領域３まで達する凹みを形成する。
【００７８】
〔図６（ｃ）に示す工程〕
ＬＴＯ膜５３をマスクとして、不活性なイオン種としてＣ（炭素）のイオン注入を行う。この時のＣのイオン注入条件は、図２（ｂ）に示すＣの注入条件と同様にしている。これにより、ディープベース層３０の形成予定領域にＣが注入された不活性イオン注入層５４が形成される。このとき、Ｃが炭素サイトの空孔に入り込み、不活性イオン注入層５４における炭素サイトの空孔をほぼ無くすことができる。
【００７９】
なお、このときのＣのイオン注入は、凹みの部分に行われるため、イオン注入エネルギーが小さくても深くまで注入できるため、高エネルギーのイオン注入装置を用いる必要がない。
【００８０】
〔図７（ａ）に示す工程〕
続いて、ＬＴＯ膜５３をマスクとして、Ｂのイオン注入を行う。この時のイオン注入の条件は、図２（ｃ）に示すＢの注入条件と同様にしている。これにより、ｎ^-型エピ層２の表面から所定深さの位置に、Ｂが注入されたディープベース層３０が形成される。
【００８１】
その後、熱処理として、１６００℃、３０分間の活性化アニールを施し、ディープベース層３０におけるＢを活性化させる。このとき、上述したように、ディープベース層３０が形成される領域において、不純物とならないイオン種を注入することで炭素サイトの空孔がなくなるようにしているため、炭素サイトの空孔が原因となって発生するＢの拡散を抑制することができる。
【００８２】
このように、ｐ型ベース領域３のうちディープベース層３０の他の部分については熱拡散によって形成し、ディープベース層３０については熱拡散させないようにして形成しているため、これらとｎ^-型エピ層２との接合部における角部の形状は第１実施形態と同様になり、該接合部における不純物濃度分布の関係も第１実施形態と同様になる。
【００８３】
〔図７（ｂ）に示す工程〕
ＬＴＯ膜５３を除去したのち、第１実施形態の図４（ｂ）に示す工程と同様の方法により、ゲート酸化膜７をパターニングしたのち、ゲート酸化膜７の上にゲート電極８をパターニングする。
【００８４】
〔図７（ｃ）に示す工程〕
そして、第１実施形態の図４（ｃ）に示す工程と同様の方法により、ゲート電極８を絶縁膜９で覆った後、ソース電極１０、ドレイン電極１１を形成して、本実施形態におけるＭＯＳＦＥＴが完成する。
【００８５】
なお、図７（ｃ）は、本実施形態におけるＭＯＳＦＥＴの完成図であるが、第１実施形態に対して、ディープベース層３の上部に凹みが形成されている点、及びｎ⁺型ソース領域４の表面部において表面チャネル層５との電気的接続が行われている点について構造上の相違がある。しかしながら、これは製造方法の相違に起因する構成の相違であり、本実施形態のＭＯＳＦＥＴも第１実施形態と同様にサージエネルギー大量の向上を図ることが可能となっている。
【００８６】
（第３実施形態）
本発明の第３実施形態について説明する。図８に、本実施形態におけるＭＯＳＦＥＴの断面構成を示し、以下、この図に基づいて本実施形態におけるＭＯＳＦＥＴの構成について説明する。ただし、本実施形態におけるＭＯＳＦＥＴは、ほぼ第１実施形態におけるＭＯＳＦＥＴと同様の構成であるため、異なる部分についてのみ説明する。
【００８７】
図８に示すように、本実施形態におけるＭＯＳＦＥＴは、ｐ型ベース領域３のうちディープベース層３０が熱拡散によって形成されており、ｐ型ベース領域３のうちの他の部分よりも不純物濃度が低濃度となっている。すなわち、ｐ型ベース領域のうちディープベース層３０においては、ｎ^-型エピ層２との接合部において不純物濃度が急峻に変化する階段型接合を成し、ｐ型ベース領域３のうちの他の部分においては、ｎ^-型エピ層２との接合部において不純物濃度が緩やかに変化する傾斜型接合を成している。
【００８８】
また、ディープベース層３０においては、ｎ^-型エピ層２との接合部における角部の曲率半径が大きく構成されており、ｐ型ベース領域３のうちディープベース層３０の他の部分においては、ｎ^-型エピ層２との接合部における角部の曲率半径が小さく構成されている。
【００８９】
ディープベース層３０は、ｐ型ベース領域３のうちの他の部分よりも下方まで延設されており、このディープベース層３０においてｐ型ベース領域３とｎ⁺型基板１との間の距離が短くなるように構成されている。
【００９０】
このように構成されたＭＯＳＦＥＴは、ディープベース層３０から伸びる空乏層が、ｐ型ベース領域３のうちの他の部分から伸びる空乏層よりも早くｎ⁺型基板１に到達（リーチスルー）するようにできるため、ディープベース層３０の底部の電界強度を高め、ｐ型ベース領域のうちの他の部分の底部より先にアバランシェブレークダウンが起きるようにすることができる。
【００９１】
このため、逆バイアス時においては、ディープベース層３０の底部においてアバランシェブレークダウンが生じるようにし、ディープベース層３０を通じてソース電極１０に正孔電流が引き抜けるようにすることができる。このため、正孔電流がｎ^-型エピ層２、ｐ型ベース領域３、及びｎ⁺型ソース領域４によって構成される寄生バイポーラトランジスタに流れないようにでき、第１実施形態と同様にサージエネルギー耐量を向上させることができる。
【００９２】
次に、本実施形態におけるＭＯＳＦＥＴの製造工程を図９に示す。以下、図９に基づいて、本実施形態におけるＭＯＳＦＥＴの製造方法を説明する。ただし、本実施形態においては、第１実施形態の図２〜図４に示したＭＯＳＦＥＴの製造方法と同様である部分があるため、同様の工程については第１実施形態を参照する。
【００９３】
〔図９（ａ）に示す工程〕
まず、図２（ａ）に示す工程と同様に、ｎ⁺型基板１の上にｎ^-型エピ層２を成長させる。この後、ｎ^-型エピ層２の上部にｐ型ベース領域３のうちディープベース層３０の他の部分の形成予定領域上が開口するＬＴＯ膜６１を配置する。そして、このＬＴＯ膜６１をマスクとして、不活性なイオン種としてＣをイオン注入する。これにより、ｐ型ベース領域３のうちディープベース層３０の他の部分の形成予定領域に不活性イオン注入層６２が形成される。
【００９４】
このときのイオン注入条件は、図２（ｂ）に示すＣの注入条件と同様にしている。これにより、ｐ型ベース領域３のうちディープベース層３０の他の部分において、炭素サイトの空孔内にＣが入り込み、炭素サイトの空孔がほぼ無くなる。
【００９５】
〔図９（ｂ）に示す工程〕
続いて、ディープベース層３０を含むｐ型ベース領域３の形成予定領域上が開口するＬＴＯ膜６３を配置し、このＬＴＯ膜６３をマスクとしてＢのイオン注入を行う。この時のイオン注入条件は、温度が７００℃、ドーズ量が１×１０¹⁶ｃｍ^-2としている。
【００９６】
これにより、ｐ型ベース領域３のうちディープベース層３０の形成予定領域についてはＢのみが注入され、ｐ型ベース領域３のうちの他の部分の形成予定領域についてはＣにＢが重ねて注入された不純物注入層６４が形成される。
【００９７】
〔図９（ｃ）に示す工程〕
熱処理として、１６００℃、３０分間の活性化アニールを施し、不純物注入層６４におけるＢを活性化させる。
【００９８】
このとき、ｐ型ベース領域３のうちディープベース層３０の形成予定領域についてはＢのみが注入されているため、Ｂが下方向に熱拡散した状態で活性化が成される。一方、ｐ型ベース領域３のうちディープベース層３０の他の部分についてはＣが注入されて、炭素サイトの空孔が無くされているため、Ｂの熱拡散が防止され、ほぼ注入された位置のままで活性化が成される。
【００９９】
これにより、ｐ型ベース領域３が形成され、ｐ型ベース領域３のうちディープベース層３０がその他の部分よりも接合深さが深く、不純物濃度が低濃度になると共に、ディープベース層３０とｎ^-型エピ層２との接合部におけるディープベース層３０の角部の曲率半径が、他の部分とｎ^-型エピ層２との接合部におけるｐ型ベース領域３の角部の曲率半径よりも大きくなる。
【０１００】
この後、第１実施形態で示した図３（ｃ）、及び図４（ａ）〜（ｃ）の工程を行い、本実施形態におけるＭＯＳＦＥＴが完成する。
【０１０１】
なお、上記製造工程によると、ディープベース層３０において、Ｂの拡散によってディープベース層内部のｐ型不純物濃度が低下するため、スイッチング動作時に、ｎ^-型エピ層２、ｐ型ベース領域３、及びｎ⁺型ソース領域４で構成される寄生トランジスタを作動させてしまい、素子が破壊されてしまう場合がある。つまり、サージエネルギー耐量が低くなり得る。このため、図９（ｂ）に示した工程とは別工程において、ディープベース層３０においては、ｐ型ベース領域３の他の部分よりもｐ型不純物を多量にイオン注入し、ディープベース層内部が高濃度となるようにしてもよい。
【０１０２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対して、ＭＯＳＦＥＴの製造方法を変更したものであるため、ＭＯＳＦＥＴの製造方法について説明する。
【０１０３】
図１０〜図１１に、本実施形態におけるＭＯＳＦＥＴの製造工程を示し、これらの図に基づいてＭＯＳＦＥＴの製造方法について説明する。本実施形態においては、第１実施形態の図２〜図４に示したＭＯＳＦＥＴの製造方法と同様である部分があるため、同様の工程については第１実施形態を参照する。
【０１０４】
〔図１０（ａ）に示す工程〕
まず、図２（ａ）に示す工程と同様に、ｎ⁺型基板１の上にｎ^-型エピ層２を成長させる。この後、ｎ^-型エピ層２の表面にｐ型不純物としてＡｌ（アルミニウム）がドーピングされたｐ型半導体層７０を成長させる。
【０１０５】
〔図１０（ｂ）に示す工程〕
Ｊ−ＦＥＴ部６の形成予定部分上が開口するＬＴＯ膜７１を配置し、このＬＴＯ膜７１をマスクとしてＲＩＥを施し、ｐ型半導体層７０を貫通し、ｎ^-型エピ層２まで達する凹部７２を形成する。これにより、ｐ型半導体層７０にてｐ型ベース領域３が構成される。
【０１０６】
〔図１０（ｃ）に示す工程〕
ＬＴＯ膜７１を除去した後、凹部７２を含むｐ型ベース領域３の表面全面にｎ型半導体層をデポジションし、凹部７２を埋め込む。そして、ｎ型半導体層をエッチバックして、凹部７２内にのみ残す。これにより、凹部７２内にはｎ型半導体で形成されたｎ型層２ａが形成される。このｎ型層２ａがＪ−ＦＥＴ部６を構成している。なお、上記各実施形態においてはＪ−ＦＥＴ部６を含むドリフト領域がｎ^-型エピ層２で構成されていたが、本実施形態ｎ型層２ａ及びｎ^-型エピ層２によってドリフト領域が構成されることになる。
【０１０７】
〔図１１（ａ）に示す工程〕
図３（ｃ）に示す工程と同様にして、ｐ型ベース領域３の表面を含むｎ^-型エピ層２の上に表面チャネル層５をエピタキシャル成長させる。
【０１０８】
〔図１１（ｂ）に示す工程〕
表面チャネル層５の上に、ディープベース層３０の形成予定領域が開口するＬＴＯ膜７３を配置する。そして、このＬＴＯ膜７３をマスクとして、Ｂのイオン注入を行う（図中の点線部分）。この時のイオン注入条件は、図９（ｂ）に示したＢの注入条件と同様にしている。
【０１０９】
〔図１１（ｃ）に示す工程〕
熱処理を施し、注入されたＢを活性化させる。この時、Ａｌがドーピングされて形成されているｐ型ベース領域３のうちディープベース層３０の他の部分については、Ａｌが熱拡散しにくいことから、この熱処理によってもＡｌがほとんど拡散せずそのままの形状が維持される。一方、Ｂの周辺には、不活性なイオン種が注入されていないため、熱処理によってＢが下方向等に拡散する。これにより、ｐ型ベース領域３が部分的に深くされたディープベース層３０が形成される。
【０１１０】
このように、ｐ型ベース領域３のうちディープベース層３０をｐ型不純物のなかでも熱拡散しやすいＢによって形成し、他の部分をｐ型不純物のなかでも熱拡散しにくいＡｌ等を用いることによっても第３実施形態と同様の構造を形成することができる。
【０１１１】
又、本実施形態のようにｐ型ベース領域３のうちのディープベース層３０の他の領域をエピタキシャル成長によって形成すれば、イオン注入によって形成した場合のようにイオン注入ダメージが形成されないため、この上に形成される表面チャネル層５の結晶性を良好にすることができ、チャネル移動度を高め、オン抵抗を低減することができる。
（他の実施形態）
第１実施形態では、ｐ型ベース領域３においての耐圧構造を示したが、ベース領域を有する他の素子のおいても同様の構成を採用し、上記効果を得ることができる。
【０１１２】
例えば、ベース領域が複数形成される素子において、ベース領域と電極（第１実施形態の場合には、ｐ型ベース領域３とソース電極１０）との間のコンタクト面積が小さいものが存在する場合、サージエネルギーを電極から引き抜く時に、エネルギー密度の上昇によって局所的なサージ破壊が生じる恐れがある。
【０１１３】
このような場合には、コンタクト面積が大きくなるベース領域を高濃度で構成することにより、コンタクト面積が小さくなるベース領域の方が耐圧が高くなるようにできうるため、逆バイアス時にコンタクト面積が小さくなるベース領域の底部でアバランシェブレークダウンが発生せず、コンタクト面積が大きくなるベース領域でアバランシェブレークダウンが発生するようにできる。
【０１１４】
従って、逆バイアス時においては、コンタクト面積が大きくなるベース領域においてアバランシェブレークダウン時に生じる正孔をサージ電圧エネルギーとして電極に引き抜くようにし、コンタクト面積が小さくなるベース領域においては正孔が引き抜かれないようにできるため、コンタクト面積が小さくなるベース領域をサージ破壊から守ることができる。
【０１１５】
また、上記実施形態のように縦型のＭＯＳＦＥＴではなく、ゲート電極の下部をチャネル領域とし、ｐ型ベース領域の表層部における該チャネル領域の両側にｎ型のソース・ドレインが形成されていると共に、ｐ型ベース領域やディープベース層及びソース領域と接するソース電極、ドレイン領域と接するドレイン電極が形成されてなるラテラル型（横型）のＭＯＳＦＥＴに適用してもよい。
【０１１６】
また、第１実施形態では、寄生バイポーラトランジスタが内在しない領域にディープボディー層３０を構成し、この領域においてアバランシェブレークダウンが生じるようにしているが、寄生バイポーラトランジスタが内在する領域にディープボディー層を構成しても、正孔電流が寄生バイポーラトランジスタを動作させにくい経路で流れるように構成すれば、第１実施形態と同様の効果を得ることも可能である。
【０１１７】
また、上記第１、第２実施形態では、ディープボディー層３０がｐ型ベース領域３の他の部分よりも接合深さが深くなるようにしているが、図１２に示すように、ｐ型ベース領域３の他の部分と同等の深さとなるように形成してもよいし、図１３に示すようにｐ型ベース領域３の他の部分より浅くなるように形成してもよい。
【０１１８】
なお、図１３に示すように、ディープベース層３０がｐ型ベース領域３の他の部分よりも浅くなるようにする場合、第１実施形態のうちの図２（ｃ）に示す工程を省略し、そのまま図３（ａ）、（ｂ）に示す工程を行うようにすればよいため、工程の簡略化を図ることが可能である。
【０１１９】
上記各実施形態では、熱拡散し易いｐ型不純物としてＢを用いたが、ｐ型不純物、ｎ型不純物に関わらず、結晶欠陥に起因して拡散し易くなる不純物を用いる場合には他の不純物であっても不活性なイオン種を注入する方法が採用可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くＭＯＳＦＥＴの製造工程を示す図である。
【図５】第２実施形態におけるＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続くＭＯＳＦＥＴの製造工程を示す図である。
【図７】図６に続くＭＯＳＦＥＴの製造工程を示す図である。
【図８】第３実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図９】図８に示すＭＯＳＦＥＴの製造工程を示す図である。
【図１０】第４実施形態におけるＭＯＳＦＥＴの製造工程を示す図である。
【図１１】図１０に続くＭＯＳＦＥＴの製造工程を示す図である。
【図１２】他の実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図１３】他の実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図１４】従来におけるＭＯＳＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ⁺型半導体基板、２…ｎ^-型エピ層、３…ｐ型ベース領域、
４…ｎ⁺型ソース領域、５…表面チャネル層、６…Ｊ−ＦＥＴ部、
７…ゲート酸化膜、８…ゲート電極、９…絶縁膜、１０…ソース電極、
１１…ドレイン電極、３０…ディープベース層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide semiconductor device having a base region and a method for manufacturing the same, and is particularly suitable for use in a vertical MOSFET or a lateral MOSFET.
[0002]
[Prior art]
FIG. 14 shows a cross-sectional configuration of a conventional vertical MOSFET. As shown in FIG. 14, in a semiconductor device such as a lateral MOSFET or a vertical MOSFET using Si, a predetermined region of the first p-well layer 103 is used to extract the surge voltage energy applied to the n-type drain layer 101. In this method, a second p-well layer 130 is formed so as to overlap with the avalanche breakdown at the bottom of the second well layer 130.
[0003]
There are two conditions that cause avalanche breakdown in this portion. One of them is to form a second p-well layer 103 deeply and n ⁺ The distance from the mold substrate to the first well layer 103 and n ⁺ The depletion layer extending from the second p-well layer 130 is made to reach the substrate earlier than the depletion layer extending from the first p-well layer 103 when the surge voltage is applied (reach-through). Thus, the electric field strength at the bottom of the second well layer 130 is increased to cause avalanche breakdown prior to the bottom of the first well layer 103.
[0004]
The other is a method in which the concentration of the second p-well layer 130 is made higher than that of the first p-well layer 103 and the junction of the pn diode is made a high-concentration junction to reduce the breakdown voltage. . In Si, it is known that the concentration profile can be easily controlled by thermal diffusion, and it is also known that the distribution is almost Gaussian. Both of the above two methods could be easily used by controlling the profile shape obtained by ion implantation and diffusion.
[0005]
[Problems to be solved by the invention]
In order to apply the above method to silicon carbide (SiC), the present inventors have ion-implanted B (boron) as a well-forming dopant and activated heat treatment at about 1600 ° C. for the advantage of low ion implantation damage. And the diffusion was examined. As a result, about 10 ¹⁷ cm ^-3 It was revealed that there is a phenomenon that diffusion that causes tails on the order of 1 to 3 μm to occur from the concentration of 1.
[0006]
From this result, when trying to use the first method used in Si, in a general ion implantation apparatus of 400 keV or less used for Si, the depth immediately after ion implantation is high even if ion implantation is performed at the maximum acceleration voltage. Since the diffusion amount is larger than 1 μm or less, it is difficult to make a difference between the depths of the first well layer 103 and the second well layer 130 and it is difficult to control. Became.
[0007]
In addition, when the second method is used, a low-concentration tail is already generated during the activation heat treatment, so that the heat treatment is applied to join the junction between the first well layer 103 and the second well layer 130. The concentration could not be differentiated and proved difficult. Therefore, a new concentration profile control method applicable to SiC is desired.
[0008]
In view of the above, it is a first object of the present invention to make it possible to control the concentration profile of the base region so that the avalanche breakdown position can be accurately formed.
[0009]
A second object is to improve the breakdown voltage by causing an avalanche breakdown to occur at a desired position.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, the first base region is formed by thermal diffusion of the second conductivity type impurity, and the junction between the first base region and the semiconductor layer (2). Forms an inclined junction in which the concentration distribution of the second conductivity type impurity gradually changes, and is inactive in the second base region (30). C The junction between the second base region and the semiconductor layer forms a step-type junction in which the concentration distribution of the second conductivity type impurity changes sharply.
[0011]
Thus, inert ionic species C Since the diffusion of the second conductivity type impurity is suppressed in the second base region, which is the region where the impurity is implanted, the step type junction in which the concentration distribution of the second conductivity type impurity changes sharply at the junction with the semiconductor layer Inactive ionic species C In the first base region in which no impurity is implanted, the second conductivity type impurity is diffused to form an inclined junction in which the concentration distribution gradually changes at the junction with the semiconductor layer.
[0012]
As a result, the breakdown voltage is reduced at the PN junction between the second base region formed by the step-type junction and the semiconductor layer, and an avalanche breakdown can be generated at this portion. Thereby, the breakdown voltage of the device can be improved.
[0013]
Such a configuration is for example claimed. 2 Silicon carbide semiconductor device constituting a vertical MOSFET as shown in FIG. In place Applicable.
[0017]
The above configuration is claimed 2 Like vertical Type M When applied to OSFET, claims 4 As shown in FIG. 3, the second base region can be formed below the contact portion with the source electrode in the base region. If the second base region is formed at the bottom of the contact portion with the source electrode in this way, the hole current generated by the avalanche breakdown can be drawn right above, so that the base sandwiched between the source and drain is Current can hardly flow through the resistance (pinch resistance) of the portion, and the parasitic bipolar transistor can hardly operate. Thereby, surge energy tolerance can be improved more.
[0018]
Claim 5 In the invention described in (1), after ion implantation of the second conductivity type impurity into the surface layer portion of the semiconductor layer (2), the first base region is activated by diffusing the second conductivity type impurity by heat treatment. And an inert ion species in the surface layer portion of the semiconductor layer. C This inert ion species C The inactive ion species in the region to be implanted C The second conductivity type impurity is ion-implanted at a predetermined concentration ratio with respect to, and then activated while suppressing diffusion of the second conductivity type impurity by heat treatment, so that the impurity concentration becomes higher than that of the first base region. And a step of forming the second base region (30).
[0019]
Inactive ionic species C Ion species that are inert to the vacancies in the carbon site C Can penetrate and eliminate voids. The diffusion of impurities in silicon carbide is caused by crystal defects such as vacancies, and thus impurity diffusion can be suppressed by eliminating vacancies.
[0020]
Accordingly, the first base region is formed so that the second conductivity type impurity is thermally diffused, and the second base region is heated to inactivate the second conductivity type impurity. By forming so as not to diffuse, the impurity concentration is such that the junction between the first base region and the semiconductor layer becomes an inclined junction, and the junction between the second base region and the semiconductor layer becomes a step junction. You can control the profile.
For this reason, the breakdown voltage can be lowered at the junction between the second base region and the semiconductor layer, and an avalanche breakdown can occur at this portion.
[0021]
Such a manufacturing method is, for example, a claim 6 Of the base region of the silicon carbide semiconductor device constituting the vertical MOSFET shown in FIG. To make Applicable.
[0022]
In such cases, the claim 7 As shown in FIG. 3, if the source region (4) and the mask material (51) for forming the first base region are the same, the first base region is formed by thermal diffusion. The source region and the base region can be formed by self-alignment. For this reason, the length of the first base region sandwiched between the source region and the semiconductor layer (the width of the first base region under the channel region) is accurately defined by the diffusion amount, and the channel characteristics can be made uniform. In addition, the threshold voltage, on-resistance, channel breakdown voltage, and the like can be made uniformly and stably in the cell.
[0023]
In this case, the claim 8 As shown in FIG. 4, a recess that penetrates the source region and reaches the first base region is formed, and an inert ion species is included so as to include this recess. C If the second conductivity type impurity is ion-implanted, the second base region can be formed deeply. For this reason, the breakdown voltage of the second base region can be made lower than the breakdown voltage of the first base region.
[0027]
Inactive ionic species C And the concentration ratio of the second conductivity type impurities are inactive ionic species C To the extent that the vacancy of the carbon site can be eliminated by, for example, claim 9 Inactive ionic species as shown in C May be 10 times or more of the second conductivity type impurity.
[0028]
like this No. As a two-conductivity type impurity, a claim 10 B (boron) is mentioned as shown in . B Since the second conductivity type impurity (p-type impurity) is a light element, implantation damage can be reduced. And inactive ionic species Since C is the same element as the lattice defect (C vacancies) that causes the diffusion of B, it is possible to efficiently embed and repair the vacancies by this C, and to implant more efficiently than other inert ions. The amount can be reduced.
[0029]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional configuration of a vertical power MOSFET to which an embodiment of the present invention is applied. Hereinafter, the structure of the MOSFET in this embodiment will be described with reference to FIG.
[0031]
N made of silicon carbide ⁺ The mold semiconductor substrate 1 has a top surface as a main surface 1a and a bottom surface opposite to the main surface as a back surface 1b. This n ⁺ On the main surface 1a of the substrate 1 made of a type semiconductor, n made of silicon carbide having a dopant concentration lower than that of the substrate 1 ^- Type epitaxial layer (hereinafter n ^- 2) (referred to as a type epi layer).
[0032]
n ^- A p-type base region 3 having a predetermined depth is formed in a predetermined region in the surface layer portion of the type epi layer 2. The p-type base region 3 is formed using B as a dopant. Further, the p-type base region 3 is provided with a deep base layer (second base region) 30 in which the junction depth is partially increased. The deep base layer 30 is formed at a relatively higher concentration than the other part (first base region) of the p-type base region 3. For example, the deep base layer 30 is 1 × 10 ¹⁷ cm ^-3 This is the above concentration. For this reason, other parts of the deep base layer 30 in the p-type base region 3 and n ^- The junction with the type epi layer 2 is an inclined junction in which the impurity concentration distribution changes gradually, and the junction with the deep base layer 30 is n ^- The junction with the type epi layer 2 forms a step type junction in which the impurity concentration distribution changes sharply.
[0033]
Further, C (carbon) is implanted into the deep base layer 30 as an inert ion species. This C is mixed in the deep base layer 30 in such a ratio that B: C is about 1:10 with respect to the B concentration in the deep base layer 30, and preferably C is more than 10 times B. .
[0034]
The other part of the deep base layer 30 in the p-type base region 3 is formed by thermal diffusion. ^- The radius of curvature at the corner of the junction with the epitaxial layer 2 is the same as that of the deep base layer 30 and n ^- It is larger than the radius of curvature of the corner of the junction with the type epi layer 2.
[0035]
Further, the predetermined region of the surface layer portion of the p-type base region 3 has a shallower n than the base region 3. ⁺ A mold source region 4 is formed. And n ⁺ Type source region 4 and n ^- The surface portion of the p-type base region 3 is connected to the n-type epi layer 2 so as to connect ^- A type SiC layer 5 is extended. This n ^- The type SiC layer 5 is formed by epitaxial growth, and the epitaxial film crystal is 4H, 6H, or 3C. This n ^- The type SiC layer 5 functions as a channel forming layer during device operation. N ^- The type SiC layer 5 is referred to as a surface channel layer.
[0036]
The surface channel layer 5 is formed using N (nitrogen) as a dopant, and the dopant concentration is, for example, 1 × 10. ¹⁵ cm ^-3 ~ 1x10 ¹⁷ cm ^-3 Low concentration, and n ^- It is below the dopant concentration of the type epi layer 2 and the p type base region 3. Thereby, low on-resistance is achieved.
[0037]
And n located between the p-type base regions 3 ^- The type epi layer 2 constitutes a so-called J-FET portion 6.
[0038]
The upper surface of the surface channel layer 5 and n ⁺ A gate oxide film 7 is formed on the upper surface of the mold source region 4 by thermal oxidation. Further, a gate electrode 8 is formed on the gate oxide film 7. The gate electrode 8 is covered with an insulating film 9. As the insulating film 9, an LTO (Low Temperature Oxide) film is used. A source electrode 10 is formed on the insulating film 9, and the source electrode 10 is n ⁺ It is in contact with the type source region 4 and the p-type base region 3. N ⁺ A drain electrode layer 11 is formed on the back surface 1 b of the type semiconductor substrate 1.
[0039]
The planar MOSFET configured in this manner operates in an accumulation mode that induces a channel without inverting the conductivity type of the channel formation layer, and therefore has a higher channel mobility than an inversion mode MOSFET that inverts the conductivity type. And the on-resistance can be reduced.
[0040]
Then, the deep base layer 30 in the p-type base region 3 is formed at a higher concentration than the other parts, and the deep base layer 30 and the n-type base region 30 ^- Since the breakdown voltage is lowered by making the junction portion of the PN diode constituted by the type epilayer 2 a step-type junction whose concentration distribution changes sharply, avalanche breakdown is caused in the deep base layer 30 Can do.
[0041]
In other parts of the deep base layer 30 in the p-type base region 3, n ⁺ Type source region 4, p type base region 3, n ^- The parasitic bipolar transistor composed of the type epi layer 2 is inherent, but as described above, by making the avalanche breakdown in the deep base layer 30, hole current does not flow in the portion where the parasitic bipolar transistor is inherent, and surge energy The tolerance can be increased.
[0042]
Further, since the deep base layer 30 is formed at the bottom of the contact portion with the source electrode 10 in the p-type base region 3, the hole current generated by the avalanche breakdown is directly above the deep base layer 30. It can be pulled out to the source electrode 10. For this reason, it is difficult for a current to flow through the resistance (pinch resistance) portion of the base portion sandwiched between the source and the drain, and the parasitic transistor is difficult to operate. Therefore, the surge energy resistance can be increased.
[0043]
Next, a manufacturing process of the MOSFET shown in FIG. 1 is shown in FIGS. 2 to 4, and a manufacturing method of the MOSFET will be described below based on these drawings.
[0044]
[Step shown in FIG. 2 (a)]
First, an n-type 4H, 6H, 3C or 15R-SiC substrate, that is, n ⁺ A mold substrate 1 is prepared. Where n ⁺ The mold substrate 1 has a thickness of 400 μm, and the main surface 1a is a (0001) Si plane or a (112-0) a plane. The main surface 1a of the substrate 1 has an n thickness of 5 μm. ^- The epitaxial epitaxial layer 2 is epitaxially grown. In this example, n ^- A crystal similar to that of the underlying substrate 1 is obtained from the type epi layer 2 and becomes an n-type 4H, 6H, 3C or 15R—SiC layer.
[0045]
[Step shown in FIG. 2 (b)]
n ^- An LTO film 20 having an opening in the region where the deep base layer 30 is to be formed is disposed on the type epi layer 2, and C is ion-implanted as an inactive ion species using this as a mask. At this time, the ion implantation conditions are that the temperature is 700 ° C. and the dose is 1 × 10 6. ¹⁷ cm ^-2 It is said. Note that C is used here, but the inert ion species may be any of silicon (Si), neon (Ne), and argon (Ar). When carbon ionic species are used, n ^- C constituting the epitaxial layer 2 ⁺¹² May be used, and n ^- Different from the carbon ions composing the epitaxial layer ⁺¹³ May be used.
[0046]
As a result, the inert ion implanted layer 40 is formed in the region where the deep base layer 30 is to be formed. In this way, by ion implantation of ion species that do not become impurities, n ^- Ion species that do not become impurities enter the vacancies of the carbon sites generated when the epitaxial epitaxial layer 2 is epitaxially grown. Then, by increasing the ion implantation amount of ionic species that are not impurities, the vacancy at the carbon site is almost eliminated.
[0047]
Since the size of the vacancies at the carbon site is the same as the size of the carbon atoms, carbon is most likely to enter the vacancies, so that the vacancies at the carbon sites are almost eliminated by ion implantation at a relatively low concentration. However, since ion species other than carbon, such as silicon, are less likely to enter the vacancy of the carbon site than carbon, it is preferable to increase the ion implantation amount as compared with the case of ion implantation of carbon.
[0048]
[Step shown in FIG. 2 (c)]
Subsequently, B ions are implanted using the LTO film 20 as a mask. At this time, the ion implantation conditions are that the temperature is 700 ° C. and the dose is 1 × 10 6. ¹⁶ cm ^-2 It is said. That is, the dose is set so that the ratio of B: C is about 1:10 with respect to C implanted in the step shown in FIG.
[0049]
As a result, n ^- A deep base layer 30 into which B has been implanted is formed at a predetermined depth from the surface of the mold epilayer 2.
[0050]
Thereafter, activation annealing is performed as a heat treatment at 1600 ° C. for 30 minutes to activate B in the deep base layer 30. At this time, as described above, in the region where the deep base layer 30 is formed, the ionic species that do not become impurities are implanted so that the vacancy of the carbon site is eliminated. Thus, the diffusion of B generated can be suppressed.
[0051]
For this reason, the deep base layer 30 hardly spreads due to the diffusion of B, and the deep base layer 30 maintains the shape when ion implantation is performed and is formed at a high concentration.
[0052]
[Step shown in FIG. 3 (a)]
n ^- An LTO film 21 is disposed on the type epi layer 2. Then, n of the J-FET portion 6 and the p-type base region 3 in the LTO film 21 is obtained by photolithography. ⁺ Other portions are removed while leaving the portion located above the portion sandwiched between the mold source region 4 and the J-FET portion 6 (the portion where the channel region is to be formed (see FIG. 1)).
That is, the LTO film 21 is opened in the upper portion of the p-type base region 3 other than the portion located under the surface channel layer 5.
[0053]
Thereafter, B ions are implanted using the LTO film 21 as a mask. At this time, the ion implantation conditions are that the temperature is 700 ° C. and the dose is 1 × 10 6. ¹⁶ cm ^-2 It is said. As a result, n ^- An impurity implantation layer 41 into which B is implanted is formed at a predetermined depth from the surface of the type epi layer 2.
[0054]
At this time, since the above-described portion of the LTO film 20 is opened, ion implantation is not performed in a portion that becomes a channel region, and the impurity implantation layer 41 is not formed in this region.
[0055]
[Step shown in FIG. 3B]
Next, after removing the LTO film 21, activation annealing is performed at 1600 ° C. for 30 minutes as a heat treatment to activate B in the impurity implantation layer 41. Thereby, B is thermally diffused in the lateral direction or the downward direction, the p-type base region 3 is formed, and the J-FET portion 6 is determined. Thus, since the p-type base region 3 is formed by thermal diffusion, the p-type base region 3 is formed at a lower concentration than the deep base layer 30.
[0056]
At this time, since inactive ion species are not implanted into the impurity implantation layer 41 and its periphery, B diffuses laterally down to the channel region.
[0057]
For this reason, the p-type base region 3 can be formed by thermal diffusion under the channel region. Therefore, when the p-type base region 3 under the channel region is formed by direct ion implantation under the channel region, the crystallinity of the surface channel layer 5 formed thereon is deteriorated due to ion implantation damage. However, by forming by thermal diffusion as in this embodiment, the crystallinity of the surface channel layer 5 can be improved and the number of defects can be reduced. Thereby, the channel characteristics of the channel region formed in the surface channel layer 5 are improved, and the on-resistance can be reduced.
[0058]
Further, in this way, the deep base layer 30 is formed so as not to be thermally diffused by the inert ion species, and other parts of the deep base layer 30 in the p-type base region 3 are formed by thermal diffusion. Therefore, in the deep base layer 30, n ^- The radius of curvature of the corner portion of the junction with the type epi layer 2 is reduced, and n in other parts of the p type base region 3 ^- The radius of curvature at the corner of the joint with the epitaxial layer 2 is increased.
[0059]
In the deep base layer 30, n ^- A stepped junction in which the impurity concentration distribution at the junction with the epitaxial layer 2 changes sharply, and in other parts of the deep base layer 30 in the p-type base region 3, n ^- The inclined junction in which the impurity concentration at the junction with the epitaxial layer 2 changes gradually.
[0060]
[Step shown in FIG. 3 (c)]
n including the surface of the p-type base region 3 ^- Impurity concentration of 1 × 10 on the epitaxial layer 2 ¹⁶ cm ^-2 Thereafter, the surface channel layer 5 having a film thickness of 0.3 μm or less is epitaxially grown.
[0061]
At this time, in order to make the vertical power MOSFET normally-off type, the thickness (film thickness) of the surface channel layer 5 is changed from the p-type base region 3 to the surface channel layer 5 when no voltage is applied to the gate electrode 8. The expansion amount of the depletion layer is made smaller than the sum of the expansion amount of the depletion layer extending from the gate oxide film 7 to the surface channel layer 5.
[0062]
[Step shown in FIG. 4 (a)]
Next, an LTO film 22 is disposed in a predetermined region on the surface channel layer 5, and an n-type impurity such as N (nitrogen) is ion-implanted using the LTO film 22 as a mask, and then the n-type impurity ions implanted by the heat treatment are activated. N ⁺ A mold source region 4 is formed. The ion implantation conditions at this time are 700 ° C., and the dose is 1 × 10. ¹⁵ cm ^-2 It is said.
[0063]
[Step shown in FIG. 4B]
Then, after removing the LTO film 22, the LTO film 23 is disposed in a predetermined region on the surface channel layer 5 using a photoresist method, and the surface channel layer 5 on the deep base layer 30 is formed by RIE using this as a mask. Etching is partially removed.
[0064]
Subsequently, wet oxidation (H ₂ + O ₂ The gate oxide film 7 is formed by the pyrogenic method. At this time, the ambient temperature is set to 1080 ° C.
[0065]
Thereafter, a polysilicon film is deposited on the gate insulating film 7 by LPCVD, and then the gate electrode 8 is patterned. The film forming temperature at this time is 600 ° C.
[0066]
[Step shown in FIG. 4 (c)]
Subsequently, after unnecessary portions of the gate insulating film 7 are removed, an insulating film 9 made of LTO is formed to cover the gate electrode 8 and the gate insulating film 7. More specifically, the film formation temperature is 425 ° C., and 1000 ° C. annealing is performed after the film formation.
[0067]
Thereafter, after the source electrode 10 and the drain electrode 11 are arranged by metal sputtering at room temperature, and annealing is performed at 1000 ° C., the vertical power MOSFET shown in FIG. 1 is completed.
[0068]
(Second Embodiment)
A second embodiment of the present invention will be described. Since this embodiment is a modification of the MOSFET manufacturing method with respect to the first embodiment, the MOSFET manufacturing method will be described.
[0069]
5 to 7 show the manufacturing process of the MOSFET in this embodiment, and the manufacturing method of the MOSFET will be described based on these drawings. In the present embodiment, since there is a portion similar to the MOSFET manufacturing method shown in FIGS. 2 to 4 of the first embodiment, the first embodiment is referred to for the same steps.
[0070]
[Step shown in FIG. 5A]
First, similarly to the process shown in FIG. ⁺ N on the mold substrate 1 ^- The type epi layer 2 is grown. After this, n ^- N on the top of the epitaxial layer 2 ⁺ An LTO film 51 having an opening on a region where the mold source region 4 is to be formed and a region where the deep base layer 30 is to be formed is disposed.
Then, an n-type impurity such as N or P is ion-implanted using the LTO film 51 as a mask. As a result, n ⁺ A mold source region 4 is formed. The ion implantation conditions at this time are n shown in FIG. ⁺ This is the same as when forming the mold source region 4.
[0071]
[Step shown in FIG. 5B]
Subsequently, B ions are implanted using the LTO film 51 as a mask again. The ion implantation conditions at this time are the same as those at the time of forming the impurity implantation layer 40 shown in FIG. As a result, n ⁺ An impurity implanted layer 52 in which B is implanted below the type source region 4 is formed.
[0072]
[Step shown in FIG. 5 (c)]
Next, after removing the LTO film 51, activation annealing is performed at 1600 ° C. for 30 minutes as a heat treatment to activate B in the impurity implantation layer 52. Thereby, B is thermally diffused in the lateral direction or the downward direction, the p-type base region 3 is formed, and the J-FET portion 6 is determined. Thus, since the p-type base region 3 is formed by thermal diffusion, the p-type base region 3 is formed at a relatively low concentration.
[0073]
At this time, since inactive ion species are not implanted into the impurity implantation layer 52 and its periphery, B diffuses laterally down to the channel region. Therefore, ion implantation damage can be prevented from being formed on the surface of the p-type base region 3 under the channel region, so that the crystallinity of the surface channel layer 5 to be formed thereafter can be improved, and the first embodiment The same effect as the form can be obtained.
[0074]
And n ⁺ Since the type source region 4 and the p type base region 3 are formed with the same mask, n ⁺ The source region 4 and the p-type base region 3 are formed by self-alignment. That is, the width of the p-type base region 3 under the channel region is accurately defined by the amount of B diffusion. For this reason, the channel characteristics can be made uniform, and the threshold voltage, on-resistance, channel breakdown voltage, etc. can be made uniformly and stably in the cell.
[0075]
[Step shown in FIG. 6A]
The same process as in FIG. 3C is performed, and the surface of the p-type base region 3 and n ⁺ N including the surface of the type source region 4 ^- A surface channel layer 5 is epitaxially grown on the type epi layer 2.
[0076]
[Step shown in FIG. 6B]
Subsequently, the surface channel layer 5 is patterned, and n ⁺ Type source region 4 and n ^- Unnecessary portions are removed while leaving the region connecting to the epitaxial layer 2.
[0077]
And n ⁺ Type source region 4 and n ^- The upper portion of the type epi layer 2 is covered with an LTO film 53, and RIE (reactive ion etching) is performed using the LTO film 53 as a mask. ⁺ A recess penetrating the mold source region 4 and reaching the p-type base region 3 is formed.
[0078]
[Step shown in FIG. 6 (c)]
Using the LTO film 53 as a mask, ion implantation of C (carbon) as an inactive ion species is performed. The C ion implantation conditions at this time are the same as the C implantation conditions shown in FIG. As a result, an inert ion implanted layer 54 in which C is implanted in a region where the deep base layer 30 is to be formed is formed. At this time, C enters the vacancies in the carbon sites, and the vacancies in the carbon sites in the inert ion implanted layer 54 can be almost eliminated.
[0079]
In addition, since the ion implantation of C at this time is performed in the recessed portion, it can be implanted deeply even if the ion implantation energy is small, so that it is not necessary to use a high energy ion implantation apparatus.
[0080]
[Step shown in FIG. 7A]
Subsequently, B ions are implanted using the LTO film 53 as a mask. The ion implantation conditions at this time are the same as the B implantation conditions shown in FIG. As a result, n ^- A deep base layer 30 into which B has been implanted is formed at a predetermined depth from the surface of the mold epilayer 2.
[0081]
Thereafter, activation annealing is performed as a heat treatment at 1600 ° C. for 30 minutes to activate B in the deep base layer 30. At this time, as described above, in the region where the deep base layer 30 is formed, the ionic species that do not become impurities are implanted so that the vacancy of the carbon site is eliminated. Thus, the diffusion of B generated can be suppressed.
[0082]
As described above, the other part of the deep base layer 30 in the p-type base region 3 is formed by thermal diffusion, and the deep base layer 30 is formed so as not to be thermally diffused. ^- The shape of the corner at the junction with the epitaxial layer 2 is the same as in the first embodiment, and the relationship of the impurity concentration distribution at the junction is the same as in the first embodiment.
[0083]
[Step shown in FIG. 7B]
After removing the LTO film 53, the gate oxide film 7 is patterned by the same method as the step shown in FIG. 4B of the first embodiment, and then the gate electrode 8 is patterned on the gate oxide film 7.
[0084]
[Step shown in FIG. 7C]
Then, by covering the gate electrode 8 with the insulating film 9 by the same method as the step shown in FIG. 4C of the first embodiment, the source electrode 10 and the drain electrode 11 are formed, and the MOSFET in this embodiment is formed. Is completed.
[0085]
FIG. 7C is a completed view of the MOSFET according to the present embodiment. Compared to the first embodiment, a recess is formed in the upper part of the deep base layer 3, and n ⁺ There is a structural difference in that the surface channel layer 5 is electrically connected to the surface portion of the mold source region 4. However, this is a difference in configuration due to a difference in manufacturing method, and the MOSFET of this embodiment can also improve a large amount of surge energy in the same manner as the first embodiment.
[0086]
(Third embodiment)
A third embodiment of the present invention will be described. FIG. 8 shows a cross-sectional configuration of the MOSFET in the present embodiment, and the configuration of the MOSFET in the present embodiment will be described below based on this drawing. However, since the MOSFET in the present embodiment has substantially the same configuration as the MOSFET in the first embodiment, only different parts will be described.
[0087]
As shown in FIG. 8, in the MOSFET according to the present embodiment, the deep base layer 30 in the p-type base region 3 is formed by thermal diffusion, and the impurity concentration is higher than that in other parts of the p-type base region 3. The concentration is low. That is, in the deep base layer 30 in the p-type base region, n ^- A staircase type junction in which the impurity concentration abruptly changes is formed at the junction with the p-type epi layer 2, and in other parts of the p-type base region 3, n ^- An inclined junction in which the impurity concentration gradually changes is formed at the junction with the epitaxial layer 2.
[0088]
In the deep base layer 30, n ^- The radius of curvature of the corner portion at the junction with the type epi layer 2 is configured to be large, and in other parts of the deep base layer 30 in the p type base region 3, n ^- The radius of curvature of the corner at the junction with the type epi layer 2 is configured to be small.
[0089]
The deep base layer 30 extends below the other part of the p-type base region 3, and in the deep base layer 30, the p-type base region 3 and the n-type base region 3 ⁺ The distance from the mold substrate 1 is configured to be short.
[0090]
In the MOSFET configured as described above, the depletion layer extending from the deep base layer 30 is n faster than the depletion layer extending from the other part of the p-type base region 3. ⁺ Since it can reach the mold substrate 1 (reach through), the electric field strength at the bottom of the deep base layer 30 is increased so that the avalanche breakdown occurs before the bottom of the other part of the p-type base region. be able to.
[0091]
Therefore, at the time of reverse bias, an avalanche breakdown can occur at the bottom of the deep base layer 30, and a hole current can be drawn to the source electrode 10 through the deep base layer 30. Therefore, the hole current is n ^- Type epi layer 2, p type base region 3, and n ⁺ The parasitic bipolar transistor constituted by the type source region 4 can be prevented from flowing, and the surge energy resistance can be improved as in the first embodiment.
[0092]
Next, the manufacturing process of the MOSFET in this embodiment is shown in FIG. Hereinafter, based on FIG. 9, the manufacturing method of MOSFET in this embodiment is demonstrated. However, in this embodiment, since there is a portion similar to the MOSFET manufacturing method shown in FIGS. 2 to 4 of the first embodiment, the first embodiment is referred to for the same steps.
[0093]
[Step shown in FIG. 9A]
First, similarly to the process shown in FIG. ⁺ N on the mold substrate 1 ^- The type epi layer 2 is grown. After this, n ^- An LTO film 61 having an opening in a region to be formed in another part of the deep base layer 30 in the p-type base region 3 is disposed on the type epi layer 2. Then, C is ion-implanted as an inactive ion species using the LTO film 61 as a mask. As a result, the inert ion implanted layer 62 is formed in a region to be formed in another part of the deep base layer 30 in the p-type base region 3.
[0094]
The ion implantation conditions at this time are the same as the C implantation conditions shown in FIG. Thereby, in the other part of the deep base layer 30 in the p-type base region 3, C enters the vacancies of the carbon sites, and the vacancies of the carbon sites are almost eliminated.
[0095]
[Step shown in FIG. 9B]
Subsequently, an LTO film 63 having an opening on a region where the p-type base region 3 including the deep base layer 30 is to be formed is disposed, and B ions are implanted using the LTO film 63 as a mask. The ion implantation conditions at this time are as follows: temperature is 700 ° C. and dose is 1 × 10 ¹⁶ cm ^-2 It is said.
[0096]
As a result, only B is implanted in the region where the deep base layer 30 is to be formed in the p-type base region 3, and B is implanted over C in the other region of the p-type base region 3 which is to be formed. The impurity implantation layer 64 thus formed is formed.
[0097]
[Step shown in FIG. 9C]
As the heat treatment, activation annealing is performed at 1600 ° C. for 30 minutes to activate B in the impurity implantation layer 64.
[0098]
At this time, since only B is implanted in the region where the deep base layer 30 is to be formed in the p-type base region 3, activation is performed in a state where B is thermally diffused downward. On the other hand, C is implanted into the other part of the deep base layer 30 in the p-type base region 3, and the vacancy of the carbon site is eliminated. Activation is achieved as it is.
[0099]
As a result, the p-type base region 3 is formed, and the deep base layer 30 in the p-type base region 3 has a deeper junction depth and a lower impurity concentration than the other portions, and the deep base layer 30 and the n-type base region 30 ^- The radius of curvature of the corner of the deep base layer 30 at the junction with the type epi layer 2 is n. ^- It becomes larger than the radius of curvature of the corner of the p-type base region 3 at the junction with the epitaxial layer 2.
[0100]
Thereafter, the steps of FIG. 3C and FIGS. 4A to 4C shown in the first embodiment are performed, and the MOSFET in this embodiment is completed.
[0101]
According to the above manufacturing process, in the deep base layer 30, the p-type impurity concentration inside the deep base layer decreases due to the diffusion of B. ^- Type epi layer 2, p type base region 3, and n ⁺ There is a case where the parasitic transistor constituted by the type source region 4 is operated and the element is destroyed. That is, the surge energy tolerance can be lowered. For this reason, in a process different from the process shown in FIG. 9B, in the deep base layer 30, a larger amount of p-type impurities are implanted than in other parts of the p-type base region 3, thereby May have a high concentration.
[0102]
(Fourth embodiment)
A fourth embodiment of the present invention will be described. Since this embodiment is a modification of the MOSFET manufacturing method with respect to the third embodiment, the MOSFET manufacturing method will be described.
[0103]
10 to 11 show the manufacturing process of the MOSFET in this embodiment, and the manufacturing method of the MOSFET will be described based on these drawings. In the present embodiment, since there is a portion similar to the MOSFET manufacturing method shown in FIGS. 2 to 4 of the first embodiment, the first embodiment is referred to for the same steps.
[0104]
[Step shown in FIG. 10A]
First, similarly to the process shown in FIG. ⁺ N on the mold substrate 1 ^- The type epi layer 2 is grown. After this, n ^- A p-type semiconductor layer 70 doped with Al (aluminum) as a p-type impurity is grown on the surface of the type epi layer 2.
[0105]
[Step shown in FIG. 10B]
An LTO film 71 having an opening over a portion where the J-FET portion 6 is to be formed is disposed, RIE is performed using the LTO film 71 as a mask, the p-type semiconductor layer 70 is penetrated, and n ^- A recess 72 reaching the mold epi layer 2 is formed. Thereby, the p-type base region 3 is constituted by the p-type semiconductor layer 70.
[0106]
[Step shown in FIG. 10 (c)]
After removing the LTO film 71, an n-type semiconductor layer is deposited on the entire surface of the p-type base region 3 including the recess 72, and the recess 72 is embedded. Then, the n-type semiconductor layer is etched back and left only in the recess 72. As a result, an n-type layer 2 a made of an n-type semiconductor is formed in the recess 72. This n-type layer 2 a constitutes the J-FET portion 6. In each of the above embodiments, the drift region including the J-FET portion 6 is n ^- In the present embodiment, the n-type layer 2a and n ^- The drift region is formed by the type epi layer 2.
[0107]
[Step shown in FIG. 11A]
In the same manner as the step shown in FIG. 3C, n including the surface of the p-type base region 3 is formed. ^- A surface channel layer 5 is epitaxially grown on the type epi layer 2.
[0108]
[Step shown in FIG. 11B]
On the surface channel layer 5, an LTO film 73 having an opening in a region where the deep base layer 30 is to be formed is disposed. Then, B ions are implanted using the LTO film 73 as a mask (dotted line portion in the figure). The ion implantation conditions at this time are the same as the B implantation conditions shown in FIG.
[0109]
[Step shown in FIG. 11C]
Heat treatment is performed to activate the implanted B. At this time, in the other part of the deep base layer 30 in the p-type base region 3 formed by doping Al, it is difficult for Al to thermally diffuse. The shape of is maintained. On the other hand, since inactive ionic species are not implanted in the vicinity of B, B diffuses downward by heat treatment. Thereby, the deep base layer 30 in which the p-type base region 3 is partially deepened is formed.
[0110]
In this way, the deep base layer 30 in the p-type base region 3 is formed of B which is easily thermally diffused among the p-type impurities, and the other part is made of Al or the like which is difficult to thermally diffuse among the p-type impurities. As a result, the same structure as that of the third embodiment can be formed.
[0111]
Further, if another region of the deep base layer 30 in the p-type base region 3 is formed by epitaxial growth as in the present embodiment, no ion implantation damage is formed as in the case of ion implantation. The crystallinity of the surface channel layer 5 formed can be improved, the channel mobility can be increased, and the on-resistance can be reduced.
(Other embodiments)
In the first embodiment, the breakdown voltage structure in the p-type base region 3 is shown. However, the same effect can be obtained in other elements having the base region, and the above-described effect can be obtained.
[0112]
For example, in an element in which a plurality of base regions are formed, when a contact area between the base region and the electrode (in the first embodiment, the p-type base region 3 and the source electrode 10) is small, When the surge energy is extracted from the electrode, local surge destruction may occur due to an increase in energy density.
[0113]
In such a case, the base region with a large contact area can be configured with a high concentration so that the base region with a small contact area can have a higher breakdown voltage. The avalanche breakdown does not occur at the bottom of the base region, and the avalanche breakdown can occur in the base region where the contact area increases.
[0114]
Therefore, during reverse bias, holes generated during avalanche breakdown are extracted to the electrode as surge voltage energy in the base region where the contact area is large, and holes are not extracted in the base region where the contact area is small. Therefore, the base region with a small contact area can be protected from surge destruction.
[0115]
Further, instead of the vertical MOSFET as in the above embodiment, the channel region is formed in the lower part of the gate electrode, and n-type source / drains are formed on both sides of the channel region in the surface layer portion of the p-type base region. The present invention may be applied to a lateral type (lateral type) MOSFET in which a source electrode in contact with a p-type base region, a deep base layer and a source region, and a drain electrode in contact with a drain region are formed.
[0116]
In the first embodiment, the deep body layer 30 is formed in a region where the parasitic bipolar transistor is not present, and an avalanche breakdown occurs in this region. Even if configured, it is possible to obtain the same effect as in the first embodiment if the hole current is configured to flow along a path that makes it difficult to operate the parasitic bipolar transistor.
[0117]
In the first and second embodiments, the deep body layer 30 has a junction depth deeper than other portions of the p-type base region 3. However, as shown in FIG. You may form so that it may become the depth equivalent to the other part of the area | region 3, and you may form so that it may become shallower than the other part of the p-type base area | region 3 as shown in FIG.
[0118]
As shown in FIG. 13, when the deep base layer 30 is shallower than other portions of the p-type base region 3, the step shown in FIG. 2C of the first embodiment is omitted. Since the steps shown in FIGS. 3A and 3B may be performed as they are, the steps can be simplified.
[0119]
In each of the above embodiments, B is used as a p-type impurity that is easily thermally diffused, but other impurities are used when an impurity that is easily diffused due to crystal defects is used regardless of the p-type impurity and the n-type impurity. Even so, a method of injecting an inactive ion species can be employed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a MOSFET according to a first embodiment of the present invention.
2 is a diagram showing a manufacturing process of the MOSFET shown in FIG. 1. FIG.
FIG. 3 is a diagram showing a manufacturing step of the MOSFET that follows the step of FIG. 2;
FIG. 4 is a diagram showing a manufacturing step of the MOSFET that follows the manufacturing step of FIG. 3;
FIG. 5 is a diagram showing a manufacturing process of the MOSFET in the second embodiment.
6 is a diagram showing the manufacturing process of the MOSFET, following FIG. 5. FIG.
7 is a diagram showing a manufacturing step of the MOSFET that follows the manufacturing step of FIG. 6; FIG.
FIG. 8 is a diagram showing a cross-sectional configuration of a MOSFET in a third embodiment.
FIG. 9 is a diagram showing a manufacturing process of the MOSFET shown in FIG. 8;
FIG. 10 is a diagram showing manufacturing steps of the MOSFET in the fourth embodiment.
FIG. 11 is a diagram showing a manufacturing step of the MOSFET, following that of FIG. 10;
FIG. 12 is a diagram showing a cross-sectional configuration of a MOSFET in another embodiment.
FIG. 13 is a diagram showing a cross-sectional configuration of a MOSFET in another embodiment.
FIG. 14 is a diagram showing a cross-sectional configuration of a conventional MOSFET.
[Explanation of symbols]
1 ... n ⁺ Type semiconductor substrate, 2... N ^- Type epi layer, 3... P type base region,
4 ... n ⁺ Type source region, 5... Surface channel layer, 6... J-FET portion,
7 ... Gate oxide film, 8 ... Gate electrode, 9 ... Insulating film, 10 ... Source electrode,
11 ... Drain electrode, 30 ... Deep base layer.

Claims

A first conductivity type semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of single-crystal silicon carbide;
A first conductivity type semiconductor layer (2) formed on the main surface of the semiconductor substrate and having a lower impurity concentration than the semiconductor substrate;
A first base region (3) of a second conductivity type formed in at least one or more predetermined regions of the surface layer portion of the semiconductor layer;
At least one or more is formed in a predetermined region of the surface portion of the semiconductor layer, the impurity concentration is higher than that of the first base region, the junction depth is deeper, and adjacent to the first base region. A second base region (30) of the second conductivity type provided
A first conductivity type source region (4) formed in a surface layer portion of the base region;
A source electrode (10) formed in contact with the second base region and the source region;
A silicon carbide semiconductor device having a drain electrode (11) formed on the back surface of the semiconductor substrate,
The first base region is formed by thermal diffusion of a second conductivity type impurity, and the junction between the first base region and the semiconductor layer has an inclined type in which the concentration distribution of the second conductivity type impurity gradually changes. Make a joint
C, which is an inert ion species, is implanted into the second base region, and the concentration distribution of the second conductivity type impurity changes sharply at the junction between the second base region and the semiconductor layer. A silicon carbide semiconductor device characterized by forming a stepped junction.

A first conductivity type semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of single-crystal silicon carbide;
A first conductivity type semiconductor layer (2) formed on the main surface of the semiconductor substrate and having a lower impurity concentration than the semiconductor substrate;
A base region (3) of a second conductivity type formed in a surface layer portion of the semiconductor layer;
A first conductivity type source region (4) formed in a surface layer portion of the base region;
A gate insulating film (7) formed on the channel region to form a channel region between the source region and the semiconductor layer;
A gate electrode (8) formed on the gate insulating film;
A source electrode (10) formed in contact with the base region and the source region;
A drain electrode (11) formed on the back surface of the semiconductor substrate;
The base region is composed of a first base region and a second base region (30),
The first base region is formed by thermal diffusion of a second conductivity type impurity, and forms an inclined junction in which the concentration distribution of the second conductivity type impurity gradually changes at the junction with the semiconductor layer,
Said second base region, wherein is formed in the first deep position higher impurity concentration than the base region of, along with an inactive ion species C is injected, and the semiconductor layer A silicon carbide semiconductor device characterized by forming a step-type junction in which the concentration distribution of the second conductivity type impurity changes sharply in the junction.

3. The portion of the first base region sandwiched between the source region and the semiconductor layer is formed by thermally diffusing a second conductivity type impurity. The silicon carbide semiconductor device described.

The silicon carbide semiconductor device according to claim 2, wherein the second base region is formed below a portion of the base region that contacts the source electrode.

A first conductivity type semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of single-crystal silicon carbide;
A first conductivity type semiconductor layer (2) formed on the main surface of the semiconductor substrate and having a lower impurity concentration than the semiconductor substrate;
And at least one or more of a second conductivity type formed first base region in a predetermined region of the surface layer portion of the semiconductor layer (3),
At least one or more is formed in a predetermined region of the surface portion of the semiconductor layer, the impurity concentration is higher than that of the first base region, the junction depth is deeper, and adjacent to the first base region. A second base region (30) of the second conductivity type provided
A first conductivity type source region (4) formed in a surface layer portion of the base region;
A source electrode (10) formed in contact with the second base region and the source region;
A method of manufacturing a silicon carbide semiconductor device having a drain electrode (11) formed on the back surface of the semiconductor substrate,
Forming a first base region by ion-implanting a second conductivity type impurity into a surface layer portion of the semiconductor layer and then activating the second conductivity type impurity while diffusing by heat treatment;
C, which is an inactive ion species, is ion-implanted into the surface layer portion of the semiconductor layer, and a predetermined amount of C, which is an inactive ion species, is injected into a region into which the inactive ion species C is implanted The second conductivity type impurities are ion-implanted at a concentration ratio, and then activated by heat treatment while suppressing diffusion of the second conductivity type impurities, so that the impurity concentration is higher than that of the first base region. And a step of forming a base region. 2. A method of manufacturing a silicon carbide semiconductor device, comprising:

A first conductivity type semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of single-crystal silicon carbide;
A first conductivity type semiconductor layer (2) formed on the main surface of the semiconductor substrate and having a lower impurity concentration than the semiconductor substrate;
A base region (3) of a second conductivity type formed in a surface layer portion of the semiconductor layer;
A first conductivity type source region (4) formed in a surface layer portion of the base region;
A gate insulating film (7) formed on the channel region to form a channel region between the source region and the semiconductor layer;
A gate electrode (8) formed on the gate insulating film;
A source electrode (10) formed in contact with the base region and the source region;
In a method for manufacturing a silicon carbide semiconductor device comprising a drain electrode (11) formed on the back surface of the semiconductor substrate,
As the step of forming the base region,
Forming a first base region by ion-implanting a second conductivity type impurity into a surface layer portion of the semiconductor layer and then activating the second conductivity type impurity while diffusing by heat treatment;
C, which is an inactive ion species, is ion-implanted into the surface layer portion of the semiconductor layer, and a predetermined amount of C, which is an inactive ion species, is injected into a region where C, which is an inactive ion species, is implanted. The second conductivity type impurity is ion-implanted at a concentration ratio, and then activated by heat treatment while suppressing diffusion of the second conductivity type impurity, so that the impurity concentration is higher than that of the first base region and the junction depth is increased . Forming the second base region so as to be deep, and a method for manufacturing a silicon carbide semiconductor device.

Placing a mask material (51) on which the source region formation scheduled portion is opened on the semiconductor layer;
Forming the source region by ion-implanting a first conductivity type impurity using the mask material as a mask;
Forming a first base region by ion-implanting a second conductivity type impurity using the mask material as a mask and then diffusing the second conductivity type impurity in a lateral direction by a heat treatment. A method for manufacturing a silicon carbide semiconductor device according to claim 6.

Forming a recess that penetrates the source region and reaches the first base region;
Ion-implanting C, which is an inert ion species, into the region including the recess, and ion-implanting the second conductivity type impurity at a predetermined concentration ratio with respect to C, which is the inert ion species;
And a step of forming the second base region by activation while suppressing diffusion of the second conductivity type impurity by heat treatment. Device manufacturing method.

The concentration ratio between the second conductivity type impurity and the inert ion species C is set so that the inert ion species C is 10 times or more that of the second conductivity type impurity. A method for manufacturing a silicon carbide semiconductor device according to any one of claims 5 to 8.

The first method of manufacturing a silicon carbide semiconductor device according to any one of claims 5 to 9, wherein the use of B (boron) as the second conductivity type impurity in the second base region.