JP4123636B2 - Silicon carbide semiconductor device and manufacturing method thereof - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To make feasible of avoiding the fluctuation in the threshold value voltage also raising the surge resistance level as well as avoiding the defective punch through. SOLUTION: The regions 3b in no contact with a surface channel layer 5 out of a base region 3 are formed of boron while forming the regions 3a in contact with the surface channel layer 5 of aluminum. That is, if the regions 3a in contact with the surface channel layer 5 are formed of aluminum in low diffusion coefficient, the fluctuation in threshold value voltage due to the diffusion of B can be avoided. On the other hand, if the regions 3b in no contact with the surface channel region layer 5 are formed of B in high activating factor and low activating energy, the surge resistance level can be raised. Furthermore, these regions 3b are formed of B in longer range, thereby making feasible of easily increasing the junction depth also avoiding the defective punchthrough.

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
本出願人は、プレーナ型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
【０００３】
このプレーナ型ＭＯＳＦＥＴの断面図を図１２に示し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００４】
炭化珪素からなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【０００５】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型ベース領域３が形成されている。このｐ- 型ベース領域３はＢ（ボロン）やＡｌ（アルミニウム）をドーパントとして形成されている。また、ｐ- 型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ+ 型ソース領域４が形成されている。
【０００６】
さらに、ｎ+ 型ソース領域４とｎ- 型エピ層２とを繋ぐように、ｐ- 型ベース領域３の表面部にはｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【０００８】
表面チャネル層５の上面およびｎ+ 型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ- 型ベース領域３と接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【０００９】
このように構成されたプレーナ型ＭＯＳＦＥＴは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。
【００１０】
次に、図１２に示すＭＯＳＦＥＴの製造工程を、図１３〜図１５に基づいて説明する。
【００１１】
〔図１３（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００１２】
〔図１３（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜１２０を配置し、これをマスクとしてＢ+ （若しくはアルミニウム）をイオン注入して、ｐ- 型ベース領域３を形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。
【００１３】
〔図１３（ｃ）に示す工程〕
ＬＴＯ膜１２０を除去した後、ｐ- 型ベース領域３を含むｎ- 型エピ層２上に表面チャネル層５を化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）によりエピタキシャル成長させる。
【００１４】
〔図１４（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜１２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４を形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００１５】
〔図１４（ｂ）に示す工程〕
そして、ＬＴＯ膜１２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜１２２を配置し、これをマスクとしてＲＩＥによりｐ- 型ベース領域３上の表面チャネル層５を部分的にエッチング除去する。
【００１６】
〔図１５（ａ）に示す工程〕
ＬＴＯ膜１２２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００１７】
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００１８】
〔図１５（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００１９】
〔図１５（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
【００２０】
このようにして、図１２に示す縦型パワーＭＯＳＦＥＴが完成する。
【００２１】
【発明が解決しようとする課題】
上記した先の出願では、ｐ- 型ベース領域３を形成するためのドーパントとして、ＢやＡｌを用いることが示されている。
【００２２】
しかしながら、Ｂをドーパントとして用いた場合、図１６に示すＢの熱処理温度とプロファイルの関係にて表されているように、Ｂが拡散し易いことから、ドーピング後に行う活性化アニールの際の熱処理時や表面チャネル層５の成長時における熱処理時にＢが表面チャネル層５の中へ拡散してしまい、表面チャネル層５の不純物濃度が高くなって、しきい値電圧を高くするという問題を発生させる。
【００２３】
さらに、Ａｌに比べてＢは活性化エネルギーが大きく、活性化率が低いため、ソース領域４とｎ- 型エピ層２で挟まれた部分のピンチ抵抗が高くなりサージ破壊が起きやすくなってしまうという問題を発生させる。
【００２４】
一方、上記問題を解決すべく、Ａｌをドーパントとして用いた場合、Ｂと比べてイオン注入の飛程が短くなるため、ｎ+ 型ソース領域４に対してあまりｐ- 型ベース領域３を深くできず、パンチスルーが起きやすくなるという問題があった。
【００２５】
本発明は上記問題に鑑みて成され、しきい値電圧の変動を防止できる炭化珪素半導体装置及びその製造方法を提供することを第１の目的とする。
【００２６】
また、サージ耐量が高い炭化珪素半導体装置及びその製造方法を提供することを第２の目的とする。
【００２７】
さらに、パンチスルーの発生を防止できる炭化珪素半導体装置及びその製造方法を提供することを第３の目的とする。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
【００２９】
請求項１に記載の発明においては、半導体層の表層部の所定領域において、該半導体層の表面から離間した位置に、第２導電型の第１のドーパントを含む所定深さの第１のベース領域（３ｂ）を形成する工程と、半導体層の表層部の所定領域に、第１のベース領域と重なると共に半導体層の表面部で終端する第２導電型の第１のドーパントより拡散係数の小さい第２のドーパントを含む第２のベース領域（３ａ）を形成する工程とを備えていることを特徴としている。
【００３０】
このように、拡散係数の小さい第２のドーパントで、半導体層の表面部で終端する第２のベース領域と形成し、第１のドーパントで半導体層の表面から離間する位置に第１のベース領域を形成すれば、拡散係数の高い第１のドーパントの表面チャネル層への拡散を抑制できるため、しきい値電圧の変動を防止することができる。
【００３１】
請求項２に記載の発明においては、第１のベース領域を形成するためのマスクと第２のベース領域を形成するためのマスクとを、同一マスクで兼用することを特徴としている。
【００３２】
このように、第１のベース領域を形成するためのマスクと第２のベース領域を形成するためのマスクを兼用することにより、マスクずれを見込んだ耐圧設計をする必要をなくすことができると共に、製造プロセスの簡略化を図ることができる。
【００３３】
請求項３に記載の発明においては、表面チャネル層（５）を形成した後において、半導体層の表層部の所定領域に、第１のベース領域と重なると共に表面チャネル層と接する第１のドーパントより拡散係数の小さな第２のドーパントを含む第２導電型の第２のベース領域（３ａ）を形成することを特徴としている。
【００３４】
このように、表面チャネル層を形成した後に、第２のベース領域を形成してもよい。
【００３５】
請求項４に記載の発明においては、第１のドーパントを含む第１のベース領域（３ｂ）と、第２のドーパントを含む第２のベース領域（３ａ）を形成し、第１のベース領域がソース領域（４）の下部には配置されて、表面チャネル層（５）の下部には配置されないようにすることを特徴としている。
【００３６】
このように、表面チャネル層の下部には第２のドーパントを含む第２のベース領域が形成されないようにすれば、表面チャネル層への第２のドーパントの拡散を防止することができる。また、ソース領域の下部には第１のベース領域と第２のベース領域が形成されるようにすれば、ソース領域と半導体層（２）との間におけるピンチ抵抗を小さくでき、サージ耐量を高めることができる。
【００３７】
請求項５に記載の発明においては、半導体層（２）上に第２のドーパントを含む第２導電型の第２の半導体層（４１）を成膜する工程と、半導体基板の表面側から第２の半導体層を貫通して第１の半導体層に達する溝（４２）を形成することにより、第２の半導体層にて第２のベース領域（３ａ）を形成する工程と、溝内を含む第２の半導体層上に第１導電型の第３の半導体層（４３）をエピタキシャル成長させることにより、溝内を該第３の半導体層で埋める工程と、第３の半導体層における凹凸を平坦化する工程と、第１の半導体層の表層部の所定領域に、所定深さを有する第２のドーパントより拡散係数の大きな第１のドーパントを含む第２導電型の第１のベース領域（３ｂ）を形成する工程と、を備えていることを特徴としている。
【００３８】
このように、第２導電型の第２の半導体層を成膜したのち、この第２の半導体層に溝を形成することで第２のベース領域を形成すれば、イオン注入によらずに第１のベース領域を形成できるため、第２のドーパントの飛程が短くても第２のベース領域の実質的な接合深さを深くすることができる。これにより、パンチスルーを防止できる。また、拡散係数の大きな第１のドーパントで第１のベース領域を形成することにより、深い第１のベース領域をベースコンタクト部下部に形成可能となり、この底部でブレークダウンを起こさせることにより寄生トランジスタを動作させにくい構造とできる。従って、サージ耐量を高めることができる。
【００３９】
また、請求項６に示すように、半導体基板の表面から第２の半導体層の所定領域にイオン注入することで、第２半導体層を貫通して第１の半導体層に達する第１導電型の第３の半導体層（２ｂ）を形成すると共に、第２の半導体層にて第２のベース領域（３ａ）を形成するようにしてもよい。
【００４０】
このようにイオン注入によって第３半導体層を形成することにより、請求項５に示す溝形成工程、溝埋め込み工程、半導体表面の凹凸を平坦化する工程をなくし、製造プロセスを簡略化することができる。なお、この場合においても、請求項５に示す製造方法で形成したデバイスと同等の特性を期待できる。
【００４１】
なお、請求項７に示すように、表面チャネル層の下部には第１のドーパントを含む第１のベース領域が形成されないようにすれば、表面チャネル層への第１のドーパントの拡散を防止することができる。
【００４２】
請求項８に記載の発明においては、第１のベース領域の深さを第２のベース領域の深さよりも深くすることを特徴としている。
【００４３】
このように、拡散係数の大きな第１のドーパントを含む第１のベース領域が第２のベース領域よりも深くなるようにすることで、パンチスルーの発生を防止することができる。さらに、請求項４や請求項６の場合においては、第２のベース領域が形成された位置において部分的に深くできるため、この部分においてアバランシェブレークダウンし易くできる。
【００４４】
請求項９に記載の発明においては第１のベース領域を表面チャネル層から離間して形成することを特徴としている。
【００４５】
このように、第１のベース領域を表面チャネル層から離間させて形成すれば、より表面チャネル層への第１のドーパントの拡散を防止できる。
【００４６】
請求項１０に記載の発明においては、第１のベース領域と表面チャネル層とが接するようにしており、表面チャネル層中に含まれる第１のドーパントの濃度が、表面チャネル層中における第１導電型不純物の濃度よりも低くなるようにすることを特徴としている。
【００４７】
第１のベース領域と表面チャネル層とが接するような場合においても、表面チャネル層中に含まれる第１のドーパントの濃度が、表面チャネル層中における第１導電型不純物の濃度よりも低くなるようにすれば、表面チャネル層の導電型が反転しないようにできる。
【００４８】
具体的には、請求項１１に示すように、第１のドーパントとしてＢ（ボロン）を用い、第２のドーパントとしてＡｌ（アルミニウム）を用いることができる。
【００４９】
請求項１２に記載の発明においては、ベース領域は、第１のドーパントを含む第１のベース領域（３ｂ）と、第１のドーパントよりも拡散係数の小さな第２のドーパントを含む第２のベース領域（３ａ）とを有しており、第１のベース領域が表面チャネル層から離間した位置に形成されていることを特徴としている。
【００５０】
このように、第１のベース領域が表面チャネル層から離間した位置に形成されていることにより、第１ドーパントの拡散によるしきい値電圧の変動のない炭化珪素半導体装置とすることができる。
【００５１】
請求項１３に記載の発明においては、ベース領域は、第１のドーパントを含む第１のベース領域と、第１のドーパントよりも拡散係数の小さな第２のドーパントを含む第２のベース領域とを有しており、第１のベース領域がソース領域の下部には形成されており、表面チャネル層の下部には形成されていないことを特徴としている。
【００５２】
このように、第１のベース領域がソース領域の下部に形成されていることによりサージ耐量を高くすることができ、表面チャネル層の下部に形成されていないことにより、第１ドーパントの拡散によるしきい値電圧の変動をなくすことができる。
【００５３】
請求項１４に示すように、第１のベース領域が表面チャネル層から離間した位置に形成されてれば、よりしきい値電圧の変動をなくせる。
【００５４】
請求項１５に記載の発明においては、第１のベース領域が第２のベース領域よりも接合深さが深くなっていることを特徴としている。
【００５５】
このように、第２のベース領域を深くすることによって、パンチスルーの発生を抑制することができる。
【００５６】
具体的には、請求項１６に示すように、第１のドーパントはＢ（ボロン）であり、第２のドーパントはＡｌ（アルミニウム）で構成できる。
【００５７】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００５８】
（第１実施形態）
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００５９】
図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。但し、本実施形態における縦型パワーＭＯＳＦＥＴは、上述した図１１に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーＭＯＳＦＥＴのうち、図１１に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００６０】
図１１に示すＭＯＳＦＥＴでは、ｐ型ベース領域３を１種類のドーパントを用いて形成していたが、本実施形態では２種類のドーパントを用いて形成している。
【００６１】
ｐ型ベース領域３は、第１のドーパントとしてのＡｌがドーピングされて形成されたｐ- 型の領域３ａと、ドーパントとしてのＢがドーピングされて形成されたｐ+ 型の領域３ｂから構成されている。領域３ａは、表面チャネル層５と接しており、接合深さが浅くなっている。領域３ｂは、表面チャネル層５から離間して形成されており、接合深さが深くなっている。
【００６２】
つまり、ｐ型ベース領域３のうち、接合深さの浅い領域３ａを拡散係数が小さいＡｌで形成してＢの表面チャネル層５への拡散を抑制できるようにすると共に、接合深さの深い領域３ｂをＢで形成して飛程を長くし、ソース領域４の下部に活性化エネルギーの小さなＡｌと共にＢを形成することが可能となる。
【００６３】
これにより、表面チャネル層５へのＢの拡散によるしきい値電圧の変動、接合深さが浅くなることによるパンチスルー発生、及びサージ破壊の防止が図られている。
【００６４】
なお、ｐ型ベース領域３の接合深さは、図１１に示すＭＯＳＦＥＴと同等となっている。
【００６５】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２（ａ）〜（ｄ）に基づいて説明する。但し、上記した先の出願（特願平９−２５９０７６号）と同様の工程については図１２〜図１４を参照して説明を省略する。なお、図２は、図１に示す縦型パワーＭＯＳＦＥＴの断面図の左半分に該当する。
【００６６】
まず、図１２（ａ）に示すように、半導体基板１の上にｎ- 型エピ層２を形成したのち、ｐ型ベース領域３を形成する。
【００６７】
〔図２（ａ）に示す工程〕
まず、フォトレジスト法を用いてｎ- 型エピ層２の上の所定領域にＬＴＯ膜２１を成膜し、これをマスクとしてＢをイオン注入する。このとき、Ｂの注入深さが、後工程で施される熱処理（Ｂ、Ａｌ、Ｎ等の不純物の活性化アニール）や表面チャネル層５を成長させる際における熱処理によって、Ｂが表面チャネル層５に拡散しない程度、若しくは拡散しても表面チャネル層５への拡散量が１×１０15ｃｍ-3以下となるように制御する。具体的には、加速電圧を４００ｋｅＶと３５０ｋｅＶとし、ドーズ量を１×１０14ｃｍ-2程度としている。
【００６８】
その後、熱処理によってＢを活性化させる。これにより、ｎ- 型エピ層２の表面よりも内側、つまり後工程で形成される表面チャネル層５から離間した位置に、Ｂが注入された領域３ｂが形成される。
【００６９】
このように、ｐ型ベース領域３のうち、接合深さの深い部分を飛程の長いＢで形成しているため、Ａｌで形成する場合と比べて、接合深さを容易に深くすることができる。さらに、ｐ型ベース領域３のうち、接合深さの深い部分をＢで形成しているため、Ａｌで形成する場合と比べて活性化エネルギーを小さくでき、活性化率を高くできる。このため、ｎ+ 型ソース領域４とｎ- 型エピ層２との間におけるピンチ抵抗を低くできる。
【００７０】
〔図２（ｂ）に示す工程〕
次に、もう一度、ＬＴＯ膜２１をマスクとしてＡｌをイオン注入する。このとき、Ａｌが、先に注入したＢの注入層の最上部からｎ- 型エピ層２の最表面まで注入されるようにする。具体的には、加速電圧を４００ｋｅＶ、２５０ｋｅＶ、１５０ｋｅＶ、３０ｋｅＶとし、ドーズ量を１×１０14ｃｍ-2としている。
【００７１】
その後、熱処理を施してＡｌを活性化させる。これにより、ｎ- 型エピ層２の表面で終端するように、つまり後工程で形成される表面チャネル層５に接する位置に、Ａｌが注入されて領域３ａが形成される。
【００７２】
このように、ｐ型ベース領域３のうち、接合深さの浅い部分を拡散係数が小さいＡｌで形成することにより、Ｂがドーピングされた領域３ｂが表面チャネル層５に直接的に接しないようにできる。このため、活性化アニール時における表面チャネル層５へのＢの拡散を抑制することができる。
【００７３】
このように、図２（ａ）、（ｂ）に示す工程において、ｐ型ベース領域３のうち、接合深さの浅い部分を拡散係数が小さいＡｌで形成すると共に、接合深さの深い部分を深くまで注入し易くかつ拡散係数が大きいＢで形成しているため、表面チャネル層５へのＢの拡散を抑制できると共に、接合深さを深くし易くでき、後述するｎ+ 型ソース領域４の下部に活性化エネルギーの小さなＡｌとＢ両方を形成することが可能となり、Ｂのみの場合に比べて活性化率を高くすることができる。
【００７４】
従って、表面チャネル層５へのＢの拡散によるしきい値電圧の変動を防止できると共に、接合深さが浅くなることによるパンチスルーの発生を防止でき、さらにｎ+ 型ソース領域４とｎ- 型エピ層２との間におけるピンチ抵抗を小さくしてサージ耐量を高くすることができる。
【００７５】
なお、Ａｌのイオン注入用マスクとＢのイオン注入用マスクとして、同一のＬＴＯ膜２１を用いることにより、マスクずれを見込んだ耐圧設計をする必要をなくすことができると共に、製造プロセスの簡略化を図ることができる。
【００７６】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２１を除去したのち、Ａｌ注入層の表面を含むｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。
【００７７】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００７８】
具体的には、ｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００７９】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００８０】
また、図１に示すように、ｐ型ベース領域３は、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ型ベース領域３が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ型ベース領域３から空乏層を延ばすということができないため、ｐ型ベース領域３をソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００８１】
なお、ｐ型ベース領域３の不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
【００８２】
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ型ベース領域３や表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００８３】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００８４】
そして、引き続き、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４を形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００８５】
〔図２（ｄ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてｐ型不純物をイオン注入し、ｐ型ベース領域３上の表面チャネル層５を部分的にｐ型半導体に反転させる。これにより、後工程で形成されるソース電極１０とｐ型ベース領域３との電気的接続が可能となる。
【００８６】
この後、先の出願と同様に、図１４に示す工程を施し、ゲート酸化膜７を介してゲート電極８を形成し、さらにソース電極１０やドレイン電極１１をすることによって、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００８７】
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００８８】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００８９】
つまり、ゲート電極８の仕事関数を第１の仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００９０】
また、オフ状態において、空乏領域は、ｐ型ベース領域３及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４から表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００９１】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
【００９２】
（第２実施形態）
第１実施形態では、ｐ型ベース領域３のうち接合深さが浅い部分となる領域３ａを形成したのちに、表面チャネル層５を形成しているが、本実施形態では、表面チャネル層５を形成した後に領域３ａを形成する場合を示す。図３（ａ）〜（ｄ）に基づいて本実施形態における製造工程を説明する。なお、この図は第１実施形態における図２に示される製造工程に代わる部分を示している。
【００９３】
〔図３（ａ）に示す工程〕
まず、図２（ａ）に示す工程と同様の工程を行い、ＬＴＯ膜２１をマスクとしたイオン注入にてｐ型ベース領域３のうち接合深さが深い部分にＢが注入された領域３ｂを形成する。
【００９４】
〔図３（ｂ）に示す工程〕
次に、ＬＴＯ膜２１を除去したのち、ｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。
【００９５】
その後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２４を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４を形成する。なお、このときのイオン注入条件は、第１実施形態と同様としている。
【００９６】
〔図３（ｃ）に示す工程〕
引き続き、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２５を配置したのち、これをマスクとしてＡｌをイオン注入して領域３ａを形成する。これにより、ｐ型ベース領域３のうち接合深さが浅い部分が形成される。なお、このきのイオン注入条件は、第１実施形態と同様としている。
【００９７】
〔図３（ｄ）に示す工程〕
そして、ＬＴＯ膜２５を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２６を配置し、これをマスクとしてｐ型不純物をイオン注入し、ｐ型ベース領域３上の表面チャネル層５を部分的にｐ型半導体に反転させる。これにより、後工程で形成されるソース電極１０とｐ型ベース領域３との電気的接続が可能となる。
【００９８】
この後、図１４に示す工程を施せば、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。このように、表面チャネル層５を形成した後に領域３ａを形成してもよい。
【００９９】
（第３実施形態）
本実施形態は第１実施形態におけるｐ型ベース領域３の構造を変更したものである。従って、ＭＯＳＦＥＴの主な構造は第１実施形態と同様であるため、第１実施形態と異なる部分のみ説明する。
【０１００】
図４に本実施形態におけるＭＯＳＦＥＴの断面図を示す。ｐ型ベース領域３は、Ａｌをドーパントとして形成した領域３ａ、Ｂをドーパントとして形成した領域３ｂ、及びソース電極１０とのコンタクト用の領域３ｃを有している。
【０１０１】
領域３ａは、表面チャネル層５の下部を含んだ所定領域に形成されている。領域３ｂは、表面チャネル層５の下部を含まないように形成されており、領域３ａよりも接合深さが深くなっている。つまり、領域３ｂが形成された部分だけ部分的に接合深さが深くなっており、この部分においてｐ型ベース領域３と半導体基板１との距離が短くなっている。
【０１０２】
従って、この領域３ｂがディープベース層として働き、この部分における電界強度を高くでき、アバランシェブレークダウンし易くなるようにできる。
【０１０３】
なお、図では示されていないが領域３ｂは領域３ａと部分的にオーバラップしており、領域３Ｂが単独で形成されている場合よりも活性化率を向上させている。
【０１０４】
次に、このように構成されたＭＯＳＦＥＴの製造工程について図５、図６を基に説明する。但し、ここでは第１実施形態と異なる部分についてのみ説明する。
【０１０５】
〔図５（ａ）に示す工程〕
ｎ- 型エピ層２の上にＬＴＯ膜３１を配置したのち、ＬＴＯ膜３１の所定領域を開口させる。そして、ＬＴＯ膜３１をマスクとしてＢをイオン注入して領域３ｂを形成する。このときのイオン注入の条件は第１実施形態と同様ととしている。
【０１０６】
このとき、基板表面から見て、ＬＴＯ膜３１の開口部分が後工程で形成される表面チャネル層５とオーバラップしないようにすると共に、ｎ+ 型ソース領域４とオーバラップするようにしている。これにより、表面チャネル層５の下部にはＢが注入されず、ｎ+ 型ソース領域４の下部にはＢが注入されるようにしている。
【０１０７】
〔図５（ｂ）に示す工程〕
活性化アニールを行い、注入されたＢイオンを活性化する。このとき、表面チャネル層５の下部にはＢが注入された領域３ｂが形成されないようになっているため、Ｂの表面チャネル層５への拡散を防止することができる。これにより、しきい値電圧の変動を防止することができる。
【０１０８】
また、ｎ+ 型ソース領域４の下部にはＢが注入されるようにしているため、ｎ+ 型ソース領域４とｎ- 型エピ層２との間におけるピンチ抵抗を小さくできる。これのより、サージ耐量を高くすることができる。
【０１０９】
なお、このように、表面チャネル層５の下部に領域３ｂが形成されないようにすれば表面チャネル層５へのＢの拡散を防止できるため、領域３ｂとｎ- 型エピ層２の表面との間隔が短くなっていてもよいが、領域３ｂを表面チャネル層５から離間して形成することでより効率的に上記拡散を防止できる。
【０１１０】
〔図５（ｃ）に示す工程〕
ｎ- 型エピ層２の上にＬＴＯ膜３２を配置すると共に、ＬＴＯ膜３２の所定領域を開口させたのち、ＬＴＯ膜３２をマスクとしてＡｌをイオン注入する。このとき、ｎ- 型エピ層２の上面から見たときに、ＬＴＯ膜３２の開口部分が深い領域３ｂを含む大きさとなるようにして、後工程で形成する表面チャネル層５の下方にもイオンが注入されるようにする。
【０１１１】
なお、このときのイオン注入の条件は第１実施形態と同様としている。
【０１１２】
これにより、Ａｌが注入された領域３ａが形成される。この領域３ａがｐ型ベース領域３のうち接合深さが浅い部分を構成している。領域３ａは、ｎ- 型エピ層２の上面から見たときに、領域３ｂよりも広い範囲で形成される。
【０１１３】
〔図５（ｄ）に示す工程〕
ＬＴＯ膜３２を除去したのち、ｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。
【０１１４】
〔図６（ａ）に示す工程〕
フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜３３を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４を形成する。このときのイオン注入条件は、第１実施形態と同様としている。
【０１１５】
〔図６（ｂ）に示す工程〕
そして、ＬＴＯ膜３３を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜３４を配置し、これをマスクとしてｐ型不純物をイオン注入し、ｐ型ベース領域３上の表面チャネル層５を部分的にｐ型半導体に反転させる。これにより、後工程で形成されるソース電極１０とｐ型ベース領域３との電気的接続が可能となる。
【０１１６】
この後、図１４に示す工程を施せば、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１１７】
このように、Ｂをドーパントとする領域３ｂが表面チャネル層５の下部には形成されないようにすることでしきい値電圧の変動が防止できると共に、領域３ａと領域３ｂがｎ+ 型ソース領域とｎ- 型エピ層２との間に形成されるようにすることでピンチ抵抗を小さくしてサージ耐量を高くすることができる。
【０１１８】
（第４実施形態）
本実施形態は第１実施形態におけるｐ型ベース領域３の構造を変更したものである。従って、ＭＯＳＦＥＴの主な構造は第１実施形態と同様であるため、第１実施形態と異なる部分のみ説明する。
【０１１９】
図７に本実施形態におけるＭＯＳＦＥＴの断面図を示す。ｐ型ベース領域３は、Ａｌをドーパントとして形成した領域３ａ、Ｂをドーパントとして形成した領域３ｂ、及びソース電極１０とのコンタクト用の領域３ｃを有している。
【０１２０】
領域３ａは、エピタキシャル成長等によって、表面チャネル層５の下部を含んだ所定領域に形成されている。領域３ｂは、表面チャネル層５の下部を含まないようにイオン注入によって形成されており、領域３ａよりも接合深さが深くなっている。つまり、領域３ｂが形成された部分だけ部分的に接合深さが深くなっており、この部分においてｐ型ベース領域３と半導体基板１との距離が短くなっている。従って、この領域３ｂがディープベース層として働く。
【０１２１】
次に、このような構造を有するＭＯＳＦＥＴの製造工程について図８〜図１０を基に説明する。但し、第１実施形態と製造工程の異なる部分についてのみ説明する。
【０１２２】
〔図８（ａ）に示す工程〕
ｎ- 型エピ層２の上に、Ａｌをドーピングしたｐ- 型層４０をエピタキシャル成長させる。このｐ- 型層４０が領域３ａを構成する。このように、イオン注入によらずにエピタキシャル成長によってＡｌをドーパントとする領域３ａを形成することによって、Ａｌをドーパントとして用いた場合においてもｐ型ベース領域３の厚さを厚く、つまり、実質的に接合深さを深くすることができる。
【０１２３】
〔図８（ｂ）に示す工程〕
フォトレジスト法を用いてｐ- 型層４０の上の所定領域にＩＴＯ膜４１を配置し、これをマスクとしてエッチングを行う。これにより、ｐ- 型層４０を貫通しｎ- 型エピ層２まで達する溝４２が形成される。
【０１２４】
〔図８（ｃ）に示す工程〕
次に、溝４２の内を含むｐ- 型層４０の上面全面にｎ- 型層４３をエピタキシャル成長させる。これにより、溝４２の内がｎ- 型層４３で埋まる。
【０１２５】
〔図８（ｄ）に示す工程〕
ｐ- 型層４０が露出するまで表面研磨を行い、基板表面を平坦化する。これにより、ｎ- 型エピ層２と共にドリフト領域として働くｎ- 型エピ層２ａが形成される。
【０１２６】
〔図９（ａ）に示す工程〕
ｎ- 型エピ層２の上にＬＴＯ膜４４を配置したのち、ＬＴＯ膜４４の所定領域を開口させ、これをマスクとしてＢをイオン注入する。このときのイオン注入の条件は第１実施形態と同様としている。
【０１２７】
このとき、基板表面から見て、ＬＴＯ膜４２の開口部分が後工程で形成される表面チャネル層５とオーバラップしないようにして、表面チャネル層５の下部にはＢが注入されないようにしている。
【０１２８】
〔図９（ｂ）に示す工程〕
活性化アニールを行い、領域３ｂにおけるＢイオンを活性化する。これにより、領域３ｂの接合深さが深くなる。このとき、表面チャネル層５の下部にはＢが注入されないようにしているため、領域３ｂに注入されたＢが拡散しても、表面チャネル層５への拡散を防止することができる。これにより、しきい値電圧の変動を防止することができる。
【０１２９】
また、第３実施形態と同様に、領域３ｂの接合深さをより大きくでき、ディープベース層として働くようにできる。
【０１３０】
〔図９（ｃ）に示す工程〕
ＬＴＯ膜４４を除去したのち、ｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。このエピタキシャル成長における熱処理においても、表面チャネル層５の下部にはＢが注入されないようにしていることから、表面チャネル層５へのＢの拡散を防止することができる。
【０１３１】
〔図１０（ａ）に示す工程〕
フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜４５を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入して、ｎ+ 型ソース領域４を形成する。このときのイオン注入条件は、第１実施形態と同様である。
【０１３２】
〔図１０（ｂ）に示す工程〕
そして、ＬＴＯ膜４５を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜４６を配置し、これをマスクとしてｐ型不純物をイオン注入し、ｐ型ベース領域３上の表面チャネル層５を部分的にｐ型半導体に反転させる。これにより、後工程で形成されるソース電極１０とｐ型ベース領域３との電気的接続が可能となる。
【０１３３】
この後、図１４に示す工程を施せば、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１３４】
このように、Ａｌをドーパントとする領域３ａをイオン注入ではないエピタキシャル成長等によって形成した場合、容易にｐ型ベース領域３の実質的な接合深さを深くすることができる。これにより、第３実施形態と同様の効果が得られるだけでなく、Ａｌをドーパントとして用いても容易にパンチスルーの発生を防止することができる。
【０１３５】
（第５実施形態）
本実施形態は第４実施形態におけるｎ-型エピ層２ａの製造工程を変更したものである。従って、第４実施形態と異なる部分についてのみ説明する。
【０１３６】
〔図１１（ａ）に示す工程〕
第４実施形態における図８（ａ）に示す工程と同様の工程を施し、領域３ａを構成するｐ- 型層４０をエピタキシャル成長させる。
【０１３７】
〔図１１（ｂ）に示す工程〕
次に、ＬＴＯ膜５１を成膜し、フォトエッチングによりパターニングを行ない、これをマスクとしてＮ、Ｐ等のｎ型不純物をイオン注入し、ｎ型イオン注入層５１を形成する。
【０１３８】
〔図１１（ｃ）に示す工程〕
続いて、イオン注入の際にマスクとして用いたＬＴＯ膜５１を除去し、１４００〜１５００℃の高温で注入された不純物の活性化熱処理を行ない、ｎ型イオンが注入された部分においてｐ型ベース領域３の導電型を反転させ、ｎ-型層２ｂを形成する。
【０１３９】
この後は、第４実施形態と同様に図９（ａ）〜（ｃ）に示す工程、図１０（ａ）、（ｂ）に示す工程を経て、第４実施形態と同様の構成を有するＭＯＳＦＥＴが完成する。
【０１４０】
このように、イオン注入によってｎ-型層２ｂを形成しているため、第４実施形態で必要とされていた溝４２を形成する工程、ｎ- 型層４３をエピタキシャル成長させる工程、ｎ-型層４３を平坦化させる工程等の数多くの高度な技術が必要とされる工程を省略することができる。これにより、デバイス形成を簡略化することができる。
【図面の簡単な説明】
【図１】第１実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】第２実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】第３実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図５】図４に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図７】第４実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図８】図７に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図９】図８に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１０】図９に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１１】第５実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１２】本発明者らが先に出願したプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図１３】図１２に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１４】図１３に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１５】図１４に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１６】Ｂ（ボロン）の拡散深さと不純物濃度のプロファイルを示す図である。
【符号の説明】
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型ベース領域、
３ａ…Ａｌが注入された領域、３ｂ…Ｂが注入された領域、
４…ｎ+ 型ソース領域、５…表面チャネル層、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a silicon carbide semiconductor device, and more particularly to an insulated gate field effect transistor, particularly a vertical power MOSFET for high power.
[0002]
[Prior art]
The present applicant has filed in Japanese Patent Application No. 9-259076 for a planar MOSFET with improved channel mobility and reduced on-resistance.
[0003]
A cross-sectional view of the planar MOSFET is shown in FIG. 12, and the structure of the planar MOSFET will be described with reference to FIG.
[0004]
N made of silicon carbide + The mold semiconductor substrate 1 has a top surface as a main surface 1a and a bottom surface opposite to the main surface as a back surface 1b. This n + N made of silicon carbide having a dopant concentration lower than that of substrate 1 on main surface 1a of type semiconductor substrate 1 - Type epitaxial layer (hereinafter n - 2) (referred to as a type epi layer).
[0005]
n - The predetermined region in the surface layer portion of the type epi layer 2 has p having a predetermined depth. - A mold base region 3 is formed. This p - The mold base region 3 is formed using B (boron) or Al (aluminum) as a dopant. P - The predetermined region of the surface layer portion of the mold base region 3 is n shallower than the base region 3 + A mold source region 4 is formed.
[0006]
N + Type source region 4 and n - P so as to connect to the epitaxial layer 2 - N on the surface of the mold base region 3 - A type SiC layer 5 is extended. This n - The type SiC layer 5 is formed by epitaxial growth, and the epitaxial film crystal is 4H, 6H, or 3C. This n - The type SiC layer 5 functions as a channel forming layer during device operation. N - The type SiC layer 5 is referred to as a surface channel layer.
[0007]
The surface channel layer 5 is formed using N (nitrogen) as a dopant, and the dopant concentration is, for example, 1 × 10. 15 cm -3 ~ 1x10 17 cm -3 Low concentration, and n - Type epi layer 2 and p - It is below the dopant concentration of the mold base region 3. Thereby, low on-resistance is achieved.
[0008]
The upper surface of the surface channel layer 5 and n + A gate oxide film 7 is formed on the upper surface of the mold source region 4 by thermal oxidation. Further, a gate electrode 8 is formed on the gate oxide film 7. The gate electrode 8 is covered with an insulating film 9. As the insulating film 9, an LTO (Low Temperature Oxide) film is used. A source electrode 10 is formed thereon, and the source electrode 10 is n + Type source region 4 and p - It is in contact with the mold base region 3. N + A drain electrode layer 11 is formed on the back surface 1 b of the type semiconductor substrate 1.
[0009]
The planar MOSFET configured in this manner operates in an accumulation mode that induces a channel without inverting the conductivity type of the channel formation layer, and therefore has a higher channel mobility than an inversion mode MOSFET that inverts the conductivity type. And the on-resistance can be reduced.
[0010]
Next, a manufacturing process of the MOSFET shown in FIG. 12 will be described with reference to FIGS.
[0011]
[Step shown in FIG. 13 (a)]
First, an n-type 4H or 6H or 3C-SiC substrate, that is, n + A type semiconductor substrate 1 is prepared. Where n + The type semiconductor substrate 1 has a thickness of 400 μm, and the main surface 1a is a (0001) Si plane or a (112-0) a plane. The main surface 1a of the substrate 1 has an n thickness of 5 μm. - The epitaxial epitaxial layer 2 is epitaxially grown. In this example, n - The type epi layer 2 is obtained with the same crystal as the underlying substrate 1 and becomes an n-type 4H or 6H or 3C-SiC layer.
[0012]
[Step shown in FIG. 13B]
n - An LTO film 120 is arranged in a predetermined region on the type epi layer 2 and this is used as a mask for B + (Or aluminum) ion implantation, p - A mold base region 3 is formed. The ion implantation conditions at this time are a temperature of 700 ° C. and a dose of 1 × 10 6. 16 cm -2 It is said.
[0013]
[Step shown in FIG. 13 (c)]
After removing the LTO film 120, p - N including the mold base region 3 - A surface channel layer 5 is epitaxially grown on the type epitaxial layer 2 by a chemical vapor deposition (CVD) method.
[0014]
[Step shown in FIG. 14A]
An LTO film 121 is arranged in a predetermined region on the surface channel layer 5, and n-type impurities such as N (nitrogen) are ion-implanted using this as a mask. + A mold source region 4 is formed. The ion implantation conditions at this time are 700 ° C., and the dose is 1 × 10. 15 cm -2 It is said.
[0015]
[Step shown in FIG. 14B]
Then, after removing the LTO film 121, an LTO film 122 is disposed in a predetermined region on the surface channel layer 5 using a photoresist method, and this is used as a mask to perform p - The surface channel layer 5 on the mold base region 3 is partially etched away.
[0016]
[Step shown in FIG. 15 (a)]
After removing the LTO film 122, wet oxidation (H 2 + O 2 The gate oxide film 7 is formed by the pyrogenic method. At this time, the ambient temperature is set to 1080 ° C.
[0017]
Thereafter, a gate electrode 8 made of polysilicon is deposited on the gate insulating film 7 by LPCVD. The film forming temperature at this time is 600 ° C.
[0018]
[Step shown in FIG. 15B]
Subsequently, after unnecessary portions of the gate insulating film 7 are removed, an insulating film 9 made of LTO is formed to cover the gate insulating film 7. More specifically, the film formation temperature is 425 ° C., and 1000 ° C. annealing is performed after the film formation.
[0019]
[Step shown in FIG. 15C]
Then, the source electrode 10 and the drain electrode 11 are arranged by metal sputtering at room temperature. Further, annealing at 1000 ° C. is performed after film formation.
[0020]
In this way, the vertical power MOSFET shown in FIG. 12 is completed.
[0021]
[Problems to be solved by the invention]
In the earlier application mentioned above, p - It is shown that B or Al is used as a dopant for forming the mold base region 3.
[0022]
However, when B is used as a dopant, as shown in the relationship between the heat treatment temperature of B and the profile shown in FIG. In addition, B diffuses into the surface channel layer 5 during the heat treatment during the growth of the surface channel layer 5, resulting in a problem that the impurity concentration of the surface channel layer 5 increases and the threshold voltage increases.
[0023]
Furthermore, since B has a larger activation energy and lower activation rate than Al, the source region 4 and n - This causes a problem that the pinch resistance of the portion sandwiched between the mold epi layers 2 is increased and surge breakdown is likely to occur.
[0024]
On the other hand, when Al is used as a dopant to solve the above problem, the range of ion implantation is shorter than that of B. + Less p for type source region 4 - There is a problem in that the die base region 3 cannot be deepened and punch-through is likely to occur.
[0025]
The present invention has been made in view of the above problems, and a first object thereof is to provide a silicon carbide semiconductor device and a method for manufacturing the same, which can prevent fluctuations in threshold voltage.
[0026]
A second object is to provide a silicon carbide semiconductor device having a high surge resistance and a method for manufacturing the same.
[0027]
Furthermore, it is a third object to provide a silicon carbide semiconductor device that can prevent punch-through and a method for manufacturing the same.
[0028]
[Means for Solving the Problems]
In order to achieve the above object, the following technical means are adopted.
[0029]
In the first aspect of the present invention, the first base having a predetermined depth containing the first dopant of the second conductivity type at a position spaced from the surface of the semiconductor layer in a predetermined region of the surface layer portion of the semiconductor layer. The step of forming the region (3b) and a diffusion coefficient smaller than that of the first dopant of the second conductivity type that overlaps the first base region and terminates at the surface portion of the semiconductor layer in a predetermined region of the surface layer portion of the semiconductor layer And a step of forming the second base region (3a) containing the second dopant.
[0030]
In this way, the second base region is formed with the second dopant having a small diffusion coefficient and terminates at the surface portion of the semiconductor layer, and the first base region is located at a position separated from the surface of the semiconductor layer by the first dopant. Since the diffusion of the first dopant having a high diffusion coefficient into the surface channel layer can be suppressed, variation in the threshold voltage can be prevented.
[0031]
The invention described in claim 2 is characterized in that the mask for forming the first base region and the mask for forming the second base region are also used as the same mask.
[0032]
Thus, by using both the mask for forming the first base region and the mask for forming the second base region, it is possible to eliminate the need for a withstand voltage design that allows for mask displacement, The manufacturing process can be simplified.
[0033]
In the third aspect of the invention, after the surface channel layer (5) is formed, the first dopant overlaps the first base region and contacts the surface channel layer in a predetermined region of the surface layer portion of the semiconductor layer. A second base region (3a) of the second conductivity type including a second dopant having a small diffusion coefficient is formed.
[0034]
As described above, the second base region may be formed after the surface channel layer is formed.
[0035]
In the invention described in claim 4, the first base region (3b) containing the first dopant and the second base region (3a) containing the second dopant are formed, and the first base region is It is characterized by being disposed below the source region (4) and not disposed below the surface channel layer (5).
[0036]
As described above, if the second base region containing the second dopant is not formed below the surface channel layer, the diffusion of the second dopant into the surface channel layer can be prevented. Further, if the first base region and the second base region are formed below the source region, the pinch resistance between the source region and the semiconductor layer (2) can be reduced, and the surge resistance can be increased. be able to.
[0037]
In a fifth aspect of the present invention, a step of forming a second conductive type second semiconductor layer (41) containing a second dopant on the semiconductor layer (2), and a step from the surface side of the semiconductor substrate. Forming a second base region (3a) in the second semiconductor layer by forming a groove (42) that penetrates the two semiconductor layers and reaches the first semiconductor layer, and includes the inside of the groove Epitaxially growing a third semiconductor layer (43) of the first conductivity type on the second semiconductor layer, and filling the groove with the third semiconductor layer, and flattening irregularities in the third semiconductor layer And a first base region (3b) of the second conductivity type including a first dopant having a diffusion coefficient larger than that of the second dopant having a predetermined depth in a predetermined region of the surface layer portion of the first semiconductor layer. And a step of forming the structure.
[0038]
As described above, if the second base region is formed by forming a groove in the second semiconductor layer after forming the second conductive type second semiconductor layer, the second semiconductor layer is formed without ion implantation. Since one base region can be formed, the substantial junction depth of the second base region can be increased even if the range of the second dopant is short. Thereby, punch-through can be prevented. Further, by forming the first base region with the first dopant having a large diffusion coefficient, the deep first base region can be formed below the base contact portion, and by causing breakdown at the bottom, the parasitic transistor It is possible to make the structure difficult to operate. Therefore, the surge resistance can be increased.
[0039]
According to a sixth aspect of the present invention, the first conductivity type that reaches the first semiconductor layer through the second semiconductor layer by ion implantation from the surface of the semiconductor substrate into a predetermined region of the second semiconductor layer. The third semiconductor layer (2b) may be formed, and the second base region (3a) may be formed from the second semiconductor layer.
[0040]
By forming the third semiconductor layer by ion implantation as described above, the manufacturing process can be simplified by eliminating the groove forming step, the groove filling step, and the step of flattening the irregularities on the semiconductor surface. . Even in this case, characteristics equivalent to those of the device formed by the manufacturing method described in claim 5 can be expected.
[0041]
According to a seventh aspect of the present invention, if the first base region containing the first dopant is not formed below the surface channel layer, diffusion of the first dopant into the surface channel layer is prevented. be able to.
[0042]
The invention according to claim 8 is characterized in that the depth of the first base region is made deeper than the depth of the second base region.
[0043]
As described above, by causing the first base region including the first dopant having a large diffusion coefficient to be deeper than the second base region, it is possible to prevent the occurrence of punch-through. Furthermore, in the case of Claim 4 or Claim 6, since it can deepen partially in the position in which the 2nd base area | region was formed, it can make it easy to carry out an avalanche breakdown in this part.
[0044]
The invention according to claim 9 is characterized in that the first base region is formed apart from the surface channel layer.
[0045]
Thus, if the first base region is formed away from the surface channel layer, diffusion of the first dopant into the surface channel layer can be further prevented.
[0046]
In the invention described in claim 10, the first base region and the surface channel layer are in contact with each other, and the concentration of the first dopant contained in the surface channel layer is such that the first conductivity in the surface channel layer is the same. It is characterized by being lower than the concentration of the type impurity.
[0047]
Even when the first base region and the surface channel layer are in contact with each other, the concentration of the first dopant contained in the surface channel layer is made lower than the concentration of the first conductivity type impurity in the surface channel layer. By doing so, the conductivity type of the surface channel layer can be prevented from being reversed.
[0048]
Specifically, as shown in claim 11, B (boron) can be used as the first dopant and Al (aluminum) can be used as the second dopant.
[0049]
In the invention described in claim 12, the base region includes a first base region (3b) including the first dopant and a second base including a second dopant having a diffusion coefficient smaller than that of the first dopant. And the first base region is formed at a position separated from the surface channel layer.
[0050]
Thus, since the first base region is formed at a position separated from the surface channel layer, a silicon carbide semiconductor device in which the threshold voltage does not fluctuate due to the diffusion of the first dopant can be obtained.
[0051]
In a thirteenth aspect of the invention, the base region includes a first base region containing a first dopant and a second base region containing a second dopant having a diffusion coefficient smaller than that of the first dopant. The first base region is formed below the source region, and is not formed below the surface channel layer.
[0052]
As described above, the surge resistance can be increased by forming the first base region under the source region, and the first base region is formed by diffusion of the first dopant by not being formed under the surface channel layer. The fluctuation of the threshold voltage can be eliminated.
[0053]
As shown in claim 14, if the first base region is formed at a position separated from the surface channel layer, the fluctuation of the threshold voltage can be further eliminated.
[0054]
The invention according to claim 15 is characterized in that the junction depth of the first base region is deeper than that of the second base region.
[0055]
In this way, the occurrence of punch-through can be suppressed by deepening the second base region.
[0056]
Specifically, as shown in claim 16, the first dopant can be B (boron) and the second dopant can be Al (aluminum).
[0057]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments shown in the drawings will be described below.
[0058]
(First embodiment)
FIG. 1 shows a cross-sectional view of a normally-off n-channel type planar MOSFET (vertical power MOSFET) in the present embodiment. This device is suitable when applied to a rectifier for an inverter or an alternator for a vehicle.
[0059]
The structure of the vertical power MOSFET will be described with reference to FIG. However, since the vertical power MOSFET in the present embodiment has substantially the same structure as the MOSFET shown in FIG. 11 described above, only different portions will be described. Note that, in the vertical power MOSFET in the present embodiment, the same parts as those in the MOSFET shown in FIG.
[0060]
In the MOSFET shown in FIG. 11, the p-type base region 3 is formed using one type of dopant, but in this embodiment, it is formed using two types of dopant.
[0061]
The p-type base region 3 is formed by doping Al as a first dopant. - Type region 3a and p formed by doping B as a dopant + It consists of a mold region 3b. Region 3a is in contact with surface channel layer 5 and has a shallow junction depth. Region 3b is formed away from surface channel layer 5 and has a deep junction depth.
[0062]
That is, in the p-type base region 3, the region 3a having a shallow junction depth is formed of Al having a small diffusion coefficient so that the diffusion of B into the surface channel layer 5 can be suppressed, and the region having a deep junction depth is formed. 3b is formed of B to increase the range, and B can be formed under the source region 4 together with Al having a small activation energy.
[0063]
Thereby, fluctuations in threshold voltage due to diffusion of B into the surface channel layer 5, occurrence of punch-through due to shallow junction depth, and prevention of surge breakdown are achieved.
[0064]
Note that the junction depth of the p-type base region 3 is equivalent to that of the MOSFET shown in FIG.
[0065]
Next, the manufacturing process of the vertical power MOSFET shown in FIG. 1 will be described with reference to FIGS. However, description of steps similar to those of the above-mentioned previous application (Japanese Patent Application No. 9-259076) will be omitted with reference to FIGS. 2 corresponds to the left half of the sectional view of the vertical power MOSFET shown in FIG.
[0066]
First, as shown in FIG. 12A, n is formed on the semiconductor substrate 1. - After forming the epitaxial layer 2, the p-type base region 3 is formed.
[0067]
[Step shown in FIG. 2 (a)]
First, n using a photoresist method - An LTO film 21 is formed in a predetermined region on the type epi layer 2, and B is ion-implanted using this as a mask. At this time, the implantation depth of B is changed by the heat treatment (activation annealing of impurities such as B, Al, N, etc.) performed in a later step or the heat treatment in growing the surface channel layer 5. The amount of diffusion into the surface channel layer 5 is 1 × 10 15 cm -3 Control to be as follows. Specifically, the acceleration voltage is 400 keV and 350 keV, and the dose amount is 1 × 10 10. 14 cm -2 It is about.
[0068]
Thereafter, B is activated by heat treatment. As a result, n - A region 3b into which B is implanted is formed on the inner side of the surface of the type epi layer 2, that is, at a position away from the surface channel layer 5 formed in a later step.
[0069]
Thus, in the p-type base region 3, the deep junction portion is formed with B having a long range, so that the junction depth can be easily increased as compared with the case of forming with Al. it can. Further, in the p-type base region 3, since the deep junction portion is formed of B, the activation energy can be reduced and the activation rate can be increased as compared with the case of forming with Al. For this reason, n + Type source region 4 and n - The pinch resistance with the type epi layer 2 can be lowered.
[0070]
[Step shown in FIG. 2 (b)]
Next, Al is ion-implanted again using the LTO film 21 as a mask. At this time, Al is n from the top of the implanted layer of B implanted earlier. - The implantation is performed up to the outermost surface of the mold epilayer 2. Specifically, the acceleration voltage is 400 keV, 250 keV, 150 keV, 30 keV, and the dose is 1 × 10. 14 cm -2 It is said.
[0071]
Thereafter, heat treatment is performed to activate Al. As a result, n - Al is implanted to form a region 3 a so as to terminate at the surface of the type epi layer 2, that is, at a position in contact with the surface channel layer 5 formed in a later step.
[0072]
As described above, by forming the shallow junction portion of the p-type base region 3 with Al having a small diffusion coefficient, the B-doped region 3 b does not directly contact the surface channel layer 5. it can. For this reason, B diffusion to the surface channel layer 5 during activation annealing can be suppressed.
[0073]
2A and 2B, the shallow portion of the p-type base region 3 is formed of Al having a small diffusion coefficient, and the portion of the deep junction depth is formed. Since it is formed of B which is easy to inject deeply and has a large diffusion coefficient, it is possible to suppress the diffusion of B into the surface channel layer 5 and to easily increase the junction depth. + It becomes possible to form both Al and B having a small activation energy under the mold source region 4, and the activation rate can be increased as compared with the case of only B.
[0074]
Therefore, fluctuations in threshold voltage due to diffusion of B into the surface channel layer 5 can be prevented, punch-through can be prevented from occurring due to shallow junction depth, and n + Type source region 4 and n - The surge resistance can be increased by reducing the pinch resistance between the epitaxial layer 2 and the epitaxial layer 2.
[0075]
By using the same LTO film 21 as the Al ion implantation mask and the B ion implantation mask, it is possible to eliminate the need for a withstand voltage design that allows for mask misalignment and simplify the manufacturing process. Can be planned.
[0076]
[Step shown in FIG. 2 (c)]
After removing the LTO film 21, n including the surface of the Al injection layer - Impurity concentration of 1 × 10 on the epitaxial layer 2 16 cm -3 Thereafter, the surface channel layer 5 having a film thickness of 0.3 μm or less is epitaxially grown.
[0077]
At this time, in order to make the vertical power MOSFET normally-off type, the thickness (film thickness) of the surface channel layer 5 is changed from the p-type base region 3 to the surface channel layer 5 when no voltage is applied to the gate electrode 8. The expansion amount of the depletion layer is made smaller than the sum of the expansion amount of the depletion layer extending from the gate oxide film 7 to the surface channel layer 5.
[0078]
Specifically, the extension amount of the depletion layer extending from the p-type base region 3 to the surface channel layer 5 is determined by the built-in voltage of the PN junction between the surface channel layer 5 and the p-type base region 3, and from the gate oxide film 7. The amount of extension of the depletion layer extending to the surface channel layer 5 is determined by the charge of the gate oxide film 7 and the work function difference between the gate electrode 8 (metal) and the surface channel layer 5 (semiconductor). The film thickness of the channel layer 5 is determined.
[0079]
Such a normally-off type vertical power MOSFET can prevent a current from flowing even when a voltage cannot be applied to the gate electrode due to a failure or the like. Safety can be ensured.
[0080]
Further, as shown in FIG. 1, the p-type base region 3 is in contact with the source electrode 10 and is in a grounded state. For this reason, the surface channel layer 5 can be pinched off using the built-in voltage of the PN junction between the surface channel layer 5 and the p-type base region 3. For example, when the p-type base region 3 is not grounded and is in a floating state, the built-in voltage cannot be used to extend the depletion layer from the p-type base region 3. Is in contact with the source electrode 10 to be an effective structure for pinching off the surface channel layer 5.
[0081]
Note that the built-in voltage can be used more greatly by increasing the impurity concentration of the p-type base region 3.
[0082]
In this embodiment, the vertical power MOSFET is manufactured using silicon carbide. However, if this is manufactured using silicon, the impurity layer such as the p-type base region 3 and the surface channel layer 5 is formed. Since it is difficult to control the amount of thermal diffusion, it is difficult to manufacture a normally-off type MOSFET similar to the above configuration. For this reason, by using SiC as in the present embodiment, a vertical power MOSFET can be manufactured with higher accuracy than when silicon is used.
[0083]
In order to obtain a normally-off type vertical power MOSFET, it is necessary to set the thickness of the surface channel layer 5 so as to satisfy the above conditions. However, when silicon is used, the built-in voltage is low. In view of the fact that the thickness of the layer 5 must be reduced or the impurity concentration must be reduced, and it is difficult to control the diffusion amount of impurity ions, it can be said that the production is very difficult. However, when SiC is used, the built-in voltage is about three times as high as that of silicon, and the surface channel layer 5 can be formed with a thicker thickness or higher impurity concentration. Therefore, a normally-off type storage MOSFET is manufactured. Can be said to be easy.
[0084]
Subsequently, an LTO film 21 is disposed in a predetermined region on the surface channel layer 5 using a photoresist method, and n-type impurities such as N (nitrogen) are ion-implanted using this as a mask. + A mold source region 4 is formed. The ion implantation conditions at this time are 700 ° C., and the dose is 1 × 10. 15 cm -2 It is said.
[0085]
[Step shown in FIG. 2 (d)]
Then, after removing the LTO film 21, an LTO film 22 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, and p-type impurities are ion-implanted using the LTO film 22 as a mask. The upper surface channel layer 5 is partially inverted to a p-type semiconductor. As a result, electrical connection between the source electrode 10 and the p-type base region 3 formed in a later process becomes possible.
[0086]
Thereafter, similarly to the previous application, the process shown in FIG. 14 is performed to form the gate electrode 8 through the gate oxide film 7, and then the source electrode 10 and the drain electrode 11 are formed, whereby the vertical direction shown in FIG. A type power MOSFET is completed.
[0087]
Next, the operation (operation) of this vertical power MOSFET will be described.
[0088]
This MOSFET operates in a normally-off accumulation mode, and when no voltage is applied to the gate electrode 8, carriers in the surface channel layer 5 are static between the p-type base region 3 and the surface channel layer 5. The entire region is depleted by a difference in electric potential and a potential generated by a difference in work function between the surface channel layer 5 and the gate electrode 8. Then, by applying a voltage to the gate electrode 8, the potential difference caused by the sum of the work function difference between the surface channel layer 5 and the gate electrode 8 and the externally applied voltage is changed. This makes it possible to control the channel state.
[0089]
That is, when the work function of the gate electrode 8 is the first work function, the work function of the p-type base region 3 is the second work function, and the work function of the surface channel layer 5 is the third work function, Using the difference between the first to third work functions, the impurity concentrations and film thicknesses of the first to third work functions and the surface channel layer 5 are set so that the n-type carriers of the surface channel layer 5 are depleted. can do.
[0090]
In the off state, the depletion region is formed in the surface channel layer 5 by the electric field created by the p-type base region 3 and the gate electrode 8. When a positive bias is supplied to the gate electrode 8 from this state, the gate insulating film (SiO 2 N) at the interface between 7 and the surface channel layer 5 + Type source region 4 to n - A channel region extending in the direction of the type drift region 2 is formed and switched to the on state. At this time, electrons are n + N-type source region 4 through surface channel layer 5 and surface channel layer 5 to n - It flows in the mold epi layer 2. And n - When reaching the epitaxial layer 2 (drift region), the electrons are n + Type semiconductor substrate 1 (n + Flows vertically to the drain).
[0091]
Thus, by applying a positive voltage to the gate electrode 8, an accumulation channel is induced in the surface channel layer 5, and carriers flow between the source electrode 10 and the drain electrode 11.
[0092]
(Second Embodiment)
In the first embodiment, the surface channel layer 5 is formed after forming the region 3a having a shallow junction depth in the p-type base region 3, but in this embodiment, the surface channel layer 5 is formed. A case where the region 3a is formed after the formation is shown. A manufacturing process in the present embodiment will be described with reference to FIGS. This figure shows a portion of the first embodiment that replaces the manufacturing process shown in FIG.
[0093]
[Step shown in FIG. 3 (a)]
First, a step similar to the step shown in FIG. 2A is performed, and a region 3b in which B is implanted into a portion having a deep junction depth in the p-type base region 3 by ion implantation using the LTO film 21 as a mask. Form.
[0094]
[Step shown in FIG. 3B]
Next, after removing the LTO film 21, n - Impurity concentration of 1 × 10 on the epitaxial layer 2 16 cm -3 Thereafter, the surface channel layer 5 having a film thickness of 0.3 μm or less is epitaxially grown.
[0095]
Thereafter, an LTO film 24 is disposed in a predetermined region on the surface channel layer 5 using a photoresist method, and n-type impurities such as N (nitrogen) are ion-implanted using the LTO film 24 as a mask. + A mold source region 4 is formed. The ion implantation conditions at this time are the same as those in the first embodiment.
[0096]
[Step shown in FIG. 3 (c)]
Subsequently, after an LTO film 25 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, Al is ion-implanted using this as a mask to form a region 3a. Thereby, a portion having a shallow junction depth is formed in the p-type base region 3. The ion implantation conditions at this time are the same as those in the first embodiment.
[0097]
[Step shown in FIG. 3 (d)]
Then, after removing the LTO film 25, an LTO film 26 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, and p-type impurities are ion-implanted using the LTO film 26 as a mask. The upper surface channel layer 5 is partially inverted to a p-type semiconductor. As a result, electrical connection between the source electrode 10 and the p-type base region 3 formed in a later process becomes possible.
[0098]
Thereafter, by performing the process shown in FIG. 14, the vertical power MOSFET in this embodiment is completed. As described above, the region 3a may be formed after the surface channel layer 5 is formed.
[0099]
(Third embodiment)
In the present embodiment, the structure of the p-type base region 3 in the first embodiment is changed. Accordingly, since the main structure of the MOSFET is the same as that of the first embodiment, only the parts different from the first embodiment will be described.
[0100]
FIG. 4 shows a cross-sectional view of the MOSFET in this embodiment. The p-type base region 3 has a region 3 a formed with Al as a dopant, a region 3 b formed with B as a dopant, and a region 3 c for contact with the source electrode 10.
[0101]
Region 3 a is formed in a predetermined region including the lower portion of surface channel layer 5. The region 3b is formed so as not to include the lower portion of the surface channel layer 5, and the junction depth is deeper than the region 3a. That is, the junction depth is partially deep only in the portion where the region 3b is formed, and the distance between the p-type base region 3 and the semiconductor substrate 1 is shortened in this portion.
[0102]
Accordingly, the region 3b functions as a deep base layer, and the electric field strength in this portion can be increased, so that the avalanche breakdown can be easily performed.
[0103]
Although not shown in the figure, the region 3b partially overlaps the region 3a, and the activation rate is improved as compared with the case where the region 3B is formed alone.
[0104]
Next, a manufacturing process of the MOSFET configured as described above will be described with reference to FIGS. However, only the parts different from the first embodiment will be described here.
[0105]
[Step shown in FIG. 5A]
n - After the LTO film 31 is disposed on the type epi layer 2, a predetermined region of the LTO film 31 is opened. Then, B is ion-implanted using the LTO film 31 as a mask to form the region 3b. The ion implantation conditions at this time are the same as those in the first embodiment.
[0106]
At this time, as viewed from the substrate surface, the opening portion of the LTO film 31 does not overlap the surface channel layer 5 formed in a later process, and n + It overlaps with the mold source region 4. As a result, B is not implanted below the surface channel layer 5 and n + B is implanted into the lower portion of the mold source region 4.
[0107]
[Step shown in FIG. 5B]
Activation annealing is performed to activate the implanted B ions. At this time, since the region 3b into which B has been implanted is not formed below the surface channel layer 5, diffusion of B into the surface channel layer 5 can be prevented. Thereby, the fluctuation | variation of a threshold voltage can be prevented.
[0108]
N + Since B is implanted into the lower part of the type source region 4, n + Type source region 4 and n - The pinch resistance with the type epi layer 2 can be reduced. Thus, the surge resistance can be increased.
[0109]
If the region 3b is not formed below the surface channel layer 5 in this way, B can be prevented from diffusing into the surface channel layer 5, so that the regions 3b and n - Although the distance from the surface of the type epi layer 2 may be shortened, the diffusion can be prevented more efficiently by forming the region 3b away from the surface channel layer 5.
[0110]
[Step shown in FIG. 5 (c)]
n - An LTO film 32 is disposed on the type epilayer 2 and a predetermined region of the LTO film 32 is opened, and then Al ions are implanted using the LTO film 32 as a mask. At this time, n - When viewed from the upper surface of the type epilayer 2, the opening of the LTO film 32 has a size including the deep region 3b so that ions are also implanted below the surface channel layer 5 to be formed later. To.
[0111]
The ion implantation conditions at this time are the same as those in the first embodiment.
[0112]
Thereby, the region 3a into which Al is implanted is formed. This region 3a constitutes a portion having a shallow junction depth in the p-type base region 3. Region 3a is n - When viewed from the upper surface of the type epi layer 2, it is formed in a range wider than the region 3b.
[0113]
[Step shown in FIG. 5 (d)]
After removing the LTO film 32, n - Impurity concentration of 1 × 10 on the epitaxial layer 2 16 cm -3 Thereafter, the surface channel layer 5 having a film thickness of 0.3 μm or less is epitaxially grown.
[0114]
[Step shown in FIG. 6A]
An LTO film 33 is disposed in a predetermined region on the surface channel layer 5 using a photoresist method, and n-type impurities such as N (nitrogen) are ion-implanted using the LTO film 33 as a mask. + A mold source region 4 is formed. The ion implantation conditions at this time are the same as those in the first embodiment.
[0115]
[Step shown in FIG. 6B]
Then, after removing the LTO film 33, an LTO film 34 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, and p-type impurities are ion-implanted using the LTO film 34 as a mask. The upper surface channel layer 5 is partially inverted to a p-type semiconductor. As a result, electrical connection between the source electrode 10 and the p-type base region 3 formed in a later process becomes possible.
[0116]
Thereafter, by performing the process shown in FIG. 14, the vertical power MOSFET in this embodiment is completed.
[0117]
In this way, by preventing the region 3b having B as a dopant from being formed below the surface channel layer 5, fluctuations in threshold voltage can be prevented, and the regions 3a and 3b can be made n. + Type source region and n - By forming it between the epitaxial layer 2, the pinch resistance can be reduced and the surge resistance can be increased.
[0118]
(Fourth embodiment)
In the present embodiment, the structure of the p-type base region 3 in the first embodiment is changed. Accordingly, since the main structure of the MOSFET is the same as that of the first embodiment, only the parts different from the first embodiment will be described.
[0119]
FIG. 7 shows a cross-sectional view of the MOSFET in this embodiment. The p-type base region 3 has a region 3 a formed with Al as a dopant, a region 3 b formed with B as a dopant, and a region 3 c for contact with the source electrode 10.
[0120]
The region 3a is formed in a predetermined region including the lower portion of the surface channel layer 5 by epitaxial growth or the like. The region 3b is formed by ion implantation so as not to include the lower portion of the surface channel layer 5, and has a junction depth deeper than that of the region 3a. That is, the junction depth is partially deep only in the portion where the region 3b is formed, and the distance between the p-type base region 3 and the semiconductor substrate 1 is shortened in this portion. Therefore, this region 3b functions as a deep base layer.
[0121]
Next, a manufacturing process of the MOSFET having such a structure will be described with reference to FIGS. However, only different parts from the first embodiment in the manufacturing process will be described.
[0122]
[Step shown in FIG. 8 (a)]
n - P doped with Al on the epitaxial layer 2 - The mold layer 40 is epitaxially grown. This p - The mold layer 40 constitutes the region 3a. Thus, by forming the region 3a having Al as a dopant by epitaxial growth without using ion implantation, even when Al is used as a dopant, the thickness of the p-type base region 3 is increased. The junction depth can be increased.
[0123]
[Step shown in FIG. 8B]
P using the photoresist method - An ITO film 41 is disposed in a predetermined region on the mold layer 40, and etching is performed using this as a mask. As a result, p - N through the mold layer 40 - A trench 42 reaching the mold epi layer 2 is formed.
[0124]
[Step shown in FIG. 8C]
Next, p including the inside of the groove 42 - N on the entire upper surface of the mold layer 40 - The mold layer 43 is epitaxially grown. As a result, the inside of the groove 42 is n. - Filled with mold layer 43.
[0125]
[Step shown in FIG. 8D]
p - Surface polishing is performed until the mold layer 40 is exposed to flatten the substrate surface. As a result, n - N acting as a drift region together with the epitaxial layer 2 - A type epi layer 2a is formed.
[0126]
[Step shown in FIG. 9A]
n - After the LTO film 44 is disposed on the type epilayer 2, a predetermined region of the LTO film 44 is opened and B is ion-implanted using this as a mask. The ion implantation conditions at this time are the same as those in the first embodiment.
[0127]
At this time, as viewed from the substrate surface, the opening portion of the LTO film 42 is not overlapped with the surface channel layer 5 formed in a later step so that B is not implanted below the surface channel layer 5. .
[0128]
[Step shown in FIG. 9B]
Activation annealing is performed to activate B ions in the region 3b. This increases the junction depth of the region 3b. At this time, since B is not implanted into the lower portion of the surface channel layer 5, even if B implanted into the region 3b diffuses, diffusion into the surface channel layer 5 can be prevented. Thereby, the fluctuation | variation of a threshold voltage can be prevented.
[0129]
Further, similarly to the third embodiment, the junction depth of the region 3b can be increased, and the region 3b can serve as a deep base layer.
[0130]
[Step shown in FIG. 9C]
After removing the LTO film 44, n - Impurity concentration of 1 × 10 on the epitaxial layer 2 16 cm -3 Thereafter, the surface channel layer 5 having a film thickness of 0.3 μm or less is epitaxially grown. Also in the heat treatment in this epitaxial growth, since B is not implanted into the lower portion of the surface channel layer 5, B diffusion to the surface channel layer 5 can be prevented.
[0131]
[Step shown in FIG. 10A]
An LTO film 45 is disposed in a predetermined region on the surface channel layer 5 using a photoresist method, and n-type impurities such as N (nitrogen) are ion-implanted using the LTO film 45 as a mask. + A mold source region 4 is formed. The ion implantation conditions at this time are the same as in the first embodiment.
[0132]
[Step shown in FIG. 10B]
Then, after removing the LTO film 45, an LTO film 46 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, and p-type impurities are ion-implanted using the LTO film 46 as a mask. The upper surface channel layer 5 is partially inverted to a p-type semiconductor. As a result, electrical connection between the source electrode 10 and the p-type base region 3 formed in a later process becomes possible.
[0133]
Thereafter, by performing the process shown in FIG. 14, the vertical power MOSFET in this embodiment is completed.
[0134]
Thus, when the region 3a having Al as a dopant is formed by epitaxial growth or the like other than ion implantation, the substantial junction depth of the p-type base region 3 can be easily increased. Thereby, not only the same effects as those of the third embodiment can be obtained, but also the occurrence of punch-through can be easily prevented even when Al is used as a dopant.
[0135]
(Fifth embodiment)
This embodiment is n in the fourth embodiment. - The manufacturing process of the type | mold epilayer 2a is changed. Therefore, only different parts from the fourth embodiment will be described.
[0136]
[Step shown in FIG. 11A]
P similar to the step shown in FIG. 8A in the fourth embodiment is applied to form the region 3a. - The mold layer 40 is epitaxially grown.
[0137]
[Step shown in FIG. 11B]
Next, an LTO film 51 is formed and patterned by photoetching. Using this as a mask, n-type impurities such as N and P are ion-implanted to form an n-type ion-implanted layer 51.
[0138]
[Step shown in FIG. 11C]
Subsequently, the LTO film 51 used as a mask at the time of ion implantation is removed, and an activation heat treatment of the impurity implanted at a high temperature of 1400 to 1500 ° C. is performed, and a p-type base region is formed in a portion where n-type ions are implanted. 3 is inverted, n - The mold layer 2b is formed.
[0139]
Thereafter, through the steps shown in FIGS. 9A to 9C and the steps shown in FIGS. 10A and 10B as in the fourth embodiment, the MOSFET having the same configuration as in the fourth embodiment. Is completed.
[0140]
Thus, n by ion implantation. - Since the mold layer 2b is formed, the step of forming the groove 42 required in the fourth embodiment, n - A step of epitaxially growing the mold layer 43, n - Steps that require many advanced techniques such as a step of planarizing the mold layer 43 can be omitted. Thereby, device formation can be simplified.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a planar power MOSFET according to a first embodiment.
2 is a diagram showing a manufacturing process of the planar power MOSFET shown in FIG. 1. FIG.
FIG. 3 is a diagram showing a manufacturing process of a planar power MOSFET in a second embodiment.
FIG. 4 is a cross-sectional view showing a planar type power MOSFET in a third embodiment.
5 is a diagram showing a manufacturing process of the planar power MOSFET shown in FIG. 4; FIG.
6 is a diagram illustrating manufacturing steps of the planar power MOSFET subsequent to FIG. 5. FIG.
FIG. 7 is a diagram illustrating manufacturing steps of a planar power MOSFET according to a fourth embodiment.
8 is a diagram showing a manufacturing process of the planar power MOSFET shown in FIG. 7; FIG.
FIG. 9 is a diagram illustrating manufacturing steps of the planar power MOSFET subsequent to FIG. 8;
FIG. 10 is a diagram showing the planar power MOSFET manufacturing process following FIG. 9;
FIG. 11 is a diagram showing manufacturing steps of a planar power MOSFET according to a fifth embodiment.
FIG. 12 is a cross-sectional view showing a planar power MOSFET previously filed by the present inventors.
13 is a diagram showing a manufacturing process of the planar type power MOSFET shown in FIG. 12. FIG.
FIG. 14 is a diagram showing the planar power MOSFET manufacturing process following FIG. 13;
FIG. 15 is a diagram showing the planar power MOSFET manufacturing process following FIG. 14;
FIG. 16 is a diagram showing a profile of B (boron) diffusion depth and impurity concentration;
[Explanation of symbols]
1 ... n + Type semiconductor substrate, 2... N - Type epi layer, 3... P type base region,
3a, a region where Al is implanted, 3b, a region where B is implanted,
4 ... n + Type source region, 5 ... surface channel layer, 7 ... gate insulating film,
8 ... gate electrode, 9 ... insulating film, 10 ... source electrode, 11 ... drain electrode.

Claims (16)

単結晶炭化珪素よりなる第１導電型の半導体基板（１）の主表面上にこの半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域において、該表層部から離間した位置に、第２導電型の第１のドーパントを含む所定深さの第１のベース領域（３ｂ）を形成する工程と、
前記半導体層の表層部の所定領域に、前記第１のベース領域と重なると共に前記半導体層の表面部で終端する第２導電型の前記第１のドーパントより拡散係数の小さい第２のドーパントを含む第２のベース領域（３ａ）を形成する工程と、
前記第２のベース領域の上部に第１導電型の表面チャネル層（５）を形成する工程と、
前記第２のベース領域の表層部の所定領域に前記表面チャネル層に接すると共に、前記第１のベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductive type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductive type semiconductor substrate (1) made of single crystal silicon carbide;
Forming a first base region (3b) having a predetermined depth containing a first dopant of a second conductivity type at a position spaced from the surface layer portion in a predetermined region of the surface layer portion of the semiconductor layer;
The predetermined region of the surface layer portion of the semiconductor layer includes a second dopant that overlaps with the first base region and has a diffusion coefficient smaller than that of the first dopant of the second conductivity type that terminates at the surface portion of the semiconductor layer. Forming a second base region (3a);
Forming a first conductivity type surface channel layer (5) on top of the second base region;
Forming a first conductivity type source region (4) in contact with the surface channel layer in a predetermined region of a surface layer portion of the second base region and shallower than a depth of the first base region;
Forming a gate electrode (8) on the surface channel layer via a gate insulating film (7);
Forming a source electrode (10) in contact with the base region and the source region;
Forming a drain electrode (11) on the back side of the semiconductor substrate. A method for manufacturing a silicon carbide semiconductor device, comprising: 前記第１のベース領域を形成するためのマスクと前記第２のベース領域を形成するためのマスクとを、同一マスクで兼用することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。2. The method of manufacturing a silicon carbide semiconductor device according to claim 1, wherein a mask for forming the first base region and a mask for forming the second base region are shared by the same mask. Method. 単結晶炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域において、該表層部から離間した位置に、第２導電型の第１のドーパントを含む所定深さの第１のベース領域（３ｂ）を形成する工程と、
前記半導体層の上部に第１導電型の表面チャネル層（５）を形成する工程と、
前記半導体層の表層部の所定領域に、前記第１のベース領域と重なると共に表面チャネル層と接する前記第１のドーパントより拡散係数の小さな第２のドーパントを含む第２導電型の第２のベース領域（３ａ）を形成する工程と、
前記第２のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記第１のベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductivity type semiconductor substrate (1) made of single crystal silicon carbide;
Forming a first base region (3b) having a predetermined depth containing a first dopant of a second conductivity type at a position spaced from the surface layer portion in a predetermined region of the surface layer portion of the semiconductor layer;
Forming a first conductivity type surface channel layer (5) on the semiconductor layer;
A second base of a second conductivity type including a second dopant that overlaps with the first base region and has a smaller diffusion coefficient than the first dopant in a predetermined region of a surface layer portion of the semiconductor layer. Forming a region (3a);
Forming a first conductivity type source region (4) in contact with the surface channel layer and shallower than a depth of the first base region in a predetermined region of a surface layer portion of the second base region;
Forming a gate electrode (8) on the surface channel layer via a gate insulating film (7);
Forming a source electrode (10) in contact with the base region and the source region;
Forming a drain electrode (11) on the back side of the semiconductor substrate. A method for manufacturing a silicon carbide semiconductor device, comprising: 単結晶炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域において、第２導電型の第１のドーパントを含む所定深さの第１のベース領域（３ｂ）を形成する工程と、
前記半導体層の表層部の所定領域に、前記第１のベース領域と重なると共に前記半導体層の表面部で終端し、前記第１のドーパントより拡散係数の小さな第２のドーパントを含む第２のベース領域（３ａ）を形成する工程と、
前記半導体層の上部に第１導電型の表面チャネル層（５）を形成する工程と、
前記第２のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記第１のベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを備え、
前記第１のベース領域を形成する工程では、該第１のベース領域が、ソース領域の下部には配置されて、前記表面チャネル層の下部には配置されないようにすることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductivity type semiconductor substrate (1) made of single crystal silicon carbide;
Forming a first base region (3b) having a predetermined depth containing a first dopant of a second conductivity type in a predetermined region of a surface layer portion of the semiconductor layer;
A second base including a second dopant that overlaps with the first base region and terminates at a surface portion of the semiconductor layer and has a smaller diffusion coefficient than the first dopant in a predetermined region of a surface layer portion of the semiconductor layer Forming a region (3a);
Forming a first conductivity type surface channel layer (5) on the semiconductor layer;
Forming a first conductivity type source region (4) in contact with the surface channel layer and shallower than a depth of the first base region in a predetermined region of a surface layer portion of the second base region;
Forming a gate electrode (8) on the surface channel layer via a gate insulating film (7);
Forming a source electrode (10) in contact with the base region and the source region;
Forming a drain electrode (11) on the back side of the semiconductor substrate,
In the step of forming the first base region, the first base region is disposed below the source region and is not disposed below the surface channel layer. A method for manufacturing a semiconductor device. 単結晶炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の第１の半導体層（２）を形成する工程と、
この半導体層上に第２のドーパントを含む第２導電型の第２の半導体層（４０）を成膜する工程と、
前記半導体基板の表面側から前記第２の半導体層を貫通し、前記第１の半導体層に達する溝（４２）を形成することにより、前記第２の半導体層にて第２のベース領域（３ａ）を形成する工程と、
前記溝内を含む前記第２の半導体層上に第１導電型の第３の半導体層（４３）をエピタキシャル成長させることにより、前記溝内を該第３の半導体層で埋める工程と、
前記第３の半導体層における凹凸を平坦化する工程と、
前記第２の半導体層の表層部の所定領域に、所定深さを有する第２のドーパントより拡散係数の大きな第１のドーパントを含む第２導電型の第１のベース領域（３ｂ）を形成する工程と、
前記第２の半導体層の上部に第１導電型の表面チャネル層（５）を形成する工程と、
前記第２のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記第１のベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを備えていることを特徴とする炭化珪素半導体装置の製造方法。A first conductivity type first semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate is formed on the main surface of the first conductivity type semiconductor substrate (1) made of single crystal silicon carbide. Process,
Forming a second conductive type second semiconductor layer (40) containing a second dopant on the semiconductor layer;
By forming a groove (42) that penetrates the second semiconductor layer from the surface side of the semiconductor substrate and reaches the first semiconductor layer, a second base region (3a) is formed in the second semiconductor layer. )
Filling the inside of the groove with the third semiconductor layer by epitaxially growing a third semiconductor layer (43) of the first conductivity type on the second semiconductor layer including the inside of the groove;
Flattening irregularities in the third semiconductor layer;
A first base region (3b) of a second conductivity type including a first dopant having a diffusion coefficient larger than that of a second dopant having a predetermined depth is formed in a predetermined region of the surface layer portion of the second semiconductor layer. Process,
Forming a first conductivity type surface channel layer (5) on the second semiconductor layer;
Forming a first conductivity type source region (4) in contact with the surface channel layer and shallower than a depth of the first base region in a predetermined region of a surface layer portion of the second base region;
Forming a gate electrode (8) on the surface channel layer via a gate insulating film (7);
Forming a source electrode (10) in contact with the base region and the source region;
Forming a drain electrode (11) on the back side of the semiconductor substrate. A method for manufacturing a silicon carbide semiconductor device, comprising: 単結晶炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の第１の半導体層（２）を形成する工程と、
この半導体層上に第２のドーパントを含む第２導電型の第２の半導体層（４０）を成膜する工程と、
前記半導体基板の表面から前記第２の半導体層の所定領域にイオン注入することで、前記第２半導体層を貫通して前記第１の半導体層に達する第１導電型の第３の半導体層（２ｂ）を形成すると共に、前記第２の半導体層にて第２のベース領域（３ａ）を形成する工程と、
前記第２の半導体層の表層部の所定領域に、所定深さを有する第２のドーパントより拡散係数の大きな第１のドーパントを含む第２導電型の第１のベース領域（３ｂ）を形成する工程と、
前記第２の半導体層の上部に第１導電型の表面チャネル層（５）を形成する工程と、
前記第２のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記第１のベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを備えていることを特徴とする炭化珪素半導体装置の製造方法。A first conductivity type first semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate is formed on the main surface of the first conductivity type semiconductor substrate (1) made of single crystal silicon carbide. Process,
Forming a second conductive type second semiconductor layer (40) containing a second dopant on the semiconductor layer;
A third semiconductor layer of a first conductivity type that reaches the first semiconductor layer through the second semiconductor layer by ion implantation from the surface of the semiconductor substrate into a predetermined region of the second semiconductor layer ( 2b) and forming a second base region (3a) in the second semiconductor layer;
A first base region (3b) of a second conductivity type including a first dopant having a diffusion coefficient larger than that of a second dopant having a predetermined depth is formed in a predetermined region of the surface layer portion of the second semiconductor layer. Process,
Forming a first conductivity type surface channel layer (5) on the second semiconductor layer;
Forming a first conductivity type source region (4) in contact with the surface channel layer and shallower than a depth of the first base region in a predetermined region of a surface layer portion of the second base region;
Forming a gate electrode (8) on the surface channel layer via a gate insulating film (7);
Forming a source electrode (10) in contact with the base region and the source region;
Forming a drain electrode (11) on the back side of the semiconductor substrate. A method for manufacturing a silicon carbide semiconductor device, comprising: 前記第１のベース領域を形成する工程では、該第１のベース領域が、ソース領域の下部には配置されて、前記表面チャネル層の下部には配置されないようにすることを特徴とする請求項５又は６に記載の炭化珪素半導体装置の製造方法。The step of forming the first base region is characterized in that the first base region is disposed below the source region and not disposed below the surface channel layer. A method for manufacturing a silicon carbide semiconductor device according to 5 or 6. 前記第１のベース領域の深さを前記第２のベース領域の深さよりも深くすることを特徴とする請求項４乃至７のいずれか１つに記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 4, wherein a depth of the first base region is made deeper than a depth of the second base region. 前記第１のベース領域を前記表面チャネル層から離間して形成することを特徴とする請求項４乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。The method for manufacturing a silicon carbide semiconductor device according to claim 4, wherein the first base region is formed apart from the surface channel layer. 前記第１のベース領域と前記表面チャネル層とが接するようにしており、前記表面チャネル層中に含まれる第１のドーパントの濃度が、表面チャネル層中における第１導電型不純物の濃度よりも低くなるようにすることを特徴とする請求項４乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。The first base region and the surface channel layer are in contact with each other, and the concentration of the first dopant contained in the surface channel layer is lower than the concentration of the first conductivity type impurity in the surface channel layer. The method for manufacturing a silicon carbide semiconductor device according to claim 4, wherein the silicon carbide semiconductor device is manufactured. 前記第１のドーパントとしてＢ（ボロン）を用い、前記第２のドーパントとしてＡｌ（アルミニウム）を用いることを特徴とする請求項１乃至１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein B (boron) is used as the first dopant, and Al (aluminum) is used as the second dopant. . 主表面及びこの主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、
前記ベース領域の表層部及び前記半導体層とを繋ぐように形成された、炭化珪素よりなる第１導電型の表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記ベース領域は、第１のドーパントを含む第１のベース領域（３ｂ）と、前記第１のドーパントよりも拡散係数の小さな第２のドーパントを含む第２のベース領域（３ａ）とを有しており、前記第１のベース領域が前記表面チャネル層から離間した位置に形成されていることを特徴とする炭化珪素半導体装置。A first conductivity type semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on the main surface of the semiconductor substrate and having a higher resistance than the semiconductor substrate;
A second conductivity type base region (3a, 3b) formed in a predetermined region of the surface layer portion of the semiconductor layer and having a predetermined depth;
A first conductivity type source region (4) formed in a predetermined region of a surface layer portion of the base region and shallower than a depth of the base region;
A surface channel layer (5) of a first conductivity type made of silicon carbide formed so as to connect the surface layer portion of the base region and the semiconductor layer;
A gate insulating film (7) formed on the surface of the surface channel layer;
A gate electrode (8) formed on the gate insulating film;
A source electrode (10) formed in contact with the base region and the source region;
A drain electrode (11) formed on the back surface of the semiconductor substrate;
The base region includes a first base region (3b) including a first dopant and a second base region (3a) including a second dopant having a diffusion coefficient smaller than that of the first dopant. The silicon carbide semiconductor device is characterized in that the first base region is formed at a position spaced from the surface channel layer. 主表面及びこの主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、
前記ベース領域の表層部及び前記半導体層とを繋ぐように形成された、炭化珪素よりなる第１導電型の表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記ベース領域は、第１のドーパントを含む第１のベース領域（３ｂ）と、前記第１のドーパントよりも拡散係数の小さな第２のドーパントを含む第２のベース領域（３ｂ）とを有しており、前記第１のベース領域が前記ソース領域の下部には形成されており、前記表面チャネル層の下部には形成されていないことを特徴とする炭化珪素半導体装置。A first conductivity type semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on the main surface of the semiconductor substrate and having a higher resistance than the semiconductor substrate;
A second conductivity type base region (3a, 3b) formed in a predetermined region of the surface layer portion of the semiconductor layer and having a predetermined depth;
A first conductivity type source region (4) formed in a predetermined region of a surface layer portion of the base region and shallower than a depth of the base region;
A surface channel layer (5) of a first conductivity type made of silicon carbide formed so as to connect the surface layer portion of the base region and the semiconductor layer;
A gate insulating film (7) formed on the surface of the surface channel layer;
A gate electrode (8) formed on the gate insulating film;
A source electrode (10) formed in contact with the base region and the source region;
A drain electrode (11) formed on the back surface of the semiconductor substrate;
The base region includes a first base region (3b) including a first dopant and a second base region (3b) including a second dopant having a diffusion coefficient smaller than that of the first dopant. The silicon carbide semiconductor device is characterized in that the first base region is formed under the source region and is not formed under the surface channel layer. 前記第１のベース領域が前記表面チャネル層から離間した位置に形成されていることを特徴とする請求項１３に記載の炭化珪素半導体装置。The silicon carbide semiconductor device according to claim 13, wherein the first base region is formed at a position separated from the surface channel layer. 前記第１のベース領域が前記第２のベース領域よりも接合深さが深くなっていることを特徴とする請求項１２乃至１４のいずれか１つに記載の炭化珪素半導体装置。The silicon carbide semiconductor device according to claim 12, wherein the first base region has a junction depth deeper than that of the second base region. 前記第１のドーパントはＢ（ボロン）であり、前記第２のドーパントはＡｌ（アルミニウム）であることを特徴とする請求項１２乃至１５のいずれか１つに記載の炭化珪素半導体装置。16. The silicon carbide semiconductor device according to claim 12, wherein the first dopant is B (boron) and the second dopant is Al (aluminum).
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