JP4761942B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に係わり、特に炭化珪素(SiC)をその材料とした電力制御用のMOSFET等の高耐圧半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a high voltage semiconductor device such as a power control MOSFET using silicon carbide (SiC) as its material.
次世代のパワー半導体デバイス材料としてSiCが期待されている。SiCはSiと比較して、バンドギャップが3倍、破壊電界強度が約10倍、及び熱伝導率が約3倍と優れた物性を有し、この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。 SiC is expected as a next-generation power semiconductor device material. Compared to Si, SiC has excellent physical properties such as a band gap of 3 times, a breakdown electric field strength of about 10 times, and a thermal conductivity of about 3 times. Possible power semiconductor devices can be realized.
かかるSiCの特性を利用した高耐圧半導体装置は種々存在するが、pウェルとソース領域をイオン注入で形成する、例えば Double Implantation MOSFET (以下DIMOSFETと称する。)が知られている(非特許文献1参照)。DIMOSFETは、イオン注入法により精度良くチャネル形成を行えるプレーナプロセスを用いるため製造が容易であり、またゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した優れた素子である。 There are various high voltage semiconductor devices using such SiC characteristics. For example, a Double Implantation MOSFET (hereinafter referred to as DIMOSFET) in which a p-well and a source region are formed by ion implantation is known (Non-Patent Document 1). reference). DIMOSFET is easy to manufacture because it uses a planar process that can form channels with high accuracy by ion implantation, and because it uses voltage control for gate drive, it can reduce the power of the drive circuit and is an excellent device suitable for parallel operation. It is.
然しながら、DIMOSFETには、以下のような問題点が存在する。通常SiC-DIMOSFETのn型ソース領域は、低抵抗化が容易な燐を高ドーズでイオン注入し、その後1600℃前後の活性化熱処理を施すことにより形成される。この際質量数31と比較的重い燐を高ドーズ条件でイオン注入して、さらに1600℃前後という高温な熱処理を用いるためSiC表面の被イオン注入領域は損傷が激しい。その結果前記注入領域からSiの優先的な昇華現象が起きてしまう。そのためソース領域上は10nm以上の表面荒れが発生し、この後ゲート絶縁膜を熱酸化法あるいはCVD法等により、ソース領域上とp型ベース領域上とに跨るように形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映される。結果的にゲート絶縁膜の電気的長期信頼性は著しく損なわれてしまう。 However, the DIMOSFET has the following problems. Usually, the n-type source region of the SiC-DIMOSFET is formed by ion implantation of phosphorus, which is easy to reduce the resistance, at a high dose, and then an activation heat treatment at around 1600 ° C. At this time, relatively heavy phosphorus having a mass number of 31 and relatively heavy phosphorus are ion-implanted under a high dose condition, and a high-temperature heat treatment of about 1600 ° C. is used. As a result, a preferential sublimation phenomenon of Si occurs from the implantation region. Therefore, surface roughness of 10 nm or more occurs on the source region, and then the source region is formed when the gate insulating film is formed so as to straddle the source region and the p-type base region by thermal oxidation or CVD. The upper surface roughness is directly reflected on the gate insulating film on the source region. As a result, the electrical long-term reliability of the gate insulating film is significantly impaired.
上記問題を解決するために、p型ベース領域(ウェル)をエピタキシャル成長膜のみで形成したDouble Epitaxial MOSFET(DEMOSFET)が報告されている(非特許文献2参照)。然しながら、上記の方法では、製造工程に長時間を要するエピタキシャル成長を利用している。
以上述べたように、従来のDIMOSFETには、燐のイオン注入後の高温な熱処理により、ソース領域上に表面荒れが発生し、この後ゲート絶縁膜を形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映され、ゲート絶縁膜の電気的長期信頼性は著しく損なわれてしまうという問題が存在した。 As described above, in the conventional DIMOSFET, surface roughness occurs on the source region due to high-temperature heat treatment after phosphorus ion implantation, and then the surface roughness on the source region occurs when a gate insulating film is formed. However, there is a problem that the electrical long-term reliability of the gate insulating film is remarkably deteriorated as it is reflected in the gate insulating film on the source region as it is.
上記問題を解決するために、p型ベース領域(ウェル)をエピタキシャル成長膜のみで形成したDEMOSFETが報告されているが、この方法では、製造工程に長時間を要するエピタキシャル成長を利用している。 In order to solve the above problem, a DEMOSFET in which a p-type base region (well) is formed only by an epitaxial growth film has been reported, but this method utilizes epitaxial growth that requires a long manufacturing process.
本発明は、上述した課題に鑑みて為された物であり、工程時間短縮が可能で、SiC本来の物性を活用して超低オン抵抗の優れた性能を得るとともに、ゲート絶縁膜の長期信頼性も大幅に向上させることが可能な高耐圧半導体装置を提供することを目的とする。 The present invention has been made in view of the above-described problems, and can shorten the process time. By utilizing the original physical properties of SiC, it has excellent performance with ultra-low on-resistance, and long-term reliability of the gate insulating film. An object of the present invention is to provide a high voltage semiconductor device capable of greatly improving the performance.
上記課題を解決するために、本発明の半導体装置の第1は、第1と第2の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第1の主面に設けられた第1導電型の炭化珪素層と、前記炭化珪素層の表面に設けられた第2導電型の第1の炭化珪素領域と、前記第1の炭化珪素領域内の表面に設けられ、窒素が添加された第1のサブ領域と、これと接するように前記表面に設けられ、燐が添加された第2のサブ領域とを含む第1導電型の第2の炭化珪素領域と、前記炭化珪素層、前記第1の炭化珪素領域、及び前記第2の炭化珪素領域の前記第1のサブ領域に跨るように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2の炭化珪素領域の前記第2のサブ領域及び前記第1の炭化珪素領域上に形成された第1の電極と、前記炭化珪素基板の前記第2の主面に形成された第2の電極とを具備し、前記第2の炭化珪素領域は、前記第1のサブ領域の下面と前記第1の炭化珪素領域の間に形成された、第3のサブ領域を有することを特徴とする。 In order to solve the above problems, a first semiconductor device of the present invention includes a silicon carbide substrate having first and second main surfaces, and a first provided on the first main surface of the silicon carbide substrate. Conductive type silicon carbide layer, second conductive type first silicon carbide region provided on the surface of the silicon carbide layer, provided on the surface in the first silicon carbide region, and nitrogen was added A first conductivity type second silicon carbide region including a first sub-region and a second sub-region provided on the surface so as to be in contact therewith and doped with phosphorus; the silicon carbide layer; A gate insulating film provided across the first silicon carbide region and the first sub-region of the second silicon carbide region; a gate electrode formed on the gate insulating film; and the second Formed on the second sub-region and the first silicon carbide region of the silicon carbide region And the electrode, and a second electrode formed on the second main surface of the silicon carbide substrate, the second silicon carbide region, the lower surface of the first sub-region and the first formed between silicon carbide region, characterized in that it have a third sub-region.
上記課題を解決するために、本発明の半導体装置の第2は、第1と第2の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第1の主面に設けられた第1導電型の炭化珪素層と、前記炭化珪素層上に設けられた第2導電型の第1の炭化珪素領域と、前記第1の炭化珪素領域上に設けられ、窒素を添加された第1のサブ領域と、前記第1のサブ領域に接するように形成され、燐を添加された第2のサブ領域とを含む第1導電型の第2の炭化珪素領域と、前記第1のサブ領域から前記第1の炭化珪素領域を貫通し、前記炭化珪素層に達するトレンチ内部に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内部に設けられたゲート電極と、第2のサブ領域及び前記第1の炭化珪素領域上に設けられた第1の電極と、炭化珪素基板の前記第2の主面に設けられた第2の電極とを具備し、前記第1の炭化珪素領域は前記トレンチの側壁に露出するように設けられ、硼素が添加された第1のサブエリアと、第1のサブエリアに接する、アルミニウムが添加された第2のサブエリアとを具備することを特徴とする。 In order to solve the above problems, a second semiconductor device of the present invention includes a silicon carbide substrate having first and second main surfaces, and a first provided on the first main surface of the silicon carbide substrate. A conductive type silicon carbide layer; a second conductive type first silicon carbide region provided on the silicon carbide layer; and a first silicon carbide region provided on the first silicon carbide region and doped with nitrogen A first conductivity type second silicon carbide region including a sub-region and a second sub-region which is formed in contact with the first sub-region and to which phosphorus is added; and from the first sub-region, A gate insulating film provided inside the trench that penetrates the first silicon carbide region and reaches the silicon carbide layer; a gate electrode provided inside the trench through the gate insulating film; A first electrode provided on the region and the first silicon carbide region, and silicon carbide And a second electrode provided on the second major surface of the plate, the first silicon carbide region provided so as to be exposed on the side wall of the trench, first sub boron is added An area and a second subarea to which aluminum is added are in contact with the first subarea .
上記課題を解決するために、本発明の半導体装置の第3は、炭化珪素基板と、前記炭化珪素基板の上面に設けられた第2導電型の第1の炭化珪素領域と、前記第1の炭化珪素領域内の上面に設けられ、窒素が添加された第1のサブ領域と、これと接するように前記上面に設けられ、燐が添加された第2のサブ領域とを含む第1導電型の第2の炭化珪素領域と、前記炭化珪素基板の前記上面に、前記第1の炭化珪素領域に隣接して設けられた第1導電型の第3の炭化珪素領域と、前記第3の炭化珪素領域の上面に、前記第1の炭化珪素領域と離隔して設けられた、前記第3の炭化珪素領域より不純物濃度が高い第1導電型の第4の炭化珪素領域と、前記第1の炭化珪素領域、及び前記第2の炭化珪素領域の前記第1のサブ領域、前記第3の炭化珪素領域に跨るように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2の炭化珪素領域の前記第2のサブ領域及び前記第1の炭化珪素領域上に形成された第1の電極と、前記第4の炭化珪素領域の上面に形成された第2の電極とを具備し、前記第2の炭化珪素領域は、前記第1のサブ領域の下面と前記第1の炭化珪素領域の間に形成された、第3のサブ領域を有することを特徴とする。 In order to solve the above problems, a third semiconductor device of the present invention includes a silicon carbide substrate, a first conductivity type first silicon carbide region provided on an upper surface of the silicon carbide substrate, and the first A first conductivity type including a first sub-region to which nitrogen is added and a second sub-region to which phosphorus is added and is provided on the upper surface so as to be in contact with the first sub-region provided on the upper surface in the silicon carbide region A second silicon carbide region, a first conductivity type third silicon carbide region provided adjacent to the first silicon carbide region on the upper surface of the silicon carbide substrate, and the third carbonization. A first conductivity type fourth silicon carbide region having an impurity concentration higher than that of the third silicon carbide region, provided on the upper surface of the silicon region and spaced apart from the first silicon carbide region; A silicon carbide region, the first sub-region of the second silicon carbide region, and the third carbonization. A gate insulating film provided so as to straddle the element region; a gate electrode formed on the gate insulating film; the second sub-region of the second silicon carbide region; and the first silicon carbide region And a second electrode formed on the upper surface of the fourth silicon carbide region, and the second silicon carbide region includes a lower surface of the first sub-region and the second electrode. characterized by chromatic said first formed between the silicon carbide region, the third sub-region.
本発明によれば、ソース領域上のゲート絶縁膜の表面荒れを抑制することができるため、純粋にSiCの物性を活用した超低オン抵抗の優れた性能を有する高耐圧半導体装置を得ることができ、かつゲート絶縁膜の信頼性も大幅に向上させることが可能となる。 According to the present invention, since the surface roughness of the gate insulating film on the source region can be suppressed, it is possible to obtain a high breakdown voltage semiconductor device having an excellent performance of ultra-low on-resistance that purely utilizes the physical properties of SiC. In addition, the reliability of the gate insulating film can be greatly improved.
以下、図面を参照しつつ本発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(第1の実施形態)
図1は、本発明の第1の実施形態に係わるDIMOSFETの構成を示す断面図である。図1において、不純物濃度5×1018cm-3〜1×1019cm-3程度のn型不純物を含む六方晶SiC基板(n+基板)101上にn型不純物濃度5×1015cm-3〜2×1016cm-3程度を含み、厚さが5〜10μm程度であるSiC層(n−層)102が形成されている。SiC層102の一部表面にはp型不純物濃度が1×1017cm-3〜5×1017cm-3程度であり、SiC層102表面から深さ0.6μmまでの領域に存在する第1の炭化珪素領域103(p型ウェル)が形成されている。このp型ウェルは、p型ベース領域103となる。なお、p型ベース領域103は、ベースサブエリア103Bと103Cを併せたものの総称である。
(First embodiment)
FIG. 1 is a cross-sectional view showing a configuration of a DIMOSFET according to the first embodiment of the present invention. In FIG. 1, an n-type impurity concentration of 5 × 10 15 cm − is formed on a hexagonal SiC substrate (n + substrate) 101 containing an n-type impurity having an impurity concentration of about 5 × 10 18 cm −3 to 1 × 10 19 cm −3. An SiC layer (n − layer) 102 including about 3 to 2 × 10 16 cm −3 and having a thickness of about 5 to 10 μm is formed. The p-type impurity concentration is approximately 1 × 10 17 cm −3 to 5 × 10 17 cm −3 on a part of the surface of the
そしてこのp型ベース領域103内部には第2の炭化珪素領域としてn型ソース領域104(104A,104B,104C)が形成されている。より詳細には、n型不純物として窒素(N)が1×1018cm-3〜1×1020cm-3程度含まれた第1のソースサブ領域104AがSiC層102表面から深さ0.15μmまでの領域に存在している。この第1のソースサブ領域104A下部にはn型不純物として燐(P)が1×1020cm-3程度含まれた第3の(第2は後述)ソースサブ領域104Bが第1のソースサブ領域104Aの底部から深さ0.15μmまでの領域に存在している。図8は図1のA−A線に沿った断面における深さ方向のn型不純物分布を示したものである。
In the p-
第1のソースサブ領域104A側部にはn型不純物として燐(P)が1×1020cm-3程度含まれた第2のサブ領域104CがSiC層102表面から深さ0.3μmまでの領域に存在している。これら第1のサブ領域104A、第2のサブ領域104C、及び第3のサブ領域104Bを合わせて、MOSFETのソース領域104が構成される。この第2のサブ領域104C表面とベースサブエリア103C上にはNiからなるソース電極108が形成されている。
On the side of the
第1のソースサブ領域104A、ベースサブエリア103Bを含むSiC層102の表面には、これらに跨るようにして80nm程度のゲート絶縁膜105が形成されている。このゲート絶縁膜105上にはポリシリコンからなるゲート電極106が形成されている。
On the surface of the
以上、第1の実施形態の半導体装置によれば、ゲート絶縁膜105と直接接する第1のソースサブ領域104Aにn型不純物として質量数の軽い窒素(N)が添加されているため、1600℃前後の高温処理に伴い、第1のソースサブ領域104Aとゲート絶縁膜105の界面において第1のソースサブ領域104Aの表面が荒れるのを抑えることができる。表面粗さは平均ラフネス(Rms)10nm以下であり、全体として平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。
As described above, according to the semiconductor device of the first embodiment, nitrogen (N) having a low mass number is added as an n-type impurity to the
具体的には、従来のようにゲート絶縁膜と直接接するソース領域を質量数の重い燐で形成した場合には、図9に示すように、注入損傷の影響からゲート絶縁耐圧のヒストグラムが0〜3MV/cmに分布する不良素子が混在する。それに対し、本発明の質量数の軽い窒素で形成されている場合には、上記の不良素子の発生が抑えられ、注入損傷が大幅に軽減され、ゲート絶縁耐圧のヒストグラムが8〜11MV/cmに分布するもののみとなり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。 Specifically, when the source region that is in direct contact with the gate insulating film is formed of phosphorus having a large mass number as in the conventional case, as shown in FIG. Defective elements distributed at 3 MV / cm are mixed. On the other hand, in the case of being formed of nitrogen having a light mass number according to the present invention, the occurrence of the above defective elements is suppressed, the implantation damage is greatly reduced, and the histogram of the gate breakdown voltage is 8 to 11 MV / cm. It is possible to obtain a very excellent reliability of the gate insulating film.
次に、上記半導体装置の製造方法について、図2〜7を用いて説明する。まず、図2に示すように、n型不純物として窒素を不純物濃度1×1019cm-3含み、厚さ300μmであり、かつ六方晶の結晶格子を有する低抵抗のSiC基板101上に、エピタキシャル成長法によりn型不純物として窒素(N)を不純物濃度5×1015cm-3、厚さ10μmを有する高抵抗のSiC層102を順次形成する。但し、ここではn型不純物としては窒素(N)を用いたが、別の不純物、例えば燐(P)等を用いてもよい。また、窒素、燐を同時に用いてもよい。次にSiC層102の表面にシリコン酸化膜(不図示)を形成する。
Next, a method for manufacturing the semiconductor device will be described with reference to FIGS. First, as shown in FIG. 2, epitaxial growth is performed on a low-
次に、シリコン酸化膜(不図示)の表面にレジスト(不図示)をスピン塗布し、フォトリソグラフィ技術によりレジストをパターニングする。パターニングされたレジストをエッチングマスクとして用い、RIE等の異方性エッチングによりシリコン酸化膜をエッチングする。 Next, a resist (not shown) is spin-coated on the surface of a silicon oxide film (not shown), and the resist is patterned by a photolithography technique. Using the patterned resist as an etching mask, the silicon oxide film is etched by anisotropic etching such as RIE.
これにより、後出のイオン注入工程のイオン注入マスク(不図示)が形成される。このイオン注入マスクを介して、SiC層102に対して27Al+の選択イオン注入を行う。27Al+は、基板温度Tsub=室温〜500℃、ここでは室温で、加速エネルギーEacc=350keV、総ドーズ量Φ=1×1014cm−2の条件で注入する。この結果、図3に示すように、表面から深さ0.6μmの領域に、p型不純物を含んだベース領域103が形成される。
As a result, an ion implantation mask (not shown) for an ion implantation process described later is formed. Via this ion implantation mask, selective ion implantation of 27 Al + is performed on the
次に図4に示すように、ベース領域103内にイオン注入により選択的にソース領域104を形成する。具体的には、ゲート絶縁膜形成予定領域と重なるソース領域の深い部分(第3のソースサブ領域104B)には燐(P)を基板温度500℃程度に加熱した状態で、加速エネルギー150〜250keV、総ドーズ1.7×1015cm−2の条件でイオン注入する。ついで、浅い部分(第1のソースサブ領域104A)には窒素(N)を、加速エネルギー10〜70keV、総ドーズ1.2×1015cm−2の条件でイオン注入する。この時、図1のA−A線に沿った方向の不純物濃度分布は、前述のように、図8のようになる。
Next, as shown in FIG. 4, a
ソース領域104における、第1のソースサブ領域104A、第3のソースサブ領域104B以外の領域には燐を基板温度500℃程度の下で加速エネルギー10〜250keV、総ドーズ5×1015cm−2の条件で、各々選択的に多段イオン注入し、表面から深さ約0.3μmの領域に不純物濃度1×1020cm−3の第2のソースサブ領域104Cを形成する。p型ベース領域103表面にはAlを選択イオン注入し、高濃度のベースサブエリア103Cを形成する。その後、1600℃程度の熱処理により注入した不純物を活性化する。
In regions other than the
次に、図5に示すように、SiC層102、ベース領域103及びソース領域104中の第1のソースサブ領域104Aに跨る様に熱酸化法又はCVD法等によりゲート絶縁膜105を選択的に形成する。このときゲート絶縁膜105と直接接する第1のソースサブ領域104Aにはn型不純物として質量数の軽い窒素(N)が添加されており、これにより高温処理に伴う表面荒れが抑制されるため、第1のソースサブ領域104A上には平坦で緻密なゲート絶縁膜105を成膜することができ、ゲート絶縁膜105の長期信頼性を大幅に向上させることが可能となるのである。
Next, as shown in FIG. 5, the
そして図6に示すように、ゲート絶縁膜105上にCVD法によりポリシリコン層を形成し、リソグラフィ、RIE法によりポリシリコン層をパターニングすることでゲート電極106を形成する。その後ゲート電極106上に表面酸化およびCVD法によりシリコン酸化膜110を形成する。
Then, as shown in FIG. 6, a polysilicon layer is formed on the
次に、SiC基板101表面全体をレジストでカバーして(不図示)、SiC基板101の裏面に存在する薄い酸化膜を、希釈した弗酸(HF)若しくは緩衝HF等でエッチングする。次いで、図7に示すように、SiC基板101の裏面には、Ni膜を約1μmの厚さで蒸着し、ドレイン電極107を形成する。その後、ソース領域104上に、リフトオフ法による蒸着によりNi膜のソース電極108を選択的に形成する。最後に950℃で5分程度シンター処理し、ソース電極108とドレイン電極107のオーミック接触を良好なものにする。以上により、第1の実施形態のDIMOSFETが完成する。
Next, the entire surface of the
以上のように製造したDIMOSFETでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはn型不純物として質量数の軽い窒素が添加されており、これにより1600℃前後の高温処理に伴うソース領域上の表面荒れが抑制され前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。具体的には、図9に示すようにゲート絶縁膜と直接接するソース領域を質量数の重い燐で形成した場合には、注入損傷の影響からゲート絶縁耐圧のヒストグラムが0〜3MV/cmに分布する不良品が発生する。それに対し、本発明の質量数の軽い窒素で形成されている場合には注入損傷が大幅に軽減され、上記不良品の発生が抑制される結果、ゲート絶縁耐圧のヒストグラムが8〜11MV/cmのみに分布するようになり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。 In the DIMOSFET manufactured as described above, light nitrogen as an n-type impurity is added to the portion in the source region that is in direct contact with the gate insulating film, thereby the source region accompanying high-temperature processing at around 1600 ° C. The upper surface roughness is suppressed, and a flat and dense gate insulating film can be realized on the region, and the reliability of the gate insulating film can be greatly improved. Specifically, as shown in FIG. 9, when the source region that is in direct contact with the gate insulating film is formed of phosphorus having a high mass number, the histogram of the gate withstand voltage is distributed from 0 to 3 MV / cm due to the influence of implantation damage. Defective product is generated. On the other hand, in the case of being formed of nitrogen having a light mass number according to the present invention, the implantation damage is greatly reduced and the occurrence of the defective product is suppressed. As a result, the histogram of the gate breakdown voltage is only 8 to 11 MV / cm. It becomes possible to obtain a very excellent gate insulating film reliability.
次に、第1の実施形態の変形例について述べる。図10は、第1の変形例で、p型ベース領域103のゲート絶縁膜105に接するベースサブエリア103Aは、硼素(B)をイオン注入して形成したものである。ベース領域103のうちサブエリア103B,103Cには、前述のようにAlがイオン注入されるが、サブエリア103AにAlよりも質量数の小さいBを注入することにより、ベース領域103とゲート絶縁膜105の界面の表面荒れも少なくすることができる。ソース領域104は、第1の実施形態と全く同じであるから、第1の実施形態の効果に加えて、ベース領域の表面荒れを少なくする効果を奏することができる。また、サブエリア103A(B)の濃度を調整することにより、MOSFETのゲートしきい値電圧を所定の値に設定することができる。
Next, a modification of the first embodiment will be described. FIG. 10 shows a first modification in which the
図11は、第1の実施形態の第2の変形例を示し、P型ベース領域103の底部のサブエリア103DはBのイオン注入で形成したものである。BはAlよりも原子半径が小さく、イオン注入によって導入して高温アニールをした後の残留欠陥がAlよりも小さくなる。このため、主接合を形成する部分にBを使用した本変形例の場合は、リーク電流をより少なくすることができる。また、Bは高温アニールした際にSiC中で拡散するため、主接合近傍の不純物濃度がイオン注入した領域よりも低くなる。そのため、p型ベース領域103内部にも空乏層が入り込んで、主接合端部の電界強度が低減され高い耐圧を保持することが可能となる。一方、不純物準位がBよりも浅く充放電時定数の小さなAlでサブエリア103Bを形成することにより、素子に急激に逆方向電圧が印加された際にp型ベース領域103内に空乏層が大きく広がってしまうダイナミックパンチスルー現象を抑制することが可能となり、素子の予期せぬターンオンを回避することができる。また、ベース領域103の右端部分にBで形成したサブエリアを追加すれば、主接合すべての領域で残留欠陥を少なくすることができ、リーク電流をさらに少なくすることができる。
FIG. 11 shows a second modification of the first embodiment, in which the
図12は、第1の実施形態の第3の変形例を示し、ゲート電極106下で、p型ベース領域103に並列する部分を低濃度SiC層102よりもn型不純物濃度が高いn型の第3の炭化珪素領域120としたものである。図12の構成の場合、低濃度SiC層102の上に、第3の炭化珪素領域120となるn型層をエピタキシャル成長、若しくは窒素(N)をイオン注入して形成する。その後、p型ベース領域103、ソース領域104を第1の実施形態あるいはその変形例と同様にして形成する。第3の炭化珪素領域120をイオン注入で形成する場合でも、n型不純物としては質量数の軽いNを用いることにより、イオン注入および高温アニールを終了した時点で表面荒れが抑制され、第3の炭化珪素領域120上には平坦で緻密なゲート絶縁膜105を成膜することができる。
FIG. 12 shows a third modification of the first embodiment. The portion parallel to the p-
反転チャネル層が形成される領域103AにBを使用すると、活性化アニールを行った際に、Bが横方向に拡散するため、チャネル長が長くなってオン抵抗が増加する。Bが拡散しようとする部分にn型の第3の炭化珪素領域120を形成しておくと、Bが横方向に拡散しても接合は横方向に移動しないので、チャネル長の増加を最小限に抑制することができる。また、ベース領域103の右側部分にBで形成したサブエリアを追加した場合でも、横方向拡散が抑えられるので、JFET抵抗が増加するのを防止することができる。
When B is used for the
また、実施形態では図面の簡略化のために、ゲート電極106を半分しか図示していないが、実際には図面の右側には対称的な部分が存在し、例えば図10では低濃度SiC層102の上部は、p型ベース領域103に挟まれている。この隣接したp型ベース層103に挟まれた領域は、低濃度n型層で形成され、微細化により幅も狭くなることから、伝導する電子に対して抵抗成分となる。第3の変形例では、この部分に比較的n型不純物濃度が高いn型の第3の炭化珪素領域120を形成することにより、いわゆるJFET抵抗を低減している。第3の炭化珪素領域120のn型不純物濃度は、耐圧が低下しない範囲で選択される。
In the embodiment, only half of the
図13は、第1の実施形態の第4の変形例の断面図である。第4の変形例が第3の変形例と異なる点は、第3の炭化珪素領域120がベース領域103の底面とSiC層102の間に介在していることである。この構造では、ソース領域104からベースサブ領域103A表面に形成される反転層チャネルを通って第3の炭化領域120に注入された電子が、この介在部分を通ってベース領域103の下側まで広がるので、素子全体に電流が均一にながれ、低いオン抵抗を実現することができる。第3の炭化珪素領域120は第3の変形例と同様にして形成する。なお、図13においても、p型ベース領域103D(B)は、103D(Al)であっても良い。その場合には、p型ベース領域103の下に形成された第3の炭化珪素領域120の部分が、Bの拡散を防止する働きをする。
FIG. 13 is a cross-sectional view of a fourth modification of the first embodiment. The fourth modification differs from the third modification in that third
図14は、第1の実施形態の第5の変形例の断面図である。この構造では、p型ベース領域103をエピタキシャル成長で形成することが特徴である。エピタキシャル層上に形成された反転層チャネルの抵抗はイオン注入層上よりも小さいことが知られており、この構造を使えばオン抵抗の非常に低いMOSFETを実現することができる。この場合には、イオン注入による欠陥や表面荒れの発生がないので、図12におけるベース領域103のうち、サブエリア103Aおよび103DもAlで形成することができる。従って、p型ベース領域103は、サブエリア103B(Alエピ層)とサブエリア103C(Alイオン注入層)とで形成される。
FIG. 14 is a cross-sectional view of a fifth modification of the first embodiment. This structure is characterized in that the p-
この第5の変形例のエピタキシャル成長を用いた製造方法について説明する。まず、図15に示すように、n型不純物として窒素を不純物濃度5×1018cm-3〜1×1019cm-3程度含み、厚さ300μmであり、かつ六方晶の結晶格子を有する低抵抗のSiC基板101上に、エピタキシャル成長法によりn型不純物として窒素(N)を不純物濃度5×1015cm-3〜2×1016cm-3程度、厚さ5〜10μmを有する高抵抗のSiC層102を形成する。但し、ここではn型不純物としては窒素(N)を用いたが、別の不純物、例えば燐(P)等を用いてもよい。また、窒素、燐を同時に用いてもよい。
A manufacturing method using epitaxial growth of the fifth modification will be described. First, as shown in FIG. 15, nitrogen is contained as an n-type impurity at an impurity concentration of about 5 × 10 18 cm −3 to 1 × 10 19 cm −3, has a thickness of 300 μm, and has a hexagonal crystal lattice. High resistance SiC having an impurity concentration of about 5 × 10 15 cm −3 to 2 × 10 16 cm −3 and a thickness of 5 to 10 μm on an
次にSiC層102の表面にアルミニウム(Al)を添加して、p型不純物を含んだベース領域103Bをエピタキシャル法で形成する。ベース領域103Bの成長の際にAlの添加量を時間的に変えても良い。その場合には、ベース領域103Bの抵抗、MOSFETのゲートしきい値電圧などを所定の値に設定することができる。
Next, aluminum (Al) is added to the surface of
次に、第2導電型層103B(Alエピ層)の表面に第1のレジスト(不図示)をスピン塗布し、フォトリソグラフィ技術によりレジストをパターニングする。パターニングされたレジストをマスクとして用い、窒素(N)イオンを注入して、n型の第3のSiC領域120を形成する。p型領域をn型領域に変換するので、N濃度はベース領域103B(Alエピ層)の濃度よりも高くする。
Next, a first resist (not shown) is spin-coated on the surface of the second
次に、第1の実施形態と同様にして、ベースサブエリア103B(Alエピ層)内にイオン注入により選択的にソース領域104を形成する。ベースサブエリア103B(Alエピ層)内で、後にソース電極108と接する表面部分103C(Alイオン注入層)は、ソース電極108とのコンタクトを良好にするため、Al濃度を高めに形成される。
Next, as in the first embodiment, the
次に、図17に示すように、第3のSiC領域120、ベースサブエリア103B(Alエピ層)及びソース領域104中の第1のソースサブ領域104Aに跨る様に熱酸化法又はCVD法等によりゲート絶縁膜105を選択的に形成する。このときゲート絶縁膜105と直接接する第1のソースサブ領域104Aにはn型不純物として質量数の軽い窒素(N)が添加されており、これにより高温処理に伴うソース領域104上の表面荒れが抑制される。同様に、ベースサブエリア103B(Alエピ層)は残留欠陥や表面荒れの発生しないエピタキシャル法によって形成されており、また、SiC領域120もn型不純物として質量数の軽い窒素(N)のイオン注入で形成されており、高温処理に伴う表面荒れが抑制される。このため、第1のソースサブ領域104A上、ベースサブエリア103B(Alエピ層)、SiC領域120上には平坦で緻密なゲート絶縁膜105を成膜することができ、ゲート絶縁膜105の長期信頼性を大幅に向上させることが可能となるのである。
Next, as shown in FIG. 17, a thermal oxidation method, a CVD method, or the like extends over the
そして図18に示すように、ゲート絶縁膜105上にCVD法によりポリシリコン層を形成し、リソグラフィ、RIE法によりポリシリコン層をパターニングすることでゲート電極106を形成する。その後ゲート電極106上に表面酸化およびCVD法によりシリコン酸化膜110を形成する。
Then, as shown in FIG. 18, a polysilicon layer is formed on the
次に、第1の実施形態と同様にして、Ni膜によりドレイン電極107、ソース電極108を選択的に形成する。以上により、図19に示す第1の実施形態の第5の変形例のDIMOSFETが完成する。
Next, similarly to the first embodiment, the
なお、上で述べた第4の変形例はIGBTにも適用することができる。IGBTの場合には、図20に示すように、SiC基板130の導電型をp型にし、n型層131を介して、n−型SiC層102をエピタキシャル成長させればよい。別の製造方法としては、n−型SiC基板102の裏面からn型不純物、p型不純物を順次イオン注入して形成することもできる。
The fourth modification described above can also be applied to the IGBT. In the case of IGBT, as shown in FIG. 20, the conductivity type of
IGBTの場合、図20のように、第3の炭化珪素領域120をp型ベース領域103の下に介在させると格別な効果を奏することができる。即ち、IGBTの場合は、電子に加えて正孔も伝導に寄与する。正孔はドリフト層102からp型ベース領域103、高濃度p型コンタクトサブエリア103Cを通過して、エミッタ電極108に排出される。n型領域120があると、ドリフト層102に有る正孔がp型ベース領域103に入る際にエネルギー障壁を感じる。そのため、正孔のエミッタ電極への排出量が低減して、ドリフト領域102上部に正孔が蓄積させるようになる。これにより、IGBTのオン電圧を低減することができる。
In the case of an IGBT, when the third
(第2の実施形態)
図21は、本発明の第2の実施形態に係わるUMOSFETの構成を示す断面図である。図21において、不純物濃度5×1019cm-3程度のn型不純物を含む厚さ300μm程度の六方晶のSiC基板201上にn型不純物濃度5×1015cm-3程度を含み、厚さが10μm程度であるSiC層202が形成されている。SiC層202の表面にはp型不純物濃度が1×1017cm-3〜5×1017cm-3程度であり、厚さが2μm程度であるチャネル領域(第1の炭化珪素領域)203(203B,203C等の総称)が形成されている。
(Second Embodiment)
FIG. 21 is a cross-sectional view showing the configuration of the UMOSFET according to the second embodiment of the present invention. In FIG. 21, an n-type impurity concentration of about 5 × 10 15 cm −3 is included on a
そしてこのチャネル領域203B上には、n型のソース領域204が形成されている。より詳細には、n型不純物として窒素が1×1018cm-3〜1×1020cm-3含まれた第1のソースサブ領域204Aが選択的に形成され、この第1のソースサブ領域204Aの外側にはn型不純物として燐が1×1020cm-3程度含まれた第2のソースサブ領域204Bが形成されている。これら第1のソースサブ領域204A、第2のソースサブ領域204Bの厚さは0.5μm程度である。
An n-type source region 204 is formed on the
第1のソースサブ領域204A、チャネル領域203Bを貫き、SiC層202に底部を有するように深さが3μm程度のトレンチ205が形成されている。このトレンチ205側壁、底面を覆うようにして、厚さ80nm程度のゲート絶縁膜206が形成されている。ゲート絶縁膜206を介してトレンチ205を埋め込むように、n型不純物を高濃度に含んだポリシリコンからなるゲート電極207が形成されている。
A
第1のソースサブ領域204A、第2のソースサブ領域204B、ベースサブエリア203C表面には、Ni等からなるソース電極208が、SiC基板201裏面にはドレイン電極209がそれぞれ形成されている。
A
以上、第2の実施形態の半導体装置によれば、第1の実施形態と同様、ゲート絶縁膜206と直接接する第1のソースサブ領域204Aにn型不純物として質量数の軽い窒素(N)が添加されているため、1600℃前後の高温処理に伴い、第1のソースサブ領域204Aとゲート絶縁膜206の界面において、第1のソースサブ領域204Aの表面が荒れるのを抑えることができ、全体として平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。
As described above, according to the semiconductor device of the second embodiment, as in the first embodiment, nitrogen (N) having a low mass number as an n-type impurity is present in the
次に、上記半導体装置の製造方法について、図22〜25を用いて説明する。最初に図22に示すように不純物濃度1×1019cm-3、厚さ300μmのn型低抵抗のSiC基板201上にエピタキシャル法により不純物濃度5×1015cm-3、厚さ10μmのn型高抵抗のSiC層202と不純物濃度3×1017cm-3、厚さ2μmのp型のチャネル領域203を順次形成する。但し、ここではn型不純物としては窒素(N)を用いたが、別の不純物、例えば燐(P)を用いてもよい。またp型不純物としてはアルミニウム(Al)を用いたが、別の不純物、例えばホウ素(B)を用いてもよい。またそれぞれ両不純物を同時に用いてもよい。チャネル領域203は選択的イオン注入で形成することもできる。
Next, a method for manufacturing the semiconductor device will be described with reference to FIGS. First, as shown in FIG. 22, an n-type low
次に図23に示すようにチャネル領域203の表面の一部に窒素(N)を加速エネルギー10〜300keV、総ドーズ3×1015cm-2の条件で選択的に多段イオン注入する。次にこの領域に接する様に、チャネル領域203の表面に燐(P)を加速エネルギー10〜400keV、総ドーズ7×1015cm-2の条件で選択的に多段イオン注入する。これにより、表面から深さ約0.5μmの領域に不純物濃度1×1020cm-3のn型低抵抗の第1のソースサブ領域204A(N)及び第2のソースサブ領域204B(P)をそれぞれ形成する。次に、チャネル領域203の表面にAlを選択イオン注入し、高濃度のベースサブエリア203Cを形成する。その後、1600℃程度の熱処理により注入した不純物を活性化する。
Next, as shown in FIG. 23, nitrogen (N) is selectively ion-implanted into a part of the surface of the
次に図24に示すように、RIE等の異方性エッチング及びこれに続く化学的ドライエッチング(CDE)等によるトレンチ内の平滑化処理により第1のソースサブ領域204Aを貫通して底部がSiC層202に達するトレンチ205を形成する。次に基板表面に熱酸化法あるいはCVD法により酸化膜206を形成し、トレンチ205内に燐を高濃度に添加したポリシリコンを埋め込んでゲート電極207を形成する。その後RIE等によりトレンチ205内にのみポリシリコンを残し、第1のソースサブ領域204A(N)、第2のソースサブ領域204B(P)、ベースサブエリア203C上に残存したポリシリコンを除去する。次に、ゲート電極207の表面を酸化してゲート電極207表面を酸化膜で被覆する。
Next, as shown in FIG. 24, the bottom portion penetrates through the first source sub-region 204 </ b> A by the smoothing process in the trench by anisotropic etching such as RIE and subsequent chemical dry etching (CDE). A
次に、電極とコンタクトする領域の酸化膜をエッチング除去した後、リフトオフ法による蒸着によりNiで第1のソースサブ領域204A(N)、第2のソースサブ領域204B(P)、チャネル領域の第3のサブエリア203C(Al)及び酸化膜に覆われたゲート電極207表面にソース電極208を、SiC基板201裏面にドレイン電極209を形成する。最後に、例えば950℃で5分程度シンター処理し、ソース電極208とドレイン電極209のオーミック接触を良好なものにする。以上により、図25に示したトレンチゲート型のUMOSFETが完成する。
Next, after the oxide film in the region in contact with the electrode is removed by etching, the
以上のように製造したUMOSFETでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはn型不純物として質量数の軽い窒素が添加されており、これにより1600℃前後の高温処理に伴うソース領域表面上の荒れが抑制され前記領域表面上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となるのである。 In the UMOSFET manufactured as described above, light nitrogen as an n-type impurity is added to the portion in the source region that is in direct contact with the gate insulating film, and thereby the source region accompanying high-temperature processing at around 1600 ° C. The roughness on the surface is suppressed, and a flat and dense gate insulating film can be realized on the surface of the region, and the reliability of the gate insulating film can be greatly improved.
具体的には、第1の実施形態と同様、図9に示すようにゲート絶縁膜と直接接するソース領域を質量数の重い燐で形成した場合には、注入損傷の影響からゲート絶縁耐圧のヒストグラムが0〜3MV/cmに分布する。それに対し、本実施形態の質量数の軽い窒素で形成されている場合には、注入損傷が大幅に軽減され、ゲート絶縁耐圧のヒストグラムが8〜11MV/cmに分布する結果となり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。 Specifically, as in the first embodiment, when the source region that is in direct contact with the gate insulating film is formed of phosphorus having a large mass number, as shown in FIG. Is distributed between 0 and 3 MV / cm. On the other hand, in the case of being formed of nitrogen with a light mass number according to the present embodiment, the implantation damage is greatly reduced, and the histogram of the gate withstand voltage is distributed to 8 to 11 MV / cm, which is very excellent. The reliability of the gate insulating film can be obtained.
さらに、チャネル領域203をエピタキシャル法で形成した場合には、反転層チャネルの抵抗が小さくなり、オン抵抗の非常に低いMOSFETを実現することができる。
Further, when the
次に、第2の実施形態の変形例について述べる。図26は、第1の変形例で、チャネル領域203の中央部にAlよりも質量数の小さいBをイオン注入し、その後その上に形成される第1のソースサブ領域204Aをも通じてトレンチ205を形成する。トレンチ205に露出するチャネル領域は203A(B)となるので、その表面は荒れの小さいものとなり、その後形成されるゲート絶縁膜206と、良好な界面を形成する。この変形例は、第1の実施形態の変形例と同様の効果が得られ、特にチャネル領域203を選択的イオン注入で形成した場合に大きな効果が得られる。また、サブエリア203A(B)の濃度を調整することにより、MOSFETのゲートしきい値電圧を所定の値に設定することができる。
Next, a modification of the second embodiment will be described. FIG. 26 shows a first modification in which B having a mass number smaller than that of Al is ion-implanted into the central portion of the
図27は、第2の実施形態の第2の変形例を示す断面図である。第2の変形例は、SiC層202とチャネル層の第2のサブエリア203B(Al)の間にBを添加した第4のサブエリア203D(B)を介在させたものである。この変形例は、第1の実施形態の第2の変形例と同様の効果が得られ、特に、チャネル領域203を選択的イオン注入で形成した場合に大きな効果が得られる。
FIG. 27 is a cross-sectional view showing a second modification of the second embodiment. In the second modification, a
図28は、第2の実施形態の第3の変形例を示す断面図である。第3の変形例は、第2の変形例に加え、SiC層202とチャネル層203A(B)、203D(B)の間にn型の第3の炭化珪素領域220を介在させたものである。この第3の炭化珪素領域は、反転層チャネルが形成されるベースサブエリア203A(B)に使用されるBが、活性化アニールで下方向に拡散してチャネル長が増加するのを抑制する。
FIG. 28 is a cross-sectional view illustrating a third modification of the second embodiment. In the third modification, an n-type third
また、トレンチ型MOSFETの場合、電子はソース領域204Aからベース領域203Aのゲート絶縁膜界面に形成された反転層を通り、ドリフト層202に真っ直ぐ伝導していく。この場合、ドリフト層202は、隣接したトレンチ型ゲート電極207の間隔が広い場合でも、反転層を通過してn型領域220を通って横方向に伝導し、ドリフト層202に均一に電子が流れることによって、オン抵抗を低減する役割を果たす。第2の実施形態でチャネル領域203をエピタキシャル法で形成した場合には、第2の実施形態にチャネル層203A(B)、203D(B)なしに、第3の炭化珪素領域220を介在させるだけで同様の効果が得られる。その場合にも、サブエリア203A(B)を追加して、その濃度を調整することにより、MOSFETのゲートしきい値電圧を所定の値に設定することができる。
In the case of a trench MOSFET, electrons pass through an inversion layer formed at the gate insulating film interface between the
次に、第3の変形例の製造方法について、図29〜32を用いて説明する。チャネル領域203、ソース領域204はすべて選択的イオン注入により形成することができるが、ここではエピタキシャル成長と組み合わせた製造方法について説明する。最初に図29に示すように不純物濃度1×1019cm-3、厚さ300μmのn型低抵抗のSiC基板201上にエピタキシャル法によりn型高抵抗のSiC層202、n型SiC層220、Bを添加したチャネル層203D(B)、Nを添加したソース層204A(N)を順次形成する。チャネル層203Dの成長の際に、Bの代わりにAlを添加しても良い。また、P型不純物の添加量を時間的に変えても良い。
Next, the manufacturing method of the 3rd modification is demonstrated using FIGS. The
次に図30に示すように、BおよびAlの選択的多段注入により、チャネル領域203D(B)中に領域203A(B)、203B(Al)を形成する。さらに、ソース層204A(N)中に選択的にP,及びAlをイオン注入し、領域204B(P),203C(Al)を形成する。その後、1600℃程度の熱処理により注入した不純物を活性化する。
Next, as shown in FIG. 30,
次に図31に示すように、RIE等の異方性エッチング及びこれに続くchemical dry etching(CDE)等によるトレンチ内の平滑化処理により第1のソースサブ領域204Aを貫通して底部がSiC層202に達するトレンチ205を形成する。次に基板表面に熱酸化法あるいはCVD法により酸化膜206を形成し、トレンチ205内に燐を高濃度に添加したポリシリコンを埋め込んでゲート電極207を形成する。その後RIE等によりトレンチ205内にのみポリシリコンを残し第1のソースサブ領域204A(N)、第2のソースサブ領域204B(P)、ベースサブエリア203C上に残存したポリシリコンを除去する。次に、ゲート電極207の表面を酸化してゲート電極207表面を酸化膜で被覆する。
Next, as shown in FIG. 31, the bottom portion penetrates the first source sub-region 204 </ b> A by the smoothing process in the trench by anisotropic etching such as RIE and subsequent chemical dry etching (CDE), and the bottom is the SiC layer. A
次に、電極とコンタクトする領域の酸化膜をエッチング除去した後、リフトオフ法による蒸着によりNiで第1のソースサブ領域204A(N)、第2のソースサブ領域204B(P)、ベースサブエリア203C(Al)、及び酸化膜に覆われたゲート電極207表面にソース電極208を、SiC基板201裏面にドレイン電極209を形成する。最後に、例えば950℃で5分程度シンター処理し、ソース電極208とドレイン電極209のオーミック接触を良好なものにする。以上により、図.32に示したトレンチゲート型のUMOSFETが完成する。
Next, after the oxide film in the region in contact with the electrode is removed by etching, the
図33は、第2の実施形態の第4の変形例の断面図で、IGBTに適用した例である。IGBTの場合には、図28においてSiC基板130の導電型をp型にし、n型層231を介して、n−型SiC層202をエピタキシャル成長させればよい。別の製造方法としては、p型SiC基板230の裏面からn型不純物、p型不純物を順次イオン注入して形成することもできる。
FIG. 33 is a cross-sectional view of a fourth modification of the second embodiment, which is an example applied to an IGBT. In the case of IGBT, the conductivity type of the
トレンチ型IGBTの場合にも、図33のように、第3の炭化珪素領域220をチャネル領域203の下に介在させると格別な効果を奏することができる。即ち、IGBTの場合は、電子に加えて正孔も伝導に寄与する。正孔はドリフト層202からチャネル領域203、高濃度p型コンタクト層203Cを通過して、エミッタ電極208に排出される。n型領域220があると、ドリフト層202に有る正孔がチャネル領域203に入る際にエネルギー障壁を感じる。そのため、正孔のエミッタ電極への排出量が低減して、ドリフト層202上部に正孔が蓄積させるようになる。これにより、IGBTのオン電圧を低減することができる。
Also in the case of the trench type IGBT, a special effect can be obtained when the third
(第3の実施形態)
図34は、本発明の第3の実施形態に係わる横型MOSFETの構成を示す断面図である。基本的には、第1の実施形態のDIMOSFETを横型にしたものと考えてよい。図34において、窒素が添加されたn型炭化珪素基板309(N)の左上には、第1の実施形態と同様に、p型べース領域(第1の炭化珪素領域)303とその中に形成された第2の炭化珪素領域304が選択的に形成されている。このp型ベース領域303に隣接して、炭化珪素基板309上には、窒素が添加された低濃度の第3の炭化珪素領域302(N)が形成されている。
(Third embodiment)
FIG. 34 is a cross-sectional view showing a configuration of a lateral MOSFET according to the third embodiment of the present invention. Basically, it may be considered that the DIMOSFET of the first embodiment is a horizontal type. In FIG. 34, in the upper left of the n-type silicon carbide substrate 309 (N) to which nitrogen is added, as in the first embodiment, a p-type base region (first silicon carbide region) 303 and its inside The second
上記のように、p型ベース領域303の表面には、第1の実施形態と同様にして、n型ソース領域304が形成されている。n型ソース領域304は、第1のソースサブ領域304A(N),第2のソースサブ領域304C(P),第3のソースサブ領域304B(P)を含んでいる。第2のソースサブ領域304C(P)は、第1の実施形態同様、不純物濃度1×1018cm-3〜1×1020cm-3の範囲のPを含んでいる。さらに、第2のソースサブ領域304Cと高濃度なベースサブエリア303C(Al)上には、ソース電極(第1の電極)308が形成されている。
As described above, the n-
第3の炭化珪素領域302(N)の右上には、第1の炭化珪素領域(p型ベース領域)303と離隔して、Pが添加されたn型ドレイン領域(第4の炭化珪素領域)301(P)が形成され、その上には、ドレイン電極(第2の電極)307が形成されている。 On the upper right of the third silicon carbide region 302 (N), an n-type drain region (fourth silicon carbide region) to which P is added apart from the first silicon carbide region (p-type base region) 303. 301 (P) is formed, and a drain electrode (second electrode) 307 is formed thereon.
ソースサブ領域304A、p型ベースサブエリア303B、第3の炭化珪素領域302の上面には、選択的にゲート絶縁膜305が形成され、この上にゲート電極306が形成されている。ゲート電極306の上面、側面は絶縁膜310で覆われ、第3の炭化珪素領域302及びドレイン領域301の上面は選択的に絶縁膜311で覆われている。
A
以上、第3の実施形態の半導体装置によれば、第1の実施形態と同様に、ゲート絶縁膜305と直接接する第1のソースサブ領域304Aにn型不純物として質量数の軽い窒素(N)が添加されているため、1600℃前後の高温処理に伴い、第1のソースサブ領域304Aとゲート絶縁膜305の界面において第1のソースサブ領域304Aの表面が荒れるのを抑えることができる。表面粗さは平均ラフネス(Rms)10nm以下であり、全体として平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となる。
As described above, according to the semiconductor device of the third embodiment, as in the first embodiment, nitrogen (N) having a low mass number as an n-type impurity in the
次に、上記半導体装置の製造方法について、図35〜38を用いて説明する。まず、図35に示すように、n型不純物として窒素を含む低抵抗のSiC基板309上に、エピタキシャル成長法によりp型不純物としてアルミニウム(Al)を含むSiC層303B(Al)を形成する。
Next, a method for manufacturing the semiconductor device will be described with reference to FIGS. First, as shown in FIG. 35, an
次に、第1の実施形態と同様に、SiC層303B(Al)層の左側をp型ベース領域303とし、右側に窒素をイオン注入してn型高抵抗の低濃度SiC領域302を形成する。p型ベース領域の上面には、第1の実施形態と同様に、ソース領域304(304A,304B,304C)を形成する(図36参照)。n型高抵抗の低濃度SiC領域302には、選択的に燐をイオン注入して、ドレイン領域301を形成する。
Next, as in the first embodiment, the left side of the
次に、図37に示すように、ソースサブ領域304A、p型ベース領域303、第3の炭化珪素領域302の上面に、ゲート絶縁膜305を形成し、第3の炭化珪素領域302の上面、ドレイン領域301の上面の一部に絶縁膜311を選択的に形成する。ゲート絶縁膜305の上にポリシリコンによるゲート電極306を形成し、露出面を酸化膜310により保護する。
Next, as shown in FIG. 37, a
第2のソースサブ領域304Cと高濃度なベースサブエリア303C(Al)上に、ソース電極308を形成し、ドレイン領域301(P)上には、ドレイン電極307を形成すると、図38に示す横型MOSFETが完成する。
When the
以上のように製造した横型MOSFETでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはn型不純物として質量数の軽い窒素が添加されており、これにより1600℃前後の高温処理に伴うソース領域上の表面荒れが抑制され前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となる。第3の実施形態においても、第1の実施形態の各種の変形例を、適宜組み合わせることが可能である。 In the lateral MOSFET manufactured as described above, light nitrogen as an n-type impurity is added to the portion in the source region that is in direct contact with the gate insulating film. Surface roughness on the region is suppressed, a flat and dense gate insulating film can be realized on the region, and the reliability of the gate insulating film can be greatly improved. Also in the third embodiment, various modifications of the first embodiment can be combined as appropriate.
本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。 The present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.
101、201、309 … n型SiC基板
102、202 … n型SIC層
103、203、303 … 第1のSiC領域(ベース領域)
104、204,304 … 第2のSiC領域(ソース領域)
105、206、305 … ゲート絶縁膜
106、207、306 … ゲート電極
107、209、307 … ドレイン電極
108、208、308 … ソース電極
110、310 … シリコン酸化膜
120、220 … 第3のSiC領域
131,231 … n型層
230 … p型SiC基板
101, 201, 309 ... n-
104, 204, 304 ... second SiC region (source region)
105, 206, 305 ...
Claims (13)
前記炭化珪素基板の前記第1の主面に設けられた第1導電型の炭化珪素層と、
前記炭化珪素層の表面に設けられた第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域内の表面に設けられ、窒素が添加された第1のサブ領域と、これと接するように前記表面に設けられ、燐が添加された第2のサブ領域とを含む第1導電型の第2の炭化珪素領域と、
前記炭化珪素層、前記第1の炭化珪素領域、及び前記第2の炭化珪素領域の前記第1のサブ領域に跨るように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第2の炭化珪素領域の前記第2のサブ領域及び前記第1の炭化珪素領域上に形成された第1の電極と、
前記炭化珪素基板の前記第2の主面に形成された第2の電極と
を具備し、
前記第2の炭化珪素領域は、前記第1のサブ領域の下面と前記第1の炭化珪素領域の間に形成された、第3のサブ領域を有することを特徴とする半導体装置。 A silicon carbide substrate having first and second main surfaces;
A silicon carbide layer of a first conductivity type provided on the first main surface of the silicon carbide substrate;
A first conductivity type first silicon carbide region provided on the surface of the silicon carbide layer;
A first sub-region provided on the surface in the first silicon carbide region, to which nitrogen is added, and a second sub-region provided on the surface in contact with the first sub-region to which phosphorus is added A second silicon carbide region of the first conductivity type;
A gate insulating film provided across the silicon carbide layer, the first silicon carbide region, and the first sub-region of the second silicon carbide region;
A gate electrode formed on the gate insulating film;
A first electrode formed on the second sub-region and the first silicon carbide region of the second silicon carbide region;
A second electrode formed on the second main surface of the silicon carbide substrate ,
The second silicon carbide region, wherein formed between the lower surface and the first silicon carbide region of the first sub-region, the semiconductor device characterized in that it have a third sub-region.
前記炭化珪素基板の前記第1の主面に設けられた第1導電型の炭化珪素層と、
前記炭化珪素層の表面に設けられた第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域内の表面に設けられ、窒素が添加された第1のサブ領域と、これと接するように前記表面に設けられ、燐が添加された第2のサブ領域とを含む第1導電型の第2の炭化珪素領域と、
前記炭化珪素層、前記第1の炭化珪素領域、及び前記第2の炭化珪素領域の前記第1のサブ領域に跨るように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第2の炭化珪素領域の前記第2のサブ領域及び前記第1の炭化珪素領域上に形成された第1の電極と、
前記炭化珪素基板の前記第2の主面に形成された第2の電極と
を具備し、
前記第1の炭化珪素領域(103)は、硼素が添加された表面側の第1のサブエリアと、前記第1のサブエリアの下部に設けられ、アルミニウムが添加された第2のサブエリアとを具備することを特徴とする半導体装置。 A silicon carbide substrate having first and second main surfaces;
A silicon carbide layer of a first conductivity type provided on the first main surface of the silicon carbide substrate;
A first conductivity type first silicon carbide region provided on the surface of the silicon carbide layer;
A first sub-region provided on the surface in the first silicon carbide region, to which nitrogen is added, and a second sub-region provided on the surface in contact with the first sub-region to which phosphorus is added A second silicon carbide region of the first conductivity type;
A gate insulating film provided across the silicon carbide layer, the first silicon carbide region, and the first sub-region of the second silicon carbide region;
A gate electrode formed on the gate insulating film;
A first electrode formed on the second sub-region and the first silicon carbide region of the second silicon carbide region;
A second electrode formed on the second main surface of the silicon carbide substrate;
Comprising
The first silicon carbide region (103) includes a first subarea on the surface side to which boron is added, and a second subarea to which aluminum is added and is provided below the first subarea. semi conductor arrangement characterized by comprising a.
前記炭化珪素基板の前記第1の主面に設けられた第1導電型の炭化珪素層、
前記炭化珪素層上に設けられた第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域上に設けられ、窒素を添加された第1のサブ領域と、前記第1のサブ領域に接するように形成され、燐を添加された第2のサブ領域とを含む第1導電型の第2の炭化珪素領域と、
前記第1のサブ領域から前記第1の炭化珪素領域を貫通し、前記炭化珪素層に達するトレンチ内部に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ内部に設けられたゲート電極と、
第2のサブ領域及び前記第1の炭化珪素領域上に設けられた第1の電極と、
炭化珪素基板の前記第2の主面に設けられた第2の電極と
を具備し、
前記第1の炭化珪素領域は前記トレンチの側壁に露出するように設けられ、硼素が添加された第1のサブエリアと、第1のサブエリアに接する、アルミニウムが添加された第2のサブエリアとを具備することを特徴とする半導体装置。 A silicon carbide substrate having first and second main surfaces;
A silicon carbide layer of a first conductivity type provided on the first main surface of the silicon carbide substrate;
A first conductivity type first silicon carbide region provided on the silicon carbide layer;
A first sub-region provided on the first silicon carbide region, to which nitrogen is added; and a second sub-region formed to be in contact with the first sub-region and to which phosphorus is added. A second silicon carbide region of the first conductivity type;
A gate insulating film provided in a trench that penetrates the first silicon carbide region from the first sub-region and reaches the silicon carbide layer;
A gate electrode provided inside the trench via the gate insulating film;
A first electrode provided on a second sub-region and the first silicon carbide region;
A second electrode provided on the second main surface of the silicon carbide substrate ,
The first silicon carbide region is provided so as to be exposed on the sidewall of the trench, and includes a first subarea to which boron is added and a second subarea to which aluminum is added that is in contact with the first subarea. A semiconductor device comprising:
前記炭化珪素基板の前記第1の主面に設けられた第1導電型の炭化珪素層と、
前記炭化珪素層上に設けられた第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域上に設けられ、窒素を添加された第1のサブ領域と、前記第1のサブ領域に接するように形成され、燐を添加された第2のサブ領域とを含む第1導電型の第2の炭化珪素領域と、
前記第1のサブ領域から前記第1の炭化珪素領域を貫通し、前記炭化珪素層に達するトレンチ内部に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ内部に設けられたゲート電極と、
第2のサブ領域及び前記第1の炭化珪素領域上に設けられた第1の電極と、
炭化珪素基板の前記第2の主面に設けられた第2の電極と
を具備し、
前記第1の炭化珪素領域は、前記第2のサブエリアと、前記炭化珪素層との間に、硼素が添加された第3のサブエリアをさらに具備することを特徴とする半導体装置。 A silicon carbide substrate having first and second main surfaces;
A silicon carbide layer of a first conductivity type provided on the first main surface of the silicon carbide substrate;
A first conductivity type first silicon carbide region provided on the silicon carbide layer;
A first sub-region provided on the first silicon carbide region, to which nitrogen is added; and a second sub-region formed to be in contact with the first sub-region and to which phosphorus is added. A second silicon carbide region of the first conductivity type;
A gate insulating film provided in a trench that penetrates the first silicon carbide region from the first sub-region and reaches the silicon carbide layer;
A gate electrode provided inside the trench via the gate insulating film;
A first electrode provided on a second sub-region and the first silicon carbide region;
A second electrode provided on the second main surface of the silicon carbide substrate;
Comprising
It said first silicon carbide region, the second sub-area, wherein between the silicon carbide layer, boron semiconductors devices you characterized further by comprising a third sub-area of which has been added.
前記炭化珪素基板の上面に設けられた第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域内の上面に設けられ、窒素が添加された第1のサブ領域と、これと接するように前記上面に設けられ、燐が添加された第2のサブ領域とを含む第1導電型の第2の炭化珪素領域と、
前記炭化珪素基板の前記上面に、前記第1の炭化珪素領域に隣接して設けられた第1導電型の第3の炭化珪素領域と、
前記第3の炭化珪素領域の上面に、前記第1の炭化珪素領域と離隔して設けられた、前記第3の炭化珪素領域り不純物濃度が高い第1導電型の第4の炭化珪素領域と、
前記第1の炭化珪素領域、及び前記第2の炭化珪素領域の前記第1のサブ領域、前記第3の炭化珪素領域に跨るように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第2の炭化珪素領域の前記第2のサブ領域及び前記第1の炭化珪素領域上に形成された第1の電極と、
前記第4の炭化珪素領域の上面に形成された第2の電極と、
を具備し、
前記第2の炭化珪素領域は、前記第1のサブ領域下面と前記第1の炭化珪素領域の間に形成された、第3のサブ領域を有することを特徴とする半導体装置。 A silicon carbide substrate;
A first conductivity type first silicon carbide region provided on an upper surface of the silicon carbide substrate;
A first sub-region provided on the upper surface in the first silicon carbide region, to which nitrogen is added, and a second sub-region provided on the upper surface so as to be in contact therewith and to which phosphorus is added A second silicon carbide region of the first conductivity type;
A third silicon carbide region of a first conductivity type provided adjacent to the first silicon carbide region on the upper surface of the silicon carbide substrate;
A fourth silicon carbide region of a first conductivity type provided on the upper surface of the third silicon carbide region and spaced apart from the first silicon carbide region and having a higher impurity concentration than the third silicon carbide region; ,
A gate insulating film provided so as to straddle the first silicon carbide region, the first sub-region of the second silicon carbide region, and the third silicon carbide region;
A gate electrode formed on the gate insulating film;
A first electrode formed on the second sub-region and the first silicon carbide region of the second silicon carbide region;
A second electrode formed on the upper surface of the fourth silicon carbide region;
Equipped with,
The second silicon carbide region, wherein formed between the first sub-area lower surface first silicon carbide region, and wherein a is closed the third sub-region.
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Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5070935B2 (en) * | 2007-05-24 | 2012-11-14 | 株式会社デンソー | Method for manufacturing silicon carbide semiconductor device |
JP2009064970A (en) * | 2007-09-06 | 2009-03-26 | Toshiba Corp | Semiconductor device |
JP4786621B2 (en) | 2007-09-20 | 2011-10-05 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
JP5369464B2 (en) * | 2008-03-24 | 2013-12-18 | 富士電機株式会社 | Silicon carbide MOS type semiconductor device |
JP4877286B2 (en) * | 2008-07-08 | 2012-02-15 | 株式会社デンソー | Silicon carbide semiconductor device and manufacturing method thereof |
JP5750948B2 (en) * | 2011-03-11 | 2015-07-22 | 三菱電機株式会社 | Silicon carbide semiconductor device and manufacturing method thereof |
DE112013002518B4 (en) * | 2012-05-15 | 2018-01-11 | Mitsubishi Electric Corporation | Semiconductor component and method for its production |
JP2014187238A (en) * | 2013-03-25 | 2014-10-02 | Toyoda Gosei Co Ltd | Mis semiconductor device manufacturing method |
US9490328B2 (en) | 2013-06-26 | 2016-11-08 | Hitachi, Ltd. | Silicon carbide semiconductor device and manufacturing method of the same |
JP5928429B2 (en) * | 2013-09-30 | 2016-06-01 | サンケン電気株式会社 | Semiconductor device and manufacturing method thereof |
JP6335089B2 (en) * | 2014-10-03 | 2018-05-30 | ルネサスエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
DE112015004766B4 (en) | 2014-10-20 | 2021-11-18 | Mitsubishi Electric Corporation | SEMI-CONDUCTOR DEVICES |
JP6652055B2 (en) * | 2015-07-08 | 2020-02-19 | 住友電気工業株式会社 | Silicon carbide semiconductor substrate and method for manufacturing silicon carbide semiconductor device |
JP2017188607A (en) * | 2016-04-07 | 2017-10-12 | トヨタ自動車株式会社 | Semiconductor device using SiC substrate |
CN109196655A (en) * | 2016-12-19 | 2019-01-11 | 富士电机株式会社 | The manufacturing method of semiconductor device and semiconductor device |
JP7325931B2 (en) * | 2017-05-16 | 2023-08-15 | 富士電機株式会社 | semiconductor equipment |
US10600867B2 (en) * | 2017-05-16 | 2020-03-24 | Fuji Electric Co., Ltd. | Semiconductor device having an emitter region and a contact region inside a mesa portion |
GB2589543A (en) * | 2019-09-09 | 2021-06-09 | Mqsemi Ag | Method for forming a low injection P-type contact region and power semiconductor devices with the same |
CN113410307B (en) * | 2021-04-16 | 2022-10-04 | 深圳真茂佳半导体有限公司 | Field effect transistor structure, manufacturing method thereof and chip device |
CN117497420B (en) * | 2023-12-26 | 2024-04-16 | 粤芯半导体技术股份有限公司 | Semiconductor device and method for manufacturing the same |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09503626A (en) * | 1994-03-04 | 1997-04-08 | シーメンス アクチエンゲゼルシヤフト | Silicon carbide based MIS structure with high latch-up resistance |
JP2000082812A (en) * | 1998-06-22 | 2000-03-21 | Denso Corp | Silicon carbide semiconductor device and manufacture thereof |
JP2000188399A (en) * | 1998-10-16 | 2000-07-04 | Denso Corp | Silicon carbide semiconductor device and its manufacture |
JP2002261041A (en) * | 2001-03-05 | 2002-09-13 | Shikusuon:Kk | Ion implanting layer for sic semiconductor and manufacturing method therefor |
JP2003031808A (en) * | 2001-07-16 | 2003-01-31 | Nissan Motor Co Ltd | Semiconductor device and its manufacturing method |
JP2004519842A (en) * | 2000-10-03 | 2004-07-02 | クリー インコーポレイテッド | Silicon carbide power metal oxide semiconductor field effect transistor with short channel and method for manufacturing silicon carbide metal oxide semiconductor field effect transistor with short channel |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2987884B2 (en) * | 1990-06-04 | 1999-12-06 | 日産自動車株式会社 | Semiconductor device |
JP3517514B2 (en) * | 1996-03-27 | 2004-04-12 | 株式会社東芝 | Semiconductor device |
JPH10256529A (en) * | 1997-03-14 | 1998-09-25 | Fuji Electric Co Ltd | Insulated gate type silicon carbide thyristor |
US7221010B2 (en) * | 2002-12-20 | 2007-05-22 | Cree, Inc. | Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors |
-
2005
- 2005-11-16 JP JP2005331669A patent/JP4761942B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09503626A (en) * | 1994-03-04 | 1997-04-08 | シーメンス アクチエンゲゼルシヤフト | Silicon carbide based MIS structure with high latch-up resistance |
JP2000082812A (en) * | 1998-06-22 | 2000-03-21 | Denso Corp | Silicon carbide semiconductor device and manufacture thereof |
JP2000188399A (en) * | 1998-10-16 | 2000-07-04 | Denso Corp | Silicon carbide semiconductor device and its manufacture |
JP2004519842A (en) * | 2000-10-03 | 2004-07-02 | クリー インコーポレイテッド | Silicon carbide power metal oxide semiconductor field effect transistor with short channel and method for manufacturing silicon carbide metal oxide semiconductor field effect transistor with short channel |
JP2002261041A (en) * | 2001-03-05 | 2002-09-13 | Shikusuon:Kk | Ion implanting layer for sic semiconductor and manufacturing method therefor |
JP2003031808A (en) * | 2001-07-16 | 2003-01-31 | Nissan Motor Co Ltd | Semiconductor device and its manufacturing method |
Also Published As
Publication number | Publication date |
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