JP2000082812A - Silicon carbide semiconductor device and manufacture thereof - Google Patents
Silicon carbide semiconductor device and manufacture thereofInfo
- Publication number
- JP2000082812A JP2000082812A JP11165686A JP16568699A JP2000082812A JP 2000082812 A JP2000082812 A JP 2000082812A JP 11165686 A JP11165686 A JP 11165686A JP 16568699 A JP16568699 A JP 16568699A JP 2000082812 A JP2000082812 A JP 2000082812A
- Authority
- JP
- Japan
- Prior art keywords
- base region
- layer
- region
- forming
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 132
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 40
- 238000009792 diffusion process Methods 0.000 claims abstract description 41
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 11
- 229910052796 boron Inorganic materials 0.000 claims abstract description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 284
- 239000002019 doping agent Substances 0.000 claims description 83
- 239000000758 substrate Substances 0.000 claims description 47
- 239000012535 impurity Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 25
- 239000002344 surface layer Substances 0.000 claims description 17
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 5
- 238000009413 insulation Methods 0.000 claims 2
- 230000003213 activating effect Effects 0.000 abstract 2
- 230000002950 deficient Effects 0.000 abstract 2
- 238000005468 ion implantation Methods 0.000 description 23
- 230000004913 activation Effects 0.000 description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 229910052757 nitrogen Inorganic materials 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001698 pyrogenic effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a silicon carbide semiconductor device, and more particularly to an insulated gate field effect transistor, and more particularly to a vertical power MOSFET for high power.
【０００２】[0002]
【従来の技術】本出願人は、プレーナ型ＭＯＳＦＥＴに
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。2. Description of the Related Art The applicant of the present invention has filed an application for a planar MOSFET in which the channel mobility is improved to reduce the on-resistance in Japanese Patent Application No. 9-259076.
【０００３】このプレーナ型ＭＯＳＦＥＴの断面図を図
１２に示し、この図に基づいてプレーナ型ＭＯＳＦＥＴ
の構造について説明する。FIG. 12 is a cross-sectional view of this planar type MOSFET.
Will be described.
【０００４】炭化珪素からなるｎ+ 型半導体基板１は上
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。An n + type semiconductor substrate 1 made of silicon carbide has an upper surface as a main surface 1a and a lower surface opposite to the main surface as a back surface 1b. Main surface 1a of this n + type semiconductor substrate 1
An n − -type epitaxial layer (hereinafter, referred to as an n − -type epi layer) 2 made of silicon carbide having a lower dopant concentration than the substrate 1 is stacked thereon.
【０００５】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ- 型ベース領域３が形成され
ている。このｐ- 型ベース領域３はＢ（ボロン）やＡｌ
（アルミニウム）をドーパントとして形成されている。
また、ｐ- 型ベース領域３の表層部の所定領域には、該
ベース領域３よりも浅いｎ+ 型ソース領域４が形成され
ている。[0005] A p - type base region 3 having a predetermined depth is formed in a predetermined region in the surface portion of the n - type epilayer 2. This p − type base region 3 is made of B (boron) or Al
(Aluminum) as a dopant.
An n + -type source region 4 shallower than the base region 3 is formed in a predetermined region of the surface of the p − -type base region 3.
【０００６】さらに、ｎ+ 型ソース領域４とｎ- 型エピ
層２とを繋ぐように、ｐ- 型ベース領域３の表面部には
ｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ
層５は、エピタキシャル成長にて形成されたものであ
り、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのもの
を用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作
時にチャネル形成層として機能する。以下、ｎ- 型Ｓｉ
Ｃ層５を表面チャネル層という。Further, an n − -type SiC layer 5 is provided on the surface of the p − -type base region 3 so as to connect the n + -type source region 4 and the n − -type epi layer 2. This n - type SiC
The layer 5 is formed by epitaxial growth, and uses an epitaxial film having 4H, 6H, and 3C crystals. The n − -type SiC layer 5 functions as a channel forming layer during operation of the device. Hereinafter, n - type Si
The C layer 5 is called a surface channel layer.
【０００７】表面チャネル層５はＮ（窒素）をドーパン
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３のド
ーパント濃度以下となっている。これにより、低オン抵
抗化が図られている。The surface channel layer 5 is formed using N (nitrogen) as a dopant, and the dopant concentration is as low as about 1 × 10 15 cm −3 to 1 × 10 17 cm −3 , and , N − -type epi layer 2 and p − -type base region 3 are lower than the dopant concentration. Thereby, low on-resistance is achieved.
【０００８】表面チャネル層５の上面およびｎ+ 型ソー
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはゲート電極
８が形成されている。ゲート電極８は絶縁膜９にて覆わ
れている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その
上にはソース電極１０が形成され、ソース電極１０はｎ
+ 型ソース領域４およびｐ- 型ベース領域３と接してい
る。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイ
ン電極層１１が形成されている。A gate oxide film 7 is formed on the upper surface of surface channel layer 5 and the upper surface of n + type source region 4 by thermal oxidation. Further, a gate electrode 8 is formed on the gate oxide film 7. Gate electrode 8 is covered with insulating film 9. LTO (Low Tempe) as the insulating film 9
(Rate oxide) film is used. A source electrode 10 is formed thereon, and the source electrode 10
It is in contact with + type source region 4 and p − type base region 3. A drain electrode layer 11 is formed on the back surface 1b of the n + type semiconductor substrate 1.
【０００９】このように構成されたプレーナ型ＭＯＳＦ
ＥＴは、チャネル形成層の導電型を反転させることなく
チャネルを誘起する蓄積モードで動作するため、導電型
を反転させる反転モードのＭＯＳＦＥＴに比べチャネル
移動度を大きくすることができ、オン抵抗を低減させる
ことができる。The planar type MOSF constructed as described above.
Since the ET operates in the accumulation mode in which the channel is induced without inverting the conductivity type of the channel forming layer, the channel mobility can be increased as compared with the MOSFET in the inversion mode in which the conductivity type is inverted, and the on-resistance is reduced. Can be done.
【００１０】次に、図１２に示すＭＯＳＦＥＴの製造工
程を、図１３〜図１５に基づいて説明する。Next, a manufacturing process of the MOSFET shown in FIG. 12 will be described with reference to FIGS.
【００１１】〔図１３（ａ）に示す工程〕まず、ｎ型４
Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型
半導体基板１を用意する。ここで、ｎ+ 型半導体基板１
はその厚さが４００μｍであり、主表面１ａが（０００
１）Ｓｉ面、又は、（１１２−０）ａ面である。この基
板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピ
タキシャル成長する。本例では、ｎ- 型エピ層２は下地
の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ層となる。[Step shown in FIG. 13A] First, an n-type 4
An H or 6H or 3C-SiC substrate, that is, an n + type semiconductor substrate 1 is prepared. Here, the n + type semiconductor substrate 1
Has a thickness of 400 μm and a main surface 1a of (000
1) Si plane or (112-0) a plane. An n − -type epi layer 2 having a thickness of 5 μm is epitaxially grown on the main surface 1 a of the substrate 1. In this example, the same crystal as that of the underlying substrate 1 is obtained as the n − -type epi layer 2, which becomes an n-type 4H or 6H or 3C—SiC layer.
【００１２】〔図１３（ｂ）に示す工程〕ｎ- 型エピ層
２の上の所定領域にＬＴＯ膜１２０を配置し、これをマ
スクとしてＢ+ （若しくはアルミニウム）をイオン注入
して、ｐ- 型ベース領域３を形成する。このときのイオ
ン注入条件は、温度が７００℃で、ドーズ量が１×１０
16ｃｍ-2としている。[Step shown in FIG. 13B] An LTO film 120 is arranged in a predetermined region on the n − -type epi layer 2, and B + (or aluminum) is ion-implanted using the LTO film 120 as a mask to form p − A mold base region 3 is formed. The ion implantation conditions at this time are as follows: a temperature of 700 ° C. and a dose of 1 × 10
It is 16 cm -2 .
【００１３】〔図１３（ｃ）に示す工程〕ＬＴＯ膜１２
０を除去した後、ｐ- 型ベース領域３を含むｎ- 型エピ
層２上に表面チャネル層５を化学気相成長法（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ
法）によりエピタキシャル成長させる。[Step shown in FIG. 13C] LTO film 12
After removing 0, a surface channel layer 5 is formed on the n − -type epi layer 2 including the p − -type base region 3 by chemical vapor deposition (Chem).
Ial Vapor Deposition: CVD
Method).
【００１４】〔図１４（ａ）に示す工程〕表面チャネル
層５の上の所定領域にＬＴＯ膜１２１を配置し、これを
マスクとしてＮ（窒素）等のｎ型不純物をイオン注入
し、ｎ+ 型ソース領域４を形成する。このときのイオン
注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2と
している。[Step shown in FIG. 14A] An LTO film 121 is disposed in a predetermined region on the surface channel layer 5 and an n-type impurity such as N (nitrogen) is ion-implanted using the LTO film 121 as a mask to form n + A mold source region 4 is formed. The ion implantation conditions at this time are 700 ° C. and the dose is 1 × 10 15 cm −2 .
【００１５】〔図１４（ｂ）に示す工程〕そして、ＬＴ
Ｏ膜１２１を除去した後、フォトレジスト法を用いて表
面チャネル層５の上の所定領域にＬＴＯ膜１２２を配置
し、これをマスクとしてＲＩＥによりｐ- 型ベース領域
３上の表面チャネル層５を部分的にエッチング除去す
る。[Step shown in FIG. 14 (b)]
After removing the O film 121, the LTO film 122 is arranged in a predetermined region on the surface channel layer 5 using a photoresist method, and the surface channel layer 5 on the p − -type base region 3 is removed by RIE using the LTO film 122 as a mask. Partially etched away.
【００１６】〔図１５（ａ）に示す工程〕ＬＴＯ膜１２
２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2
によるパイロジェニック法を含む）によりゲート酸化膜
７を形成する。このとき、雰囲気温度は１０８０℃とす
る。[Step shown in FIG. 15A] LTO film 12
2 was removed, and wet oxidation (H 2 + O 2
The gate oxide film 7 is formed by using a pyrogenic method. At this time, the ambient temperature is 1080 ° C.
【００１７】その後、ゲート絶縁膜７の上にポリシリコ
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。Thereafter, a gate electrode 8 made of polysilicon is deposited on the gate insulating film 7 by LPCVD.
The film formation temperature at this time is 600 ° C.
【００１８】〔図１５（ｂ）に示す工程〕引き続き、ゲ
ート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる
絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しく
は、成膜温度は４２５℃であり、成膜後に１０００℃の
アニールを行う。[Step shown in FIG. 15B] Subsequently, after removing unnecessary portions of the gate insulating film 7, an insulating film 9 made of LTO is formed to cover the gate insulating film 7. More specifically, the film formation temperature is 425 ° C., and annealing is performed at 1000 ° C. after the film formation.
【００１９】〔図１５（ｃ）に示す工程〕そして、室温
での金属スパッタリングによりソース電極１０及びドレ
イン電極１１を配置する。また、成膜後に１０００℃の
アニールを行う。[Step shown in FIG. 15C] Then, the source electrode 10 and the drain electrode 11 are arranged by metal sputtering at room temperature. After film formation, annealing at 1000 ° C. is performed.
【００２０】このようにして、図１２に示す縦型パワー
ＭＯＳＦＥＴが完成する。Thus, the vertical power MOSFET shown in FIG. 12 is completed.
【００２１】[0021]
【発明が解決しようとする課題】上記した先の出願で
は、ｐ- 型ベース領域３を形成するためのドーパントと
して、ＢやＡｌを用いることが示されている。In the above-mentioned prior application, it is disclosed that B or Al is used as a dopant for forming the p − -type base region 3.
【００２２】しかしながら、Ｂをドーパントとして用い
た場合、図１６に示すＢの熱処理温度とプロファイルの
関係にて表されているように、Ｂが拡散し易いことか
ら、ドーピング後に行う活性化アニールの際の熱処理時
や表面チャネル層５の成長時における熱処理時にＢが表
面チャネル層５の中へ拡散してしまい、表面チャネル層
５の不純物濃度が高くなって、しきい値電圧を高くする
という問題を発生させる。However, when B is used as a dopant, B is easily diffused as shown in the relationship between the heat treatment temperature and the profile of B shown in FIG. B diffuses into the surface channel layer 5 at the time of the heat treatment at the time of the heat treatment or at the time of the growth of the surface channel layer 5, so that the impurity concentration of the surface channel layer 5 becomes high and the threshold voltage becomes high. generate.
【００２３】さらに、Ａｌに比べてＢは活性化エネルギ
ーが大きく、活性化率が低いため、ソース領域４とｎ-
型エピ層２で挟まれた部分のピンチ抵抗が高くなりサー
ジ破壊が起きやすくなってしまうという問題を発生させ
る。Further, since B has a higher activation energy and a lower activation rate than Al, the source region 4 and n −
This causes a problem that the pinch resistance of the portion sandwiched between the mold epi layers 2 is increased and surge breakdown is likely to occur.
【００２４】一方、上記問題を解決すべく、Ａｌをドー
パントとして用いた場合、Ｂと比べてイオン注入の飛程
が短くなるため、ｎ+ 型ソース領域４に対してあまりｐ
- 型ベース領域３を深くできず、パンチスルーが起きや
すくなるという問題があった。On the other hand, when Al is used as a dopant in order to solve the above problem, the range of ion implantation is shorter than that of B, so that the p +
- can not be deeply the type base region 3, there is a problem that punch-through is likely to occur.
【００２５】本発明は上記問題に鑑みて成され、しきい
値電圧の変動を防止できる炭化珪素半導体装置及びその
製造方法を提供することを第１の目的とする。The present invention has been made in view of the above problems, and has as its first object to provide a silicon carbide semiconductor device capable of preventing a fluctuation in threshold voltage and a method of manufacturing the same.
【００２６】また、サージ耐量が高い炭化珪素半導体装
置及びその製造方法を提供することを第２の目的とす
る。A second object of the present invention is to provide a silicon carbide semiconductor device having a high surge resistance and a method of manufacturing the same.
【００２７】さらに、パンチスルーの発生を防止できる
炭化珪素半導体装置及びその製造方法を提供することを
第３の目的とする。It is a third object of the present invention to provide a silicon carbide semiconductor device capable of preventing occurrence of punch-through and a method of manufacturing the same.
【００２８】[0028]
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。In order to achieve the above object, the following technical means are employed.
【００２９】請求項１に記載の発明においては、半導体
層の表層部の所定領域において、該半導体層の表面から
離間した位置に、第２導電型の第１のドーパントを含む
所定深さの第１のベース領域（３ｂ）を形成する工程
と、半導体層の表層部の所定領域に、第１のベース領域
と重なると共に半導体層の表面部で終端する第２導電型
の第１のドーパントより拡散係数の小さい第２のドーパ
ントを含む第２のベース領域（３ａ）を形成する工程と
を備えていることを特徴としている。According to the first aspect of the present invention, in a predetermined region of the surface layer portion of the semiconductor layer, a predetermined depth of the second conductive type first dopant containing the second dopant is provided at a position separated from the surface of the semiconductor layer. Forming a first base region (3b); and diffusing into a predetermined region of a surface layer portion of the semiconductor layer from a first dopant of a second conductivity type that overlaps the first base region and terminates at a surface portion of the semiconductor layer. Forming a second base region (3a) containing a second dopant having a small coefficient.
【００３０】このように、拡散係数の小さい第２のドー
パントで、半導体層の表面部で終端する第２のベース領
域と形成し、第１のドーパントで半導体層の表面から離
間する位置に第１のベース領域を形成すれば、拡散係数
の高い第１のドーパントの表面チャネル層への拡散を抑
制できるため、しきい値電圧の変動を防止することがで
きる。As described above, the second dopant is formed at the second base region that terminates at the surface of the semiconductor layer with the second dopant having a small diffusion coefficient, and is formed at the position separated from the surface of the semiconductor layer by the first dopant. When the base region is formed, the diffusion of the first dopant having a high diffusion coefficient into the surface channel layer can be suppressed, so that the fluctuation of the threshold voltage can be prevented.
【００３１】請求項２に記載の発明においては、第１の
ベース領域を形成するためのマスクと第２のベース領域
を形成するためのマスクとを、同一マスクで兼用するこ
とを特徴としている。The second aspect of the present invention is characterized in that the same mask is used for both the mask for forming the first base region and the mask for forming the second base region.
【００３２】このように、第１のベース領域を形成する
ためのマスクと第２のベース領域を形成するためのマス
クを兼用することにより、マスクずれを見込んだ耐圧設
計をする必要をなくすことができると共に、製造プロセ
スの簡略化を図ることができる。As described above, by using both the mask for forming the first base region and the mask for forming the second base region, it is possible to eliminate the necessity of designing the breakdown voltage in consideration of the mask shift. The manufacturing process can be simplified.
【００３３】請求項３に記載の発明においては、表面チ
ャネル層（５）を形成した後において、半導体層の表層
部の所定領域に、第１のベース領域と重なると共に表面
チャネル層と接する第１のドーパントより拡散係数の小
さな第２のドーパントを含む第２導電型の第２のベース
領域（３ａ）を形成することを特徴としている。According to the third aspect of the present invention, after the surface channel layer (5) is formed, the first region overlapping the first base region and contacting the surface channel layer is formed in a predetermined region of the surface layer portion of the semiconductor layer. A second base region (3a) of a second conductivity type including a second dopant having a smaller diffusion coefficient than that of the second base region.
【００３４】このように、表面チャネル層を形成した後
に、第２のベース領域を形成してもよい。As described above, after forming the surface channel layer, the second base region may be formed.
【００３５】請求項４に記載の発明においては、第１の
ドーパントを含む第１のベース領域（３ｂ）と、第２の
ドーパントを含む第２のベース領域（３ａ）を形成し、
第１のベース領域がソース領域（４）の下部には配置さ
れて、表面チャネル層（５）の下部には配置されないよ
うにすることを特徴としている。According to the invention described in claim 4, a first base region (3b) containing a first dopant and a second base region (3a) containing a second dopant are formed.
The first base region is arranged below the source region (4) and is not arranged below the surface channel layer (5).
【００３６】このように、表面チャネル層の下部には第
２のドーパントを含む第２のベース領域が形成されない
ようにすれば、表面チャネル層への第２のドーパントの
拡散を防止することができる。また、ソース領域の下部
には第１のベース領域と第２のベース領域が形成される
ようにすれば、ソース領域と半導体層（２）との間にお
けるピンチ抵抗を小さくでき、サージ耐量を高めること
ができる。As described above, if the second base region containing the second dopant is not formed below the surface channel layer, the diffusion of the second dopant into the surface channel layer can be prevented. . If the first base region and the second base region are formed below the source region, the pinch resistance between the source region and the semiconductor layer (2) can be reduced, and the surge withstand capability can be increased. be able to.
【００３７】請求項５に記載の発明においては、半導体
層（２）上に第２のドーパントを含む第２導電型の第２
の半導体層（４１）を成膜する工程と、半導体基板の表
面側から第２の半導体層を貫通して第１の半導体層に達
する溝（４２）を形成することにより、第２の半導体層
にて第２のベース領域（３ａ）を形成する工程と、溝内
を含む第２の半導体層上に第１導電型の第３の半導体層
（４３）をエピタキシャル成長させることにより、溝内
を該第３の半導体層で埋める工程と、第３の半導体層に
おける凹凸を平坦化する工程と、第１の半導体層の表層
部の所定領域に、所定深さを有する第２のドーパントよ
り拡散係数の大きな第１のドーパントを含む第２導電型
の第１のベース領域（３ｂ）を形成する工程と、を備え
ていることを特徴としている。According to the fifth aspect of the present invention, the second conductive type second conductive layer containing the second dopant is provided on the semiconductor layer (2).
Forming a semiconductor layer (41), and forming a groove (42) that penetrates the second semiconductor layer from the surface side of the semiconductor substrate and reaches the first semiconductor layer, thereby forming the second semiconductor layer (41). Forming a second base region (3a) in step (1), and epitaxially growing a third semiconductor layer (43) of a first conductivity type on the second semiconductor layer including the inside of the trench, thereby forming the inside of the trench. A step of filling with a third semiconductor layer, a step of flattening irregularities in the third semiconductor layer, and a step of diffusing a diffusion coefficient from a second dopant having a predetermined depth in a predetermined region of a surface portion of the first semiconductor layer. Forming a second base of the second conductivity type containing a large first dopant (3b).
【００３８】このように、第２導電型の第２の半導体層
を成膜したのち、この第２の半導体層に溝を形成するこ
とで第２のベース領域を形成すれば、イオン注入によら
ずに第１のベース領域を形成できるため、第２のドーパ
ントの飛程が短くても第２のベース領域の実質的な接合
深さを深くすることができる。これにより、パンチスル
ーを防止できる。また、拡散係数の大きな第１のドーパ
ントで第１のベース領域を形成することにより、深い第
１のベース領域をベースコンタクト部下部に形成可能と
なり、この底部でブレークダウンを起こさせることによ
り寄生トランジスタを動作させにくい構造とできる。従
って、サージ耐量を高めることができる。As described above, if the second base region is formed by forming a groove in the second semiconductor layer after forming the second semiconductor layer of the second conductivity type, the ion implantation is performed. Since the first base region can be formed without using the second base region, the substantial junction depth of the second base region can be increased even if the range of the second dopant is short. Thereby, punch-through can be prevented. Further, by forming the first base region with the first dopant having a large diffusion coefficient, it is possible to form a deep first base region below the base contact portion. Can be made difficult to operate. Therefore, the surge withstand capability can be increased.
【００３９】また、請求項６に示すように、半導体基板
の表面から第２の半導体層の所定領域にイオン注入する
ことで、第２半導体層を貫通して第１の半導体層に達す
る第１導電型の第３の半導体層（２ｂ）を形成すると共
に、第２の半導体層にて第２のベース領域（３ａ）を形
成するようにしてもよい。According to a sixth aspect of the present invention, by ion-implanting a predetermined region of the second semiconductor layer from the surface of the semiconductor substrate, the first semiconductor layer penetrates the second semiconductor layer and reaches the first semiconductor layer. The conductive type third semiconductor layer (2b) may be formed, and the second base region (3a) may be formed of the second semiconductor layer.
【００４０】このようにイオン注入によって第３半導体
層を形成することにより、請求項５に示す溝形成工程、
溝埋め込み工程、半導体表面の凹凸を平坦化する工程を
なくし、製造プロセスを簡略化することができる。な
お、この場合においても、請求項５に示す製造方法で形
成したデバイスと同等の特性を期待できる。By forming the third semiconductor layer by ion implantation as described above, a groove forming step according to claim 5 is provided.
The step of filling the groove and the step of flattening the unevenness of the semiconductor surface are eliminated, and the manufacturing process can be simplified. In this case, the same characteristics as those of the device formed by the manufacturing method described in claim 5 can be expected.
【００４１】なお、請求項７に示すように、表面チャネ
ル層の下部には第１のドーパントを含む第１のベース領
域が形成されないようにすれば、表面チャネル層への第
１のドーパントの拡散を防止することができる。According to a seventh aspect of the present invention, if the first base region containing the first dopant is not formed below the surface channel layer, the first dopant diffuses into the surface channel layer. Can be prevented.
【００４２】請求項８に記載の発明においては、第１の
ベース領域の深さを第２のベース領域の深さよりも深く
することを特徴としている。[0042] The invention according to claim 8 is characterized in that the depth of the first base region is made deeper than the depth of the second base region.
【００４３】このように、拡散係数の大きな第１のドー
パントを含む第１のベース領域が第２のベース領域より
も深くなるようにすることで、パンチスルーの発生を防
止することができる。さらに、請求項４や請求項６の場
合においては、第２のベース領域が形成された位置にお
いて部分的に深くできるため、この部分においてアバラ
ンシェブレークダウンし易くできる。As described above, by making the first base region containing the first dopant having a large diffusion coefficient deeper than the second base region, punch-through can be prevented. Further, in the case of claim 4 or claim 6, since the second base region can be partially deepened at the position where the second base region is formed, avalanche breakdown can be easily performed at this portion.
【００４４】請求項９に記載の発明においては第１のベ
ース領域を表面チャネル層から離間して形成することを
特徴としている。The ninth aspect of the present invention is characterized in that the first base region is formed apart from the surface channel layer.
【００４５】このように、第１のベース領域を表面チャ
ネル層から離間させて形成すれば、より表面チャネル層
への第１のドーパントの拡散を防止できる。As described above, if the first base region is formed apart from the surface channel layer, the diffusion of the first dopant into the surface channel layer can be further prevented.
【００４６】請求項１０に記載の発明においては、第１
のベース領域と表面チャネル層とが接するようにしてお
り、表面チャネル層中に含まれる第１のドーパントの濃
度が、表面チャネル層中における第１導電型不純物の濃
度よりも低くなるようにすることを特徴としている。In the tenth aspect of the present invention, the first
The base region and the surface channel layer are in contact with each other, and the concentration of the first dopant contained in the surface channel layer is lower than the concentration of the first conductivity type impurity in the surface channel layer. It is characterized by.
【００４７】第１のベース領域と表面チャネル層とが接
するような場合においても、表面チャネル層中に含まれ
る第１のドーパントの濃度が、表面チャネル層中におけ
る第１導電型不純物の濃度よりも低くなるようにすれ
ば、表面チャネル層の導電型が反転しないようにでき
る。Even when the first base region and the surface channel layer are in contact with each other, the concentration of the first dopant contained in the surface channel layer is higher than the concentration of the first conductivity type impurity in the surface channel layer. By making the conductivity lower, the conductivity type of the surface channel layer can be prevented from being inverted.
【００４８】具体的には、請求項１１に示すように、第
１のドーパントとしてＢ（ボロン）を用い、第２のドー
パントとしてＡｌ（アルミニウム）を用いることができ
る。Specifically, as set forth in claim 11, B (boron) can be used as the first dopant and Al (aluminum) can be used as the second dopant.
【００４９】請求項１２に記載の発明においては、ベー
ス領域は、第１のドーパントを含む第１のベース領域
（３ｂ）と、第１のドーパントよりも拡散係数の小さな
第２のドーパントを含む第２のベース領域（３ａ）とを
有しており、第１のベース領域が表面チャネル層から離
間した位置に形成されていることを特徴としている。In the twelfth aspect of the present invention, the base region includes a first base region (3b) containing a first dopant and a second base region containing a second dopant having a smaller diffusion coefficient than the first dopant. And a second base region (3a), wherein the first base region is formed at a position separated from the surface channel layer.
【００５０】このように、第１のベース領域が表面チャ
ネル層から離間した位置に形成されていることにより、
第１ドーパントの拡散によるしきい値電圧の変動のない
炭化珪素半導体装置とすることができる。As described above, since the first base region is formed at a position separated from the surface channel layer,
A silicon carbide semiconductor device having no change in threshold voltage due to diffusion of the first dopant can be provided.
【００５１】請求項１３に記載の発明においては、ベー
ス領域は、第１のドーパントを含む第１のベース領域
と、第１のドーパントよりも拡散係数の小さな第２のド
ーパントを含む第２のベース領域とを有しており、第１
のベース領域がソース領域の下部には形成されており、
表面チャネル層の下部には形成されていないことを特徴
としている。According to a thirteenth aspect of the present invention, the base region includes a first base region including a first dopant and a second base including a second dopant having a smaller diffusion coefficient than the first dopant. Region and the first
Is formed under the source region,
It is not formed below the surface channel layer.
【００５２】このように、第１のベース領域がソース領
域の下部に形成されていることによりサージ耐量を高く
することができ、表面チャネル層の下部に形成されてい
ないことにより、第１ドーパントの拡散によるしきい値
電圧の変動をなくすことができる。As described above, since the first base region is formed below the source region, the surge withstand capability can be increased, and since the first base region is not formed below the surface channel layer, the first base region is formed. Variation in threshold voltage due to diffusion can be eliminated.
【００５３】請求項１４に示すように、第１のベース領
域が表面チャネル層から離間した位置に形成されてれ
ば、よりしきい値電圧の変動をなくせる。According to a fourteenth aspect, when the first base region is formed at a position separated from the surface channel layer, the fluctuation of the threshold voltage can be further reduced.
【００５４】請求項１５に記載の発明においては、第１
のベース領域が第２のベース領域よりも接合深さが深く
なっていることを特徴としている。In the invention according to claim 15, the first
Is characterized in that the junction depth of the base region is deeper than that of the second base region.
【００５５】このように、第２のベース領域を深くする
ことによって、パンチスルーの発生を抑制することがで
きる。As described above, by making the second base region deep, the occurrence of punch-through can be suppressed.
【００５６】具体的には、請求項１６に示すように、第
１のドーパントはＢ（ボロン）であり、第２のドーパン
トはＡｌ（アルミニウム）で構成できる。More specifically, the first dopant is B (boron), and the second dopant is Al (aluminum).
【００５７】[0057]
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a first embodiment of the present invention.
【００５８】（第１実施形態）図１に、本実施の形態に
おけるノーマリオフ型のｎチャネルタイププレーナ型Ｍ
ＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示
す。本デバイスは、インバータや車両用オルタネータの
レクチファイヤに適用すると好適なものである。(First Embodiment) FIG. 1 shows a normally-off n-channel type planar type M according to this embodiment.
1 shows a cross-sectional view of an OSFET (vertical power MOSFET). This device is suitable for application to a rectifier of an inverter or a vehicle alternator.
【００５９】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図１１に示すＭＯＳＦ
ＥＴとほぼ同様の構造を有しているため、異なる部分に
ついてのみ説明する。なお、本実施形態における縦型パ
ワーＭＯＳＦＥＴのうち、図１１に示すＭＯＳＦＥＴと
同様の部分については同様の符号を付してある。The structure of the vertical power MOSFET will be described with reference to FIG. However, the vertical power MOSFET according to the present embodiment is the same as the MOSF shown in FIG.
Since it has almost the same structure as ET, only different parts will be described. Note that, in the vertical power MOSFET of the present embodiment, the same portions as those of the MOSFET shown in FIG. 11 are denoted by the same reference numerals.
【００６０】図１１に示すＭＯＳＦＥＴでは、ｐ型ベー
ス領域３を１種類のドーパントを用いて形成していた
が、本実施形態では２種類のドーパントを用いて形成し
ている。In the MOSFET shown in FIG. 11, the p-type base region 3 is formed using one type of dopant, but in the present embodiment, the p-type base region 3 is formed using two types of dopant.
【００６１】ｐ型ベース領域３は、第１のドーパントと
してのＡｌがドーピングされて形成されたｐ- 型の領域
３ａと、ドーパントとしてのＢがドーピングされて形成
されたｐ+ 型の領域３ｂから構成されている。領域３ａ
は、表面チャネル層５と接しており、接合深さが浅くな
っている。領域３ｂは、表面チャネル層５から離間して
形成されており、接合深さが深くなっている。The p-type base region 3 is composed of a p − -type region 3a formed by doping Al as a first dopant and a p + -type region 3b formed by doping B as a dopant. It is configured. Area 3a
Is in contact with the surface channel layer 5 and the junction depth is shallow. The region 3b is formed apart from the surface channel layer 5, and has a deeper junction.
【００６２】つまり、ｐ型ベース領域３のうち、接合深
さの浅い領域３ａを拡散係数が小さいＡｌで形成してＢ
の表面チャネル層５への拡散を抑制できるようにすると
共に、接合深さの深い領域３ｂをＢで形成して飛程を長
くし、ソース領域４の下部に活性化エネルギーの小さな
Ａｌと共にＢを形成することが可能となる。That is, in the p-type base region 3, a region 3a having a small junction depth is formed of Al having a small diffusion coefficient, and
And diffusion into the surface channel layer 5 can be suppressed, and a region 3b having a large junction depth is formed of B to increase the range, and B is formed under the source region 4 together with Al having a small activation energy. It can be formed.
【００６３】これにより、表面チャネル層５へのＢの拡
散によるしきい値電圧の変動、接合深さが浅くなること
によるパンチスルー発生、及びサージ破壊の防止が図ら
れている。As a result, fluctuation of the threshold voltage due to diffusion of B into the surface channel layer 5, occurrence of punch-through due to a shallow junction depth, and prevention of surge breakdown are achieved.
【００６４】なお、ｐ型ベース領域３の接合深さは、図
１１に示すＭＯＳＦＥＴと同等となっている。The junction depth of the p-type base region 3 is equal to that of the MOSFET shown in FIG.
【００６５】次に、図１に示す縦型パワーＭＯＳＦＥＴ
の製造工程を、図２（ａ）〜（ｄ）に基づいて説明す
る。但し、上記した先の出願（特願平９−２５９０７６
号）と同様の工程については図１２〜図１４を参照して
説明を省略する。なお、図２は、図１に示す縦型パワー
ＭＯＳＦＥＴの断面図の左半分に該当する。Next, the vertical power MOSFET shown in FIG.
2 will be described with reference to FIGS. 2 (a) to 2 (d). However, the above-mentioned prior application (Japanese Patent Application No. 9-259076)
The description of the same steps as in (1) will be omitted with reference to FIGS. FIG. 2 corresponds to the left half of the cross-sectional view of the vertical power MOSFET shown in FIG.
【００６６】まず、図１２（ａ）に示すように、半導体
基板１の上にｎ- 型エピ層２を形成したのち、ｐ型ベー
ス領域３を形成する。First, as shown in FIG. 12A, after forming an n − -type epi layer 2 on a semiconductor substrate 1, a p-type base region 3 is formed.
【００６７】〔図２（ａ）に示す工程〕まず、フォトレ
ジスト法を用いてｎ- 型エピ層２の上の所定領域にＬＴ
Ｏ膜２１を成膜し、これをマスクとしてＢをイオン注入
する。このとき、Ｂの注入深さが、後工程で施される熱
処理（Ｂ、Ａｌ、Ｎ等の不純物の活性化アニール）や表
面チャネル層５を成長させる際における熱処理によっ
て、Ｂが表面チャネル層５に拡散しない程度、若しくは
拡散しても表面チャネル層５への拡散量が１×１０ 15ｃ
ｍ-3以下となるように制御する。具体的には、加速電圧
を４００ｋｅＶと３５０ｋｅＶとし、ドーズ量を１×１
０14ｃｍ-2程度としている。[Step shown in FIG. 2 (a)]
N using the gyst method-LT on a predetermined region on the epitaxial layer 2
An O film 21 is formed, and B is ion-implanted using the O film 21 as a mask.
I do. At this time, the implantation depth of B depends on the heat applied in a later process.
Treatment (activation annealing of impurities such as B, Al, N, etc.) and table
Heat treatment during the growth of the planar channel layer 5
To the extent that B does not diffuse into the surface channel layer 5, or
Even if diffused, the diffusion amount to the surface channel layer 5 is 1 × 10 Fifteenc
m-3Control is performed as follows. Specifically, the acceleration voltage
Are set to 400 keV and 350 keV, and the dose is 1 × 1
014cm-2About.
【００６８】その後、熱処理によってＢを活性化させ
る。これにより、ｎ- 型エピ層２の表面よりも内側、つ
まり後工程で形成される表面チャネル層５から離間した
位置に、Ｂが注入された領域３ｂが形成される。Thereafter, B is activated by a heat treatment. As a result, a region 3b into which B is implanted is formed inside the surface of n − -type epi layer 2, that is, at a position separated from surface channel layer 5 formed in a later step.
【００６９】このように、ｐ型ベース領域３のうち、接
合深さの深い部分を飛程の長いＢで形成しているため、
Ａｌで形成する場合と比べて、接合深さを容易に深くす
ることができる。さらに、ｐ型ベース領域３のうち、接
合深さの深い部分をＢで形成しているため、Ａｌで形成
する場合と比べて活性化エネルギーを小さくでき、活性
化率を高くできる。このため、ｎ+ 型ソース領域４とｎ
- 型エピ層２との間におけるピンチ抵抗を低くできる。As described above, in the p-type base region 3, a portion having a large junction depth is formed of B having a long range,
The junction depth can be easily increased as compared with the case of forming with Al. Furthermore, since the portion of the p-type base region 3 where the junction depth is deep is formed of B, the activation energy can be reduced and the activation rate can be increased as compared with the case where it is formed of Al. Therefore, the n + type source region 4 and n
- a pinch resistance between the type epi layer 2 can be lowered.
【００７０】〔図２（ｂ）に示す工程〕次に、もう一
度、ＬＴＯ膜２１をマスクとしてＡｌをイオン注入す
る。このとき、Ａｌが、先に注入したＢの注入層の最上
部からｎ- 型エピ層２の最表面まで注入されるようにす
る。具体的には、加速電圧を４００ｋｅＶ、２５０ｋｅ
Ｖ、１５０ｋｅＶ、３０ｋｅＶとし、ドーズ量を１×１
０14ｃｍ-2としている。[Step shown in FIG. 2B] Next, Al ions are again implanted using the LTO film 21 as a mask. At this time, Al is implanted from the uppermost portion of the B-implanted layer previously implanted to the outermost surface of the n − -type epi layer 2. Specifically, the acceleration voltage is set to 400 keV, 250 keV.
V, 150 keV, 30 keV, and the dose amount is 1 × 1
It is set to 0 14 cm -2 .
【００７１】その後、熱処理を施してＡｌを活性化させ
る。これにより、ｎ- 型エピ層２の表面で終端するよう
に、つまり後工程で形成される表面チャネル層５に接す
る位置に、Ａｌが注入されて領域３ａが形成される。Thereafter, heat treatment is performed to activate Al. As a result, Al is implanted so as to terminate at the surface of n − -type epi layer 2, that is, at a position in contact with surface channel layer 5 formed in a later step, to form region 3a.
【００７２】このように、ｐ型ベース領域３のうち、接
合深さの浅い部分を拡散係数が小さいＡｌで形成するこ
とにより、Ｂがドーピングされた領域３ｂが表面チャネ
ル層５に直接的に接しないようにできる。このため、活
性化アニール時における表面チャネル層５へのＢの拡散
を抑制することができる。As described above, in the p-type base region 3, a portion having a small junction depth is formed of Al having a small diffusion coefficient, so that the B-doped region 3 b directly contacts the surface channel layer 5. Can not be. Therefore, diffusion of B into surface channel layer 5 during activation annealing can be suppressed.
【００７３】このように、図２（ａ）、（ｂ）に示す工
程において、ｐ型ベース領域３のうち、接合深さの浅い
部分を拡散係数が小さいＡｌで形成すると共に、接合深
さの深い部分を深くまで注入し易くかつ拡散係数が大き
いＢで形成しているため、表面チャネル層５へのＢの拡
散を抑制できると共に、接合深さを深くし易くでき、後
述するｎ+ 型ソース領域４の下部に活性化エネルギーの
小さなＡｌとＢ両方を形成することが可能となり、Ｂの
みの場合に比べて活性化率を高くすることができる。As described above, in the steps shown in FIGS. 2A and 2B, the shallow portion of the p-type base region 3 is formed of Al having a small diffusion coefficient and the junction depth of the p-type base region 3 is small. for easily and diffusion coefficients were injected deep portion deep forms a large B, it is possible to suppress the diffusion of B into the surface channel layer 5, can easily depth of junction, described below n + -type source It is possible to form both Al and B having small activation energies in the lower part of the region 4, and it is possible to increase the activation rate as compared with the case where only B is used.
【００７４】従って、表面チャネル層５へのＢの拡散に
よるしきい値電圧の変動を防止できると共に、接合深さ
が浅くなることによるパンチスルーの発生を防止でき、
さらにｎ+ 型ソース領域４とｎ- 型エピ層２との間にお
けるピンチ抵抗を小さくしてサージ耐量を高くすること
ができる。Therefore, it is possible to prevent the threshold voltage from fluctuating due to the diffusion of B into the surface channel layer 5, and to prevent punch-through due to the shallow junction depth.
Furthermore, the pinch resistance between the n + -type source region 4 and the n − -type epi layer 2 can be reduced to increase the surge withstand capability.
【００７５】なお、Ａｌのイオン注入用マスクとＢのイ
オン注入用マスクとして、同一のＬＴＯ膜２１を用いる
ことにより、マスクずれを見込んだ耐圧設計をする必要
をなくすことができると共に、製造プロセスの簡略化を
図ることができる。By using the same LTO film 21 as a mask for ion implantation of Al and a mask for ion implantation of B, it is possible to eliminate the necessity of designing a withstand voltage in consideration of a mask shift and to reduce the manufacturing process. Simplification can be achieved.
【００７６】〔図２（ｃ）に示す工程〕ＬＴＯ膜２１を
除去したのち、Ａｌ注入層の表面を含むｎ- 型エピ層２
の上に不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．
３μｍ以下の表面チャネル層５をエピタキシャル成長さ
せる。[Step shown in FIG. 2C] After removing the LTO film 21, the n − -type epi layer 2 including the surface of the Al injection layer is removed.
The impurity concentration is 1 × 10 16 cm −3 or less and the film thickness is 0.1 μm.
A surface channel layer 5 of 3 μm or less is epitaxially grown.
【００７７】このとき、縦型パワーＭＯＳＦＥＴをノー
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）を、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。At this time, in order to make the vertical power MOSFET a normally-off type, the thickness (film thickness) of the surface channel layer 5 is changed from the p-type base region 3 when no voltage is applied to the gate electrode 8 to the surface channel. It is set to be smaller than the sum of the extension amount of the depletion layer extending to the layer 5 and the extension amount of the depletion layer extending from the gate oxide film 7 to the surface channel layer 5.
【００７８】具体的には、ｐ型ベース領域３から表面チ
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。Specifically, the amount of extension of the depletion layer extending from p-type base region 3 to surface channel layer 5 is determined by the built-in voltage of the PN junction between surface channel layer 5 and p-type base region 3, and the gate oxidation From film 7 to surface channel layer 5
The amount of extension of the depletion layer that spreads is determined by the charge of the gate oxide film 7 and the work function difference between the gate electrode 8 (metal) and the surface channel layer 5 (semiconductor). The film thickness is determined.
【００７９】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。Such a normally-off type vertical power M
The OSFET can prevent a current from flowing even when a voltage cannot be applied to the gate electrode due to a failure or the like, so that safety can be ensured as compared with a normally-on type.
【００８０】また、図１に示すように、ｐ型ベース領域
３は、ソース電極１０と接触していて接地状態となって
いる。このため、表面チャネル層５とｐ型ベース領域３
とのＰＮ接合のビルトイン電圧を利用して表面チャネル
層５をピンチオフすることができる。例えば、ｐ型ベー
ス領域３が接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ型ベース
領域３から空乏層を延ばすということができないため、
ｐ型ベース領域３をソース電極１０と接触させること
は、表面チャネル層５をピンチオフするのに有効な構造
であるといえる。As shown in FIG. 1, p-type base region 3 is in contact with source electrode 10 and is in a ground state. Therefore, the surface channel layer 5 and the p-type base region 3
The surface channel layer 5 can be pinched off using the built-in voltage of the PN junction. For example, when the p-type base region 3 is not grounded and is in a floating state, the depletion layer cannot be extended from the p-type base region 3 using the built-in voltage.
It can be said that bringing the p-type base region 3 into contact with the source electrode 10 is an effective structure for pinching off the surface channel layer 5.
【００８１】なお、ｐ型ベース領域３の不純物濃度を高
くすることによりビルトイン電圧をより大きく利用する
ことができる。By increasing the impurity concentration of the p-type base region 3, the built-in voltage can be more utilized.
【００８２】また、本実施形態では炭化珪素によって縦
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ型ベース領域３や表
面チャネル層５等の不純物層を形成する際における熱拡
散の拡散量の制御が困難であるため、上記構成と同様の
ノーマリオフ型のＭＯＳＦＥＴを製造することが困難と
なる。このため、本実施形態のようにＳｉＣを用いるこ
とにより、シリコンを用いた場合と比べて精度良く縦型
パワーＭＯＳＦＥＴを製造することができる。In this embodiment, the vertical power MOSFET is manufactured by using silicon carbide. However, if the vertical power MOSFET is manufactured by using silicon, impurity layers such as the p-type base region 3 and the surface channel layer 5 are formed. Since it is difficult to control the amount of thermal diffusion at the time of performing, it becomes difficult to manufacture a normally-off type MOSFET similar to the above configuration. Therefore, by using SiC as in the present embodiment, a vertical power MOSFET can be manufactured with higher accuracy than when silicon is used.
【００８３】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。A normally-off type vertical power MOS
In order to form an FET, it is necessary to set the thickness of the surface channel layer 5 so as to satisfy the above conditions. However, since silicon has a low built-in voltage, the thickness of the surface channel layer 5 may be reduced. Considering that the impurity concentration must be reduced and the diffusion amount of the impurity ions is difficult to control, it can be said that manufacturing is extremely difficult.
However, when SiC is used, the built-in voltage is about three times as high as that of silicon, and the surface channel layer 5 can be formed thicker or with a higher impurity concentration. Therefore, it is necessary to manufacture a normally-off type storage MOSFET. Can be said to be easy.
【００８４】そして、引き続き、フォトレジスト法を用
いて表面チャネル層５の上の所定領域にＬＴＯ膜２１を
配置し、これをマスクとしてＮ（窒素）等のｎ型不純物
をイオン注入し、ｎ+ 型ソース領域４を形成する。この
ときのイオン注入条件は、７００℃、ドーズ量は１×１
０15ｃｍ-2としている。Subsequently, an LTO film 21 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, and using this as a mask, an n-type impurity such as N (nitrogen) is ion-implanted to form n + A mold source region 4 is formed. The ion implantation conditions at this time were 700 ° C., and the dose was 1 × 1.
It is 0 15 cm -2 .
【００８５】〔図２（ｄ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてｐ型不純物をイオン注入し、ｐ型ベー
ス領域３上の表面チャネル層５を部分的にｐ型半導体に
反転させる。これにより、後工程で形成されるソース電
極１０とｐ型ベース領域３との電気的接続が可能とな
る。[Steps shown in FIG. 2 (d)]
After removing the film 21, the LTO film 22 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, and p-type impurities are ion-implanted using the LTO film 22 as a mask to form a surface on the p-type base region 3. The channel layer 5 is partially inverted to a p-type semiconductor. Thereby, electrical connection between the source electrode 10 formed in a later step and the p-type base region 3 becomes possible.
【００８６】この後、先の出願と同様に、図１４に示す
工程を施し、ゲート酸化膜７を介してゲート電極８を形
成し、さらにソース電極１０やドレイン電極１１をする
ことによって、図１に示す縦型パワーＭＯＳＦＥＴが完
成する。Thereafter, similarly to the previous application, the steps shown in FIG. 14 are performed, the gate electrode 8 is formed via the gate oxide film 7, and the source electrode 10 and the drain electrode 11 are further formed. Is completed.
【００８７】次に、この縦型パワーＭＯＳＦＥＴの作用
（動作）を説明する。Next, the operation (operation) of this vertical power MOSFET will be described.
【００８８】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ型ベース領域３と表面チャネル層５との間の静電
ポテンシャルの差、及び表面チャネル層５とゲート電極
８との間の仕事関数の差により生じた電位によって全域
空乏化される。そして、ゲート電極８に電圧を印加する
ことにより、表面チャネル層５とゲート電極８との間の
仕事関数の差と外部からの印加電圧の和により生じる電
位差を変化させる。このことにより、チャネルの状態を
制御することができる。This MOSFET operates in a normally-off type accumulation mode. When no voltage is applied to the gate electrode 8, carriers in the surface channel layer 5 are formed between the p-type base region 3 and the surface channel layer 5. The entire region is depleted by a potential difference caused by a difference in electrostatic potential between them and a difference in work function between the surface channel layer 5 and the gate electrode 8. Then, by applying a voltage to the gate electrode 8, a potential difference caused by the sum of a work function difference between the surface channel layer 5 and the gate electrode 8 and an externally applied voltage is changed. As a result, the state of the channel can be controlled.
【００８９】つまり、ゲート電極８の仕事関数を第１の
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。That is, the work function of the gate electrode 8 is set to the first work function, the work function of the p-type base region 3 is set to the second work function, and the work function of the surface channel layer 5 is set to the third work function. At this time, by utilizing the difference between the first to third work functions, the first to third work functions and the impurity concentration and the film thickness of the surface channel layer 5 are depleted so that n-type carriers in the surface channel layer 5 are depleted. The thickness can be set.
【００９０】また、オフ状態において、空乏領域は、ｐ
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。In the off state, the depletion region is p
It is formed in the surface channel layer 5 by the electric field created by the mold base region 3 and the gate electrode 8. When a positive bias is supplied to the gate electrode 8 from this state, the interface between the gate insulating film (SiO 2 ) 7 and the surface channel layer 5 moves from the n + type source region 4 to the n − type drift region 2. An extended channel region is formed and is switched on. At this time, electrons flow from the n + type source region 4 through the surface channel layer 5 to the surface channel layer 5.
To the n − -type epi layer 2. Then, the n - type epi layer 2
When reaching the (drift region), the electrons flow vertically to the n + type semiconductor substrate 1 (n + drain).
【００９１】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。By applying a positive voltage to the gate electrode 8 as described above, a storage channel is induced in the surface channel layer 5, and carriers flow between the source electrode 10 and the drain electrode 11.
【００９２】（第２実施形態）第１実施形態では、ｐ型
ベース領域３のうち接合深さが浅い部分となる領域３ａ
を形成したのちに、表面チャネル層５を形成している
が、本実施形態では、表面チャネル層５を形成した後に
領域３ａを形成する場合を示す。図３（ａ）〜（ｄ）に
基づいて本実施形態における製造工程を説明する。な
お、この図は第１実施形態における図２に示される製造
工程に代わる部分を示している。(Second Embodiment) In the first embodiment, the region 3a of the p-type base region 3 having a shallow junction depth is used.
After the formation of the surface channel layer 5, the surface channel layer 5 is formed. In the present embodiment, the case where the region 3a is formed after the formation of the surface channel layer 5 will be described. The manufacturing process according to the present embodiment will be described with reference to FIGS. This figure shows a part that replaces the manufacturing process shown in FIG. 2 in the first embodiment.
【００９３】〔図３（ａ）に示す工程〕まず、図２
（ａ）に示す工程と同様の工程を行い、ＬＴＯ膜２１を
マスクとしたイオン注入にてｐ型ベース領域３のうち接
合深さが深い部分にＢが注入された領域３ｂを形成す
る。[Step shown in FIG. 3A] First, FIG.
A step similar to the step shown in FIG. 3A is performed, and a region 3b in which B is implanted is formed in a portion of the p-type base region 3 where the junction depth is deep by ion implantation using the LTO film 21 as a mask.
【００９４】〔図３（ｂ）に示す工程〕次に、ＬＴＯ膜
２１を除去したのち、ｎ- 型エピ層２の上に不純物濃度
が１×１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面
チャネル層５をエピタキシャル成長させる。[Step shown in FIG. 3B] Next, after the LTO film 21 is removed, an impurity concentration of 1 × 10 16 cm −3 or less and a film thickness of 0.1 μm are formed on the n − -type epi layer 2. A surface channel layer 5 of 3 μm or less is epitaxially grown.
【００９５】その後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２４を配置し、こ
れをマスクとしてＮ（窒素）等のｎ型不純物をイオン注
入し、ｎ+ 型ソース領域４を形成する。なお、このとき
のイオン注入条件は、第１実施形態と同様としている。[0095] Then, the LTO layer 24 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, which the n-type impurity such as N (nitrogen) is ion-implanted as a mask, n + -type source Region 4 is formed. The ion implantation conditions at this time are the same as in the first embodiment.
【００９６】〔図３（ｃ）に示す工程〕引き続き、フォ
トレジスト法を用いて表面チャネル層５の上の所定領域
にＬＴＯ膜２５を配置したのち、これをマスクとしてＡ
ｌをイオン注入して領域３ａを形成する。これにより、
ｐ型ベース領域３のうち接合深さが浅い部分が形成され
る。なお、このきのイオン注入条件は、第１実施形態と
同様としている。[Step shown in FIG. 3 (c)] Subsequently, an LTO film 25 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, and this is used as a mask to form an ATO film.
1 is ion-implanted to form a region 3a. This allows
A portion of the p-type base region 3 having a shallow junction depth is formed. The ion implantation conditions at this time are the same as in the first embodiment.
【００９７】〔図３（ｄ）に示す工程〕そして、ＬＴＯ
膜２５を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２６を配置し、こ
れをマスクとしてｐ型不純物をイオン注入し、ｐ型ベー
ス領域３上の表面チャネル層５を部分的にｐ型半導体に
反転させる。これにより、後工程で形成されるソース電
極１０とｐ型ベース領域３との電気的接続が可能とな
る。[Steps shown in FIG. 3 (d)]
After removing the film 25, an LTO film 26 is arranged in a predetermined region on the surface channel layer 5 by using a photoresist method, and p-type impurities are ion-implanted using the LTO film 26 as a mask to form a surface on the p-type base region 3. The channel layer 5 is partially inverted to a p-type semiconductor. Thereby, electrical connection between the source electrode 10 formed in a later step and the p-type base region 3 becomes possible.
【００９８】この後、図１４に示す工程を施せば、本実
施形態における縦型パワーＭＯＳＦＥＴが完成する。こ
のように、表面チャネル層５を形成した後に領域３ａを
形成してもよい。Thereafter, the steps shown in FIG. 14 are performed to complete the vertical power MOSFET of this embodiment. As described above, the region 3a may be formed after the formation of the surface channel layer 5.
【００９９】（第３実施形態）本実施形態は第１実施形
態におけるｐ型ベース領域３の構造を変更したものであ
る。従って、ＭＯＳＦＥＴの主な構造は第１実施形態と
同様であるため、第１実施形態と異なる部分のみ説明す
る。(Third Embodiment) This embodiment is a modification of the structure of the p-type base region 3 in the first embodiment. Therefore, the main structure of the MOSFET is the same as that of the first embodiment, and only the parts different from the first embodiment will be described.
【０１００】図４に本実施形態におけるＭＯＳＦＥＴの
断面図を示す。ｐ型ベース領域３は、Ａｌをドーパント
として形成した領域３ａ、Ｂをドーパントとして形成し
た領域３ｂ、及びソース電極１０とのコンタクト用の領
域３ｃを有している。FIG. 4 is a sectional view of a MOSFET according to the present embodiment. The p-type base region 3 has a region 3 a formed using Al as a dopant, a region 3 b formed using B as a dopant, and a region 3 c for contact with the source electrode 10.
【０１０１】領域３ａは、表面チャネル層５の下部を含
んだ所定領域に形成されている。領域３ｂは、表面チャ
ネル層５の下部を含まないように形成されており、領域
３ａよりも接合深さが深くなっている。つまり、領域３
ｂが形成された部分だけ部分的に接合深さが深くなって
おり、この部分においてｐ型ベース領域３と半導体基板
１との距離が短くなっている。The region 3a is formed in a predetermined region including the lower portion of the surface channel layer 5. The region 3b is formed so as not to include the lower part of the surface channel layer 5, and has a deeper junction depth than the region 3a. That is, region 3
The junction depth is partially increased only in the portion where b is formed, and the distance between the p-type base region 3 and the semiconductor substrate 1 is reduced in this portion.
【０１０２】従って、この領域３ｂがディープベース層
として働き、この部分における電界強度を高くでき、ア
バランシェブレークダウンし易くなるようにできる。Therefore, the region 3b functions as a deep base layer, and the electric field intensity in this region can be increased, so that avalanche breakdown can be easily performed.
【０１０３】なお、図では示されていないが領域３ｂは
領域３ａと部分的にオーバラップしており、領域３Ｂが
単独で形成されている場合よりも活性化率を向上させて
いる。Although not shown in the figure, the region 3b partially overlaps with the region 3a, and the activation rate is improved as compared with the case where the region 3B is formed alone.
【０１０４】次に、このように構成されたＭＯＳＦＥＴ
の製造工程について図５、図６を基に説明する。但し、
ここでは第１実施形態と異なる部分についてのみ説明す
る。Next, the MOSFET thus configured
Will be described with reference to FIGS. 5 and 6. However,
Here, only portions different from the first embodiment will be described.
【０１０５】〔図５（ａ）に示す工程〕ｎ- 型エピ層２
の上にＬＴＯ膜３１を配置したのち、ＬＴＯ膜３１の所
定領域を開口させる。そして、ＬＴＯ膜３１をマスクと
してＢをイオン注入して領域３ｂを形成する。このとき
のイオン注入の条件は第１実施形態と同様ととしてい
る。[Step shown in FIG. 5A] n − -type epi layer 2
After arranging the LTO film 31 thereon, a predetermined region of the LTO film 31 is opened. Then, B is ion-implanted using the LTO film 31 as a mask to form a region 3b. The conditions for ion implantation at this time are the same as in the first embodiment.
【０１０６】このとき、基板表面から見て、ＬＴＯ膜３
１の開口部分が後工程で形成される表面チャネル層５と
オーバラップしないようにすると共に、ｎ+ 型ソース領
域４とオーバラップするようにしている。これにより、
表面チャネル層５の下部にはＢが注入されず、ｎ+ 型ソ
ース領域４の下部にはＢが注入されるようにしている。At this time, when viewed from the substrate surface, the LTO film 3
The opening 1 does not overlap with the surface channel layer 5 formed in a later step, and overlaps with the n + -type source region 4. This allows
B is not implanted below the surface channel layer 5, but B is implanted below the n + type source region 4.
【０１０７】〔図５（ｂ）に示す工程〕活性化アニール
を行い、注入されたＢイオンを活性化する。このとき、
表面チャネル層５の下部にはＢが注入された領域３ｂが
形成されないようになっているため、Ｂの表面チャネル
層５への拡散を防止することができる。これにより、し
きい値電圧の変動を防止することができる。[Step shown in FIG. 5B] Activation annealing is performed to activate the implanted B ions. At this time,
Since the region 3b into which B is implanted is not formed below the surface channel layer 5, diffusion of B into the surface channel layer 5 can be prevented. As a result, a change in the threshold voltage can be prevented.
【０１０８】また、ｎ+ 型ソース領域４の下部にはＢが
注入されるようにしているため、ｎ + 型ソース領域４と
ｎ- 型エピ層２との間におけるピンチ抵抗を小さくでき
る。これのより、サージ耐量を高くすることができる。Further, n+B is located below the mold source region 4.
Because it is made to be injected, n +Mold source region 4 and
n-Pinch resistance between the substrate and the epitaxial layer 2 can be reduced.
You. Thus, the surge withstand capability can be increased.
【０１０９】なお、このように、表面チャネル層５の下
部に領域３ｂが形成されないようにすれば表面チャネル
層５へのＢの拡散を防止できるため、領域３ｂとｎ- 型
エピ層２の表面との間隔が短くなっていてもよいが、領
域３ｂを表面チャネル層５から離間して形成することで
より効率的に上記拡散を防止できる。If the region 3b is not formed below the surface channel layer 5, diffusion of B into the surface channel layer 5 can be prevented, so that the region 3b and the surface of the n − -type epitaxial layer 2 can be prevented. May be shorter, but by forming the region 3b away from the surface channel layer 5, the diffusion can be more efficiently prevented.
【０１１０】〔図５（ｃ）に示す工程〕ｎ- 型エピ層２
の上にＬＴＯ膜３２を配置すると共に、ＬＴＯ膜３２の
所定領域を開口させたのち、ＬＴＯ膜３２をマスクとし
てＡｌをイオン注入する。このとき、ｎ- 型エピ層２の
上面から見たときに、ＬＴＯ膜３２の開口部分が深い領
域３ｂを含む大きさとなるようにして、後工程で形成す
る表面チャネル層５の下方にもイオンが注入されるよう
にする。[Steps shown in FIG. 5C] n − -type epi layer 2
After the LTO film 32 is disposed on the substrate and a predetermined region of the LTO film 32 is opened, Al ions are implanted using the LTO film 32 as a mask. At this time, the opening of the LTO film 32 has a size including the deep region 3b when viewed from the upper surface of the n − -type epi layer 2, and the ions are also formed below the surface channel layer 5 formed in a later step. To be injected.
【０１１１】なお、このときのイオン注入の条件は第１
実施形態と同様としている。The conditions for ion implantation at this time are as follows.
This is the same as the embodiment.
【０１１２】これにより、Ａｌが注入された領域３ａが
形成される。この領域３ａがｐ型ベース領域３のうち接
合深さが浅い部分を構成している。領域３ａは、ｎ- 型
エピ層２の上面から見たときに、領域３ｂよりも広い範
囲で形成される。As a result, a region 3a into which Al has been implanted is formed. This region 3a forms a portion of the p-type base region 3 having a shallow junction depth. The region 3a is formed in a wider range than the region 3b when viewed from the upper surface of the n − -type epi layer 2.
【０１１３】〔図５（ｄ）に示す工程〕ＬＴＯ膜３２を
除去したのち、ｎ- 型エピ層２の上に不純物濃度が１×
１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネ
ル層５をエピタキシャル成長させる。[Step shown in FIG. 5D] After the LTO film 32 is removed, the impurity concentration is 1 × on the n − -type epi layer 2.
A surface channel layer 5 having a thickness of 10 16 cm −3 or less and a thickness of 0.3 μm or less is epitaxially grown.
【０１１４】〔図６（ａ）に示す工程〕フォトレジスト
法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜
３３を配置し、これをマスクとしてＮ（窒素）等のｎ型
不純物をイオン注入し、ｎ+ 型ソース領域４を形成す
る。このときのイオン注入条件は、第１実施形態と同様
としている。[Step shown in FIG. 6 (a)] An LTO film 33 is arranged in a predetermined region on the surface channel layer 5 using a photoresist method, and an n-type impurity such as N (nitrogen) is By ion implantation, an n + type source region 4 is formed. The ion implantation conditions at this time are the same as in the first embodiment.
【０１１５】〔図６（ｂ）に示す工程〕そして、ＬＴＯ
膜３３を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜３４を配置し、こ
れをマスクとしてｐ型不純物をイオン注入し、ｐ型ベー
ス領域３上の表面チャネル層５を部分的にｐ型半導体に
反転させる。これにより、後工程で形成されるソース電
極１０とｐ型ベース領域３との電気的接続が可能とな
る。[Steps shown in FIG. 6 (b)]
After removing the film 33, an LTO film 34 is arranged in a predetermined region on the surface channel layer 5 by using a photoresist method, and p-type impurities are ion-implanted using the LTO film 34 as a mask to form a surface on the p-type base region 3. The channel layer 5 is partially inverted to a p-type semiconductor. Thereby, electrical connection between the source electrode 10 formed in a later step and the p-type base region 3 becomes possible.
【０１１６】この後、図１４に示す工程を施せば、本実
施形態における縦型パワーＭＯＳＦＥＴが完成する。Thereafter, the steps shown in FIG. 14 are performed to complete the vertical power MOSFET of this embodiment.
【０１１７】このように、Ｂをドーパントとする領域３
ｂが表面チャネル層５の下部には形成されないようにす
ることでしきい値電圧の変動が防止できると共に、領域
３ａと領域３ｂがｎ+ 型ソース領域とｎ- 型エピ層２と
の間に形成されるようにすることでピンチ抵抗を小さく
してサージ耐量を高くすることができる。As described above, the region 3 containing B as a dopant
By preventing b from being formed below the surface channel layer 5, fluctuation of the threshold voltage can be prevented, and the region 3a and the region 3b are located between the n + -type source region and the n -- type epi layer 2. By being formed, the pinch resistance can be reduced and the surge withstand capability can be increased.
【０１１８】（第４実施形態）本実施形態は第１実施形
態におけるｐ型ベース領域３の構造を変更したものであ
る。従って、ＭＯＳＦＥＴの主な構造は第１実施形態と
同様であるため、第１実施形態と異なる部分のみ説明す
る。(Fourth Embodiment) This embodiment is a modification of the structure of the p-type base region 3 in the first embodiment. Therefore, the main structure of the MOSFET is the same as that of the first embodiment, and only the parts different from the first embodiment will be described.
【０１１９】図７に本実施形態におけるＭＯＳＦＥＴの
断面図を示す。ｐ型ベース領域３は、Ａｌをドーパント
として形成した領域３ａ、Ｂをドーパントとして形成し
た領域３ｂ、及びソース電極１０とのコンタクト用の領
域３ｃを有している。FIG. 7 is a sectional view of a MOSFET according to this embodiment. The p-type base region 3 has a region 3 a formed using Al as a dopant, a region 3 b formed using B as a dopant, and a region 3 c for contact with the source electrode 10.
【０１２０】領域３ａは、エピタキシャル成長等によっ
て、表面チャネル層５の下部を含んだ所定領域に形成さ
れている。領域３ｂは、表面チャネル層５の下部を含ま
ないようにイオン注入によって形成されており、領域３
ａよりも接合深さが深くなっている。つまり、領域３ｂ
が形成された部分だけ部分的に接合深さが深くなってお
り、この部分においてｐ型ベース領域３と半導体基板１
との距離が短くなっている。従って、この領域３ｂがデ
ィープベース層として働く。The region 3a is formed in a predetermined region including the lower portion of the surface channel layer 5 by epitaxial growth or the like. The region 3b is formed by ion implantation so as not to include the lower portion of the surface channel layer 5, and the region 3b is formed.
The junction depth is deeper than a. That is, the region 3b
The junction depth is partially increased only in the portion where the p-type base region 3 and the semiconductor substrate 1 are formed.
And the distance is shorter. Therefore, this region 3b functions as a deep base layer.
【０１２１】次に、このような構造を有するＭＯＳＦＥ
Ｔの製造工程について図８〜図１０を基に説明する。但
し、第１実施形態と製造工程の異なる部分についてのみ
説明する。Next, a MOSFE having such a structure will be described.
The manufacturing process of T will be described with reference to FIGS. However, only the differences between the first embodiment and the manufacturing process will be described.
【０１２２】〔図８（ａ）に示す工程〕ｎ- 型エピ層２
の上に、Ａｌをドーピングしたｐ- 型層４０をエピタキ
シャル成長させる。このｐ- 型層４０が領域３ａを構成
する。このように、イオン注入によらずにエピタキシャ
ル成長によってＡｌをドーパントとする領域３ａを形成
することによって、Ａｌをドーパントとして用いた場合
においてもｐ型ベース領域３の厚さを厚く、つまり、実
質的に接合深さを深くすることができる。[Step shown in FIG. 8A] n − -type epi layer 2
A p - type layer 40 doped with Al is epitaxially grown thereon. This p − type layer 40 constitutes region 3a. As described above, by forming the region 3a using Al as a dopant by epitaxial growth without using ion implantation, even when Al is used as a dopant, the thickness of the p-type base region 3 is increased, that is, substantially, The joining depth can be increased.
【０１２３】〔図８（ｂ）に示す工程〕フォトレジスト
法を用いてｐ- 型層４０の上の所定領域にＩＴＯ膜４１
を配置し、これをマスクとしてエッチングを行う。これ
により、ｐ- 型層４０を貫通しｎ- 型エピ層２まで達す
る溝４２が形成される。[Step shown in FIG. 8B] An ITO film 41 is formed in a predetermined region on the p − -type layer 40 by using a photoresist method.
Are arranged, and etching is performed using this as a mask. As a result, a groove 42 penetrating through the p − type layer 40 and reaching the n − type epi layer 2 is formed.
【０１２４】〔図８（ｃ）に示す工程〕次に、溝４２の
内を含むｐ- 型層４０の上面全面にｎ- 型層４３をエピ
タキシャル成長させる。これにより、溝４２の内がｎ-
型層４３で埋まる。[Step shown in FIG. 8C] Next, an n − -type layer 43 is epitaxially grown on the entire upper surface of the p − -type layer 40 including the inside of the groove 42. Thereby, the inside of the groove 42 becomes n −.
It is filled with the mold layer 43.
【０１２５】〔図８（ｄ）に示す工程〕ｐ- 型層４０が
露出するまで表面研磨を行い、基板表面を平坦化する。
これにより、ｎ- 型エピ層２と共にドリフト領域として
働くｎ- 型エピ層２ａが形成される。[Step shown in FIG. 8D] The surface is polished until the p - type layer 40 is exposed, and the substrate surface is flattened.
As a result, an n − -type epi layer 2 a serving as a drift region is formed together with the n − -type epi layer 2.
【０１２６】〔図９（ａ）に示す工程〕ｎ- 型エピ層２
の上にＬＴＯ膜４４を配置したのち、ＬＴＯ膜４４の所
定領域を開口させ、これをマスクとしてＢをイオン注入
する。このときのイオン注入の条件は第１実施形態と同
様としている。[Steps shown in FIG. 9A] n − -type epi layer 2
After arranging the LTO film 44 thereon, a predetermined region of the LTO film 44 is opened, and B is ion-implanted using this as a mask. The conditions for ion implantation at this time are the same as in the first embodiment.
【０１２７】このとき、基板表面から見て、ＬＴＯ膜４
２の開口部分が後工程で形成される表面チャネル層５と
オーバラップしないようにして、表面チャネル層５の下
部にはＢが注入されないようにしている。At this time, when viewed from the substrate surface, the LTO film 4
The opening portion 2 does not overlap with the surface channel layer 5 formed in a later step, so that B is not implanted below the surface channel layer 5.
【０１２８】〔図９（ｂ）に示す工程〕活性化アニール
を行い、領域３ｂにおけるＢイオンを活性化する。これ
により、領域３ｂの接合深さが深くなる。このとき、表
面チャネル層５の下部にはＢが注入されないようにして
いるため、領域３ｂに注入されたＢが拡散しても、表面
チャネル層５への拡散を防止することができる。これに
より、しきい値電圧の変動を防止することができる。[Step shown in FIG. 9B] Activation annealing is performed to activate B ions in the region 3b. As a result, the junction depth of the region 3b increases. At this time, since B is prevented from being implanted into the lower portion of the surface channel layer 5, even if B implanted into the region 3b diffuses, diffusion into the surface channel layer 5 can be prevented. As a result, a change in the threshold voltage can be prevented.
【０１２９】また、第３実施形態と同様に、領域３ｂの
接合深さをより大きくでき、ディープベース層として働
くようにできる。Further, as in the third embodiment, the junction depth of the region 3b can be made larger, and the region 3b can function as a deep base layer.
【０１３０】〔図９（ｃ）に示す工程〕ＬＴＯ膜４４を
除去したのち、ｎ- 型エピ層２の上に不純物濃度が１×
１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネ
ル層５をエピタキシャル成長させる。このエピタキシャ
ル成長における熱処理においても、表面チャネル層５の
下部にはＢが注入されないようにしていることから、表
面チャネル層５へのＢの拡散を防止することができる。[Step shown in FIG. 9C] After the LTO film 44 is removed, the impurity concentration is set to 1 × on the n − -type epi layer 2.
A surface channel layer 5 having a thickness of 10 16 cm −3 or less and a thickness of 0.3 μm or less is epitaxially grown. Also in this heat treatment in the epitaxial growth, B is prevented from being implanted into the lower portion of the surface channel layer 5, so that diffusion of B into the surface channel layer 5 can be prevented.
【０１３１】〔図１０（ａ）に示す工程〕フォトレジス
ト法を用いて表面チャネル層５の上の所定領域にＬＴＯ
膜４５を配置し、これをマスクとしてＮ（窒素）等のｎ
型不純物をイオン注入して、ｎ+型ソース領域４を形成
する。このときのイオン注入条件は、第１実施形態と同
様である。[Step shown in FIG. 10A] LTO is applied to a predetermined region on the surface channel layer 5 by using a photoresist method.
A film 45 is disposed, and using this as a mask, n such as N (nitrogen) is used.
An n + type source region 4 is formed by ion implantation of a type impurity. The ion implantation conditions at this time are the same as in the first embodiment.
【０１３２】〔図１０（ｂ）に示す工程〕そして、ＬＴ
Ｏ膜４５を除去した後、フォトレジスト法を用いて表面
チャネル層５の上の所定領域にＬＴＯ膜４６を配置し、
これをマスクとしてｐ型不純物をイオン注入し、ｐ型ベ
ース領域３上の表面チャネル層５を部分的にｐ型半導体
に反転させる。これにより、後工程で形成されるソース
電極１０とｐ型ベース領域３との電気的接続が可能とな
る。[Steps shown in FIG. 10 (b)]
After removing the O film 45, an LTO film 46 is disposed in a predetermined region on the surface channel layer 5 using a photoresist method,
Using this as a mask, a p-type impurity is ion-implanted to partially invert the surface channel layer 5 on the p-type base region 3 into a p-type semiconductor. Thereby, electrical connection between the source electrode 10 formed in a later step and the p-type base region 3 becomes possible.
【０１３３】この後、図１４に示す工程を施せば、本実
施形態における縦型パワーＭＯＳＦＥＴが完成する。Thereafter, the steps shown in FIG. 14 are performed to complete the vertical power MOSFET of this embodiment.
【０１３４】このように、Ａｌをドーパントとする領域
３ａをイオン注入ではないエピタキシャル成長等によっ
て形成した場合、容易にｐ型ベース領域３の実質的な接
合深さを深くすることができる。これにより、第３実施
形態と同様の効果が得られるだけでなく、Ａｌをドーパ
ントとして用いても容易にパンチスルーの発生を防止す
ることができる。As described above, when the region 3a using Al as a dopant is formed by epitaxial growth or the like instead of ion implantation, the substantial junction depth of the p-type base region 3 can be easily increased. Thereby, not only the same effects as in the third embodiment can be obtained, but also the occurrence of punch-through can be easily prevented even when Al is used as a dopant.
【０１３５】（第５実施形態）本実施形態は第４実施形
態におけるｎ-型エピ層２ａの製造工程を変更したもの
である。従って、第４実施形態と異なる部分についての
み説明する。(Fifth Embodiment) This embodiment is a modification of the manufacturing process of the n − -type epi layer 2a in the fourth embodiment. Therefore, only different parts from the fourth embodiment will be described.
【０１３６】〔図１１（ａ）に示す工程〕第４実施形態
における図８（ａ）に示す工程と同様の工程を施し、領
域３ａを構成するｐ- 型層４０をエピタキシャル成長さ
せる。[Step shown in FIG. 11A] The same step as the step shown in FIG. 8A in the fourth embodiment is performed to epitaxially grow the p − type layer 40 constituting the region 3a.
【０１３７】〔図１１（ｂ）に示す工程〕次に、ＬＴＯ
膜５１を成膜し、フォトエッチングによりパターニング
を行ない、これをマスクとしてＮ、Ｐ等のｎ型不純物を
イオン注入し、ｎ型イオン注入層５１を形成する。[Steps shown in FIG. 11B] Next, the LTO
The film 51 is formed, patterned by photoetching, and n-type impurities such as N and P are ion-implanted using the film as a mask to form an n-type ion-implanted layer 51.
【０１３８】〔図１１（ｃ）に示す工程〕続いて、イオ
ン注入の際にマスクとして用いたＬＴＯ膜５１を除去
し、１４００〜１５００℃の高温で注入された不純物の
活性化熱処理を行ない、ｎ型イオンが注入された部分に
おいてｐ型ベース領域３の導電型を反転させ、ｎ-型層
２ｂを形成する。[Step shown in FIG. 11C] Subsequently, the LTO film 51 used as a mask at the time of ion implantation is removed, and activation heat treatment of impurities implanted at a high temperature of 1400 to 1500 ° C. is performed. The conductivity type of the p-type base region 3 is inverted at the portion where the n-type ions have been implanted to form the n − -type layer 2b.
【０１３９】この後は、第４実施形態と同様に図９
（ａ）〜（ｃ）に示す工程、図１０（ａ）、（ｂ）に示
す工程を経て、第４実施形態と同様の構成を有するＭＯ
ＳＦＥＴが完成する。Thereafter, as in the fourth embodiment, FIG.
Through the steps shown in FIGS. 10A to 10C and the steps shown in FIGS. 10A and 10B, an MO having a configuration similar to that of the fourth embodiment is obtained.
The SFET is completed.
【０１４０】このように、イオン注入によってｎ-型層
２ｂを形成しているため、第４実施形態で必要とされて
いた溝４２を形成する工程、ｎ- 型層４３をエピタキシ
ャル成長させる工程、ｎ-型層４３を平坦化させる工程
等の数多くの高度な技術が必要とされる工程を省略する
ことができる。これにより、デバイス形成を簡略化する
ことができる。As described above, since the n − -type layer 2b is formed by ion implantation, the step of forming the groove 42 and the step of epitaxially growing the n − -type layer 43, which are required in the fourth embodiment, - it is possible to omit the step of number of sophisticated techniques, such as step of flattening the type layer 43 is needed. Thereby, device formation can be simplified.
【図１】第１実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴを示す断面図である。FIG. 1 is a planer type power MOS according to a first embodiment.
FIG. 3 is a cross-sectional view showing an FET.
【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。FIG. 2 is a view showing a manufacturing process of the planar power MOSFET shown in FIG. 1;
【図３】第２実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴの製造工程を示す図である。FIG. 3 is a planer type power MOS according to a second embodiment.
It is a figure showing the manufacturing process of FET.
【図４】第３実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴを示す断面図である。FIG. 4 is a planer type power MOS according to a third embodiment.
FIG. 3 is a cross-sectional view showing an FET.
【図５】図４に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。FIG. 5 is a view showing a manufacturing process of the planar power MOSFET shown in FIG. 4;
【図６】図５に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。FIG. 6 is a view illustrating a manufacturing step of the planar power MOSFET following FIG. 5;
【図７】第４実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴの製造工程を示す図である。FIG. 7 shows a planar power MOS according to a fourth embodiment.
It is a figure showing the manufacturing process of FET.
【図８】図７に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。FIG. 8 is a view showing a manufacturing process of the planar power MOSFET shown in FIG. 7;
【図９】図８に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。FIG. 9 is a view illustrating a manufacturing step of the planar power MOSFET following FIG. 8;
【図１０】図９に続くプレーナ型パワーＭＯＳＦＥＴの
製造工程を示す図である。FIG. 10 is a view illustrating a manufacturing step of the planar power MOSFET following FIG. 9;
【図１１】第５実施形態におけるプレーナ型パワーＭＯ
ＳＦＥＴの製造工程を示す図である。FIG. 11 is a planer type power MO according to a fifth embodiment.
It is a figure showing the manufacturing process of SFET.
【図１２】本発明者らが先に出願したプレーナ型パワー
ＭＯＳＦＥＴを示す断面図である。FIG. 12 is a cross-sectional view showing a planar type power MOSFET filed by the present inventors previously.
【図１３】図１２に示すプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す図である。FIG. 13 is a planer type power MOSFET shown in FIG.
It is a figure which shows the manufacturing process of.
【図１４】図１３に続くプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す図である。FIG. 14 is a planer type power MOSFET following FIG. 13;
It is a figure which shows the manufacturing process of.
【図１５】図１４に続くプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す図である。FIG. 15 is a planer type power MOSFET following FIG. 14;
It is a figure which shows the manufacturing process of.
【図１６】Ｂ（ボロン）の拡散深さと不純物濃度のプロ
ファイルを示す図である。FIG. 16 is a diagram showing a profile of a diffusion depth of B (boron) and an impurity concentration.
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型
ベース領域、３ａ…Ａｌが注入された領域、３ｂ…Ｂが
注入された領域、４…ｎ+ 型ソース領域、５…表面チャ
ネル層、７…ゲート絶縁膜、８…ゲート電極、９…絶縁
膜、１０…ソース電極、１１…ドレイン電極。1 ... n + type semiconductor substrate, 2 ... n - type epi layer, 3 ... p type base region, 3a ... region implanted with Al, 3b ... region implanted with B, 4 ... n + type source region, 5: surface channel layer, 7: gate insulating film, 8: gate electrode, 9: insulating film, 10: source electrode, 11: drain electrode.
Claims (16)
導体基板（１）の主表面上にこの半導体基板よりも高抵
抗な炭化珪素よりなる第１導電型の半導体層（２）を形
成する工程と、 前記半導体層の表層部の所定領域において、該表層部か
ら離間した位置に、第２導電型の第１のドーパントを含
む所定深さの第１のベース領域（３ｂ）を形成する工程
と、 前記半導体層の表層部の所定領域に、前記第１のベース
領域と重なると共に前記半導体層の表面部で終端する第
２導電型の前記第１のドーパントより拡散係数の小さい
第２のドーパントを含む第２のベース領域（３ａ）を形
成する工程と、 前記第２のベース領域の上部に第２導電型の表面チャネ
ル層（５）を形成する工程と、前記第２のベース領域の
表層部の所定領域に前記表面チャネル層に接すると共
に、前記第１のベース領域の深さよりも浅い第１導電型
のソース領域（４）を形成する工程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程と、を備えていることを特徴とする炭化珪素半
導体装置の製造方法。1. A first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate is formed on a main surface of a semiconductor substrate (1) made of single crystal silicon carbide. And forming a first base region (3b) having a predetermined depth including a first dopant of the second conductivity type at a position separated from the surface layer portion in a predetermined region of the surface layer portion of the semiconductor layer. And a second diffusion layer having a smaller diffusion coefficient than the first dopant of the second conductivity type, which overlaps the first base region and terminates at a surface portion of the semiconductor layer in a predetermined region of a surface portion of the semiconductor layer. Forming a second base region (3a) containing a dopant; forming a second conductivity type surface channel layer (5) on the second base region; and forming a second base region on the second base region. The surface channel is provided in a predetermined region of the surface layer. Forming a first conductivity type source region (4) shallower than the first base region while being in contact with the layer; and forming a gate electrode (4) on the surface channel layer via a gate insulating film (7). 8); forming a source electrode (10) in contact with the base region and the source region; and forming a drain electrode (11) on the back side of the semiconductor substrate. A method for manufacturing a silicon carbide semiconductor device.
マスクと前記第２のベース領域を形成するためのマスク
とを、同一マスクで兼用することを特徴とする請求項１
に記載の炭化珪素半導体装置の製造方法。2. The same mask as a mask for forming the first base region and a mask for forming the second base region.
3. The method for manufacturing a silicon carbide semiconductor device according to item 1.
導体基板（１）の主表面上に、この半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域において、該表層部か
ら離間した位置に、第２導電型の第１のドーパントを含
む所定深さの第１のベース領域（３ｂ）を形成する工程
と、 前記半導体層の上部に第２導電型の表面チャネル層
（５）を形成する工程と、 前記半導体層の表層部の所定領域に、前記第１のベース
領域と重なると共に表面チャネル層と接する前記第１の
ドーパントより拡散係数の小さな第２のドーパントを含
む第２導電型の第２のベース領域（３ａ）を形成する工
程と、 前記第２のベース領域の表層部の所定領域に、前記表面
チャネル層に接すると共に前記第１のベース領域の深さ
よりも浅い第１導電型のソース領域（４）を形成する工
程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程と、を備えていることを特徴とする炭化珪素半
導体装置の製造方法。3. A first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate is formed on a main surface of a first conductivity type semiconductor substrate (1) made of single crystal silicon carbide. Forming a first base region (3b) having a predetermined depth including a first dopant of the second conductivity type at a position separated from the surface layer portion in a predetermined region of the surface layer portion of the semiconductor layer; Forming a second conductivity type surface channel layer (5) on the semiconductor layer; and overlapping the first base region with a surface channel layer in a predetermined region of a surface layer portion of the semiconductor layer. Forming a second conductivity type second base region (3a) including a second dopant having a smaller diffusion coefficient than the first dopant in contact with the first dopant; and forming a second base region (3a) in a predetermined region of a surface portion of the second base region. Touches the surface channel layer Forming a first conductivity type source region (4) which is both shallower than the depth of the first base region; and forming a gate electrode (8) on the surface channel layer via a gate insulating film (7). Forming a source electrode (10) in contact with the base region and the source region; and forming a drain electrode (11) on the back side of the semiconductor substrate. Of manufacturing a silicon carbide semiconductor device.
導体基板（１）の主表面上に、この半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域において、第２導電型
の第１のドーパントを含む所定深さの第１のベース領域
（３ｂ）を形成する工程と、 前記半導体層の表層部の所定領域に、前記第１のベース
領域と重なると共に前記半導体層の表面部で終端し、前
記第１のドーパントより拡散係数の小さな第２のドーパ
ントを含む第２のベース領域（３ａ）を形成する工程
と、 前記半導体層の上部に第２導電型の表面チャネル層
（５）を形成する工程と、 前記第２のベース領域の表層部の所定領域に、前記表面
チャネル層に接すると共に前記第１のベース領域の深さ
よりも浅い第１導電型のソース領域（４）を形成する工
程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備え、 前記第１のベース領域を形成する工程では、該第１のベ
ース領域が、ソース領域の下部には配置されて、前記表
面チャネル層の下部には配置されないようにすることを
特徴とする炭化珪素半導体装置の製造方法。4. A first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate is formed on a main surface of a semiconductor substrate (1) made of single crystal silicon carbide. Forming a first base region (3b) having a predetermined depth including a second dopant of a second conductivity type in a predetermined region of a surface layer portion of the semiconductor layer; and forming a surface layer of the semiconductor layer. A second base region (3a) overlapping with the first base region and terminating at a surface portion of the semiconductor layer and including a second dopant having a smaller diffusion coefficient than the first dopant in a predetermined region of the portion; Forming a second conductivity type surface channel layer (5) on the semiconductor layer; contacting the surface channel layer with a predetermined region of a surface layer of the second base region; Depth of first base region Forming a first conductivity type source region (4) having a shallower depth; forming a gate electrode (8) on the surface channel layer via a gate insulating film (7); Forming a source electrode (10) in contact with the source region; and forming a drain electrode (11) on the back surface side of the semiconductor substrate. A method for manufacturing a silicon carbide semiconductor device, wherein one base region is arranged below a source region and is not arranged below a surface channel layer.
導体基板（１）の主表面上に、この半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の第１の半導体層
（２）を形成する工程と、 この半導体層上に第２のドーパントを含む第２導電型の
第２の半導体層（４０）を成膜する工程と、 前記半導体基板の表面側から前記第２の半導体層を貫通
し、前記第１の半導体層に達する溝（４２）を形成する
ことにより、前記第２の半導体層にて第２のベース領域
（３ａ）を形成する工程と、 前記溝内を含む前記第２の半導体層上に第１導電型の第
３の半導体層（４３）をエピタキシャル成長させること
により、前記溝内を該第３の半導体層で埋める工程と、 前記第３の半導体層における凹凸を平坦化する工程と、 前記第２の半導体層の表層部の所定領域に、所定深さを
有する第２のドーパントより拡散係数の大きな第１のド
ーパントを含む第２導電型の第１のベース領域（３ｂ）
を形成する工程と、 前記第２の半導体層の上部に第２導電型の表面チャネル
層（５）を形成する工程と、 前記第２のベース領域の表層部の所定領域に、前記表面
チャネル層に接すると共に前記第１のベース領域の深さ
よりも浅い第１導電型のソース領域（４）を形成する工
程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備えていることを特徴とする炭化珪素半導
体装置の製造方法。5. A first semiconductor layer of a first conductivity type made of silicon carbide having a higher resistance than the semiconductor substrate, on a main surface of a semiconductor substrate of the first conductivity type made of single-crystal silicon carbide. 2) forming a second conductive type second semiconductor layer (40) containing a second dopant on the semiconductor layer; and forming the second conductive layer from the front side of the semiconductor substrate. Forming a second base region (3a) in the second semiconductor layer by forming a groove (42) penetrating the semiconductor layer and reaching the first semiconductor layer; Filling a trench with the third semiconductor layer by epitaxially growing a third semiconductor layer of the first conductivity type on the second semiconductor layer including the third semiconductor layer; Flattening irregularities; and a surface layer portion of the second semiconductor layer. In a predetermined region, a second conductivity type first base region including a large first dopant of the diffusion coefficient than the second dopant having a predetermined depth (3b)
Forming a surface channel layer of the second conductivity type on the second semiconductor layer; and forming the surface channel layer in a predetermined region of a surface layer of the second base region. Forming a first conductivity type source region (4) shallower than the depth of the first base region; and forming a gate electrode (8) on the surface channel layer via a gate insulating film (7). Forming a source electrode (10) in contact with the base region and the source region; and forming a drain electrode (11) on the back side of the semiconductor substrate. A method for manufacturing a silicon carbide semiconductor device.
導体基板（１）の主表面上に、この半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の第１の半導体層
（２）を形成する工程と、 この半導体層上に第２のドーパントを含む第２導電型の
第２の半導体層（４０）を成膜する工程と、 前記半導体基板の表面から前記第２の半導体層の所定領
域にイオン注入することで、前記第２半導体層を貫通し
て前記第１の半導体層に達する第１導電型の第３の半導
体層（２ｂ）を形成すると共に、前記第２の半導体層に
て第２のベース領域（３ａ）を形成する工程と、 前記第２の半導体層の表層部の所定領域に、所定深さを
有する第２のドーパントより拡散係数の大きな第１のド
ーパントを含む第２導電型の第１のベース領域（３ｂ）
を形成する工程と、 前記第２の半導体層の上部に第２導電型の表面チャネル
層（５）を形成する工程と、 前記第２のベース領域の表層部の所定領域に、前記表面
チャネル層に接すると共に前記第１のベース領域の深さ
よりも浅い第１導電型のソース領域（４）を形成する工
程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備えていることを特徴とする炭化珪素半導
体装置の製造方法。6. On a main surface of a semiconductor substrate (1) of a first conductivity type made of single-crystal silicon carbide, a first semiconductor layer (1) of a first conductivity type made of silicon carbide having a higher resistance than the semiconductor substrate. Forming a second semiconductor layer of a second conductivity type including a second dopant on the semiconductor layer; and forming the second semiconductor from a surface of the semiconductor substrate. By ion-implanting into a predetermined region of the layer, a third semiconductor layer (2b) of the first conductivity type penetrating the second semiconductor layer and reaching the first semiconductor layer is formed, and the second semiconductor layer (2b) is formed. A step of forming a second base region (3a) in the semiconductor layer; and a first dopant having a larger diffusion coefficient than a second dopant having a predetermined depth in a predetermined region of a surface portion of the second semiconductor layer. First base region (3b) of second conductivity type including
Forming a surface channel layer of the second conductivity type on the second semiconductor layer; and forming the surface channel layer in a predetermined region of a surface layer of the second base region. Forming a first conductivity type source region (4) shallower than the depth of the first base region; and forming a gate electrode (8) on the surface channel layer via a gate insulating film (7). Forming a source electrode (10) in contact with the base region and the source region; and forming a drain electrode (11) on the back side of the semiconductor substrate. A method for manufacturing a silicon carbide semiconductor device.
は、該第１のベース領域が、ソース領域の下部には配置
されて、前記表面チャネル層の下部には配置されないよ
うにすることを特徴とする請求項５又は６に記載の炭化
珪素半導体装置の製造方法。7. In the step of forming the first base region, the first base region is arranged below the source region and is not arranged below the surface channel layer. The method for manufacturing a silicon carbide semiconductor device according to claim 5, wherein:
のベース領域の深さよりも深くすることを特徴とする請
求項４乃至７のいずれか１つに記載の半導体装置の製造
方法。8. The method according to claim 1, wherein the first base region has a depth equal to the second base region.
8. The method of manufacturing a semiconductor device according to claim 4, wherein the base region is made deeper than the base region.
ル層から離間して形成することを特徴とする請求項４乃
至８のいずれか１つに記載の炭化珪素半導体装置の製造
方法。9. The method of manufacturing a silicon carbide semiconductor device according to claim 4, wherein said first base region is formed apart from said surface channel layer.
ネル層とが接するようにしており、前記表面チャネル層
中に含まれる第１のドーパントの濃度が、表面チャネル
層中における第１導電型不純物の濃度よりも低くなるよ
うにすることを特徴とする請求項４乃至８のいずれか１
つに記載の炭化珪素半導体装置の製造方法。10. The method according to claim 1, wherein the first base region is in contact with the surface channel layer, and the concentration of the first dopant contained in the surface channel layer is the first conductivity type impurity in the surface channel layer. 9. The method according to claim 4, wherein the concentration is lower than the concentration of
6. A method for manufacturing a silicon carbide semiconductor device according to any one of (1) to (4).
ン）を用い、前記第２のドーパントとしてＡｌ（アルミ
ニウム）を用いることを特徴とする請求項１乃至１０の
いずれか１つに記載の炭化珪素半導体装置の製造方法。11. The silicon carbide according to claim 1, wherein B (boron) is used as the first dopant, and Al (aluminum) is used as the second dopant. A method for manufacturing a semiconductor device.
裏面を有し、炭化珪素よりなる第１導電型の半導体基板
（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３ａ、３ｂ）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表層部及び前記半導体層とを繋ぐよう
に形成された、炭化珪素よりなる第１導電型の表面チャ
ネル層（５）と、前記表面チャネル層の表面に形成され
たゲート絶縁膜（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
１）とを備え、 前記ベース領域は、第１のドーパントを含む第１のベー
ス領域（３ｂ）と、前記第１のドーパントよりも拡散係
数の小さな第２のドーパントを含む第２のベース領域
（３ａ）とを有しており、前記第１のベース領域が前記
表面チャネル層から離間した位置に形成されていること
を特徴とする炭化珪素半導体装置。12. A semiconductor substrate (1) of a first conductivity type having a main surface and a back surface opposite to the main surface and made of silicon carbide; and a semiconductor formed on the main surface of the semiconductor substrate, A first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the substrate; and a second conductivity type base region (3a, 2b) formed in a predetermined region of a surface portion of the semiconductor layer and having a predetermined depth. 3b) a first conductivity type source region (4) formed in a predetermined region of a surface portion of the base region and shallower than a depth of the base region.
A first conductivity type surface channel layer (5) made of silicon carbide formed so as to connect the surface layer portion of the base region and the semiconductor layer; and a gate insulation formed on the surface of the surface channel layer. A film (7), and a gate electrode (8) formed on the gate insulating film
A source electrode (10) formed to be in contact with the base region and the source region; and a drain electrode (1) formed on the back surface of the semiconductor substrate.
1) wherein the base region comprises a first base region (3b) containing a first dopant and a second base region (3b) containing a second dopant having a smaller diffusion coefficient than the first dopant. 3a), wherein the first base region is formed at a position separated from the surface channel layer.
裏面を有し、炭化珪素よりなる第１導電型の半導体基板
（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導電型のベース領域（３ａ、３ｂ）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅い第１導電型のソース領域（４）
と、 前記ベース領域の表層部及び前記半導体層とを繋ぐよう
に形成された、炭化珪素よりなる第１導電型の表面チャ
ネル層（５）と、前記表面チャネル層の表面に形成され
たゲート絶縁膜（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
１）とを備え、 前記ベース領域は、第１のドーパントを含む第１のベー
ス領域（３ｂ）と、前記第１のドーパントよりも拡散係
数の小さな第２のドーパントを含む第２のベース領域
（３ｂ）とを有しており、前記第１のベース領域が前記
ソース領域の下部には形成されており、前記表面チャネ
ル層の下部には形成されていないことを特徴とする炭化
珪素半導体装置。13. A semiconductor substrate (1) having a main surface and a back surface opposite to the main surface, the semiconductor substrate being of a first conductivity type made of silicon carbide, and the semiconductor formed on the main surface of the semiconductor substrate, A first conductivity type semiconductor layer (2) made of silicon carbide having higher resistance than the substrate; and a second conductivity type base region (3a, 3b) a first conductivity type source region (4) formed in a predetermined region of a surface portion of the base region and shallower than a depth of the base region.
A first conductivity type surface channel layer (5) made of silicon carbide formed so as to connect the surface layer portion of the base region and the semiconductor layer; and a gate insulation formed on the surface of the surface channel layer. A film (7), and a gate electrode (8) formed on the gate insulating film
A source electrode (10) formed to be in contact with the base region and the source region; and a drain electrode (1) formed on the back surface of the semiconductor substrate.
1) wherein the base region comprises a first base region (3b) containing a first dopant and a second base region (3b) containing a second dopant having a smaller diffusion coefficient than the first dopant. 3b), wherein the first base region is formed below the source region, and not formed below the surface channel layer.
ネル層から離間した位置に形成されていることを特徴と
する請求項１３に記載の炭化珪素半導体装置。14. The silicon carbide semiconductor device according to claim 13, wherein said first base region is formed at a position separated from said surface channel layer.
ース領域よりも接合深さが深くなっていることを特徴と
する請求項１２乃至１４のいずれか１つに記載の炭化珪
素半導体装置。15. The silicon carbide semiconductor device according to claim 12, wherein a junction depth of the first base region is larger than a junction depth of the second base region. .
であり、前記第２のドーパントはＡｌ（アルミニウム）
であることを特徴とする請求項１２乃至１５のいずれか
１つに記載の炭化珪素半導体装置。16. The first dopant is B (boron).
Wherein the second dopant is Al (aluminum)
The silicon carbide semiconductor device according to any one of claims 12 to 15, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16568699A JP4123636B2 (en) | 1998-06-22 | 1999-06-11 | Silicon carbide semiconductor device and manufacturing method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-175051 | 1998-06-22 | ||
| JP17505198 | 1998-06-22 | ||
| JP16568699A JP4123636B2 (en) | 1998-06-22 | 1999-06-11 | Silicon carbide semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000082812A true JP2000082812A (en) | 2000-03-21 |
| JP4123636B2 JP4123636B2 (en) | 2008-07-23 |
Family
ID=26490336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16568699A Expired - Fee Related JP4123636B2 (en) | 1998-06-22 | 1999-06-11 | Silicon carbide semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4123636B2 (en) |
Cited By (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1143526A2 (en) * | 2000-04-06 | 2001-10-10 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor and method of manufacturing the same |
| WO2002029900A3 (en) * | 2000-10-03 | 2002-10-31 | Cree Inc | Silicon carbide power mosfets having a shorting channel and methods of fabrication them |
| US6610366B2 (en) | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
| WO2004025735A1 (en) * | 2002-08-05 | 2004-03-25 | National Institute Of Advanced Industrial Science And Technology | Semiconductor device |
| US6767843B2 (en) | 2000-10-03 | 2004-07-27 | Cree, Inc. | Method of N2O growth of an oxide layer on a silicon carbide layer |
| EP1566843A1 (en) * | 2002-10-18 | 2005-08-24 | National Institute of Advanced Industrial Science and Technology | Silicon carbide semiconductor device and its manufacturing method |
| WO2005083796A1 (en) * | 2004-02-27 | 2005-09-09 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| US6972436B2 (en) | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| WO2006006964A1 (en) | 2004-06-22 | 2006-01-19 | Cree, Inc. | Silicon carbide devices and fabricating methods therefor |
| US7022378B2 (en) | 2002-08-30 | 2006-04-04 | Cree, Inc. | Nitrogen passivation of interface states in SiO2/SiC structures |
| US7067176B2 (en) | 2000-10-03 | 2006-06-27 | Cree, Inc. | Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment |
| JP2006173584A (en) * | 2004-11-16 | 2006-06-29 | Toshiba Corp | Semiconductor device |
| US7074643B2 (en) | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
| JP2006332401A (en) * | 2005-05-27 | 2006-12-07 | National Institute Of Advanced Industrial & Technology | Silicon carbide semiconductor device |
| JP2007013087A (en) * | 2005-05-31 | 2007-01-18 | Toshiba Corp | Field-effect transistor and thyristor |
| JP2008294048A (en) * | 2007-05-22 | 2008-12-04 | Mitsubishi Electric Corp | Manufacturing method of silicon carbide semiconductor device, and silicon carbide semiconductor device manufactured by means of the method |
| JP2009054765A (en) * | 2007-08-27 | 2009-03-12 | Mitsubishi Electric Corp | Silicon carbide semiconductor device, and manufacturing method thereof |
| US7528040B2 (en) | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US7615801B2 (en) | 2005-05-18 | 2009-11-10 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
| JP2009277839A (en) * | 2008-05-14 | 2009-11-26 | Mitsubishi Electric Corp | Method for manufacturing semiconductor device |
| JPWO2008018342A1 (en) * | 2006-08-09 | 2009-12-24 | 独立行政法人産業技術総合研究所 | Silicon carbide semiconductor device and manufacturing method thereof |
| US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US7923320B2 (en) | 2002-12-20 | 2011-04-12 | Cree, Inc. | Methods of fabricating vertical JFET limited silicon carbide metal-oxide semiconductor field effect transistors |
| US8115211B2 (en) | 2009-04-08 | 2012-02-14 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| US8193848B2 (en) | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
| US8288220B2 (en) | 2009-03-27 | 2012-10-16 | Cree, Inc. | Methods of forming semiconductor devices including epitaxial layers and related structures |
| US8294507B2 (en) | 2009-05-08 | 2012-10-23 | Cree, Inc. | Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits |
| JP5082853B2 (en) * | 2005-10-19 | 2012-11-28 | 三菱電機株式会社 | MOSFET |
| US8330244B2 (en) | 2006-08-01 | 2012-12-11 | Cree, Inc. | Semiconductor devices including Schottky diodes having doped regions arranged as islands and methods of fabricating same |
| US8354690B2 (en) | 2009-08-31 | 2013-01-15 | Cree, Inc. | Solid-state pinch off thyristor circuits |
| US8415671B2 (en) | 2010-04-16 | 2013-04-09 | Cree, Inc. | Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices |
| US8432012B2 (en) | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| US8541787B2 (en) | 2009-07-15 | 2013-09-24 | Cree, Inc. | High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability |
| US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
| US8629509B2 (en) | 2009-06-02 | 2014-01-14 | Cree, Inc. | High voltage insulated gate bipolar transistors with minority carrier diverter |
| US8653534B2 (en) | 2008-05-21 | 2014-02-18 | Cree, Inc. | Junction Barrier Schottky diodes with current surge capability |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
| US8710510B2 (en) | 2006-08-17 | 2014-04-29 | Cree, Inc. | High power insulated gate bipolar transistors |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| JP2015109472A (en) * | 2008-02-06 | 2015-06-11 | ローム株式会社 | Semiconductor device |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
| US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
| US9673283B2 (en) | 2011-05-06 | 2017-06-06 | Cree, Inc. | Power module for supporting high current densities |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
| JP2020038856A (en) * | 2018-08-31 | 2020-03-12 | トヨタ自動車株式会社 | Switching element |
| CN112447842A (en) * | 2019-08-28 | 2021-03-05 | 比亚迪半导体股份有限公司 | Planar gate MOSFET and manufacturing method thereof |
| WO2023169592A1 (en) * | 2022-10-24 | 2023-09-14 | 中芯越州集成电路制造(绍兴)有限公司 | Mosfet device and manufacturing method therefor |
-
1999
- 1999-06-11 JP JP16568699A patent/JP4123636B2/en not_active Expired - Fee Related
Cited By (86)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972436B2 (en) | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| US6998322B2 (en) | 1998-08-28 | 2006-02-14 | Cree, Inc. | Methods of fabricating high voltage, high temperature capacitor and interconnection structures |
| EP1143526A2 (en) * | 2000-04-06 | 2001-10-10 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor and method of manufacturing the same |
| EP1143526A3 (en) * | 2000-04-06 | 2005-09-28 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor and method of manufacturing the same |
| WO2002029900A3 (en) * | 2000-10-03 | 2002-10-31 | Cree Inc | Silicon carbide power mosfets having a shorting channel and methods of fabrication them |
| US6610366B2 (en) | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
| US6767843B2 (en) | 2000-10-03 | 2004-07-27 | Cree, Inc. | Method of N2O growth of an oxide layer on a silicon carbide layer |
| US6956238B2 (en) | 2000-10-03 | 2005-10-18 | Cree, Inc. | Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel |
| US7067176B2 (en) | 2000-10-03 | 2006-06-27 | Cree, Inc. | Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment |
| WO2004025735A1 (en) * | 2002-08-05 | 2004-03-25 | National Institute Of Advanced Industrial Science And Technology | Semiconductor device |
| DE10393013B4 (en) * | 2002-08-05 | 2015-10-22 | National Institute Of Advanced Industrial Science And Technology | MISFET |
| US7022378B2 (en) | 2002-08-30 | 2006-04-04 | Cree, Inc. | Nitrogen passivation of interface states in SiO2/SiC structures |
| US9490338B2 (en) | 2002-10-18 | 2016-11-08 | National Institute Of Advanced Industrial Science And Technology | Silicon carbide semiconductor apparatus and method of manufacturing same |
| EP1566843A4 (en) * | 2002-10-18 | 2010-06-16 | Nat Inst Of Advanced Ind Scien | Silicon carbide semiconductor device and its manufacturing method |
| US8952391B2 (en) | 2002-10-18 | 2015-02-10 | National Institute Of Advanced Industrial Science And Technology | Silicon carbide semiconductor device and its manufacturing method |
| EP1566843A1 (en) * | 2002-10-18 | 2005-08-24 | National Institute of Advanced Industrial Science and Technology | Silicon carbide semiconductor device and its manufacturing method |
| US8492827B2 (en) | 2002-12-20 | 2013-07-23 | Cree, Inc. | Vertical JFET limited silicon carbide metal-oxide semiconductor field effect transistors |
| US7923320B2 (en) | 2002-12-20 | 2011-04-12 | Cree, Inc. | Methods of fabricating vertical JFET limited silicon carbide metal-oxide semiconductor field effect transistors |
| US7074643B2 (en) | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
| JP2011193020A (en) * | 2003-04-24 | 2011-09-29 | Cree Inc | Silicon carbide power device with self-aligned source and well region and method of fabricating same |
| JP5184779B2 (en) * | 2004-02-27 | 2013-04-17 | ローム株式会社 | Semiconductor device and manufacturing method thereof |
| US7622741B2 (en) | 2004-02-27 | 2009-11-24 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| WO2005083796A1 (en) * | 2004-02-27 | 2005-09-09 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| JP2008503894A (en) * | 2004-06-22 | 2008-02-07 | クリー インコーポレイテッド | Silicon carbide device and manufacturing method thereof |
| US7118970B2 (en) | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
| KR101168782B1 (en) * | 2004-06-22 | 2012-07-25 | 크리 인코포레이티드 | Silicon carbide devices and fabricating methods therefor |
| WO2006006964A1 (en) | 2004-06-22 | 2006-01-19 | Cree, Inc. | Silicon carbide devices and fabricating methods therefor |
| US7705362B2 (en) | 2004-06-22 | 2010-04-27 | Cree, Inc. | Silicon carbide devices with hybrid well regions |
| JP4761942B2 (en) * | 2004-11-16 | 2011-08-31 | 株式会社東芝 | Semiconductor device |
| JP2006173584A (en) * | 2004-11-16 | 2006-06-29 | Toshiba Corp | Semiconductor device |
| US7615801B2 (en) | 2005-05-18 | 2009-11-10 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
| US7528040B2 (en) | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| EP2325869B1 (en) * | 2005-05-24 | 2020-01-01 | Cree, Inc. | Methods of fabricating silicon carbide devices having channel regions with a smooth surface |
| US8859366B2 (en) | 2005-05-24 | 2014-10-14 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US9142663B2 (en) | 2005-05-24 | 2015-09-22 | Cree, Inc. | Silicon carbide devices having smooth channels |
| US8188483B2 (en) | 2005-05-24 | 2012-05-29 | Cree, Inc. | Silicon carbide devices having smooth channels |
| EP1883951B1 (en) * | 2005-05-24 | 2019-10-16 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| JP2006332401A (en) * | 2005-05-27 | 2006-12-07 | National Institute Of Advanced Industrial & Technology | Silicon carbide semiconductor device |
| JP2007013087A (en) * | 2005-05-31 | 2007-01-18 | Toshiba Corp | Field-effect transistor and thyristor |
| US8536066B2 (en) | 2005-09-16 | 2013-09-17 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| JP5082853B2 (en) * | 2005-10-19 | 2012-11-28 | 三菱電機株式会社 | MOSFET |
| DE112006002876B4 (en) * | 2005-10-19 | 2014-07-24 | Mitsubishi Electric Corp. | MOSFETs and method of making a MOSFET |
| US8330244B2 (en) | 2006-08-01 | 2012-12-11 | Cree, Inc. | Semiconductor devices including Schottky diodes having doped regions arranged as islands and methods of fabricating same |
| US8432012B2 (en) | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| JPWO2008018342A1 (en) * | 2006-08-09 | 2009-12-24 | 独立行政法人産業技術総合研究所 | Silicon carbide semiconductor device and manufacturing method thereof |
| US9548374B2 (en) | 2006-08-17 | 2017-01-17 | Cree, Inc. | High power insulated gate bipolar transistors |
| US8710510B2 (en) | 2006-08-17 | 2014-04-29 | Cree, Inc. | High power insulated gate bipolar transistors |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US9064840B2 (en) | 2007-02-27 | 2015-06-23 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| JP2008294048A (en) * | 2007-05-22 | 2008-12-04 | Mitsubishi Electric Corp | Manufacturing method of silicon carbide semiconductor device, and silicon carbide semiconductor device manufactured by means of the method |
| JP2009054765A (en) * | 2007-08-27 | 2009-03-12 | Mitsubishi Electric Corp | Silicon carbide semiconductor device, and manufacturing method thereof |
| JP2015109472A (en) * | 2008-02-06 | 2015-06-11 | ローム株式会社 | Semiconductor device |
| JP2009277839A (en) * | 2008-05-14 | 2009-11-26 | Mitsubishi Electric Corp | Method for manufacturing semiconductor device |
| US8653534B2 (en) | 2008-05-21 | 2014-02-18 | Cree, Inc. | Junction Barrier Schottky diodes with current surge capability |
| US9640652B2 (en) | 2009-03-27 | 2017-05-02 | Cree, Inc. | Semiconductor devices including epitaxial layers and related methods |
| US8288220B2 (en) | 2009-03-27 | 2012-10-16 | Cree, Inc. | Methods of forming semiconductor devices including epitaxial layers and related structures |
| US8143094B2 (en) | 2009-04-08 | 2012-03-27 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| US8115211B2 (en) | 2009-04-08 | 2012-02-14 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| US8294507B2 (en) | 2009-05-08 | 2012-10-23 | Cree, Inc. | Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits |
| US8629509B2 (en) | 2009-06-02 | 2014-01-14 | Cree, Inc. | High voltage insulated gate bipolar transistors with minority carrier diverter |
| US8193848B2 (en) | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
| US8541787B2 (en) | 2009-07-15 | 2013-09-24 | Cree, Inc. | High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability |
| US8354690B2 (en) | 2009-08-31 | 2013-01-15 | Cree, Inc. | Solid-state pinch off thyristor circuits |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9595618B2 (en) | 2010-03-08 | 2017-03-14 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US8415671B2 (en) | 2010-04-16 | 2013-04-09 | Cree, Inc. | Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices |
| US9673283B2 (en) | 2011-05-06 | 2017-06-06 | Cree, Inc. | Power module for supporting high current densities |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
| US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
| US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
| US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
| US9865750B2 (en) | 2011-09-11 | 2018-01-09 | Cree, Inc. | Schottky diode |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
| US10141302B2 (en) | 2011-09-11 | 2018-11-27 | Cree, Inc. | High current, low switching loss SiC power module |
| US10153364B2 (en) | 2011-09-11 | 2018-12-11 | Cree, Inc. | Power module having a switch module for supporting high current densities |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US9231122B2 (en) | 2011-09-11 | 2016-01-05 | Cree, Inc. | Schottky diode |
| US11171229B2 (en) | 2011-09-11 | 2021-11-09 | Cree, Inc. | Low switching loss high performance power module |
| US11024731B2 (en) | 2011-09-11 | 2021-06-01 | Cree, Inc. | Power module for supporting high current densities |
| JP2020038856A (en) * | 2018-08-31 | 2020-03-12 | トヨタ自動車株式会社 | Switching element |
| JP7095500B2 (en) | 2018-08-31 | 2022-07-05 | 株式会社デンソー | Switching element |
| CN112447842A (en) * | 2019-08-28 | 2021-03-05 | 比亚迪半导体股份有限公司 | Planar gate MOSFET and manufacturing method thereof |
| WO2023169592A1 (en) * | 2022-10-24 | 2023-09-14 | 中芯越州集成电路制造(绍兴)有限公司 | Mosfet device and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4123636B2 (en) | 2008-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4123636B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| JP4186337B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| JP3959856B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| US5804483A (en) | Method for producing a channel region layer in a sic-layer for a voltage controlled semiconductor device | |
| KR100305978B1 (en) | Field-effect trench transistors with lightly doped epitaxial regions on the surface of transistors | |
| JP5586887B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6262439B1 (en) | Silicon carbide semiconductor device | |
| US7282739B2 (en) | Silicon carbide semiconductor device | |
| JP4595144B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| JP2001144292A (en) | Silicon carbide semiconductor device | |
| JP2008503894A (en) | Silicon carbide device and manufacturing method thereof | |
| JP2000106371A (en) | Fabrication of silicon carbide semiconductor device | |
| JP2001094096A (en) | Silicon carbide semiconductor device and fabrication method thereof | |
| JPH11261061A (en) | Silicon carbide semiconductor device and its manufacture | |
| JP3319215B2 (en) | Insulated gate semiconductor device and method of manufacturing the same | |
| JP7182850B2 (en) | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device | |
| JP3022598B2 (en) | Silicon carbide based MIS structure with high latch-up resistance | |
| JP2004335990A (en) | Mis type semiconductor device | |
| JPH1126758A (en) | Trench type mos semiconductor device and manufacture thereof | |
| JP4568930B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| KR20200018301A (en) | Oxygen inserted si-layers for reduced contact implant outdiffusion in vertical power devices | |
| JP2001094098A (en) | Silicon carbide semiconductor device and fabrication method thereof | |
| JP2003518748A (en) | Self-aligned silicon carbide LMOSFET | |
| US5939752A (en) | Low voltage MOSFET with low on-resistance and high breakdown voltage | |
| JPH09129868A (en) | Semiconductor device and its manufacture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080129 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080415 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080428 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140516 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |