JP2000082812A - Silicon carbide semiconductor device and manufacture thereof - Google Patents

Silicon carbide semiconductor device and manufacture thereof

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Abstract

PROBLEM TO BE SOLVED: To make feasible of avoiding the fluctuation in the threshold value voltage also raising the surge resistance level as well as avoiding the defective punch through.
SOLUTION: The regions 3b in no contact with a surface channel layer 5 out of a base region 3 are formed of boron while forming the regions 3a in contact with the surface channel layer 5 of aluminum. That is, if the regions 3a in contact with the surface channel layer 5 are formed of aluminum in low diffusion coefficient, the fluctuation in threshold value voltage due to the diffusion of B can be avoided. On the other hand, if the regions 3b in no contact with the surface channel region layer 5 are formed of B in high activating factor and low activating energy, the surge resistance level can be raised. Furthermore, these regions 3b are formed of B in longer range, thereby making feasible of easily increasing the junction depth also avoiding the defective punchthrough.
COPYRIGHT: (C)2000,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーMOSFETに関するものである。 The present invention relates to relates to a method of manufacturing a silicon carbide semiconductor device, in particular an insulated gate field effect transistor, it relates especially vertical power MOSFET for high power.

【0002】 [0002]

【従来の技術】本出願人は、プレーナ型MOSFETにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平9−259076号で出願している。 BACKGROUND ART The applicant in the planar type MOSFET, those to improve the channel mobility to reduce the on-resistance, and filed in Japanese Patent Application No. 9-259076.

【0003】このプレーナ型MOSFETの断面図を図12に示し、この図に基づいてプレーナ型MOSFET [0003] illustrates a cross-sectional view of the planar type MOSFET 12, the planar type MOSFET on the basis of FIG.
の構造について説明する。 Structure will be described.

【0004】炭化珪素からなるn +型半導体基板1は上面を主表面1aとし、主表面の反対面である下面を裏面1bとしている。 [0004] n + -type semiconductor substrate 1 made of silicon carbide is a top and a main surface 1a, has a lower surface which is opposite side of the main surface and the back surface 1b. このn +型半導体基板1の主表面1a The main surface 1a of the n + -type semiconductor substrate 1
上には、基板1よりも低いドーパント濃度を有する炭化珪素からなるn -型エピタキシャル層(以下、n -型エピ層という)2が積層されている。 The upper, n made of silicon carbide having a lower dopant concentration than the substrate 1 - -type epitaxial layer (hereinafter, n - type called epi layer) 2 are laminated.

【0005】n -型エピ層2の表層部における所定領域には、所定深さを有するp -型ベース領域3が形成されている。 [0005] n - is in a predetermined region in the surface layer of the type epi layer 2, p has a predetermined depth - -type base region 3 is formed. このp -型ベース領域3はB(ボロン)やAl The p - type base region 3 is B (boron) and Al
(アルミニウム)をドーパントとして形成されている。 (Aluminum) is formed as a dopant.
また、p -型ベース領域3の表層部の所定領域には、該ベース領域3よりも浅いn +型ソース領域4が形成されている。 Further, p - prescribed regions of the surface of the mold base region 3, the shallow n + -type source region 4 than the base region 3 is formed.

【0006】さらに、n +型ソース領域4とn -型エピ層2とを繋ぐように、p -型ベース領域3の表面部にはn -型SiC層5が延設されている。 Furthermore, n + -type source region 4 n - to connect the type epi layer 2, p - the surface of the mold base region 3 n - -type SiC layer 5 is extended. このn -型SiC The n - type SiC
層5は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が4H、6H、3Cのものを用いる。 Layer 5 has been formed by epitaxial growth, the crystal of the epitaxial film is used 4H, 6H, those 3C. 尚、このn -型SiC層5はデバイスの動作時にチャネル形成層として機能する。 Incidentally, the n - type SiC layer 5 functions as a channel forming layer during operation of the device. 以下、n -型Si Below, n - type Si
C層5を表面チャネル層という。 The C layer 5 of the surface channel layer.

【0007】表面チャネル層5はN(窒素)をドーパントに用いて形成されており、そのドーパント濃度は、例えば1×10 15 cm -3 〜1×10 17 cm -3程度の低濃度で、かつ、n -型エピ層2及びp -型ベース領域3のドーパント濃度以下となっている。 [0007] surface channel layer 5 is formed by using nitrogen (N) dopant, the dopant concentration, for example, at a low concentration of about 1 × 10 15 cm -3 ~1 × 10 17 cm -3, and , n - -type epitaxial layer 2 and the p - equal to or less than the dopant concentration of type base region 3. これにより、低オン抵抗化が図られている。 Thus, low on-resistance is achieved.

【0008】表面チャネル層5の上面およびn +型ソース領域4の上面には熱酸化にてゲート酸化膜7が形成されている。 [0008] The gate oxide film 7 is formed by thermal oxidation on the upper surface of the upper surface and the n + -type source region 4 of the surface channel layer 5. さらに、ゲート酸化膜7の上にはゲート電極8が形成されている。 Furthermore, the gate electrode 8 is formed on the gate oxide film 7. ゲート電極8は絶縁膜9にて覆われている。 The gate electrode 8 is covered with an insulating film 9. 絶縁膜9としてLTO(Low Tempe LTO (Low Tempe as an insulating film 9
rature Oxide)膜が用いられている。 rature Oxide) film is used. その上にはソース電極10が形成され、ソース電極10はn The source electrode 10 is formed thereon, a source electrode 10 is n
+型ソース領域4およびp -型ベース領域3と接している。 + -Type source region 4 and the p - in contact with the mold base region 3. また、n +型半導体基板1の裏面1bには、ドレイン電極層11が形成されている。 Further, the n + -type semiconductor substrate 1 on the back surface 1b, the drain electrode layer 11 is formed.

【0009】このように構成されたプレーナ型MOSF [0009] This configuration has been planar MOSF
ETは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのMOSFETに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。 ET, in order to operate in the accumulation mode to induce a channel without inverting the conductivity type of the channel forming layer, it is possible to increase the channel mobility than the inversion mode MOSFET reversing the conductivity type, reduce the on-resistance it can be.

【0010】次に、図12に示すMOSFETの製造工程を、図13〜図15に基づいて説明する。 [0010] Next, a process of manufacturing the MOSFET shown in FIG. 12 will be described with reference to FIGS. 13 to 15.

【0011】〔図13(a)に示す工程〕まず、n型4 [0011] [Step shown in FIG. 13 (a)] First, n-type 4
Hまたは6Hまたは3C−SiC基板、すなわちn +型半導体基板1を用意する。 H or 6H or 3C-SiC substrate, i.e. providing a n + -type semiconductor substrate 1. ここで、n +型半導体基板1 Here, n + -type semiconductor substrate 1
はその厚さが400μmであり、主表面1aが(000 A 400μm is its thickness, the main surface 1a is (000
1)Si面、又は、(112−0)a面である。 1) Si face or a (112-0) a plane. この基板1の主表面1aに厚さ5μmのn -型エピ層2をエピタキシャル成長する。 N thickness 5μm on the main surface 1a of the substrate 1 - -type epitaxial layer 2 is epitaxially grown. 本例では、n -型エピ層2は下地の基板1と同様の結晶が得られ、n型4Hまたは6Hまたは3C−SiC層となる。 In this example, n - -type epitaxial layer 2 is the same crystals were obtained with the substrate 1 underlying, the n-type 4H or 6H or 3C-SiC layer.

【0012】〔図13(b)に示す工程〕n -型エピ層2の上の所定領域にLTO膜120を配置し、これをマスクとしてB + (若しくはアルミニウム)をイオン注入して、p -型ベース領域3を形成する。 [0012] [13 step shown in (b)] the n - LTO layer 120 is disposed in a predetermined region on the type epi layer 2, which B + (or aluminum) is ion-implanted as a mask, p - -type base region 3. このときのイオン注入条件は、温度が700℃で、ドーズ量が1×10 Ion implantation condition at this time is a temperature of 700 ° C., a dose of 1 × 10
16 cm -2としている。 It is set to 16 cm -2.

【0013】〔図13(c)に示す工程〕LTO膜12 [0013] [Step shown in FIG. 13 (c)] LTO film 12
0を除去した後、p -型ベース領域3を含むn -型エピ層2上に表面チャネル層5を化学気相成長法(Chem 0 After removing, p - type base region comprising a 3 n - -type epitaxial layer 2 chemical vapor deposition surface channel layer 5 on (Chem
ical Vapor Deposition:CVD ical Vapor Deposition: CVD
法)によりエピタキシャル成長させる。 Law) by epitaxial growth.

【0014】〔図14(a)に示す工程〕表面チャネル層5の上の所定領域にLTO膜121を配置し、これをマスクとしてN(窒素)等のn型不純物をイオン注入し、n +型ソース領域4を形成する。 [0014] The LTO layer 121 is disposed in a predetermined region on the [Fig 14 (a) step is shown in] the surface channel layer 5, which n-type impurities such as N (nitrogen) is ion-implanted as a mask, n + -type source region 4. このときのイオン注入条件は、700℃、ドーズ量は1×10 15 cm -2としている。 Ion implantation conditions at this time, 700 ° C., the dose is set to 1 × 10 15 cm -2.

【0015】〔図14(b)に示す工程〕そして、LT [0015] [Step shown in FIG. 14 (b)] Then, LT
O膜121を除去した後、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜122を配置し、これをマスクとしてRIEによりp -型ベース領域3上の表面チャネル層5を部分的にエッチング除去する。 The surface channel layer 5 on the type base region 3 - after removal of the O film 121, p by predetermined region LTO layer 122 is disposed, RIE using this as a mask over the surface channel layer 5 by using a photoresist method partially removed by etching.

【0016】〔図15(a)に示す工程〕LTO膜12 [0016] [Step shown in FIG. 15 (a)] LTO film 12
2を除去した後、基板の上にウェット酸化(H 2 +O 2 After removal of the 2, wet oxidation on the substrate (H 2 + O 2
によるパイロジェニック法を含む)によりゲート酸化膜7を形成する。 By including pyrogenic method) by forming a gate oxide film 7. このとき、雰囲気温度は1080℃とする。 At this time, ambient temperature is set to 1080 ° C..

【0017】その後、ゲート絶縁膜7の上にポリシリコンからなるゲート電極8をLPCVDにより堆積する。 [0017] Then, a gate electrode 8 of polysilicon on the gate insulating film 7 is deposited by LPCVD.
このときの成膜温度は600℃とする。 Deposition temperature at this time is set to 600 ° C..

【0018】〔図15(b)に示す工程〕引き続き、ゲート絶縁膜7の不要部分を除去した後、LTOよりなる絶縁膜9を形成しゲート絶縁膜7を覆う。 [0018] Continuing [step shown in FIG. 15 (b)], after removing unnecessary portions of the gate insulating film 7 covers the gate insulating film 7 is formed an insulating film 9 made of LTO. より詳しくは、成膜温度は425℃であり、成膜後に1000℃のアニールを行う。 More particularly, the deposition temperature is 425 ° C., annealing is performed 1000 ° C. after the film formation.

【0019】〔図15(c)に示す工程〕そして、室温での金属スパッタリングによりソース電極10及びドレイン電極11を配置する。 [0019] Then [step shown in FIG. 15 (c)], placing the source electrode 10 and drain electrode 11 by metal sputtering at room temperature. また、成膜後に1000℃のアニールを行う。 Further, annealing of 1000 ° C. after the film formation.

【0020】このようにして、図12に示す縦型パワーMOSFETが完成する。 [0020] In this way, the vertical power MOSFET shown in FIG. 12 is completed.

【0021】 [0021]

【発明が解決しようとする課題】上記した先の出願では、p -型ベース領域3を形成するためのドーパントとして、BやAlを用いることが示されている。 In the [0007] to which the above application, p - as a dopant for forming a type base region 3, it is shown that the use of B or Al.

【0022】しかしながら、Bをドーパントとして用いた場合、図16に示すBの熱処理温度とプロファイルの関係にて表されているように、Bが拡散し易いことから、ドーピング後に行う活性化アニールの際の熱処理時や表面チャネル層5の成長時における熱処理時にBが表面チャネル層5の中へ拡散してしまい、表面チャネル層5の不純物濃度が高くなって、しきい値電圧を高くするという問題を発生させる。 [0022] However, the use of B as a dopant, as represented by the relationship of the heat treatment temperature and the profile of B shown in FIG. 16, since it is easy B are diffused, during the activation annealing performed after doping the causes diffuse B during heat treatment at the time of growth during heat treatment and surface channel layer 5 into the surface channel layer 5, is higher impurity concentration of the surface channel layer 5, the problem of increasing the threshold voltage generate.

【0023】さらに、Alに比べてBは活性化エネルギーが大きく、活性化率が低いため、ソース領域4とn - Furthermore, B has a large activation energy as compared with Al, for activation rate is low, the source region 4 and the n -
型エピ層2で挟まれた部分のピンチ抵抗が高くなりサージ破壊が起きやすくなってしまうという問題を発生させる。 Type pinch resistor portion sandwiched between epi layer 2 is high becomes surge breakdown generates the problem becomes likely to occur.

【0024】一方、上記問題を解決すべく、Alをドーパントとして用いた場合、Bと比べてイオン注入の飛程が短くなるため、n +型ソース領域4に対してあまりp On the other hand, to solve the above problems, in the case of using Al as a dopant, since the projected range of the ion implantation as compared to B is shortened, so p relative to the n + -type source region 4
-型ベース領域3を深くできず、パンチスルーが起きやすくなるという問題があった。 - can not be deeply the type base region 3, there is a problem that punch-through is likely to occur.

【0025】本発明は上記問題に鑑みて成され、しきい値電圧の変動を防止できる炭化珪素半導体装置及びその製造方法を提供することを第1の目的とする。 The present invention is made in view of the above problems, to provide a silicon carbide semiconductor device and a manufacturing method thereof capable of preventing the fluctuation of the threshold voltage and the first object.

【0026】また、サージ耐量が高い炭化珪素半導体装置及びその製造方法を提供することを第2の目的とする。 Further, to the fact that the surge withstand capability provides a high silicon carbide semiconductor device and a manufacturing method thereof and a second object.

【0027】さらに、パンチスルーの発生を防止できる炭化珪素半導体装置及びその製造方法を提供することを第3の目的とする。 Furthermore, to provide a silicon carbide semiconductor device and a manufacturing method thereof capable of preventing the occurrence of punch-through between the third object of.

【0028】 [0028]

【課題を解決するための手段】上記目的を達成するため、以下の技術的手段を採用する。 Means for Solving the Problems] To achieve the above object, it adopts the following technical means.

【0029】請求項1に記載の発明においては、半導体層の表層部の所定領域において、該半導体層の表面から離間した位置に、第2導電型の第1のドーパントを含む所定深さの第1のベース領域(3b)を形成する工程と、半導体層の表層部の所定領域に、第1のベース領域と重なると共に半導体層の表面部で終端する第2導電型の第1のドーパントより拡散係数の小さい第2のドーパントを含む第2のベース領域(3a)を形成する工程とを備えていることを特徴としている。 [0029] In the invention of claim 1, in a predetermined region of the surface layer portion of the semiconductor layer, at a position spaced apart from the surface of the semiconductor layer, the predetermined depth including a first dopant of a second conductivity type second forming a first base region (3b), in a predetermined region of the surface layer portion of the semiconductor layer, diffusion than the first dopant of the second conductivity type terminates at a surface portion of the semiconductor layer with overlapping with the first base region It is characterized by comprising a step of forming a second base region including the small second dopant of coefficients (3a).

【0030】このように、拡散係数の小さい第2のドーパントで、半導体層の表面部で終端する第2のベース領域と形成し、第1のドーパントで半導体層の表面から離間する位置に第1のベース領域を形成すれば、拡散係数の高い第1のドーパントの表面チャネル層への拡散を抑制できるため、しきい値電圧の変動を防止することができる。 [0030] Thus, a small second dopant diffusion coefficient, formed a second base region that terminates at the surface portion of the semiconductor layer, the first at a position separated from the surface of the semiconductor layer in the first dopant by forming the base region, since the diffusion of the surface channel layer of the high first dopant diffusion coefficient can be suppressed, it is possible to prevent variation of the threshold voltage.

【0031】請求項2に記載の発明においては、第1のベース領域を形成するためのマスクと第2のベース領域を形成するためのマスクとを、同一マスクで兼用することを特徴としている。 [0031] In the invention of claim 2, and a mask for forming a mask and a second base region to form a first base region is characterized by used also in the same mask.

【0032】このように、第1のベース領域を形成するためのマスクと第2のベース領域を形成するためのマスクを兼用することにより、マスクずれを見込んだ耐圧設計をする必要をなくすことができると共に、製造プロセスの簡略化を図ることができる。 [0032] By thus also serves as a mask for forming a mask and a second base region to form a first base region, eliminating the need for the expected but breakdown voltage design a mask misalignment is possible, it is possible to simplify the manufacturing process.

【0033】請求項3に記載の発明においては、表面チャネル層(5)を形成した後において、半導体層の表層部の所定領域に、第1のベース領域と重なると共に表面チャネル層と接する第1のドーパントより拡散係数の小さな第2のドーパントを含む第2導電型の第2のベース領域(3a)を形成することを特徴としている。 [0033] In the invention described in claim 3, after forming the surface channel layer (5), in a predetermined region of the surface layer portion of the semiconductor layer, the first in contact with the surface channel layer with overlapping with the first base region It is characterized in that from the dopant forming a second base region of a second conductivity type including a small second dopant of the diffusion coefficient (3a).

【0034】このように、表面チャネル層を形成した後に、第2のベース領域を形成してもよい。 [0034] Thus, after the formation of the surface channel layer may be formed a second base region.

【0035】請求項4に記載の発明においては、第1のドーパントを含む第1のベース領域(3b)と、第2のドーパントを含む第2のベース領域(3a)を形成し、 [0035] In the invention described in claim 4, to form a first base region including a first dopant (3b), a second base region including a second dopant (3a),
第1のベース領域がソース領域(4)の下部には配置されて、表面チャネル層(5)の下部には配置されないようにすることを特徴としている。 First base region is disposed at a lower portion of the source region (4), the bottom of the surface channel layer (5) is characterized in that to not be located.

【0036】このように、表面チャネル層の下部には第2のドーパントを含む第2のベース領域が形成されないようにすれば、表面チャネル層への第2のドーパントの拡散を防止することができる。 [0036] Thus, the lower portion of the surface channel layer if such is not formed second base region including a second dopant, it is possible to prevent the diffusion of the second dopant into the surface channel layer . また、ソース領域の下部には第1のベース領域と第2のベース領域が形成されるようにすれば、ソース領域と半導体層(2)との間におけるピンチ抵抗を小さくでき、サージ耐量を高めることができる。 Further, if as the bottom of the source region is formed a first base region and second base region, it is possible to reduce the pinch resistance between the source region and the semiconductor layer (2), increase the surge resistance be able to.

【0037】請求項5に記載の発明においては、半導体層(2)上に第2のドーパントを含む第2導電型の第2 [0037] In the invention of claim 5, the semiconductor layer (2) second second conductivity type including a second dopant on
の半導体層(41)を成膜する工程と、半導体基板の表面側から第2の半導体層を貫通して第1の半導体層に達する溝(42)を形成することにより、第2の半導体層にて第2のベース領域(3a)を形成する工程と、溝内を含む第2の半導体層上に第1導電型の第3の半導体層(43)をエピタキシャル成長させることにより、溝内を該第3の半導体層で埋める工程と、第3の半導体層における凹凸を平坦化する工程と、第1の半導体層の表層部の所定領域に、所定深さを有する第2のドーパントより拡散係数の大きな第1のドーパントを含む第2導電型の第1のベース領域(3b)を形成する工程と、を備えていることを特徴としている。 A step of forming a semiconductor layer (41) of, by forming a groove (42) from the surface side of the semiconductor substrate reaches the first semiconductor layer through the second semiconductor layer, the second semiconductor layer the forming a second base region (3a), by a third semiconductor layer of a first conductivity type (43) epitaxially grown on the second semiconductor layer including a groove, the groove at a step of filling the third semiconductor layer, planarizing the unevenness of the third semiconductor layer, in a predetermined region of the surface layer portion of the first semiconductor layer, the diffusion coefficient than the second dopant having a predetermined depth is characterized in that it comprises a step of forming a large of the second conductivity type including a first dopant first base region (3b), the.

【0038】このように、第2導電型の第2の半導体層を成膜したのち、この第2の半導体層に溝を形成することで第2のベース領域を形成すれば、イオン注入によらずに第1のベース領域を形成できるため、第2のドーパントの飛程が短くても第2のベース領域の実質的な接合深さを深くすることができる。 [0038] Thus, after forming the second conductivity type second semiconductor layer, by forming the second base region by forming grooves in the second semiconductor layer, depending on the ion implantation because it can form a first base region without, can be shorter projected range of the second dopant is deeply substantial junction depth of the second base region. これにより、パンチスルーを防止できる。 Thus, it is possible to prevent the punch-through. また、拡散係数の大きな第1のドーパントで第1のベース領域を形成することにより、深い第1のベース領域をベースコンタクト部下部に形成可能となり、この底部でブレークダウンを起こさせることにより寄生トランジスタを動作させにくい構造とできる。 Further, by forming a first base region with a large first dopant of the diffusion coefficient, deep first base region allows forming the lower base contact portion, the parasitic transistor by causing the breakdown in the bottom It can be a difficult structure to operate the. 従って、サージ耐量を高めることができる。 Therefore, it is possible to increase the surge resistance.

【0039】また、請求項6に示すように、半導体基板の表面から第2の半導体層の所定領域にイオン注入することで、第2半導体層を貫通して第1の半導体層に達する第1導電型の第3の半導体層(2b)を形成すると共に、第2の半導体層にて第2のベース領域(3a)を形成するようにしてもよい。 Further, as shown in claim 6, by ion implantation from the surface of the semiconductor substrate in a predetermined region of the second semiconductor layer, the first to reach the first semiconductor layer through the second semiconductor layer and forming conductive type third semiconductor layer of the (2b), may be formed a second base region (3a) in the second semiconductor layer.

【0040】このようにイオン注入によって第3半導体層を形成することにより、請求項5に示す溝形成工程、 [0040] By forming the third semiconductor layer by such ion implantation, the groove forming step shown in claim 5,
溝埋め込み工程、半導体表面の凹凸を平坦化する工程をなくし、製造プロセスを簡略化することができる。 Buried trench process, eliminating the step of planarizing the unevenness of the semiconductor surface, it is possible to simplify the manufacturing process. なお、この場合においても、請求項5に示す製造方法で形成したデバイスと同等の特性を期待できる。 In this case also, it can be expected device characteristics equivalent formed by the manufacturing method illustrated in claim 5.

【0041】なお、請求項7に示すように、表面チャネル層の下部には第1のドーパントを含む第1のベース領域が形成されないようにすれば、表面チャネル層への第1のドーパントの拡散を防止することができる。 [0041] Incidentally, as shown in claim 7, if the lower portion of the surface channel layer so as not to form a first base region including a first dopant, diffusion of the first dopant into the surface channel layer it is possible to prevent.

【0042】請求項8に記載の発明においては、第1のベース領域の深さを第2のベース領域の深さよりも深くすることを特徴としている。 [0042] In the invention according to claim 8, characterized in that deeper than the depth of the depth of the first base region the second base region.

【0043】このように、拡散係数の大きな第1のドーパントを含む第1のベース領域が第2のベース領域よりも深くなるようにすることで、パンチスルーの発生を防止することができる。 [0043] Thus, the first base region including a large first dopant diffusion coefficient by a be deeper than the second base region, it is possible to prevent the occurrence of punch-through. さらに、請求項4や請求項6の場合においては、第2のベース領域が形成された位置において部分的に深くできるため、この部分においてアバランシェブレークダウンし易くできる。 Further, in the case of claims 4 and claim 6, since it partially deep at the location where the second base region is formed, can be easily avalanche breakdown in this area.

【0044】請求項9に記載の発明においては第1のベース領域を表面チャネル層から離間して形成することを特徴としている。 [0044] In the invention of claim 9 is characterized by formed by separating the first base region from the surface channel layer.

【0045】このように、第1のベース領域を表面チャネル層から離間させて形成すれば、より表面チャネル層への第1のドーパントの拡散を防止できる。 [0045] Thus, the first base region be formed is separated from the surface channel layer, it can be prevented more diffuse the first dopant into the surface channel layer.

【0046】請求項10に記載の発明においては、第1 [0046] In the invention according to claim 10, the first
のベース領域と表面チャネル層とが接するようにしており、表面チャネル層中に含まれる第1のドーパントの濃度が、表面チャネル層中における第1導電型不純物の濃度よりも低くなるようにすることを特徴としている。 Of which as a base region and the surface channel layer is in contact, the first concentration of the dopant, possible to be lower than the concentration of the first conductivity type impurity in the surface channel layer included in the surface channel layer It is characterized in.

【0047】第1のベース領域と表面チャネル層とが接するような場合においても、表面チャネル層中に含まれる第1のドーパントの濃度が、表面チャネル層中における第1導電型不純物の濃度よりも低くなるようにすれば、表面チャネル層の導電型が反転しないようにできる。 [0047] Even when the first base region and the surface, such as the channel layer is in contact, the concentration of the first dopant in the surface channel layer is, than the concentration of the first conductivity type impurity in the surface channel layer if so lowered, the conductivity type of the surface channel layer can be prevented from reversing.

【0048】具体的には、請求項11に示すように、第1のドーパントとしてB(ボロン)を用い、第2のドーパントとしてAl(アルミニウム)を用いることができる。 [0048] Specifically, as shown in claim 11, B (boron) is used as the first dopant can be used Al (aluminum) as a second dopant.

【0049】請求項12に記載の発明においては、ベース領域は、第1のドーパントを含む第1のベース領域(3b)と、第1のドーパントよりも拡散係数の小さな第2のドーパントを含む第2のベース領域(3a)とを有しており、第1のベース領域が表面チャネル層から離間した位置に形成されていることを特徴としている。 [0049] In the invention of claim 12, the base region, first includes a first base region including a first dopant (3b), the small second dopant diffusion coefficient than the first dopant has a second base region (3a), the first base region is characterized by being formed at a position spaced from the surface channel layer.

【0050】このように、第1のベース領域が表面チャネル層から離間した位置に形成されていることにより、 [0050] Thus, by the first base region is formed at a position spaced from the surface channel layer,
第1ドーパントの拡散によるしきい値電圧の変動のない炭化珪素半導体装置とすることができる。 It can be a change without the silicon carbide semiconductor device of the threshold voltage due to the diffusion of the first dopant.

【0051】請求項13に記載の発明においては、ベース領域は、第1のドーパントを含む第1のベース領域と、第1のドーパントよりも拡散係数の小さな第2のドーパントを含む第2のベース領域とを有しており、第1 [0051] In the invention according to claim 13, base region, second base comprising a first base region including a first dopant, a small second dopant diffusion coefficient than the first dopant It has a region, first
のベース領域がソース領域の下部には形成されており、 Base region is formed in a lower portion of the source region,
表面チャネル層の下部には形成されていないことを特徴としている。 It is characterized in that the lower portion of the surface channel layer is not formed.

【0052】このように、第1のベース領域がソース領域の下部に形成されていることによりサージ耐量を高くすることができ、表面チャネル層の下部に形成されていないことにより、第1ドーパントの拡散によるしきい値電圧の変動をなくすことができる。 [0052] Thus, it can for the first base region to increase the surge resistance by being formed under the source region, by not formed under the surface channel layer, the first dopant it can be eliminated variations in the threshold voltage due to diffusion.

【0053】請求項14に示すように、第1のベース領域が表面チャネル層から離間した位置に形成されてれば、よりしきい値電圧の変動をなくせる。 [0053] As shown in claim 14, if the first base region is formed in a position spaced apart from the surface channel layer, Nakuseru variation of more threshold voltages.

【0054】請求項15に記載の発明においては、第1 [0054] In the invention described in claim 15, the first
のベース領域が第2のベース領域よりも接合深さが深くなっていることを特徴としている。 Base region is characterized by being deeper junction depth than the second base region.

【0055】このように、第2のベース領域を深くすることによって、パンチスルーの発生を抑制することができる。 [0055] Thus, by deepening the second base region, it is possible to suppress the occurrence of punch-through.

【0056】具体的には、請求項16に示すように、第1のドーパントはB(ボロン)であり、第2のドーパントはAl(アルミニウム)で構成できる。 [0056] Specifically, as shown in claim 16, the first dopant is B (boron), the second dopant may be composed of Al (aluminum).

【0057】 [0057]

【発明の実施の形態】以下、本発明を図に示す実施形態について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter will be described the embodiment shown in FIG present invention.

【0058】(第1実施形態)図1に、本実施の形態におけるノーマリオフ型のnチャネルタイププレーナ型M [0058] (First Embodiment) FIG. 1, n-channel type planar type normally-off type in the present embodiment M
OSFET(縦型パワーMOSFET)の断面図を示す。 It shows a cross-sectional view of OSFET (vertical power MOSFET). 本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。 The device is suitable when applied to rectifier inverter or a vehicle alternator.

【0059】図1に基づいて縦型パワーMOSFETの構造について説明する。 [0059] The structure of the vertical type power MOSFET will be described with reference to FIG. 但し、本実施形態における縦型パワーMOSFETは、上述した図11に示すMOSF However, MOSF vertical power MOSFET of this embodiment, shown in FIG. 11 described above
ETとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。 Because it has almost the same structure as ET, only different portions will be described. なお、本実施形態における縦型パワーMOSFETのうち、図11に示すMOSFETと同様の部分については同様の符号を付してある。 Among the vertical power MOSFET of this embodiment are denoted by the same reference numerals are given to the same parts as MOSFET shown in FIG. 11.

【0060】図11に示すMOSFETでは、p型ベース領域3を1種類のドーパントを用いて形成していたが、本実施形態では2種類のドーパントを用いて形成している。 [0060] In MOSFET 11, although the p-type base region 3 was formed by using one type of dopant, in this embodiment, it is formed using two kinds of dopants.

【0061】p型ベース領域3は、第1のドーパントとしてのAlがドーピングされて形成されたp -型の領域3aと、ドーパントとしてのBがドーピングされて形成されたp +型の領域3bから構成されている。 [0061] p-type base region 3, first p Al as a dopant was formed by doping - -type region 3a and, p + -type region 3b where B is formed is doped as a dopant It is configured. 領域3a Area 3a
は、表面チャネル層5と接しており、接合深さが浅くなっている。 Is in contact with the surface channel layer 5, the junction depth is shallower. 領域3bは、表面チャネル層5から離間して形成されており、接合深さが深くなっている。 Region 3b is formed apart from the surface channel layer 5, the junction depth is deeper.

【0062】つまり、p型ベース領域3のうち、接合深さの浅い領域3aを拡散係数が小さいAlで形成してB [0062] That is, among the p-type base region 3, to form a shallow region 3a junction depth in the diffusion coefficient is small Al B
の表面チャネル層5への拡散を抑制できるようにすると共に、接合深さの深い領域3bをBで形成して飛程を長くし、ソース領域4の下部に活性化エネルギーの小さなAlと共にBを形成することが可能となる。 Together to allow suppress the diffusion of the surface channel layer 5, a longer projected range and a deep region 3b junction depth in B, and B with small Al activation energy under the source region 4 it is possible to form.

【0063】これにより、表面チャネル層5へのBの拡散によるしきい値電圧の変動、接合深さが浅くなることによるパンチスルー発生、及びサージ破壊の防止が図られている。 [0063] Thus, variations in threshold voltage due to the diffusion of B into the surface channel layer 5, the punch-through occurs due to the junction depth is shallower, and prevention of surge breakdown is achieved.

【0064】なお、p型ベース領域3の接合深さは、図11に示すMOSFETと同等となっている。 [0064] Incidentally, the junction depth of the p-type base region 3 is made equal to the MOSFET shown in FIG. 11.

【0065】次に、図1に示す縦型パワーMOSFET Next, the vertical power MOSFET shown in FIG. 1
の製造工程を、図2(a)〜(d)に基づいて説明する。 The manufacturing process will be described with reference to FIG. 2 (a) ~ (d). 但し、上記した先の出願(特願平9−259076 However, earlier application mentioned above (Japanese Patent Application No. 9-259076
号)と同様の工程については図12〜図14を参照して説明を省略する。 The description thereof is omitted with reference to FIGS. 12 to 14 are given to the same steps as No.). なお、図2は、図1に示す縦型パワーMOSFETの断面図の左半分に該当する。 Incidentally, FIG. 2 corresponds to the left half of the cross-sectional view of a vertical power MOSFET shown in FIG.

【0066】まず、図12(a)に示すように、半導体基板1の上にn -型エピ層2を形成したのち、p型ベース領域3を形成する。 [0066] First, as shown in FIG. 12 (a), n on the semiconductor substrate 1 - After -type epitaxial layer 2 to form the p-type base region 3.

【0067】〔図2(a)に示す工程〕まず、フォトレジスト法を用いてn -型エピ層2の上の所定領域にLT [0067] First [in illustrating the steps FIGS. 2 (a)], n using the photoresist method - in a predetermined region on the type epi layer 2 LT
O膜21を成膜し、これをマスクとしてBをイオン注入する。 The O film 21 is formed, the B ions are implanted as a mask. このとき、Bの注入深さが、後工程で施される熱処理(B、Al、N等の不純物の活性化アニール)や表面チャネル層5を成長させる際における熱処理によって、Bが表面チャネル層5に拡散しない程度、若しくは拡散しても表面チャネル層5への拡散量が1×10 At this time, the implantation depth of B is, the heat treatment to be performed in a later step by heat treatment at the time of growing and surface channel layer 5 (B, Al, activation annealing of the impurity such as N), B is the surface channel layer 5 extent not diffuse into or diffuse the diffusion amount of the surface channel layer 5 even when 1 × 10 15 15 c
-3以下となるように制御する。 m -3 is controlled so as to become less. 具体的には、加速電圧を400keVと350keVとし、ドーズ量を1×1 Specifically, the acceleration voltage of 400keV and 350 keV, the dose amount 1 × 1
14 cm -2程度としている。 It is set to 0 14 cm -2 order.

【0068】その後、熱処理によってBを活性化させる。 [0068] Thereafter, to activate B by heat treatment. これにより、n -型エピ層2の表面よりも内側、つまり後工程で形成される表面チャネル層5から離間した位置に、Bが注入された領域3bが形成される。 Thus, n - -type epitaxial layer inward from a second surface, i.e. in a position spaced apart from the surface channel layer 5 to be formed in a later step, B is is implanted region 3b is formed.

【0069】このように、p型ベース領域3のうち、接合深さの深い部分を飛程の長いBで形成しているため、 [0069] Thus, since among the p-type base region 3, forming a deep portion of the junction depth in the long B of the projected range,
Alで形成する場合と比べて、接合深さを容易に深くすることができる。 Compared with the case of forming by Al, the junction depth can be easily deeply. さらに、p型ベース領域3のうち、接合深さの深い部分をBで形成しているため、Alで形成する場合と比べて活性化エネルギーを小さくでき、活性化率を高くできる。 Further, among the p-type base region 3, the deep portion of the junction depth for forming at B, it is possible to reduce the activation energy as compared with the case of forming by Al, can increase the activation rate. このため、n +型ソース領域4とn Therefore, n + -type source region 4 and the n
-型エピ層2との間におけるピンチ抵抗を低くできる。 - a pinch resistance between the type epi layer 2 can be lowered.

【0070】〔図2(b)に示す工程〕次に、もう一度、LTO膜21をマスクとしてAlをイオン注入する。 [0070] Next [Step shown in FIG. 2 (b)], again ion implantation of Al the LTO film 21 as a mask. このとき、Alが、先に注入したBの注入層の最上部からn -型エピ層2の最表面まで注入されるようにする。 In this case, Al is, from the top of the injection layer of the B injected above the n - to be injected to the outermost surface of the type epi layer 2. 具体的には、加速電圧を400keV、250ke Specifically, the acceleration voltage 400 keV, 250Ke
V、150keV、30keVとし、ドーズ量を1×1 And V, 150keV, and 30keV, a dose of 1 × 1
14 cm -2としている。 It is set to 0 14 cm -2.

【0071】その後、熱処理を施してAlを活性化させる。 [0071] Then, to activate the Al subjected to a heat treatment. これにより、n -型エピ層2の表面で終端するように、つまり後工程で形成される表面チャネル層5に接する位置に、Alが注入されて領域3aが形成される。 Thus, n - to be terminated -type epitaxial layer 2 of the surface, to a position in contact with the surface channel layer 5 to be formed in a later step that is, Al is implanted region 3a are formed.

【0072】このように、p型ベース領域3のうち、接合深さの浅い部分を拡散係数が小さいAlで形成することにより、Bがドーピングされた領域3bが表面チャネル層5に直接的に接しないようにできる。 [0072] Thus, among the p-type base region 3 directly contact by forming a shallow portion of the junction depth in the diffusion coefficient is small Al, region 3b where B is doped into the surface channel layer 5 possible so that it does not. このため、活性化アニール時における表面チャネル層5へのBの拡散を抑制することができる。 Therefore, it is possible to suppress the diffusion of B into the surface channel layer 5 at the time of activation annealing.

【0073】このように、図2(a)、(b)に示す工程において、p型ベース領域3のうち、接合深さの浅い部分を拡散係数が小さいAlで形成すると共に、接合深さの深い部分を深くまで注入し易くかつ拡散係数が大きいBで形成しているため、表面チャネル層5へのBの拡散を抑制できると共に、接合深さを深くし易くでき、後述するn +型ソース領域4の下部に活性化エネルギーの小さなAlとB両方を形成することが可能となり、Bのみの場合に比べて活性化率を高くすることができる。 [0073] Thus, in the step shown in FIG. 2 (a), (b), of the p-type base region 3, the shallow portion of junction depth so as to form a diffusion coefficient smaller Al, the junction depth of the for easily and diffusion coefficients were injected deep portion deep forms a large B, it is possible to suppress the diffusion of B into the surface channel layer 5, can easily depth of junction, described below n + -type source it is possible to form both Do Al and B small activation energy in the lower region 4, it is possible to increase the activation rate as compared with the case of B alone.

【0074】従って、表面チャネル層5へのBの拡散によるしきい値電圧の変動を防止できると共に、接合深さが浅くなることによるパンチスルーの発生を防止でき、 [0074] This prevents it is possible to prevent fluctuation of the threshold voltage due to diffusion of B into the surface channel layer 5, the occurrence of punch-through due to the junction depth is shallower,
さらにn +型ソース領域4とn -型エピ層2との間におけるピンチ抵抗を小さくしてサージ耐量を高くすることができる。 It is possible to increase the surge resistance by reducing the pinch resistance between the type epi layer 2 - further n + -type source region 4 and the n.

【0075】なお、Alのイオン注入用マスクとBのイオン注入用マスクとして、同一のLTO膜21を用いることにより、マスクずれを見込んだ耐圧設計をする必要をなくすことができると共に、製造プロセスの簡略化を図ることができる。 [0075] Incidentally, as an ion implantation mask for the ion implantation mask and B of Al, by using the same LTO layer 21, it is possible to eliminate the need to expect they withstand voltage design a mask misalignment, the manufacturing process it can be simplified.

【0076】〔図2(c)に示す工程〕LTO膜21を除去したのち、Al注入層の表面を含むn -型エピ層2 [0076] After removing the LTO film 21 [step shown in FIG. 2 (c)], n including the surface of Al implanted layer - -type epitaxial layer 2
の上に不純物濃度が1×10 16 cm -3以下、膜厚が0. An impurity concentration of 1 × 10 16 cm -3 or less on the film thickness is 0.
3μm以下の表面チャネル層5をエピタキシャル成長させる。 The surface channel layer 5 below 3μm is epitaxially grown.

【0077】このとき、縦型パワーMOSFETをノーマリオフ型にするために、表面チャネル層5の厚み(膜厚)を、ゲート電極8に電圧を印加していない時におけるp型ベース領域3から表面チャネル層5に広がる空乏層の伸び量と、ゲート酸化膜7から表面チャネル層5に広がる空乏層の伸び量との和よりも小さくなるようにしている。 [0077] At this time, the vertical power MOSFET to the normally-off type, the thickness of the surface channel layer 5 (thickness), surface channel from definitive p-type base region 3 when no voltage is applied to the gate electrode 8 and elongation amount of the depletion layer spreading layer 5, is set to be smaller than the sum of the elongation amount of the depletion layer extending from the gate oxide film 7 on the surface channel layer 5.

【0078】具体的には、p型ベース領域3から表面チャネル層5に広がる空乏層の伸び量は、表面チャネル層5とp型ベース領域3とのPN接合のビルトイン電圧によって決定され、ゲート酸化膜7から表面チャネル層5 [0078] Specifically, the elongation amount of the depletion layer extending from the p-type base region 3 on the surface channel layer 5 is determined by the built-in voltage of the PN junction between the surface channel layer 5 and the p-type base region 3, gate oxide surface channel layer 5 from the membrane 7
に広がる空乏層の伸び量は、ゲート酸化膜7の電荷及びゲート電極8(金属)と表面チャネル層5(半導体)との仕事関数差によって決定されるため、これらに基づいて表面チャネル層5の膜厚を決定している。 Elongation amount of the depletion layer spreading in the order determined by the work function difference between the charge and the gate electrode 8 of the gate oxide film 7 (metal) and the surface channel layer 5 (semiconductor), the surface channel layer 5 on the basis of these and to determine the film thickness.

【0079】このようなノーマリオフ型の縦型パワーM [0079] Vertical power M of such a normally-off type
OSFETは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。 OSFET, even in a state such as a voltage to the gate electrode can not be applied, such as by a failure, it is possible to prevent current flows, it is possible to secure the safety as compared to that of normally-.

【0080】また、図1に示すように、p型ベース領域3は、ソース電極10と接触していて接地状態となっている。 [0080] Further, as shown in FIG. 1, p-type base region 3 is in a ground state in contact with the source electrode 10. このため、表面チャネル層5とp型ベース領域3 Thus, the surface channel layer 5 and the p-type base region 3
とのPN接合のビルトイン電圧を利用して表面チャネル層5をピンチオフすることができる。 It is possible to pinch off the surface channel layer 5 by using the built-in voltage of the PN junction between. 例えば、p型ベース領域3が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してp型ベース領域3から空乏層を延ばすということができないため、 For example, since the p-type base region 3 is the case where a floating state without being grounded, it is impossible that extend the depletion layer from the p-type base region 3 by utilizing the built-in voltage,
p型ベース領域3をソース電極10と接触させることは、表面チャネル層5をピンチオフするのに有効な構造であるといえる。 Causing the p-type base region 3 in contact with the source electrode 10 can be said to a surface channel layer 5 is effective structure to pinch off.

【0081】なお、p型ベース領域3の不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。 [0081] Incidentally, it is possible to use larger built-in voltage by increasing the impurity concentration of the p-type base region 3.

【0082】また、本実施形態では炭化珪素によって縦型パワーMOSFETを製造しているが、これをシリコンを用いて製造しようとすると、p型ベース領域3や表面チャネル層5等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のMOSFETを製造することが困難となる。 [0082] Further, in the present embodiment manufactures a vertical power MOSFET by a silicon carbide, an attempt to manufacture a silicon this form impurity layer such as a p-type base region 3 and the surface channel layer 5 since it is difficult to control the amount of diffusion of the heat diffusion at the time that it becomes difficult to produce the structure similar to a normally-off MOSFET. このため、本実施形態のようにSiCを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーMOSFETを製造することができる。 Thus, by using the SiC as in the present embodiment, it is possible to accurately produce a vertical power MOSFET as compared with the case of using silicon.

【0083】また、ノーマリオフ型の縦型パワーMOS [0083] In addition, the vertical power MOS of the normally-off type
FETにするためには、上記条件を満たすように表面チャネル層5の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層5の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。 To FET, it is necessary to set the thickness of the surface channel layer 5 so as to satisfy the above conditions, since the built-in voltage is low in the case of using silicon, or the thickness of the surface channel layer 5 must be formed by reducing the impurity concentration, the control of the diffusion of the impurity ions are considered to be difficult, it can be said that very production is difficult.
しかしながら、SiCを用いた場合にはビルトイン電圧がシリコンの約3倍と高く、表面チャネル層5の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型MOSFETを製造することが容易であるといえる。 However, when using SiC as high as about three times the built-in voltage is of silicon, it is possible to form by darker impurity concentration or increasing the thickness of the surface channel layer 5, to manufacture a normally-off accumulation-type MOSFET of it can be said that it is easy.

【0084】そして、引き続き、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜21を配置し、これをマスクとしてN(窒素)等のn型不純物をイオン注入し、n +型ソース領域4を形成する。 [0084] Then, subsequently, the LTO layer 21 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, which n-type impurities such as N (nitrogen) is ion-implanted as a mask, n + -type source region 4. このときのイオン注入条件は、700℃、ドーズ量は1×1 Ion implantation conditions at this time, 700 ° C., the dose is 1 × 1
15 cm -2としている。 It is set to 0 15 cm -2.

【0085】〔図2(d)に示す工程〕そして、LTO [0085] [Step shown in Fig. 2 (d)] and, LTO
膜21を除去した後、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜22を配置し、これをマスクとしてp型不純物をイオン注入し、p型ベース領域3上の表面チャネル層5を部分的にp型半導体に反転させる。 After removal of the film 21, the LTO layer 22 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, which p-type impurities are ion-implanted as a mask, the surface of the p-type base region 3 a channel layer 5 partially reverses the p-type semiconductor. これにより、後工程で形成されるソース電極10とp型ベース領域3との電気的接続が可能となる。 This allows electrical connection between the source electrode 10 and the p-type base region 3 is formed in a later step.

【0086】この後、先の出願と同様に、図14に示す工程を施し、ゲート酸化膜7を介してゲート電極8を形成し、さらにソース電極10やドレイン電極11をすることによって、図1に示す縦型パワーMOSFETが完成する。 [0086] Thereafter, similarly to the previous application, by performing a process shown in FIG. 14, a gate electrode 8 via a gate oxide film 7, further a source electrode 10 and drain electrode 11, FIG. 1 vertical power MOSFET shown in is completed.

【0087】次に、この縦型パワーMOSFETの作用(動作)を説明する。 [0087] Next, the operation of the vertical power MOSFET (operation).

【0088】本MOSFETはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極8に電圧を印加しない場合は、表面チャネル層5においてキャリアは、p型ベース領域3と表面チャネル層5との間の静電ポテンシャルの差、及び表面チャネル層5とゲート電極8との間の仕事関数の差により生じた電位によって全域空乏化される。 [0088] This MOSFET has been made to operate in the accumulation mode normally-off type, when no voltage is applied to the gate electrode 8, the surface channel layer 5 carriers, the p-type base region 3 and the surface channel layer 5 the difference in electrostatic potential between, and are whole depleted by the potential generated by the difference in work function between the surface channel layer 5 and the gate electrode 8. そして、ゲート電極8に電圧を印加することにより、表面チャネル層5とゲート電極8との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。 By applying a voltage to the gate electrode 8, to change the potential difference generated by the sum of the applied voltage from the difference between the outside of the work function between the surface channel layer 5 and the gate electrode 8. このことにより、チャネルの状態を制御することができる。 Thus, it is possible to control the state of the channel.

【0089】つまり、ゲート電極8の仕事関数を第1の仕事関数とし、p型ベース領域3の仕事関数を第2の仕事関数とし、表面チャネル層5の仕事関数を第3の仕事関数としたとき、第1〜第3の仕事関数の差を利用して、表面チャネル層5のn型のキャリアを空乏化する様に第1〜第3の仕事関数と表面チャネル層5の不純物濃度及び膜厚を設定することができる。 [0089] That is, the work function of the gate electrode 8 as a first work function, the work function of the p-type base region 3 as a second work function, the work function of the surface channel layer 5 was set to the third work function when, by utilizing the difference of the first to third work function of the impurity concentration of the first to third work function of the surface channel layer 5 n-type carriers in the surface channel layer 5 so as to deplete and film it is possible to set the thickness.

【0090】また、オフ状態において、空乏領域は、p [0090] Also, in the off state, the depletion region, p
型ベース領域3及びゲート電極8により作られた電界によって、表面チャネル層5内に形成される。 By an electric field produced by type base region 3 and the gate electrode 8 is formed on the surface channel layer 5. この状態からゲート電極8に対して正のバイアスを供給すると、ゲート絶縁膜(SiO 2 )7と表面チャネル層5との間の界面においてn +型ソース領域4からn -型ドリフト領域2方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。 Supplying positive bias to the gate electrode 8 in this state, at the interface between the gate insulating film (SiO 2) 7 and the surface channel layer 5 of n + -type source region 4 n - to type drift region 2 directions extending the channel region is formed, it is switched to the oN state. このとき、電子は、n +型ソース領域4から表面チャネル層5を経由し表面チャネル層5 At this time, electrons, surface channel layer through the surface channel layer 5 of n + -type source region 4 5
からn -型エピ層2に流れる。 From n - flowing through the type epi layer 2. そして、n -型エピ層2 Then, n - -type epitaxial layer 2
(ドリフト領域)に達すると、電子は、n +型半導体基板1(n +ドレイン)へ垂直に流れる。 Is reached (drift region), electrons flow vertically to the n + -type semiconductor substrate 1 (n + drain).

【0091】このようにゲート電極8に正の電圧を印加することにより、表面チャネル層5に蓄積型チャネルを誘起させ、ソース電極10とドレイン電極11との間にキャリアが流れる。 [0091] By applying a positive voltage thus the gate electrode 8, thereby inducing the accumulation type channels in the surface channel layer 5, carriers flow between the source electrode 10 and the drain electrode 11.

【0092】(第2実施形態)第1実施形態では、p型ベース領域3のうち接合深さが浅い部分となる領域3a [0092] (Second Embodiment) In the first embodiment, the junction depth is shallow portion of the p-type base region 3 region 3a
を形成したのちに、表面チャネル層5を形成しているが、本実施形態では、表面チャネル層5を形成した後に領域3aを形成する場合を示す。 After forming the, but forms a surface channel layer 5, in this embodiment, a case of forming a region 3a after the formation of the surface channel layer 5. 図3(a)〜(d)に基づいて本実施形態における製造工程を説明する。 The manufacturing process will be described in this embodiment with reference to FIG. 3 (a) ~ (d). なお、この図は第1実施形態における図2に示される製造工程に代わる部分を示している。 Incidentally, this figure shows a partial alternative to the manufacturing process shown in FIG. 2 in the first embodiment.

【0093】〔図3(a)に示す工程〕まず、図2 [0093] a step shown in FIGS. 3 (a)] First, FIG. 2
(a)に示す工程と同様の工程を行い、LTO膜21をマスクとしたイオン注入にてp型ベース領域3のうち接合深さが深い部分にBが注入された領域3bを形成する。 The same steps as the steps shown in (a), a region 3b in which junction depth B in a deep part is injected out of the p-type base region 3 a LTO layer 21 at the ion implantation mask.

【0094】〔図3(b)に示す工程〕次に、LTO膜21を除去したのち、n -型エピ層2の上に不純物濃度が1×10 16 cm -3以下、膜厚が0.3μm以下の表面チャネル層5をエピタキシャル成長させる。 [0094] [FIG. 3 (b) step is shown in Next, after removing the LTO layer 21, n - -type impurity concentration on the epitaxial layer 2 is 1 × 10 16 cm -3 or less, the film thickness is 0. the surface channel layer 5 below 3μm is epitaxially grown.

【0095】その後、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜24を配置し、これをマスクとしてN(窒素)等のn型不純物をイオン注入し、n +型ソース領域4を形成する。 [0095] Then, the LTO layer 24 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, which the n-type impurity such as N (nitrogen) is ion-implanted as a mask, n + -type source forming a region 4. なお、このときのイオン注入条件は、第1実施形態と同様としている。 The ion implantation condition at this time is in the same manner as in the first embodiment.

【0096】〔図3(c)に示す工程〕引き続き、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜25を配置したのち、これをマスクとしてA [0096] [3 process shown in (c)] subsequently, after placing the LTO layer 25 in a predetermined region on the surface channel layer 5 by using a photoresist method, A as a mask
lをイオン注入して領域3aを形成する。 l to form a region 3a by ion implantation. これにより、 As a result,
p型ベース領域3のうち接合深さが浅い部分が形成される。 Partial junction depth is shallow of the p-type base region 3 is formed. なお、このきのイオン注入条件は、第1実施形態と同様としている。 Incidentally, this-out of the ion implantation conditions, are the same as in the first embodiment.

【0097】〔図3(d)に示す工程〕そして、LTO [0097] [Step shown in FIG. 3 (d)] and, LTO
膜25を除去した後、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜26を配置し、これをマスクとしてp型不純物をイオン注入し、p型ベース領域3上の表面チャネル層5を部分的にp型半導体に反転させる。 After removal of the film 25, the LTO layer 26 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, which p-type impurities are ion-implanted as a mask, the surface of the p-type base region 3 a channel layer 5 partially reverses the p-type semiconductor. これにより、後工程で形成されるソース電極10とp型ベース領域3との電気的接続が可能となる。 This allows electrical connection between the source electrode 10 and the p-type base region 3 is formed in a later step.

【0098】この後、図14に示す工程を施せば、本実施形態における縦型パワーMOSFETが完成する。 [0098] Thereafter, if Hodokose the step shown in FIG. 14, a vertical power MOSFET according to this embodiment is completed. このように、表面チャネル層5を形成した後に領域3aを形成してもよい。 Thus, it may be formed region 3a after the formation of the surface channel layer 5.

【0099】(第3実施形態)本実施形態は第1実施形態におけるp型ベース領域3の構造を変更したものである。 [0099] (Third Embodiment) This embodiment is a modification of the structure of the p-type base region 3 in the first embodiment. 従って、MOSFETの主な構造は第1実施形態と同様であるため、第1実施形態と異なる部分のみ説明する。 Accordingly, since the main structure of the MOSFET is similar to the first embodiment will be described only portions different from the first embodiment.

【0100】図4に本実施形態におけるMOSFETの断面図を示す。 [0100] illustrates a cross-sectional view of the MOSFET in the embodiment in FIG. p型ベース領域3は、Alをドーパントとして形成した領域3a、Bをドーパントとして形成した領域3b、及びソース電極10とのコンタクト用の領域3cを有している。 p-type base region 3 has regions 3a forming the Al as a dopant, region 3b were formed B as a dopant, and the area 3c for contact with the source electrode 10.

【0101】領域3aは、表面チャネル層5の下部を含んだ所定領域に形成されている。 [0102] region 3a is formed in a predetermined region including the lower portion of the surface channel layer 5. 領域3bは、表面チャネル層5の下部を含まないように形成されており、領域3aよりも接合深さが深くなっている。 Region 3b is formed so as not to include the lower portion of the surface channel layer 5, the junction depth is deeper than the region 3a. つまり、領域3 In other words, region 3
bが形成された部分だけ部分的に接合深さが深くなっており、この部分においてp型ベース領域3と半導体基板1との距離が短くなっている。 b has become deeply only partially junction depth portion formed, the distance between the p-type base region 3 and the semiconductor substrate 1 is shorter in this portion.

【0102】従って、この領域3bがディープベース層として働き、この部分における電界強度を高くでき、アバランシェブレークダウンし易くなるようにできる。 [0102] Therefore, working this area 3b as a deep base layer, it can increase the electric field intensity in this portion, can be so easily avalanche breakdown.

【0103】なお、図では示されていないが領域3bは領域3aと部分的にオーバラップしており、領域3Bが単独で形成されている場合よりも活性化率を向上させている。 [0103] Incidentally, I have not but regions 3b shown in the figure has a region 3a partially overlap, thereby improving the activation rate than if the area 3B is formed alone.

【0104】次に、このように構成されたMOSFET [0104] Next, the configuration has been MOSFET in this way
の製造工程について図5、図6を基に説明する。 Figure 5 will be described with reference to Figure 6 for the manufacturing process. 但し、 However,
ここでは第1実施形態と異なる部分についてのみ説明する。 Here it will be described only portions different from the first embodiment.

【0105】〔図5(a)に示す工程〕n -型エピ層2 [0105] step shown in FIGS. 5 (a)] n - -type epitaxial layer 2
の上にLTO膜31を配置したのち、LTO膜31の所定領域を開口させる。 After placing the LTO film 31 on the, to open a predetermined region of the LTO layer 31. そして、LTO膜31をマスクとしてBをイオン注入して領域3bを形成する。 Then, the B an LTO film 31 as a mask to form a region 3b by ion implantation. このときのイオン注入の条件は第1実施形態と同様ととしている。 Ion implantation conditions at this time are the same as in the first embodiment.

【0106】このとき、基板表面から見て、LTO膜3 [0106] In this case, as viewed from the surface of the substrate, LTO film 3
1の開口部分が後工程で形成される表面チャネル層5とオーバラップしないようにすると共に、n +型ソース領域4とオーバラップするようにしている。 With first opening portion so as not to overlap with the surface channel layer 5 to be formed in a later step, so that overlap with the n + -type source region 4. これにより、 As a result,
表面チャネル層5の下部にはBが注入されず、n +型ソース領域4の下部にはBが注入されるようにしている。 At the bottom of the surface channel layer 5 is not injected B, the bottom of the n + -type source region 4 so that B is injected.

【0107】〔図5(b)に示す工程〕活性化アニールを行い、注入されたBイオンを活性化する。 [0107] performs activation annealing [step shown in FIG. 5 (b)], to activate the implanted B ions. このとき、 At this time,
表面チャネル層5の下部にはBが注入された領域3bが形成されないようになっているため、Bの表面チャネル層5への拡散を防止することができる。 Since the lower portion of the surface channel layer 5 so that the is not formed implanted regions 3b B, can be prevented from diffusing into the surface channel layer 5 of B. これにより、しきい値電圧の変動を防止することができる。 Thus, it is possible to prevent variation of the threshold voltage.

【0108】また、n +型ソース領域4の下部にはBが注入されるようにしているため、n [0108] Further, since the lower portion of the n + -type source region 4 so that B is injected, n +型ソース領域4とn -型エピ層2との間におけるピンチ抵抗を小さくできる。 + -Type source region 4 and the n - can be reduced pinch resistance between the type epi layer 2. これのより、サージ耐量を高くすることができる。 More of this, it is possible to increase the surge resistance.

【0109】なお、このように、表面チャネル層5の下部に領域3bが形成されないようにすれば表面チャネル層5へのBの拡散を防止できるため、領域3bとn -型エピ層2の表面との間隔が短くなっていてもよいが、領域3bを表面チャネル層5から離間して形成することでより効率的に上記拡散を防止できる。 [0109] In this way, it is possible to prevent the diffusion of B into the surface channel layer 5 if such region 3b at the bottom of the surface channel layer 5 is not formed, the region 3b and the n - surface of the type epi layer 2 distance between but may be shortened, thereby preventing more efficiently the diffusion by forming spaced regions 3b from the surface channel layer 5.

【0110】〔図5(c)に示す工程〕n -型エピ層2 [0110] [Step shown in FIG. 5 (c)] n - -type epitaxial layer 2
の上にLTO膜32を配置すると共に、LTO膜32の所定領域を開口させたのち、LTO膜32をマスクとしてAlをイオン注入する。 With placing the LTO film 32 on the, mixture was allowed to open a predetermined region of the LTO layer 32, ion implantation of Al the LTO film 32 as a mask. このとき、n -型エピ層2の上面から見たときに、LTO膜32の開口部分が深い領域3bを含む大きさとなるようにして、後工程で形成する表面チャネル層5の下方にもイオンが注入されるようにする。 At this time, n - when viewed from the upper surface of the type epi layer 2, as the opening portion of the LTO layer 32 is sized to contain a deep region 3b, also below the surface channel layer 5 to be formed in a later step ion There is to be injected.

【0111】なお、このときのイオン注入の条件は第1 [0111] The ion implantation conditions at this time first
実施形態と同様としている。 It is the same as the embodiment.

【0112】これにより、Alが注入された領域3aが形成される。 [0112] Thus, the region 3a where Al is implanted is formed. この領域3aがp型ベース領域3のうち接合深さが浅い部分を構成している。 Among the junction depth of the region 3a is p-type base region 3 constitute a shallow portion. 領域3aは、n -型エピ層2の上面から見たときに、領域3bよりも広い範囲で形成される。 Region 3a is, n - when viewed from the upper surface of the type epi layer 2, is formed in a range wider than the region 3b.

【0113】〔図5(d)に示す工程〕LTO膜32を除去したのち、n -型エピ層2の上に不純物濃度が1× [0113] [FIG. 5 (d) step is shown in] After removing the LTO film 32, n - -type impurity concentration on the epitaxial layer 2 is 1 ×
10 16 cm -3以下、膜厚が0.3μm以下の表面チャネル層5をエピタキシャル成長させる。 10 16 cm -3 or less, thickness of epitaxially growing a surface channel layer 5 of 0.3μm or less.

【0114】〔図6(a)に示す工程〕フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜33を配置し、これをマスクとしてN(窒素)等のn型不純物をイオン注入し、n +型ソース領域4を形成する。 [0114] The LTO layer 33 in a predetermined region on the surface channel layer 5 by using a photoresist method step shown in FIGS. 6 (a)] was placed, which the n-type impurity such as N (nitrogen) as a mask ions are implanted to form the n + -type source region 4. このときのイオン注入条件は、第1実施形態と同様としている。 Ion implantation conditions at this time are the same as those in the first embodiment.

【0115】〔図6(b)に示す工程〕そして、LTO [0115] [Step shown in FIG. 6 (b)] Then, LTO
膜33を除去した後、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜34を配置し、これをマスクとしてp型不純物をイオン注入し、p型ベース領域3上の表面チャネル層5を部分的にp型半導体に反転させる。 After removal of the film 33, the LTO layer 34 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, which p-type impurities are ion-implanted as a mask, the surface of the p-type base region 3 a channel layer 5 partially reverses the p-type semiconductor. これにより、後工程で形成されるソース電極10とp型ベース領域3との電気的接続が可能となる。 This allows electrical connection between the source electrode 10 and the p-type base region 3 is formed in a later step.

【0116】この後、図14に示す工程を施せば、本実施形態における縦型パワーMOSFETが完成する。 [0116] Thereafter, if Hodokose the step shown in FIG. 14, a vertical power MOSFET according to this embodiment is completed.

【0117】このように、Bをドーパントとする領域3 [0117] region 3 in this manner, the B and the dopant
bが表面チャネル層5の下部には形成されないようにすることでしきい値電圧の変動が防止できると共に、領域3aと領域3bがn +型ソース領域とn -型エピ層2との間に形成されるようにすることでピンチ抵抗を小さくしてサージ耐量を高くすることができる。 b can be prevented variation in threshold voltage is that the bottom of the surface channel layer 5 is prevented from being formed, the region 3a and regions 3b are n + -type source region and the n - between the type epi layer 2 it is possible to increase the surge resistance by to be formed by reducing the pinch resistor.

【0118】(第4実施形態)本実施形態は第1実施形態におけるp型ベース領域3の構造を変更したものである。 [0118] (Fourth Embodiment) This embodiment is a modification of the structure of the p-type base region 3 in the first embodiment. 従って、MOSFETの主な構造は第1実施形態と同様であるため、第1実施形態と異なる部分のみ説明する。 Accordingly, since the main structure of the MOSFET is similar to the first embodiment will be described only portions different from the first embodiment.

【0119】図7に本実施形態におけるMOSFETの断面図を示す。 [0119] illustrates a cross-sectional view of the MOSFET in the embodiment in FIG. p型ベース領域3は、Alをドーパントとして形成した領域3a、Bをドーパントとして形成した領域3b、及びソース電極10とのコンタクト用の領域3cを有している。 p-type base region 3 has regions 3a forming the Al as a dopant, region 3b were formed B as a dopant, and the area 3c for contact with the source electrode 10.

【0120】領域3aは、エピタキシャル成長等によって、表面チャネル層5の下部を含んだ所定領域に形成されている。 [0120] region 3a is by epitaxial growth or the like, is formed in a predetermined region including the lower portion of the surface channel layer 5. 領域3bは、表面チャネル層5の下部を含まないようにイオン注入によって形成されており、領域3 Region 3b is formed by ion implantation so as not to include the lower portion of the surface channel layer 5, regions 3
aよりも接合深さが深くなっている。 Junction depth is deeper than a. つまり、領域3b In other words, the region 3b
が形成された部分だけ部分的に接合深さが深くなっており、この部分においてp型ベース領域3と半導体基板1 There has become deeply only partially junction depth formed part, p-type base region 3 in this portion and the semiconductor substrate 1
との距離が短くなっている。 The distance between is short. 従って、この領域3bがディープベース層として働く。 Therefore, this region 3b acts as a deep base layer.

【0121】次に、このような構造を有するMOSFE [0121] Next, MOSFE having such a structure
Tの製造工程について図8〜図10を基に説明する。 The T of the manufacturing process will be described with reference to FIGS. 8-10. 但し、第1実施形態と製造工程の異なる部分についてのみ説明する。 However, only different portions will be described of the first embodiment and the manufacturing process.

【0122】〔図8(a)に示す工程〕n -型エピ層2 [0122] [Step shown in FIG. 8 (a)] n - -type epitaxial layer 2
の上に、Alをドーピングしたp -型層40をエピタキシャル成長させる。 Over, p doped with Al - -type layer 40 is epitaxially grown. このp -型層40が領域3aを構成する。 The p - type layer 40 constitute a region 3a. このように、イオン注入によらずにエピタキシャル成長によってAlをドーパントとする領域3aを形成することによって、Alをドーパントとして用いた場合においてもp型ベース領域3の厚さを厚く、つまり、実質的に接合深さを深くすることができる。 Thus, by forming a region 3a of the Al dopant by epitaxial growth regardless of the ion implantation, increasing the thickness of the p-type base region 3 even when Al is used as a dopant, i.e., substantially it is possible to deepen the junction depth.

【0123】〔図8(b)に示す工程〕フォトレジスト法を用いてp -型層40の上の所定領域にITO膜41 [0123] p using the photoresist method [step shown in FIG. 8 (b)] - ITO film 41 in a predetermined region of the top of the mold layer 40
を配置し、これをマスクとしてエッチングを行う。 Was placed, it etched using this as a mask. これにより、p -型層40を貫通しn -型エピ層2まで達する溝42が形成される。 Thus, p - through the type layer 40 n - groove 42 reaching -type epitaxial layer 2 is formed.

【0124】〔図8(c)に示す工程〕次に、溝42の内を含むp -型層40の上面全面にn -型層43をエピタキシャル成長させる。 [0124] [Step shown in FIG. 8 (c)] Next, p including of grooves 42 - to the type layer 43 is epitaxially grown - the entire upper surface of the mold layer 40 n. これにより、溝42の内がn - Thus, among the grooves 42 the n -
型層43で埋まる。 Filled with the type layer 43.

【0125】〔図8(d)に示す工程〕p -型層40が露出するまで表面研磨を行い、基板表面を平坦化する。 [0125] p [Step shown in FIG. 8 (d)] - was surface polished until -type layer 40 is exposed, to planarize the substrate surface.
これにより、n -型エピ層2と共にドリフト領域として働くn -型エピ層2aが形成される。 Thus, n - work with type epi layer 2 as a drift region n - type epitaxial layer 2a is formed.

【0126】〔図9(a)に示す工程〕n -型エピ層2 [0126] [Step shown in FIG. 9 (a)] n - -type epitaxial layer 2
の上にLTO膜44を配置したのち、LTO膜44の所定領域を開口させ、これをマスクとしてBをイオン注入する。 After placing the LTO layer 44 on the, is opened a predetermined region of the LTO layer 44, the B ions are implanted as a mask. このときのイオン注入の条件は第1実施形態と同様としている。 Ion implantation conditions at this time are the same as in the first embodiment.

【0127】このとき、基板表面から見て、LTO膜4 [0127] In this case, as viewed from the surface of the substrate, LTO film 4
2の開口部分が後工程で形成される表面チャネル層5とオーバラップしないようにして、表面チャネル層5の下部にはBが注入されないようにしている。 Second opening portion so as not to surface channel layer 5 overlap to be formed in a later step, the bottom of the surface channel layer 5 so that B is not injected.

【0128】〔図9(b)に示す工程〕活性化アニールを行い、領域3bにおけるBイオンを活性化する。 [0128] performs activation annealing [step shown in FIG. 9 (b)], to activate the B ions in a region 3b. これにより、領域3bの接合深さが深くなる。 Thus, the junction depth of the region 3b becomes deeper. このとき、表面チャネル層5の下部にはBが注入されないようにしているため、領域3bに注入されたBが拡散しても、表面チャネル層5への拡散を防止することができる。 At this time, since the lower portion of the surface channel layer 5 so that are not implanted B, even if the diffusion is implanted into a region 3b B, it can be prevented from diffusing into the surface channel layer 5. これにより、しきい値電圧の変動を防止することができる。 Thus, it is possible to prevent variation of the threshold voltage.

【0129】また、第3実施形態と同様に、領域3bの接合深さをより大きくでき、ディープベース層として働くようにできる。 [0129] As in the third embodiment, can increase the junction depth of regions 3b, it can be to serve as a deep base layer.

【0130】〔図9(c)に示す工程〕LTO膜44を除去したのち、n -型エピ層2の上に不純物濃度が1× [0130] After removing the LTO film 44 [step shown in FIG. 9 (c)], n - -type impurity concentration on the epitaxial layer 2 is 1 ×
10 16 cm -3以下、膜厚が0.3μm以下の表面チャネル層5をエピタキシャル成長させる。 10 16 cm -3 or less, thickness of epitaxially growing a surface channel layer 5 of 0.3μm or less. このエピタキシャル成長における熱処理においても、表面チャネル層5の下部にはBが注入されないようにしていることから、表面チャネル層5へのBの拡散を防止することができる。 Even in the heat treatment in the epitaxial growth, since the lower portion of the surface channel layer 5 so that B is not injected, it is possible to prevent diffusion of B into the surface channel layer 5.

【0131】〔図10(a)に示す工程〕フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO [0131] LTO to a predetermined region above the [FIG. 10 (a) step is shown in] photoresist method surface channel layer 5 by using the
膜45を配置し、これをマスクとしてN(窒素)等のn The membrane 45 is arranged, n such N (nitrogen) as a mask
型不純物をイオン注入して、n +型ソース領域4を形成する。 Type impurity is ion-implanted to form an n + -type source region 4. このときのイオン注入条件は、第1実施形態と同様である。 Ion implantation conditions at this time are the same as the first embodiment.

【0132】〔図10(b)に示す工程〕そして、LT [0132] [Step shown in FIG. 10 (b)] Then, LT
O膜45を除去した後、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜46を配置し、 After removal of the O film 45, the LTO layer 46 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method,
これをマスクとしてp型不純物をイオン注入し、p型ベース領域3上の表面チャネル層5を部分的にp型半導体に反転させる。 This p-type impurity ions are implanted as a mask, partially reverses the p-type semiconductor surface channel layer 5 on the p-type base region 3. これにより、後工程で形成されるソース電極10とp型ベース領域3との電気的接続が可能となる。 This allows electrical connection between the source electrode 10 and the p-type base region 3 is formed in a later step.

【0133】この後、図14に示す工程を施せば、本実施形態における縦型パワーMOSFETが完成する。 [0133] Thereafter, if Hodokose the step shown in FIG. 14, a vertical power MOSFET according to this embodiment is completed.

【0134】このように、Alをドーパントとする領域3aをイオン注入ではないエピタキシャル成長等によって形成した場合、容易にp型ベース領域3の実質的な接合深さを深くすることができる。 [0134] Thus, the region 3a of the Al dopant when forming by such epitaxial growth is not a ion implantation, it can be easily deeply substantial junction depth of the p-type base region 3. これにより、第3実施形態と同様の効果が得られるだけでなく、Alをドーパントとして用いても容易にパンチスルーの発生を防止することができる。 This not only the same effect as the third embodiment can be obtained, it is possible to easily prevent the occurrence of punch-through also using Al as a dopant.

【0135】(第5実施形態)本実施形態は第4実施形態におけるn -型エピ層2aの製造工程を変更したものである。 [0135] (Fifth Embodiment) This embodiment n of the fourth embodiment - a modification of the manufacturing process of the type epi layer 2a. 従って、第4実施形態と異なる部分についてのみ説明する。 Therefore, only the different points will be described the fourth embodiment.

【0136】〔図11(a)に示す工程〕第4実施形態における図8(a)に示す工程と同様の工程を施し、領域3aを構成するp -型層40をエピタキシャル成長させる。 [0136] subjected to the same process as that shown in FIG. 8 (a) of the fourth embodiment [step shown in FIG. 11 (a)], p constitutes a region 3a - -type layer 40 is epitaxially grown.

【0137】〔図11(b)に示す工程〕次に、LTO [0137] [Step shown in FIG. 11 (b)] Next, LTO
膜51を成膜し、フォトエッチングによりパターニングを行ない、これをマスクとしてN、P等のn型不純物をイオン注入し、n型イオン注入層51を形成する。 The film 51 is deposited, subjected to patterning by photoetching, which N, the n-type impurity such as P is ion-implanted as a mask to form an n-type ion implanted layer 51.

【0138】〔図11(c)に示す工程〕続いて、イオン注入の際にマスクとして用いたLTO膜51を除去し、1400〜1500℃の高温で注入された不純物の活性化熱処理を行ない、n型イオンが注入された部分においてp型ベース領域3の導電型を反転させ、n -型層2bを形成する。 [0138] Following [step shown in FIG. 11 (c)], to remove the LTO film 51 used as a mask during the ion implantation, subjected to heat treatment for activating the impurity implanted at a high temperature of 1400 to 1500 ° C., by inverting the conductivity type of the p-type base region 3 in the portion n-type ions are implanted, n - -type layer 2b.

【0139】この後は、第4実施形態と同様に図9 [0139] After this, as in the fourth embodiment FIG. 9
(a)〜(c)に示す工程、図10(a)、(b)に示す工程を経て、第4実施形態と同様の構成を有するMO (A) ~ step (c), the FIG. 10 (a), after the step shown in (b), MO having the same configuration as the fourth embodiment
SFETが完成する。 SFET is completed.

【0140】このように、イオン注入によってn -型層2bを形成しているため、第4実施形態で必要とされていた溝42を形成する工程、n -型層43をエピタキシャル成長させる工程、n -型層43を平坦化させる工程等の数多くの高度な技術が必要とされる工程を省略することができる。 [0140] Thus, n by ion implantation - for forming a mold layer 2b, forming a groove 42 which is required in the fourth embodiment, n - epitaxially growing a type layer 43, n - it is possible to omit the step of number of sophisticated techniques, such as step of flattening the type layer 43 is needed. これにより、デバイス形成を簡略化することができる。 Thus, it is possible to simplify the device formation.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1実施形態におけるプレーナ型パワーMOS [1] the planar power MOS in the first embodiment
FETを示す断面図である。 It is a sectional view showing a FET.

【図2】図1に示すプレーナ型パワーMOSFETの製造工程を示す図である。 2 is a diagram showing a manufacturing process of the planar type power MOSFET shown in FIG.

【図3】第2実施形態におけるプレーナ型パワーMOS [3] the planar power MOS in the second embodiment
FETの製造工程を示す図である。 It is a diagram showing a manufacturing process of the FET.

【図4】第3実施形態におけるプレーナ型パワーMOS [4] the planar power MOS in the third embodiment
FETを示す断面図である。 It is a sectional view showing a FET.

【図5】図4に示すプレーナ型パワーMOSFETの製造工程を示す図である。 5 is a diagram showing a manufacturing process of the planar type power MOSFET shown in FIG.

【図6】図5に続くプレーナ型パワーMOSFETの製造工程を示す図である。 6 is a diagram showing a manufacturing process of the planar type power MOSFET, which is subsequent to FIG. 5.

【図7】第4実施形態におけるプレーナ型パワーMOS [7] the planar power MOS in the fourth embodiment
FETの製造工程を示す図である。 It is a diagram showing a manufacturing process of the FET.

【図8】図7に示すプレーナ型パワーMOSFETの製造工程を示す図である。 8 is a diagram showing a manufacturing process of the planar type power MOSFET shown in FIG.

【図9】図8に続くプレーナ型パワーMOSFETの製造工程を示す図である。 9 is a diagram showing a manufacturing process of the planar type power MOSFET, which is subsequent to FIG. 8.

【図10】図9に続くプレーナ型パワーMOSFETの製造工程を示す図である。 10 is a diagram showing a manufacturing process of the planar type power MOSFET, which is subsequent to FIG. 9.

【図11】第5実施形態におけるプレーナ型パワーMO [11] planar power MO in the fifth embodiment
SFETの製造工程を示す図である。 It is a diagram showing a manufacturing process of the SFET.

【図12】本発明者らが先に出願したプレーナ型パワーMOSFETを示す断面図である。 [12] The present inventors have a cross-sectional view showing a planar type power MOSFET has been previously filed.

【図13】図12に示すプレーナ型パワーMOSFET [13] planar power MOSFET shown in FIG. 12
の製造工程を示す図である。 It is a diagram showing a manufacturing process of the.

【図14】図13に続くプレーナ型パワーMOSFET [14] planar power MOSFET, which is subsequent to FIG. 13
の製造工程を示す図である。 It is a diagram showing a manufacturing process of the.

【図15】図14に続くプレーナ型パワーMOSFET [15] planar power MOSFET, which is subsequent to FIG. 14
の製造工程を示す図である。 It is a diagram showing a manufacturing process of the.

【図16】B(ボロン)の拡散深さと不純物濃度のプロファイルを示す図である。 16 is a diagram showing a profile of diffusion depth and the impurity concentration of B (boron).

【符号の説明】 DESCRIPTION OF SYMBOLS

1…n +型の半導体基板、2…n -型エピ層、3…p型ベース領域、3a…Alが注入された領域、3b…Bが注入された領域、4…n +型ソース領域、5…表面チャネル層、7…ゲート絶縁膜、8…ゲート電極、9…絶縁膜、10…ソース電極、11…ドレイン電極。 1 ... n + -type semiconductor substrate, 2 ... n - -type epitaxial layer, 3 ... p-type base region, 3a ... area Al is implanted, region 3b ... B is injected, 4 ... n + -type source region, 5 ... surface channel layer, 7 ... gate insulating film, 8 ... gate electrode, 9 ... insulating film, 10 ... source electrode, 11 ... drain electrode.

Claims (16)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 単結晶炭化珪素よりなる第1導電型の半導体基板(1)の主表面上にこの半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)を形成する工程と、 前記半導体層の表層部の所定領域において、該表層部から離間した位置に、第2導電型の第1のドーパントを含む所定深さの第1のベース領域(3b)を形成する工程と、 前記半導体層の表層部の所定領域に、前記第1のベース領域と重なると共に前記半導体層の表面部で終端する第2導電型の前記第1のドーパントより拡散係数の小さい第2のドーパントを含む第2のベース領域(3a)を形成する工程と、 前記第2のベース領域の上部に第2導電型の表面チャネル層(5)を形成する工程と、前記第2のベース領域の表層部の所定領域に前記表面チャネル 1. A forming a first conductive type semiconductor layer made of high-resistance silicon carbide than the semiconductor substrate on a main surface of a first conductivity type semiconductor substrate made of single crystal silicon carbide (1) (2) a step of, in a predetermined region of the surface layer portion of the semiconductor layer, at a position spaced from said surface layer portion to form a first base region of a predetermined depth including a first dopant of the second conductivity type (3b) a step, a predetermined region of the surface layer portion of the semiconductor layer, a small second of said first dopant from diffusion coefficient of the second conductivity type terminates at a surface portion of the semiconductor layer with overlaps the first base region forming a second base region (3a) containing a dopant, and forming a surface channel layer of the second conductivity type (5) on top of said second base region, of said second base region the surface channel in a predetermined region of the surface layer portion 層に接すると共に、前記第1のベース領域の深さよりも浅い第1導電型のソース領域(4)を形成する工程と、 前記表面チャネル層上にゲート絶縁膜(7)を介してゲート電極(8)を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電極(10)を形成する工程と、 前記半導体基板の裏面側にドレイン電極(11)を形成する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。 With contact with the layer, the first forming a shallow first conductivity type source region than the depth of the base region (4), the gate electrode through a gate insulating film (7) on the surface channel layer ( includes a step of forming a 8), forming a source electrode (10) in contact with said base region and said source region, and forming a drain electrode (11) on the back side of the semiconductor substrate the method of manufacturing a silicon carbide semiconductor device, characterized in that there.
  2. 【請求項2】 前記第1のベース領域を形成するためのマスクと前記第2のベース領域を形成するためのマスクとを、同一マスクで兼用することを特徴とする請求項1 2. A method according to claim, characterized in that a mask for forming a mask and the second base region for forming the first base region, is also used in the same mask 1
    に記載の炭化珪素半導体装置の製造方法。 The method for manufacturing the silicon carbide semiconductor device according to.
  3. 【請求項3】 単結晶炭化珪素よりなる第1導電型の半導体基板(1)の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)を形成する工程と、 前記半導体層の表層部の所定領域において、該表層部から離間した位置に、第2導電型の第1のドーパントを含む所定深さの第1のベース領域(3b)を形成する工程と、 前記半導体層の上部に第2導電型の表面チャネル層(5)を形成する工程と、 前記半導体層の表層部の所定領域に、前記第1のベース領域と重なると共に表面チャネル層と接する前記第1のドーパントより拡散係数の小さな第2のドーパントを含む第2導電型の第2のベース領域(3a)を形成する工程と、 前記第2のベース領域の表層部の所定領域に、前記表面チャネル層に接する Wherein on the main surface of the first conductivity type semiconductor substrate made of single crystal silicon carbide (1), a semiconductor layer of a first conductivity type made of a high-resistance silicon carbide than the semiconductor substrate (2) forming and forming, in a predetermined region of the surface layer portion of the semiconductor layer, at a position spaced from said surface layer portion, a first base region of a predetermined depth including a first dopant of the second conductivity type (3b) step and a step of forming a second conductivity type surface channel layer (5) on top of said semiconductor layer, in a predetermined region of the surface layer portion of the semiconductor layer, the surface channel layer with overlapping the first base region forming a second base region of a second conductivity type (3a) containing a small second dopant of the diffusion coefficient than the first dopant in contact with, a predetermined region of the surface layer portion of the second base region , in contact with the surface channel layer 共に前記第1のベース領域の深さよりも浅い第1導電型のソース領域(4)を形成する工程と、 前記表面チャネル層上にゲート絶縁膜(7)を介してゲート電極(8)を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電極(10)を形成する工程と、 前記半導体基板の裏面側にドレイン電極(11)を形成する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。 Forming a step together form a first base region shallower first conductivity type source region than the depth of the (4), a gate electrode (8) via a gate insulating film (7) on the surface channel layer wherein the step, a step of forming a source electrode (10) in contact with said base region and said source region, and forming a drain electrode (11) on the back side of the semiconductor substrate, that has a to the method of manufacturing a silicon carbide semiconductor device according to.
  4. 【請求項4】 単結晶炭化珪素よりなる第1導電型の半導体基板(1)の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)を形成する工程と、 前記半導体層の表層部の所定領域において、第2導電型の第1のドーパントを含む所定深さの第1のベース領域(3b)を形成する工程と、 前記半導体層の表層部の所定領域に、前記第1のベース領域と重なると共に前記半導体層の表面部で終端し、前記第1のドーパントより拡散係数の小さな第2のドーパントを含む第2のベース領域(3a)を形成する工程と、 前記半導体層の上部に第2導電型の表面チャネル層(5)を形成する工程と、 前記第2のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記第1のベース領域の深さ Wherein on the main surface of the first conductivity type semiconductor substrate made of single crystal silicon carbide (1), a semiconductor layer of a first conductivity type made of a high-resistance silicon carbide than the semiconductor substrate (2) forming, in a predetermined region of the surface layer portion of the semiconductor layer, and forming a predetermined depth of the first base region including a first dopant of the second conductivity type (3b), a surface layer of said semiconductor layer in a predetermined region of the part, terminates at the surface portion of the semiconductor layer with overlaps the first base region, second base region including a smaller second dopant of the diffusion coefficient than the first dopant (3a) wherein the step of forming, a step of forming a second conductivity type surface channel layer (5) on top of said semiconductor layer, in a predetermined region of the surface layer portion of the second base region, together with contact with the surface channel layer the depth of the first base region りも浅い第1導電型のソース領域(4)を形成する工程と、 前記表面チャネル層上にゲート絶縁膜(7)を介してゲート電極(8)を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電極(10)を形成する工程と、 前記半導体基板の裏面側にドレイン電極(11)を形成する工程とを備え、 前記第1のベース領域を形成する工程では、該第1のベース領域が、ソース領域の下部には配置されて、前記表面チャネル層の下部には配置されないようにすることを特徴とする炭化珪素半導体装置の製造方法。 Forming a remote shallow first conductivity type source region (4), forming a gate electrode (8) via a gate insulating film (7) on the surface channel layer, said base region and said forming a source electrode (10) in contact with the source region, and forming a drain electrode (11) on the back side of the semiconductor substrate, in the step of forming the first base region, said 1 of the base region, the lower portion of the source region is disposed, a method of manufacturing a silicon carbide semiconductor device in the lower portion of the surface channel layer, characterized in that to not be located.
  5. 【請求項5】 単結晶炭化珪素よりなる第1導電型の半導体基板(1)の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の第1の半導体層(2)を形成する工程と、 この半導体層上に第2のドーパントを含む第2導電型の第2の半導体層(40)を成膜する工程と、 前記半導体基板の表面側から前記第2の半導体層を貫通し、前記第1の半導体層に達する溝(42)を形成することにより、前記第2の半導体層にて第2のベース領域(3a)を形成する工程と、 前記溝内を含む前記第2の半導体層上に第1導電型の第3の半導体層(43)をエピタキシャル成長させることにより、前記溝内を該第3の半導体層で埋める工程と、 前記第3の半導体層における凹凸を平坦化する工程と、 前記第2の半導体層の表層部 5. on a main surface of a first conductivity type semiconductor substrate made of single crystal silicon carbide (1), the first semiconductor layer of a first conductivity type made of a high-resistance silicon carbide than the semiconductor substrate ( forming a 2), on the semiconductor layer of the second and the step of the second semiconductor layer of a second conductivity type (40) is formed containing a dopant from the surface side the second of said semiconductor substrate through the semiconductor layer, by forming a groove (42) reaching said first semiconductor layer, forming a second base region (3a) in said second semiconductor layer, said groove the third semiconductor layer of a first conductivity type (43) that is epitaxially grown on the second semiconductor layer comprising the steps of filling the groove with the third semiconductor layer, in the third semiconductor layer planarizing the unevenness, the surface portion of the second semiconductor layer 所定領域に、所定深さを有する第2のドーパントより拡散係数の大きな第1のドーパントを含む第2導電型の第1のベース領域(3b) In a predetermined region, a second conductivity type first base region including a large first dopant of the diffusion coefficient than the second dopant having a predetermined depth (3b)
    を形成する工程と、 前記第2の半導体層の上部に第2導電型の表面チャネル層(5)を形成する工程と、 前記第2のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記第1のベース領域の深さよりも浅い第1導電型のソース領域(4)を形成する工程と、 前記表面チャネル層上にゲート絶縁膜(7)を介してゲート電極(8)を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電極(10)を形成する工程と、 前記半導体基板の裏面側にドレイン電極(11)を形成する工程とを備えていることを特徴とする炭化珪素半導体装置の製造方法。 Forming a step of forming a second conductivity type surface channel layer (5) on top of said second semiconductor layer, in a predetermined region of the surface layer portion of the second base region, wherein the surface channel layer said first forming a shallow first conductivity type source region than the depth of the base region (4), the gate electrode through a gate insulating film (7) on the surface channel layer with contact with (8) forming a forming a source electrode (10) in contact with said base region and said source region, by comprising a step of forming a drain electrode (11) on the back side of the semiconductor substrate the method of manufacturing a silicon carbide semiconductor device according to claim.
  6. 【請求項6】 単結晶炭化珪素よりなる第1導電型の半導体基板(1)の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の第1の半導体層(2)を形成する工程と、 この半導体層上に第2のドーパントを含む第2導電型の第2の半導体層(40)を成膜する工程と、 前記半導体基板の表面から前記第2の半導体層の所定領域にイオン注入することで、前記第2半導体層を貫通して前記第1の半導体層に達する第1導電型の第3の半導体層(2b)を形成すると共に、前記第2の半導体層にて第2のベース領域(3a)を形成する工程と、 前記第2の半導体層の表層部の所定領域に、所定深さを有する第2のドーパントより拡散係数の大きな第1のドーパントを含む第2導電型の第1のベース領域(3b) 6. on a main surface of a first conductivity type semiconductor substrate made of single crystal silicon carbide (1), the first semiconductor layer of a first conductivity type made of a high-resistance silicon carbide than the semiconductor substrate ( forming a 2), a step of forming a second semiconductor layer of a second conductivity type including a second dopant on the semiconductor layer (40), said second semiconductor from the surface of said semiconductor substrate by ion-implanted into a predetermined region of the layer, thereby forming a third semiconductor layer of a first conductivity type reaching said first semiconductor layer through said second semiconductor layer (2b), the second forming a second base region (3a) in the semiconductor layer, wherein a predetermined region of the surface layer portion of the second semiconductor layer, a large first dopant of the diffusion coefficient than the second dopant having a predetermined depth first base region of a second conductivity type including (3b)
    を形成する工程と、 前記第2の半導体層の上部に第2導電型の表面チャネル層(5)を形成する工程と、 前記第2のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に前記第1のベース領域の深さよりも浅い第1導電型のソース領域(4)を形成する工程と、 前記表面チャネル層上にゲート絶縁膜(7)を介してゲート電極(8)を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電極(10)を形成する工程と、 前記半導体基板の裏面側にドレイン電極(11)を形成する工程とを備えていることを特徴とする炭化珪素半導体装置の製造方法。 Forming a step of forming a second conductivity type surface channel layer (5) on top of said second semiconductor layer, in a predetermined region of the surface layer portion of the second base region, wherein the surface channel layer said first forming a shallow first conductivity type source region than the depth of the base region (4), the gate electrode through a gate insulating film (7) on the surface channel layer with contact with (8) forming a forming a source electrode (10) in contact with said base region and said source region, by comprising a step of forming a drain electrode (11) on the back side of the semiconductor substrate the method of manufacturing a silicon carbide semiconductor device according to claim.
  7. 【請求項7】 前記第1のベース領域を形成する工程では、該第1のベース領域が、ソース領域の下部には配置されて、前記表面チャネル層の下部には配置されないようにすることを特徴とする請求項5又は6に記載の炭化珪素半導体装置の製造方法。 The method according to claim 7 wherein the step of forming the first base region, the base region of the first is, the lower portion of the source region is disposed, that the lower portion of the surface channel layer to not be arranged the method for manufacturing the silicon carbide semiconductor device according to claim 5 or 6, wherein.
  8. 【請求項8】 前記第1のベース領域の深さを前記第2 Wherein said the depth of the first base region second
    のベース領域の深さよりも深くすることを特徴とする請求項4乃至7のいずれか1つに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 4 to 7, characterized in that deeper than the depth of the base region of the.
  9. 【請求項9】 前記第1のベース領域を前記表面チャネル層から離間して形成することを特徴とする請求項4乃至8のいずれか1つに記載の炭化珪素半導体装置の製造方法。 9. A method of manufacturing a silicon carbide semiconductor device according to any one of claims 4 to 8, characterized in that spaced apart said first base region from the surface channel layer.
  10. 【請求項10】 前記第1のベース領域と前記表面チャネル層とが接するようにしており、前記表面チャネル層中に含まれる第1のドーパントの濃度が、表面チャネル層中における第1導電型不純物の濃度よりも低くなるようにすることを特徴とする請求項4乃至8のいずれか1 Wherein said first base region and said and as the surface channel layer is in contact, the concentration of the first dopant contained in the surface channel layer comprises a first conductive type impurity in the surface channel layer any of claims 4 to 8, characterized in that set to be lower than the concentration of 1
    つに記載の炭化珪素半導体装置の製造方法。 The method for manufacturing the silicon carbide semiconductor device according to One.
  11. 【請求項11】 前記第1のドーパントとしてB(ボロン)を用い、前記第2のドーパントとしてAl(アルミニウム)を用いることを特徴とする請求項1乃至10のいずれか1つに記載の炭化珪素半導体装置の製造方法。 Wherein said B (boron) is used as the first dopant, silicon carbide according to any one of claims 1 to 10, wherein the use of Al (aluminum) as the second dopant the method of manufacturing a semiconductor device.
  12. 【請求項12】 主表面及びこの主表面と反対面である裏面を有し、炭化珪素よりなる第1導電型の半導体基板(1)と、 前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)と、 前記半導体層の表層部の所定領域に形成され、所定深さを有する第2導電型のベース領域(3a、3b)と、 前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第1導電型のソース領域(4) 12. has a rear surface which is the surface opposite to the main surface and the main surface, a first conductivity type semiconductor substrate made of silicon carbide (1), is formed on the main surface of said semiconductor substrate, said semiconductor the first conductive type semiconductor layer made of high-resistance silicon carbide than the substrate (2), wherein formed in a predetermined region of the surface layer portion of the semiconductor layer, the second conductivity type having a depth base region (3a, and 3b), the base region is formed in a predetermined region of the surface layer portion of said base region shallower than the depth first conductivity type source region (4)
    と、 前記ベース領域の表層部及び前記半導体層とを繋ぐように形成された、炭化珪素よりなる第1導電型の表面チャネル層(5)と、前記表面チャネル層の表面に形成されたゲート絶縁膜(7)と、 前記ゲート絶縁膜の上に形成されたゲート電極(8) When, the base region is formed so as to connect the surface layer portion and the semiconductor layer, and the surface channel layer of the first conductivity type made of silicon carbide (5), a gate insulating formed on the surface of the surface channel layer film and (7), a gate electrode formed on said gate insulating film (8)
    と、 前記ベース領域及び前記ソース領域に接触するように形成されたソース電極(10)と、 前記半導体基板の裏面に形成されたドレイン電極(1 When, the base region and the formed source electrode (10) to contact the source region, formed on the back surface drain electrode of the semiconductor substrate (1
    1)とを備え、 前記ベース領域は、第1のドーパントを含む第1のベース領域(3b)と、前記第1のドーパントよりも拡散係数の小さな第2のドーパントを含む第2のベース領域(3a)とを有しており、前記第1のベース領域が前記表面チャネル層から離間した位置に形成されていることを特徴とする炭化珪素半導体装置。 1) and wherein the base region comprises a first base region including a first dopant (3b), a second base region including the smaller second dopant diffusion coefficient than the first dopant ( 3a) has a silicon carbide semiconductor device, wherein the first base region is formed at a position spaced apart from the surface channel layer.
  13. 【請求項13】 主表面及びこの主表面と反対面である裏面を有し、炭化珪素よりなる第1導電型の半導体基板(1)と、 前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)と、 前記半導体層の表層部の所定領域に形成され、所定深さを有する第2導電型のベース領域(3a、3b)と、 前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第1導電型のソース領域(4) 13. has a rear surface which is the surface opposite to the main surface and the main surface, a first conductivity type semiconductor substrate made of silicon carbide (1), is formed on the main surface of said semiconductor substrate, said semiconductor the first conductive type semiconductor layer made of high-resistance silicon carbide than the substrate (2), wherein formed in a predetermined region of the surface layer portion of the semiconductor layer, the second conductivity type having a depth base region (3a, and 3b), the base region is formed in a predetermined region of the surface layer portion of said base region shallower than the depth first conductivity type source region (4)
    と、 前記ベース領域の表層部及び前記半導体層とを繋ぐように形成された、炭化珪素よりなる第1導電型の表面チャネル層(5)と、前記表面チャネル層の表面に形成されたゲート絶縁膜(7)と、 前記ゲート絶縁膜の上に形成されたゲート電極(8) When, the base region is formed so as to connect the surface layer portion and the semiconductor layer, and the surface channel layer of the first conductivity type made of silicon carbide (5), a gate insulating formed on the surface of the surface channel layer film and (7), a gate electrode formed on said gate insulating film (8)
    と、 前記ベース領域及び前記ソース領域に接触するように形成されたソース電極(10)と、 前記半導体基板の裏面に形成されたドレイン電極(1 When, the base region and the formed source electrode (10) to contact the source region, formed on the back surface drain electrode of the semiconductor substrate (1
    1)とを備え、 前記ベース領域は、第1のドーパントを含む第1のベース領域(3b)と、前記第1のドーパントよりも拡散係数の小さな第2のドーパントを含む第2のベース領域(3b)とを有しており、前記第1のベース領域が前記ソース領域の下部には形成されており、前記表面チャネル層の下部には形成されていないことを特徴とする炭化珪素半導体装置。 1) and wherein the base region comprises a first base region including a first dopant (3b), a second base region including the smaller second dopant diffusion coefficient than the first dopant ( 3b) has a, above the bottom of the first base region is the source region is formed, a silicon carbide semiconductor device characterized by not formed below the surface channel layer.
  14. 【請求項14】 前記第1のベース領域が前記表面チャネル層から離間した位置に形成されていることを特徴とする請求項13に記載の炭化珪素半導体装置。 14. The silicon carbide semiconductor device according to claim 13, wherein the first base region is formed at a position spaced apart from the surface channel layer.
  15. 【請求項15】 前記第1のベース領域が前記第2のベース領域よりも接合深さが深くなっていることを特徴とする請求項12乃至14のいずれか1つに記載の炭化珪素半導体装置。 15. The silicon carbide semiconductor device according to any one of claims 12 to 14, characterized in that said first base region junction depth than said second base region is deeper .
  16. 【請求項16】 前記第1のドーパントはB(ボロン) 16. The first dopant B (boron)
    であり、前記第2のドーパントはAl(アルミニウム) And a, the second dopant is Al (aluminum)
    であることを特徴とする請求項12乃至15のいずれか1つに記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to any one of claims 12 to 15, characterized in that.
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