JP3893725B2 - Method for manufacturing silicon carbide semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
本出願人は、プレーナ型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
このプレーナ型ＭＯＳＦＥＴの断面図を図８に示し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００３】
ｎ+ 型炭化珪素半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型炭化珪素半導体基板（以下、ｎ+ 型半導体基板という）１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【０００４】
このとき、ｎ+ 型半導体基板１およびｎ- 型エピ層２の上面を（０００１）Ｓｉ面としているが、ｎ+ 型半導体基板１およびｎ- 型エピ層２の上面を（１１２−０）ａ面としてもよい。つまり、（０００１）Ｓｉ面を用いると低い表面状態密度が得られ、（１１２−０）ａ面を用いると、低い表面状態密度で、かつ、完全にらせん転位の無い結晶が得られる。
【０００５】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型ベース領域３ａおよびｐ- 型ベース領域３ｂが離間して形成されている。また、ｐ- 型ベース領域３ａの表層部における所定領域には、ベース領域３ａよりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型ベース領域３ｂの表層部における所定領域には、ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成されている。
【０００６】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型エピ層２およびｐ- 型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
また、ｐ- 型ベース領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【０００８】
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が備えられている。このゲート酸化膜７は、表面チャネル層５及びｎ+ 型ソース領域４ａ、４ｂを熱酸化することによって形成されている。
さらに、ゲート絶縁膜７の上にはポリシリコンゲート電極８が形成されている。ポリシリコンゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上には凹部６ａ、６ｂを介してｐ- 型ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂと電気的に接続されたソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【０００９】
次に、このパワープレーナ型ＭＯＳＦＥＴの作用（動作）を説明する。
上記ＭＯＳＦＥＴは蓄積モードで動作する。表面チャネル層５において、キャリアはｐ- 型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差により生じた電位によって空乏化される。このため、ポリシリコンゲート電極８に印加する電圧を調整することにより、表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差と、外部からの印加電圧により生じる電位差を変化させ、チャネルの状態を制御することでＭＯＳＦＥＴのオン、オフを制御する。
【００１０】
具体的には、オフ状態において、空乏領域は、ｐ- 型ベース領域３ａ、３ｂ及びポリシリコンゲート電極８により作られた電界によって、表面チャネル層５内に形成されているため、ポリシリコンゲート電極８に対して正のバイアスを供給することによって、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向へ延びるチャネル領域を形成し、オン状態にスイッチングさせる。
【００１１】
このとき、電子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からＪＦＥＴ部を含むｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層（ドリフト領域）２に達すると、電子は、ｎ+ 型半導体基板（ｎ+ ドレイン）１へ垂直に流れる。
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間に電流を流す。
【００１２】
このように、プレーナ型ＭＯＳＦＥＴにおいて、動作モードをチャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとすることで、導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくしてオン抵抗を低減させるようにしている。
上述したように、ゲート酸化膜７は表面チャネル層５、ｎ+ 型ソース領域４ａ、４ｂ及びｐ- 型ベース領域３ａ、３ｂを熱酸化することによって形成されている。しかしながら、表面チャネル層５、ｎ+ 型ソース領域４ａ、４ｂ及びｐ- 型ベース領域３ａ、３ｂは炭化珪素（ＳｉＣ）で構成されているため、熱酸化の際に炭素（Ｃ）が残留し、ゲート酸化膜７に結晶欠陥を発生させてしまう。このため、しきい値電圧を変動させたり、耐圧を悪化させたりするという問題がある。
【００１３】
そこで、ゲート酸化膜７中における炭素を少なくする方法として、熱酸化の前に、表面チャネル層５、ｎ+ 型ソース領域４ａ、４ｂ及びｐ- 型ベース領域３ａ、３ｂ上に炭素が含まれていないシリコン層やポリシリコン層を成膜しておき、このシリコン層やポリシリコン層を熱酸化するという方法を採用することが考えられる（米国特許５，４５９，１０７号明細書参照）。
【００１４】
【発明が解決しようとする課題】
故障時の安全性を考慮すると、縦型パワーＭＯＳＦＥＴは、ゲート電極８に電圧を印加していない時には、ゲート酸化膜７側から及びｐ- 型ベース層３ａ、３ｂ側から共に表面チャネル層５内に空乏層が伸びて電流が流れないようになっているノーマリオフ型であることが望ましい。
【００１５】
しかしながら、上述のような方法でゲート絶縁膜を形成する場合、バラツキを小さくするために、ある程度の膜厚でシリコン層やポリシリコン層を成膜しなければならず、その結果ゲート酸化膜７の膜厚が厚くなってしまって（具体的には２００ｎｍ以上の膜厚となる）、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするのが困難であるという問題がある。つまり、ゲート酸化膜７の膜厚が厚いと、ゲート電極８の仕事関数の影響をあまり与えることができないため、ゲート酸化膜７側から表面チャネル層５に向かって伸びる空乏層の伸びが小さくなり、ｐ- 型ベース領域３ａ、３ｂ側から伸びる空乏層と接触しなくなるのである。
【００１６】
本発明は上記点に鑑みて成され、炭素含有量が少なく、かつ膜厚が薄いゲート絶縁膜が形成でき、ノーマリオフ型とするのに適した炭化珪素半導体装置の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１乃至６に記載の発明においては、表面チャネル層（５）、ベース領域（３ａ、３ｂ）及びソース領域（４ａ、４ｂ）の表層部にイオン種をイオン注入し、珪素と炭素との結合を切る工程と、結合が切れた炭素を酸化して、表面チャネル層、ベース領域及びソース領域から外部に放出させる工程と、熱処理を施して前記結合が切れた珪素を酸化してゲート酸化膜（７）を形成する工程と、を備えていることを特徴としている。
【００１８】
このように、ゲート酸化膜が形成される表面となる表面チャネル層、ベース領域及びソース領域の表層部における珪素と炭素の結合を、イオン注入によって切ったのち、炭素を酸化させて外部に放出させ、その後熱酸化によってゲート酸化膜を形成することにより、炭素含有量の少ないシリコンを酸化して形成した、炭素含有量の少ないゲート酸化膜を形成することができる。また、熱酸化の場合には、シリコン層やポリシリコン層を成膜する場合とは異なり、ゲート酸化膜を制御性よく薄く形成することも可能にすることができる。これにより、例えば、ノーマリオフ型の炭化珪素半導体装置を好適に製造することができる。
【００１９】
なお、炭素を外部に放出させるには、請求項４に示すように、酸素プラズマで炭素を酸化させればよい。
請求項２に記載の発明においては、珪素と炭素との結合を切る工程では、イオン種として珪素を用いたイオン注入を行うことを特徴としている。
このように、イオン主として珪素を用いれば、珪素以外の不純物がほとんど含まれていないゲート酸化膜を形成することができる。
【００２０】
請求項３に記載の発明においては、珪素と炭素との結合を切る工程では、イオン種として酸素を用いたイオン注入を行うことを特徴としている。
このように、酸素をイオン注入するようにすれば、該酸素によって結合が切られた炭素を酸化させることができ、そのまま外部に放出されるようにすることができる。
【００２１】
請求項５に記載の発明においては、ゲート酸化膜を形成する工程では、熱処理の温度を１０００℃以下で行うことを特徴としている。
温度が１０００℃以下のような比較的低温度で熱酸化を行った場合、珪素は酸化されるが、炭化珪素は酸化されない。このため、この程度の温度でゲート酸化膜を形成することにより炭素が外部に放出された部分のみ酸化されるようにでき、より炭素含有量の少ないゲート酸化膜とすることができる。
【００２２】
従って、請求項６に記載の発明のように、イオン注入の深さを制御することによって、ゲート酸化膜の膜厚を制御することができ、これにより炭化珪素半導体装置をノーマリオフ型にするのに適した膜厚、例えば１００ｎｍでゲート酸化膜を形成することができる。
【００２３】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００２４】
図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。但し、本実施形態における縦型パワーＭＯＳＦＥＴは、上述した図８に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーＭＯＳＦＥＴのうち、図８に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００２５】
図１に示す縦型パワーＭＯＳＦＥＴでは、炭素がほとんど含まれていない、結晶欠陥の少ないシリコン酸化膜でゲート酸化膜７が構成されている点において、図８に示すＭＯＳＦＥＴと異なる。このため、ゲート酸化膜７は、しきい値電圧の変動が少なく、耐圧に優れたものとなっている。
また、本実施形態ではゲート酸化膜７の膜厚を１００ｎｍ以下に設定している。このように、薄い膜厚でゲート酸化膜７を形成することにより、ゲート電極８の仕事関数の影響がゲート酸化膜７から表面チャネル層５に伸びる空乏層の伸びに十分に与えられるようになっている。これにより、縦型パワーＭＯＳＦＥＴが効果的にノーマリオフ型になるようにしている。
【００２６】
図８に示すＭＯＳＦＥＴでは、 表面チャネル層５を全てｎ- 型層で形成しているが、本実施形態における縦型パワーＭＯＳＦＥＴでは表面チャネル層のうちチャネル領域となる部分５ａをｎ- 型層で形成し、チャネル領域となる部分以外の部分５ｂをｎ+ 型層で形成している。
すなわち、表面チャネル層５は、ｐ- 型ベース領域３ａ、３ｂの表面部及びｎ- 型エピ層２の表層部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐように形成されているが、このうちｐ- 型ベース領域３ａ、３ｂの表面部をｎ- 型層とし、ｎ- 型エピ層２の表面部をｎ+ 型層としている。これにより、ｎ+ 型層となる部分５ｂの抵抗値が小さくなって、オン抵抗を低減するができる。
【００２７】
また、ベース領域３ａ、３ｂにおいて、一部厚さが厚くなったディープベース層３０ａ、３０ｂが形成されている。このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域に重ならない部分に形成されており、ｐ- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。
【００２８】
このようなディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂ下のｎ- 型エピ層２における厚さが薄くなり（ｎ+ 型半導体基板１とディープベース層３０ａ、３０ｂとの距離が短くなり）電界強度を高くすることができ、アバランシェブレークダウン（以下、ブレークダウンと略す）し易くなる。なお、ディープベース層３０ａ、３０ｂはｎ+ 型ソース領域４ａ、４ｂと重ならないように形成しているため、寄生ＮＰＮトランジスタを動作させにくくすることができる。
【００２９】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図５を用いて説明する。
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００３０】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+ （若しくはアルミニウム）をイオン注入して、ｐ- 型ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。
【００３１】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、基板１の上面からＮ+ をイオン注入して、ｎ- 型エピ層２の表層部及びｐ- 型ベース領域３ａ、３ｂの表面部（表層部）に表面チャネル層５を形成する。このときのイオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。これにより、表面チャネル層５は、ｐ- 型ベース領域３ａ、３ｂの表面部では補償されてｎ型の不純物濃度が薄いｎ- 型層として形成され、ｎ- 型エピ層２の表面部ではｎ型の不純物濃度が濃いｎ+ 型層として形成される。
【００３２】
また、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）は、ゲート電極８に電圧を印加していない時におけるｐ- 型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量と、ゲート絶縁膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようになっている。
【００３３】
具体的には、ｐ- 型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧によって決定され、ゲート絶縁膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート絶縁膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００３４】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
また、図１に示すように、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ- 型ベース領域３ａ、３ｂが接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ- 型ベース領域３ａ、３ｂから空乏層を延ばすということができないため、ｐ- 型ベース領域３ａ、３ｂをソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００３５】
なお、本実施形態では、不純物濃度が低いものでｐ- 型ベース領域３ａ、３ｂを形成しているが、不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ- 型ベース領域３ａ、３ｂや表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００３６】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００３７】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
〔図３（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００３８】
〔図３（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００３９】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、全面にシリコン（Ｓｉ）をイオン注入する。この場合のシリコンの打ち込み深さは、表面チャネル層５を超えないようにし、少なくともｎ- 型層５ａの厚さを超えないようにする。例えば、ｎ- 型層５ａの厚さを０．３μｍとした場合には、エネルギーが３０ｋｅＶ、ドーズ量が１×１０15ｃｍ-2とすると良い。
【００４０】
また、このときイオン注入を、基板法線方向に対して１０°程度の角度以下とするように斜めに行うことによって、注入されるイオンの深さを浅くすることができる。このため、後に形成するゲート酸化膜７の膜厚をより薄くすることができる。
また、イオン注入は、深さ方向に均一にイオン種が注入されるように、ボックスプロファイルを形成する様に注入エネルギー、ドーズ量を変えて行っている。
【００４１】
〔図４（ｂ）に示す工程〕
シリコンのイオン注入後、低温Ｏ2 プラズマ（例えば５００℃程度又はそれ以上の温度）による表面処理を行い、シリコンのイオン注入により生じた格子間炭素を酸化する。これにより、結合が切れた炭素は効果的に酸化炭素（ＣＯ又はＣＯ2 ）となって外部に放出される。
【００４２】
このとき、低温Ｏ2 プラズマという比較的低温の条件で酸化を行っているため、イオン注入によって結合が切れた部分（以下、イオン注入層という）の炭素が酸化され、この下に位置する炭化シリコン（ＳｉＣ）中の炭素は酸化されない。このため、イオン注入層の炭素のみが外部に放出される。
このように、炭素が外部に放出されたイオン注入層は、図４（ｃ）に示すようにシリコン層３０となる。このシリコン層３０は、Ｏ2 プラズマ時の温度条件により異なるが、シリコン結晶やアモルファスシリコンで構成されている。
【００４３】
〔図５（ａ）に示す工程〕
このシリコン層をウェット酸化によってゲート酸化膜とする。このときの雰囲気温度は、１０００℃以下の低温度（例えば、８５０℃）としている。この程度の温度によって酸化を行った場合、イオン注入層におけるシリコンの部分は酸化されるが、この下部における炭化珪素は酸化が進行しない。このため、上記ウェット酸化は、イオン注入層におけるシリコンの酸化が完了したら、即座に終了する。そして、上述したようにイオン注入の深さを制御していることから、ゲート酸化膜７は膜厚が１００ｎｍ以下で形成が可能となる。なお、イオン注入の深さを制御することによってゲート酸化膜７の膜厚は任意に設定することができる。
【００４４】
また、ゲート酸化膜と表面チャネル層５との界面における界面準位密度の更なる低減のために、上記ウェット酸化の後、不活性ガス中にて熱処理を行い、さらに再酸化処理を行う。熱処理は、不活性ガスとしてＮ2 、Ａｒ、Ｈ2 、ＮＯ、Ｎ2 Ｏを用いており、温度を１０８０℃としている。また、再酸化は９５０℃でのウェット酸化としている。
【００４５】
その後、ゲート絶縁膜７の上にポリシリコンゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
〔図５（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００４６】
〔図５（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
このようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００４７】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ポリシリコンゲート電極に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ- 型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。ポリシリコンゲート電極８に電圧を印加することにより、表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００４８】
つまり、ポリシリコンゲート電極８の仕事関数を第１の仕事関数とし、ｐ- 型ベース領域３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００４９】
また、オフ状態において、空乏領域は、ｐ- 型ベース領域３ａ、３ｂ及びポリシリコンゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からポリシリコンゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００５０】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
（他の実施形態）
上記実施形態では、シリコンと炭素の結合を切るためのイオン注入に、イオン注入種としてシリコンを用いているが、シリコン以外のイオン注入種を用いてもよい。つまり、イオン注入時の衝撃によってシリコンと酸素の結合を切ることができるため、このような効果が得られればイオン注入種に何を用いても良い。
【００５１】
例えば、イオン注入種としてシリコンに代えて酸素を用いることができる。この場合、注入された酸素によって結合が切れた炭素を酸化し、酸化炭素として外部に放出させることができるという効果が得られる。但し、シリコンを用いた場合には、シリコン層３０内に他の不純物が混入しないため、イオン種としてシリコンを用いるのが好ましい。
【００５２】
また、ゲート酸化膜７をウェット酸化によって形成したが、酸化速度が速いためウェット酸化を選択したのであり、選択したい酸化速度に応じてドライ酸化としても構わない。
さらに、上記実施形態では、イオン注入によって炭化珪素における炭素と珪素の結合を切り、炭素を外部に放出させるようにしてゲート酸化膜７の中に炭素が含まれないようにしているが、ゲート酸化膜７を形成する前に、表面チャネル層５上にアモルファスシリコンを成膜しておき、このアモルファスシリコンを熱酸化することによってゲート酸化膜７を形成するようにしてもよい。
【００５３】
このアモルファスシリコンは、室温程度の低温で成膜できることから、成長速度を小さくすることができるため、制御性よく膜厚を薄くすることができ、また膜厚を薄くしても（例えば１０ｎｍ程度）均一性よく成膜することができるため、バラツキなくゲート酸化膜７の膜厚を薄くすることができる。
これに比して、ポリシリコン等は高温度で成膜しなければならないことから、成長速度が大きくなり、制御性良く膜厚を薄くできないこと、さらに膜厚を薄くするとバラツキが大きくなることからアモルファスシリコンを用いてゲート酸化膜７を形成するということは有効であるといえる。
【００５４】
また、上記実施形態では、ｎ- 型エピ層２の表層部及びｐ- 型ベース領域３ａ、３ｂの表面部（表層部）に直接イオン注入を行うことにより表面チャネル層５を形成しているが、図６に示すようにこれらの上にｎ- 型の表面チャネル層５をエピタキシャル成長させるようにし、その後フォト工程、イオン注入によって表面チャネル層５のうちチャネル領域以外の部分のｎ型不純物濃度を選択的に濃くするようにしてもよい。但し、このように行った場合には製造工程が増加するため、上記実施形態の方法で縦型パワーＭＯＳＦＥＴを製造するのが好ましい。
【００５５】
また、図７に示すように、ｎ+ 型ソース領域４ａ、４ｂを形成しておいた後に、ｎ+ 型ソース領域４ａ、４ｂやｐ- 型ベース領域３ａ、３ｂ及びｎ- 型エピ層２の表面上に表面チャネル層４０をエピタキシャル成長させるようにしたものにおいて、チャネル領域以外の部分をｎ+ 型層として形成するようにしてもよい。但し、この場合においても表面チャネル層４０をエピタキシャル成長させ、その後さらに図６に示すものと同様にイオン注入を行わなければならず、製造工程が増加するため、上記実施形態に示す方法がより効果的であるといえる。
【図面の簡単な説明】
【図１】本発明の一実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】他の実施形態における縦型パワーＭＯＳＦＥＴを説明するための断面図である。
【図７】他の実施形態における縦型パワーＭＯＳＦＥＴを説明するための断面図である。
【図８】本出願人が先に出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【符号の説明】
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３ａ、３ｂ…ｐ- 型ベース領域、
４ａ、４ｂ…ｎ+ 型ソース領域、５…表面チャネル層（ｎ- 型ＳｉＣ層）、
５ａ…ｎ- 型層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極層、
３０…シリコン層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a silicon carbide semiconductor device, and more particularly to an insulated gate field effect transistor, particularly a vertical power MOSFET for high power.
[0002]
[Prior art]
The present applicant has filed in Japanese Patent Application No. 9-259076 for a planar MOSFET with improved channel mobility and reduced on-resistance.
A cross-sectional view of the planar MOSFET is shown in FIG. 8, and the structure of the planar MOSFET will be described with reference to FIG.
[0003]
n + Type silicon carbide semiconductor substrate 1 has an upper surface as main surface 1a and a lower surface opposite to the main surface as back surface 1b. This n + Type silicon carbide semiconductor substrate (hereinafter n + N) having a lower dopant concentration than the substrate 1 on the main surface 1a of 1) - Type silicon carbide epitaxial layer (hereinafter n - 2) (referred to as a type epi layer).
[0004]
At this time, n + Type semiconductor substrate 1 and n - The upper surface of the type epilayer 2 is a (0001) Si surface, but n + Type semiconductor substrate 1 and n - The upper surface of the type epi layer 2 may be a (112-0) a plane. That is, when the (0001) Si plane is used, a low surface state density is obtained, and when the (112-0) a plane is used, a crystal having a low surface state density and completely free of screw dislocations is obtained.
[0005]
n - The predetermined region in the surface layer portion of the type epi layer 2 has p having a predetermined depth. - Type base region 3a and p - The mold base region 3b is formed apart. P - The predetermined region in the surface layer portion of the mold base region 3a is n shallower than the base region 3a. + The type source region 4a is also p - The predetermined region in the surface layer portion of the mold base region 3b is shallower than the base region 3b. + Each of the mold source regions 4b is formed.
[0006]
And n + Type source regions 4a and n + N with the source region 4b - Type epi layer 2 and p - N on the surface of the mold base regions 3a and 3b - A type SiC layer 5 is extended. That is, p - Source regions 4a, 4b and n on the surface of the mold base regions 3a, 3b - N so as to connect to the epitaxial layer 2 - A type SiC layer 5 is arranged. This n - The type SiC layer 5 is formed by epitaxial growth, and the epitaxial film crystal is 4H, 6H, or 3C. The epitaxial layer can form various crystals regardless of the underlying substrate. It functions as a channel formation layer on the device surface during device operation. N - The type SiC layer 5 is referred to as a surface channel layer.
[0007]
The dopant concentration of the surface channel layer 5 is 1 × 10 15 cm -3 ~ 1x10 17 cm -3 Low concentration, and n - Type epi layer 2 and p - It is below the dopant concentration of the mold base regions 3a and 3b. Thereby, low on-resistance is achieved.
P - Mold base regions 3a, 3b, n + Concave portions 6a and 6b are formed in the surface portions of the mold source regions 4a and 4b.
[0008]
The upper surface of the surface channel layer 5 and n + A gate insulating film (silicon oxide film) 7 is provided on the upper surfaces of the mold source regions 4a and 4b. The gate oxide film 7 includes the surface channel layer 5 and n + It is formed by thermally oxidizing the mold source regions 4a and 4b.
Further, a polysilicon gate electrode 8 is formed on the gate insulating film 7. The polysilicon gate electrode 8 is covered with an insulating film 9. As the insulating film 9, an LTO (Low Temperature Oxide) film is used. On top of this, p is provided via the recesses 6a and 6b. - Mold base regions 3a, 3b and n + Source electrode 10 electrically connected to type source regions 4a and 4b is formed. + Type source regions 4a, 4b and p - It is in contact with the mold base regions 3a and 3b. N + A drain electrode layer 11 is formed on the back surface 1 b of the type semiconductor substrate 1.
[0009]
Next, the operation (operation) of this power planar type MOSFET will be described.
The MOSFET operates in the accumulation mode. In the surface channel layer 5, carriers are p. - It is depleted by the potential generated by the difference in electrostatic potential between the mold base regions 3 a and 3 b and the surface channel layer 5 and the difference in work function between the surface channel layer 5 and the polysilicon gate electrode 8. Therefore, by adjusting the voltage applied to the polysilicon gate electrode 8, the work function difference between the surface channel layer 5 and the polysilicon gate electrode 8 and the potential difference caused by the externally applied voltage are changed, The on / off state of the MOSFET is controlled by controlling the channel state.
[0010]
Specifically, in the off state, the depletion region is p - Since it is formed in the surface channel layer 5 by the electric field created by the mold base regions 3 a and 3 b and the polysilicon gate electrode 8, gate insulation is provided by supplying a positive bias to the polysilicon gate electrode 8. Film (SiO 2 N) at the interface between 7 and the surface channel layer 5 + Type source regions 4a, 4b to n - A channel region extending in the direction of the type drift region 2 is formed and switched to the on state.
[0011]
At this time, electrons are n + N including the JFET portion from the surface channel layer 5 through the surface channel layer 5 from the type source regions 4a and 4b - It flows in the mold epi layer 2. And n - When reaching the epitaxial layer (drift region) 2, the electrons are n + Type semiconductor substrate (n + Drain) flows vertically to 1.
Thus, by applying a positive voltage to the gate electrode 8, an accumulation channel is induced in the surface channel layer 5, and a current flows between the source electrode 10 and the drain electrode 11.
[0012]
As described above, in the planar MOSFET, the operation mode is set to the accumulation mode in which the channel is induced without inverting the conductivity type of the channel formation layer, so that the channel mobility can be improved as compared with the inversion mode MOSFET in which the conductivity type is inverted. The on-resistance is reduced by increasing it.
As described above, the gate oxide film 7 includes the surface channel layer 5 and n + Type source regions 4a, 4b and p - The mold base regions 3a and 3b are formed by thermal oxidation. However, the surface channel layer 5, n + Type source regions 4a, 4b and p - Since the mold base regions 3 a and 3 b are made of silicon carbide (SiC), carbon (C) remains during thermal oxidation, and crystal defects are generated in the gate oxide film 7. For this reason, there is a problem that the threshold voltage is changed or the breakdown voltage is deteriorated.
[0013]
Therefore, as a method of reducing the carbon in the gate oxide film 7, the surface channel layer 5, n before the thermal oxidation + Type source regions 4a, 4b and p - It is conceivable to adopt a method in which a silicon layer or polysilicon layer not containing carbon is formed on the mold base regions 3a and 3b, and the silicon layer or polysilicon layer is thermally oxidized (US Patent). No. 5,459,107).
[0014]
[Problems to be solved by the invention]
Considering the safety at the time of failure, the vertical power MOSFET is formed from the gate oxide film 7 side and p when the voltage is not applied to the gate electrode 8. - A normally-off type in which a depletion layer extends into the surface channel layer 5 from the mold base layers 3a and 3b side so that no current flows is desirable.
[0015]
However, when the gate insulating film is formed by the above-described method, a silicon layer or a polysilicon layer must be formed with a certain film thickness in order to reduce variation, and as a result, the gate oxide film 7 is formed. When the film thickness is increased (specifically, a film thickness of 200 nm or more), there is a problem that it is difficult to obtain a normally-off vertical power MOSFET. In other words, if the thickness of the gate oxide film 7 is large, the work function of the gate electrode 8 cannot be affected so much, and the depletion layer extending from the gate oxide film 7 side toward the surface channel layer 5 becomes small. , P - The contact with the depletion layer extending from the mold base regions 3a and 3b is lost.
[0016]
The present invention has been made in view of the above points, and an object thereof is to provide a method for manufacturing a silicon carbide semiconductor device that can form a gate insulating film with a small carbon content and a thin film thickness and is suitable for a normally-off type. And
[0017]
[Means for Solving the Problems]
In order to achieve the above object, the following technical means are adopted.
In the first to sixth aspects of the present invention, ion species are ion-implanted into the surface layer portions of the surface channel layer (5), the base region (3a, 3b), and the source region (4a, 4b), and silicon and carbon A step of breaking the bond; a step of oxidizing the broken bond carbon and releasing the carbon from the surface channel layer, the base region and the source region; and a heat treatment to oxidize the broken bond and oxidize the gate oxide film And (7) forming a process.
[0018]
As described above, after the silicon and carbon bonds in the surface channel layer, the base region, and the surface layer portion of the source region, which are the surfaces on which the gate oxide film is formed, are cut by ion implantation, the carbon is oxidized and released to the outside. Then, by forming a gate oxide film by thermal oxidation, a gate oxide film having a low carbon content, which is formed by oxidizing silicon having a low carbon content, can be formed. In the case of thermal oxidation, unlike the case of forming a silicon layer or a polysilicon layer, the gate oxide film can be formed thin with good controllability. Thereby, for example, a normally-off type silicon carbide semiconductor device can be suitably manufactured.
[0019]
In order to release carbon to the outside, as shown in claim 4, carbon may be oxidized by oxygen plasma.
The invention described in claim 2 is characterized in that in the step of cutting the bond between silicon and carbon, ion implantation using silicon as an ion species is performed.
Thus, if silicon is mainly used as an ion, a gate oxide film containing almost no impurities other than silicon can be formed.
[0020]
The invention described in claim 3 is characterized in that, in the step of cutting the bond between silicon and carbon, ion implantation is performed using oxygen as an ion species.
In this way, if oxygen is ion-implanted, the carbon whose bond is broken by the oxygen can be oxidized and released to the outside as it is.
[0021]
The invention according to claim 5 is characterized in that in the step of forming the gate oxide film, the temperature of the heat treatment is 1000 ° C. or less.
When thermal oxidation is performed at a relatively low temperature such as 1000 ° C. or lower, silicon is oxidized, but silicon carbide is not oxidized. Therefore, by forming the gate oxide film at such a temperature, only the portion where carbon is released to the outside can be oxidized, and a gate oxide film with a lower carbon content can be obtained.
[0022]
Therefore, as in the invention described in claim 6, by controlling the depth of ion implantation, the film thickness of the gate oxide film can be controlled, thereby making the silicon carbide semiconductor device normally-off type. Suitable film thickness, for example 100 n A gate oxide film can be formed by m.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments shown in the drawings will be described below.
FIG. 1 shows a cross-sectional view of a normally-off n-channel type planar MOSFET (vertical power MOSFET) in the present embodiment. This device is suitable when applied to a rectifier for an inverter or an alternator for a vehicle.
[0024]
The structure of the vertical power MOSFET will be described with reference to FIG. However, since the vertical power MOSFET in this embodiment has a structure substantially similar to that of the MOSFET shown in FIG. 8 described above, only different portions will be described. Note that, in the vertical power MOSFET in the present embodiment, the same parts as those in the MOSFET shown in FIG.
[0025]
The vertical power MOSFET shown in FIG. 1 is different from the MOSFET shown in FIG. 8 in that the gate oxide film 7 is composed of a silicon oxide film that hardly contains carbon and has few crystal defects. For this reason, the gate oxide film 7 has a small threshold voltage variation and an excellent breakdown voltage.
In the present embodiment, the thickness of the gate oxide film 7 is set to 100 nm or less. Thus, by forming the gate oxide film 7 with a thin film thickness, the influence of the work function of the gate electrode 8 is sufficiently given to the extension of the depletion layer extending from the gate oxide film 7 to the surface channel layer 5. ing. Thus, the vertical power MOSFET is effectively a normally-off type.
[0026]
In the MOSFET shown in FIG. 8, all the surface channel layers 5 are n. - In the vertical power MOSFET according to this embodiment, the portion 5a to be a channel region of the surface channel layer is n - A portion 5b other than the portion to be a channel region is formed by a mold layer and n + It is formed with a mold layer.
That is, the surface channel layer 5 is p - Surface portions of the mold base regions 3a and 3b and n - Source regions 4a, 4b and n in the surface layer portion of the epitaxial layer 2 - It is formed so as to connect the type epi layer 2, of which p - The surface portions of the mold base regions 3a and 3b are n - Mold layer, n - The surface portion of the type epi layer 2 is n + The mold layer. As a result, n + The resistance value of the portion 5b serving as the mold layer is reduced, and the on-resistance can be reduced.
[0027]
In addition, deep base layers 30a and 30b having a partially increased thickness are formed in the base regions 3a and 3b. The deep base layers 30a and 30b are n + P is formed in a portion that does not overlap the source region, p - Of the mold base regions 3a and 3b, the portion where the deep base layers 30a and 30b are formed is thicker than the thin portion where the deep base layer 30a is not formed.
[0028]
By such deep base layers 30a and 30b, n under the deep base layers 30a and 30b is formed. - The thickness of the epitaxial layer 2 is reduced (n + The distance between the type semiconductor substrate 1 and the deep base layers 30a and 30b is shortened), the electric field strength can be increased, and avalanche breakdown (hereinafter, abbreviated as breakdown) is facilitated. The deep base layers 30a and 30b are n + Since the source regions 4a and 4b are formed so as not to overlap, the parasitic NPN transistor can be made difficult to operate.
[0029]
Next, the manufacturing process of the vertical power MOSFET shown in FIG. 1 will be described with reference to FIGS.
[Step shown in FIG. 2 (a)]
First, an n-type 4H or 6H or 3C-SiC substrate, that is, n + A type semiconductor substrate 1 is prepared. Where n + The type semiconductor substrate 1 has a thickness of 400 μm, and the main surface 1a is a (0001) Si plane or a (112-0) a plane. The main surface 1a of the substrate 1 has an n thickness of 5 μm. - The epitaxial epitaxial layer 2 is epitaxially grown. In this example, n - The type epi layer 2 has the same crystal as the underlying substrate 1 and becomes an n-type 4H, 6H, or 3C—SiC layer.
[0030]
[Step shown in FIG. 2 (b)]
n - An LTO film 20 is arranged in a predetermined region on the type epi layer 2 and is used as a mask for B + (Or aluminum) ion implantation, p - Mold base regions 3a and 3b are formed. The ion implantation conditions at this time are a temperature of 700 ° C. and a dose of 1 × 10 6. 16 cm -2 It is said.
[0031]
[Step shown in FIG. 2 (c)]
After removing the LTO film 20, N is removed from the upper surface of the substrate 1. + Ion implantation, and n - Surface layer of p type epi layer 2 and p - A surface channel layer 5 is formed on the surface portions (surface layer portions) of the mold base regions 3a and 3b. The ion implantation conditions at this time are a temperature of 700 ° C. and a dose of 1 × 10 6. 16 cm -2 It is said. Thereby, the surface channel layer 5 becomes p - The n-type impurity concentration is low because it is compensated at the surface portions of the type base regions 3a and 3b. - Formed as a mold layer, n - N-type impurity concentration is high at the surface of the epitaxial layer 2 + Formed as a mold layer.
[0032]
Further, in order to make the vertical power MOSFET normally-off type, the thickness (film thickness) of the surface channel layer 5 is p when no voltage is applied to the gate electrode 8. - This is smaller than the sum of the extension amount of the depletion layer extending from the mold base regions 3 a and 3 b to the surface channel layer 5 and the extension amount of the depletion layer extending from the gate insulating film 7 to the surface channel layer 5.
[0033]
Specifically, p - The extension amount of the depletion layer extending from the mold base regions 3a and 3b to the surface channel layer 5 is equal to that of the surface channel layer 5 and p. - Determined by the built-in voltage of the PN junction with the base regions 3a and 3b, and the amount of extension of the depletion layer extending from the gate insulating film 7 to the surface channel layer 5 depends on the charge of the gate insulating film 7 and the gate electrode 8 (metal) and the surface Since it is determined by the work function difference with the channel layer 5 (semiconductor), the film thickness of the surface channel layer 5 is determined based on these.
[0034]
Such a normally-off type vertical power MOSFET can prevent a current from flowing even when a voltage cannot be applied to the gate electrode due to a failure or the like. Safety can be ensured.
In addition, as shown in FIG. - The mold base regions 3a and 3b are in contact with the source electrode 10 and are in a grounded state. Therefore, the surface channel layer 5 and p - The surface channel layer 5 can be pinched off using the built-in voltage of the PN junction with the mold base regions 3a and 3b. For example, p - When the mold base regions 3a and 3b are not grounded and are in a floating state, the built-in voltage is used for p. - Since the depletion layer cannot be extended from the mold base regions 3a and 3b, p - It can be said that bringing the mold base regions 3 a and 3 b into contact with the source electrode 10 is an effective structure for pinching off the surface channel layer 5.
[0035]
In the present embodiment, p having a low impurity concentration is used. - Although the mold base regions 3a and 3b are formed, the built-in voltage can be used more greatly by increasing the impurity concentration.
In the present embodiment, the vertical power MOSFET is manufactured from silicon carbide. However, when this is manufactured using silicon, p - Since it is difficult to control the amount of thermal diffusion when forming the impurity layers such as the mold base regions 3a and 3b and the surface channel layer 5, it is difficult to manufacture a normally-off MOSFET similar to the above-described configuration. . For this reason, by using SiC as in the present embodiment, a vertical power MOSFET can be manufactured with higher precision than when silicon is used.
[0036]
In order to obtain a normally-off type vertical power MOSFET, it is necessary to set the thickness of the surface channel layer 5 so as to satisfy the above conditions. However, when silicon is used, the built-in voltage is low. In view of the fact that the thickness of the layer 5 must be reduced or the impurity concentration must be reduced, and it is difficult to control the diffusion amount of impurity ions, it can be said that the production is very difficult. However, when SiC is used, the built-in voltage is about three times as high as that of silicon, and the surface channel layer 5 can be formed with a thicker thickness or higher impurity concentration. Therefore, a normally-off type storage MOSFET is manufactured. Can be said to be easy.
[0037]
[Step shown in FIG. 3 (a)]
An LTO film 21 is arranged in a predetermined region on the surface channel layer 5, and this is used as a mask. + Ion implantation, and n + Mold source regions 4a and 4b are formed. The ion implantation conditions at this time are 700 ° C., and the dose is 1 × 10. 15 cm -2 It is said.
[Step shown in FIG. 3B]
Then, after removing the LTO film 21, an LTO film 22 is disposed in a predetermined region on the surface channel layer 5 by using a photoresist method, and this is used as a mask to perform p - The surface channel layer 5 on the mold base regions 3a and 3b is partially etched away.
[0038]
[Step shown in FIG. 3 (c)]
Further, B is used with the LTO film 22 as a mask. + Are implanted to form deep base layers 30a and 30b. Thereby, a part of base region 3a, 3b becomes thick. The deep base layers 30a and 30b are n + The p-type source regions 4a and 4b are not overlapped with each other, and p - Of the mold base regions 3a and 3b, the portion where the deep base layers 30a and 30b are formed is thicker than the thin portion where the deep base layer 30a is not formed.
[0039]
[Step shown in FIG. 4 (a)]
After removing the LTO film 22, silicon (Si) is ion-implanted into the entire surface. In this case, the implantation depth of silicon should not exceed the surface channel layer 5, and at least n - Do not exceed the thickness of the mold layer 5a. For example, n - When the thickness of the mold layer 5a is 0.3 μm, the energy is 30 keV and the dose is 1 × 10. 15 cm -2 And good.
[0040]
At this time, the ion implantation is performed obliquely so that the angle is about 10 ° or less with respect to the normal direction of the substrate, whereby the depth of implanted ions can be reduced. For this reason, the film thickness of the gate oxide film 7 to be formed later can be made thinner.
In addition, ion implantation is performed by changing the implantation energy and dose so as to form a box profile so that ion species are uniformly implanted in the depth direction.
[0041]
[Step shown in FIG. 4B]
After silicon ion implantation, low temperature O 2 Surface treatment by plasma (for example, a temperature of about 500 ° C. or higher) is performed to oxidize interstitial carbon generated by silicon ion implantation. As a result, the broken carbon is effectively converted into carbon oxide (CO or CO 2 ) And released to the outside.
[0042]
At this time, low temperature O 2 Since the oxidation is performed under a relatively low temperature condition called plasma, the carbon in the portion where the bond is broken by ion implantation (hereinafter referred to as an ion implantation layer) is oxidized, and the carbon in silicon carbide (SiC) located below this Is not oxidized. For this reason, only the carbon of the ion implantation layer is released to the outside.
Thus, the ion implantation layer from which carbon is released to the outside becomes the silicon layer 30 as shown in FIG. This silicon layer 30 is made of O 2 Although it depends on the temperature conditions during plasma, it is composed of silicon crystal or amorphous silicon.
[0043]
[Step shown in FIG. 5A]
This silicon layer is made into a gate oxide film by wet oxidation. At this time, the ambient temperature is set to a low temperature of 1000 ° C. or lower (for example, 850 ° C.). When oxidation is performed at such a temperature, the silicon portion in the ion implantation layer is oxidized, but the silicon carbide in this lower portion does not progress in oxidation. For this reason, the wet oxidation is finished immediately after the oxidation of silicon in the ion implantation layer is completed. Since the ion implantation depth is controlled as described above, the gate oxide film 7 can be formed with a film thickness of 100 nm or less. The film thickness of the gate oxide film 7 can be arbitrarily set by controlling the depth of ion implantation.
[0044]
Further, in order to further reduce the interface state density at the interface between the gate oxide film and the surface channel layer 5, after the wet oxidation, a heat treatment is performed in an inert gas, and a reoxidation process is further performed. The heat treatment is N as an inert gas. 2 , Ar, H 2 , NO, N 2 O is used and the temperature is 1080 ° C. The reoxidation is wet oxidation at 950 ° C.
[0045]
Thereafter, a polysilicon gate electrode 8 is deposited on the gate insulating film 7 by LPCVD. The film forming temperature at this time is 600 ° C.
[Step shown in FIG. 5B]
Subsequently, after unnecessary portions of the gate insulating film 7 are removed, an insulating film 9 made of LTO is formed to cover the gate insulating film 7. More specifically, the film formation temperature is 425 ° C., and 1000 ° C. annealing is performed after the film formation.
[0046]
[Step shown in FIG. 5 (c)]
Then, the source electrode 10 and the drain electrode 11 are arranged by metal sputtering at room temperature. Further, annealing at 1000 ° C. is performed after film formation.
In this way, the vertical power MOSFET shown in FIG. 1 is completed.
Next, the operation (operation) of this vertical power MOSFET will be described.
[0047]
This MOSFET operates in a normally-off accumulation mode, and when no voltage is applied to the polysilicon gate electrode, carriers in the surface channel layer 5 are p. - The entire region is depleted by the potential generated by the difference in electrostatic potential between the mold base regions 3a and 3b and the surface channel layer 5 and the difference in work function between the surface channel layer 5 and the polysilicon gate electrode 8. . By applying a voltage to the polysilicon gate electrode 8, the potential difference caused by the sum of the work function difference between the surface channel layer 5 and the polysilicon gate electrode 8 and the externally applied voltage is changed. This makes it possible to control the channel state.
[0048]
That is, the work function of the polysilicon gate electrode 8 is the first work function, and p - When the work function of the mold base regions 3a and 3b is the second work function and the work function of the surface channel layer 5 is the third work function, the difference between the first to third work functions is used to The first to third work functions, the impurity concentration and the film thickness of the surface channel layer 5 can be set so that the n-type carriers of the channel layer 5 are depleted.
[0049]
In the off state, the depletion region is p - It is formed in the surface channel layer 5 by the electric field created by the mold base regions 3 a and 3 b and the polysilicon gate electrode 8. When a positive bias is supplied to the polysilicon gate electrode 8 from this state, the gate insulating film (SiO 2 N) at the interface between 7 and the surface channel layer 5 + Type source regions 4a, 4b to n - A channel region extending in the direction of the type drift region 2 is formed and switched to the on state. At this time, electrons are n + From the source channel regions 4a and 4b through the surface channel layer 5 to the surface channel layer 5 - It flows in the mold epi layer 2. And n - When reaching the epitaxial layer 2 (drift region), the electrons are n + Type semiconductor substrate 1 (n + Flows vertically to the drain).
[0050]
Thus, by applying a positive voltage to the gate electrode 8, an accumulation channel is induced in the surface channel layer 5, and carriers flow between the source electrode 10 and the drain electrode 11.
(Other embodiments)
In the above embodiment, silicon is used as an ion implantation species for ion implantation for breaking the bond between silicon and carbon, but ion implantation species other than silicon may be used. That is, since the bond between silicon and oxygen can be broken by impact during ion implantation, any ion implantation species may be used as long as such an effect is obtained.
[0051]
For example, oxygen can be used instead of silicon as the ion implantation species. In this case, it is possible to oxidize the carbon whose bond is broken by the injected oxygen and release it as carbon oxide to the outside. However, when silicon is used, it is preferable to use silicon as the ion species because other impurities are not mixed in the silicon layer 30.
[0052]
Further, although the gate oxide film 7 is formed by wet oxidation, wet oxidation is selected because the oxidation rate is high, and dry oxidation may be performed according to the oxidation rate desired to be selected.
Further, in the above embodiment, the carbon-silicon bond in the silicon carbide is cut by ion implantation so that the carbon is released to the outside so that the gate oxide film 7 does not contain carbon. Before forming the film 7, amorphous silicon may be deposited on the surface channel layer 5, and the amorphous silicon may be thermally oxidized to form the gate oxide film 7.
[0053]
Since this amorphous silicon can be formed at a low temperature of about room temperature, the growth rate can be reduced, so that the film thickness can be reduced with good controllability, and even if the film thickness is reduced (for example, about 10 nm). Since the film can be formed with good uniformity, the thickness of the gate oxide film 7 can be reduced without variation.
In contrast, polysilicon, etc. must be deposited at a high temperature, so the growth rate increases, the film thickness cannot be reduced with good controllability, and the variation increases when the film thickness is further reduced. It can be said that it is effective to form the gate oxide film 7 using amorphous silicon.
[0054]
In the above embodiment, n - Surface layer of p type epi layer 2 and p - The surface channel layer 5 is formed by directly ion-implanting the surface portions (surface layer portions) of the mold base regions 3a and 3b. As shown in FIG. - The type surface channel layer 5 may be epitaxially grown, and then the n-type impurity concentration of the portion other than the channel region in the surface channel layer 5 may be selectively increased by photolithography and ion implantation. However, since the manufacturing process increases in this way, it is preferable to manufacture the vertical power MOSFET by the method of the above embodiment.
[0055]
In addition, as shown in FIG. + After forming the source regions 4a and 4b, n + Type source regions 4a, 4b and p - Mold base regions 3a, 3b and n - In the structure in which the surface channel layer 40 is epitaxially grown on the surface of the type epitaxial layer 2, a portion other than the channel region is n + It may be formed as a mold layer. However, in this case as well, the surface channel layer 40 must be epitaxially grown and then ion implantation must be performed in the same manner as that shown in FIG. You can say that.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a vertical power MOSFET according to an embodiment of the present invention.
2 is a diagram showing a manufacturing process of the vertical power MOSFET shown in FIG. 1. FIG.
3 is a diagram showing manufacturing steps of the vertical power MOSFET subsequent to FIG. 2. FIG.
4 is a diagram showing manufacturing steps of the vertical power MOSFET subsequent to FIG. 3. FIG.
5 is a diagram showing the manufacturing process of the vertical power MOSFET subsequent to FIG. 4. FIG.
FIG. 6 is a cross-sectional view for explaining a vertical power MOSFET in another embodiment.
FIG. 7 is a cross-sectional view for explaining a vertical power MOSFET in another embodiment.
FIG. 8 is a cross-sectional view showing a configuration of a vertical power MOSFET previously filed by the present applicant.
[Explanation of symbols]
1 ... n + Type semiconductor substrate, 2... N - Type epi layer, 3a, 3b ... p - Type base area,
4a, 4b ... n + Type source region, 5... Surface channel layer (n - Type SiC layer),
5a ... n - Part of mold layer, 5b ... n + Part of mold layer, 7 ... gate insulating film,
8 ... Gate electrode, 9 ... Insulating film, 10 ... Source electrode, 11 ... Drain electrode layer,
30: Silicon layer.

Claims (6)

第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記半導体層および前記ベース領域の上部にチャネル形成領域となる表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に、該ベース領域の深さよりも浅く、前記表面チャネル層を介して前記半導体層と接続される第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記表面チャネル層、前記ベース領域及び前記ソース領域の表層部にイオン種をイオン注入し、珪素と炭素との結合を切る工程と、
前記結合が切れた炭素を酸化して、前記表面チャネル層、前記ベース領域及び前記ソース領域から外部に放出させる工程と、
熱処理を施して前記結合が切れた珪素を酸化し、ゲート酸化膜（７）を形成する工程と、
前記表面チャネル層をチャネル領域として、少なくも該表面チャネル層上に前記ゲート酸化膜を介してゲート電極（８）を形成する工程と、
前記ソース領域及び前記ベース領域と接触するソース電極（１０）を形成する工程と、
前記半導体基板のうち前記主表面とは反対側にドレイン電極（１１）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductivity type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductivity type semiconductor substrate (1);
Forming a second conductivity type base region (3a, 3b) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer;
Forming a surface channel layer (5) serving as the semiconductor layer and an upper channel formation region before Symbol base region,
Forming a first conductivity type source region (4a, 4b) in a predetermined region of a surface layer portion of the base region, which is shallower than the depth of the base region and connected to the semiconductor layer via the surface channel layer; When,
Ion implantation of ion species into the surface channel layer, the base region and the surface layer of the source region to break the bond between silicon and carbon;
Oxidizing the broken bond and releasing it from the surface channel layer, the base region and the source region to the outside;
Applying heat treatment to oxidize the broken silicon to form a gate oxide film (7);
Forming the gate electrode (8) on the surface channel layer via the gate oxide film, using the surface channel layer as a channel region;
Forming a source electrode (10) in contact with the source region and the base region;
Forming a drain electrode (11) on the opposite side of the semiconductor substrate from the main surface. A method for manufacturing a silicon carbide semiconductor device, comprising: 前記珪素と前記炭素との結合を切る工程では、イオン種として珪素を用いたイオン注入を行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。2. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the step of cutting the bond between silicon and carbon, ion implantation is performed using silicon as an ion species. 前記珪素と前記炭素との結合を切る工程では、イオン種として酸素を用いたイオン注入を行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。2. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the step of cutting the bond between silicon and carbon, ion implantation is performed using oxygen as an ion species. 前記炭素を外部に放出させる工程では、酸素プラズマでの酸化によって行っていることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置の製造方法。4. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the step of releasing the carbon to the outside is performed by oxidation with oxygen plasma. 前記ゲート酸化膜を形成する工程では、前記熱処理の温度を１０００℃以下で行うことを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置の製造方法。5. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the step of forming the gate oxide film, the heat treatment is performed at a temperature of 1000 ° C. or lower. 前記珪素と前記炭素との結合を切る工程における前記イオン注入の深さを制御することによって、前記ゲート酸化膜が１００ｎｍ以下の膜厚で形成されるようにすることを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置の製造方法。By controlling the depth of the ion implantation in the step of cutting the binding of the said silicon atoms, claims wherein the gate oxide film is characterized by to be formed by the following film thickness 100 n m A method for manufacturing a silicon carbide semiconductor device according to any one of 1 to 5.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11424325B2 (en) 2020-01-29 2022-08-23 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6972436B2 (en) 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
AU4277700A (en) * 1999-05-03 2000-11-17 Dow Corning Corporation Method for removal of sic
JP3551909B2 (en) * 1999-11-18 2004-08-11 株式会社デンソー Method for manufacturing silicon carbide semiconductor device
JP3987796B2 (en) * 2000-10-03 2007-10-10 クリー インコーポレイテッド Method for producing oxide layer on silicon carbide layer using N2O
US6610366B2 (en) 2000-10-03 2003-08-26 Cree, Inc. Method of N2O annealing an oxide layer on a silicon carbide layer
US6767843B2 (en) 2000-10-03 2004-07-27 Cree, Inc. Method of N2O growth of an oxide layer on a silicon carbide layer
US7067176B2 (en) 2000-10-03 2006-06-27 Cree, Inc. Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment
US6956238B2 (en) 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
JP2002222950A (en) * 2001-01-25 2002-08-09 Denso Corp Method of manufacturing silicon carbide semiconductor device
JP4792645B2 (en) * 2001-03-12 2011-10-12 株式会社デンソー Method for manufacturing silicon carbide semiconductor device
US7022378B2 (en) 2002-08-30 2006-04-04 Cree, Inc. Nitrogen passivation of interface states in SiO2/SiC structures
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7074643B2 (en) 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
US7118970B2 (en) 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
JP2006216918A (en) * 2005-02-07 2006-08-17 Kyoto Univ Manufacturing method of semiconductor device
JP4956904B2 (en) * 2005-03-25 2012-06-20 富士電機株式会社 Silicon carbide semiconductor device and manufacturing method thereof
US7615801B2 (en) 2005-05-18 2009-11-10 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US7528040B2 (en) 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
US7727904B2 (en) 2005-09-16 2010-06-01 Cree, Inc. Methods of forming SiC MOSFETs with high inversion layer mobility
US20100221917A1 (en) * 2006-01-30 2010-09-02 Sumitomo Electric Industries, Ltd. Method of manufacturing silicon carbide semiconductor device
WO2008020911A2 (en) 2006-08-17 2008-02-21 Cree, Inc. High power insulated gate bipolar transistors
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
JP4793293B2 (en) 2007-03-16 2011-10-12 日産自動車株式会社 Silicon carbide semiconductor device and manufacturing method thereof
JP2009212365A (en) * 2008-03-05 2009-09-17 Oki Semiconductor Co Ltd Production process of semiconductor device
US8288220B2 (en) 2009-03-27 2012-10-16 Cree, Inc. Methods of forming semiconductor devices including epitaxial layers and related structures
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9673283B2 (en) 2011-05-06 2017-06-06 Cree, Inc. Power module for supporting high current densities
US9984894B2 (en) 2011-08-03 2018-05-29 Cree, Inc. Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
DE112014005188T5 (en) 2013-11-13 2016-07-21 Mitsubishi Electric Corporation Method for producing a semiconductor device
US20220085173A1 (en) 2019-03-18 2022-03-17 Mitsubishi Electric Corporation Silicon carbide semiconductor device, power conversion device, and manufacturing method of silicon carbide semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11424325B2 (en) 2020-01-29 2022-08-23 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

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