JP2009290140A - Power semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、パワー半導体装置およびパワー半導体装置の製造方法に関する。 The present invention relates to a power semiconductor device and a method for manufacturing the power semiconductor device.
パワー半導体装置として、高耐圧・大電流能力を備えたDMOS(Double−Diffused Metal Oxide Semiconductor)タイプのトランジスタが知られている。DMOSトランジスタは、ドレインとゲート間の電界強度を緩和する構造にしたMOS電界効果トランジスタであり、電源回路やドライバー回路などに広く用いられている。 As a power semiconductor device, a DMOS (Double-Diffused Metal Oxide Semiconductor) type transistor having a high breakdown voltage and a large current capability is known. A DMOS transistor is a MOS field effect transistor having a structure that relaxes the electric field strength between a drain and a gate, and is widely used in a power supply circuit, a driver circuit, and the like.
DMOSトランジスタとしては、横方向に電流を導伝するLD(Laterally Diffused)MOSトランジスタがあり、LDMOSトランジスタの構造は以下の構造を有する(特許文献1参照)。すなわち、たとえばN型のエピタキシャル層を備え、エピタキシャル層の表面にP型のボディ領域(P型ウェル)が形成されている。ボディ領域と重畳するようにしてN型のソース領域が形成されている。また、エピタキシャル層の表面には、ソース層に対向して高濃度のN型不純物が拡散したドレイン領域が形成されている。ドレイン領域は、ゲート電極から離間しており、ドレイン領域とゲート電極との離間部分に低濃度のN型不純物が拡散したドリフト領域が形成されている。ソース領域とドリフト領域とで挟まれたボディ層の一部は、チャネル領域を形成している。
従来のパワー半導体装置では、不純物濃度が高濃度のドレイン領域と不純物濃度が低濃度のドリフト領域とが接している。このため、ドレイン領域とドリフト領域との境界面近傍において電界が集中し、インパクトイオン化が生じることにより、ドレイン耐圧が劣化するという問題が生じていた。 In a conventional power semiconductor device, a drain region having a high impurity concentration is in contact with a drift region having a low impurity concentration. For this reason, the electric field is concentrated in the vicinity of the boundary surface between the drain region and the drift region, and impact ionization occurs, resulting in a problem that the drain breakdown voltage is deteriorated.
本発明はこうした課題に鑑みてなされたものであり、その目的は、ドレイン領域とドリフト領域との境界近傍における電界集中を緩和することにより、パワー半導体装置のドレイン耐圧を改善することにある。 The present invention has been made in view of these problems, and an object thereof is to improve the drain withstand voltage of the power semiconductor device by relaxing the electric field concentration in the vicinity of the boundary between the drain region and the drift region.
本発明のある態様は、パワー半導体装置である。当該パワー半導体装置は、第1導電型の半導体層に形成されたチャネル領域を含む第2導電型のボディ領域と、チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域の一方の側において、ボディ領域に形成された第1導電型のソース領域と、チャネル領域の他方の側において、ゲート電極から離間して第1導電型の半導体層に形成された第1導電型のドレイン領域と、チャネル領域とドレイン領域との間に形成されたドレイン領域より不純物濃度が低い第1導電型の第1の不純物領域と、第1の不純物領域とドレイン領域との間に介在し、第1の不純物領域より不純物濃度が高く、ドレイン領域より不純物濃度が低い第1導電型の第2の不純物領域と、を備えることを特徴とする。 One embodiment of the present invention is a power semiconductor device. The power semiconductor device includes a second conductivity type body region including a channel region formed in a first conductivity type semiconductor layer, a gate electrode formed on the channel region via a gate insulating film, and a channel region. A first conductivity type source region formed in the body region on one side, and a first conductivity type formed in the first conductivity type semiconductor layer spaced apart from the gate electrode on the other side of the channel region. Between the first impurity region having a lower impurity concentration than the drain region formed between the channel region and the drain region, and between the first impurity region and the drain region. And a second impurity region of a first conductivity type having an impurity concentration higher than that of the first impurity region and lower than that of the drain region.
この態様によれば、ドレイン領域と第1の不純物領域との間に、第1の不純物領域よりN型不純物濃度が高く、ドレイン領域よりN型不純物濃度が低い第2の不純物領域が形成されているため、ドレイン領域と第1の不純物領域との間における電界集中が緩和されるため、パワー半導体装置の耐圧性を向上させることができる。 According to this aspect, the second impurity region having an N-type impurity concentration higher than the first impurity region and lower than the drain region is formed between the drain region and the first impurity region. Therefore, the electric field concentration between the drain region and the first impurity region is alleviated, so that the pressure resistance of the power semiconductor device can be improved.
上記態様において、第2の不純物領域はドレイン領域を取り囲んでいてもよい。 In the above aspect, the second impurity region may surround the drain region.
本発明の他の態様は、パワー半導体装置の製造方法である。当該パワー半導体装置の製造方法は、第1導電型の半導体層の上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極を形成する工程と、ソース側の半導体層にチャネル領域を含む第2導電型のボディ領域を形成する工程と、ドレイン側の半導体層に第1導電型の第1の不純物領域を形成する工程と、ソース側においてチャネル領域に隣接してボディ領域に第1導電型の低濃度不純物領域を形成する工程と、ドレイン側において、チャネル領域に対して第1の不純物領域が介在するように第1の不純物領域より不純物濃度が高い第1導電型の第2の不純物領域を形成する工程と、ソース側において、チャネル領域に対して低濃度不純物領域が介在するように、ボディ領域に第1導電型のソース領域を形成する工程と、ドレイン側において、チャネル領域に対して第1の不純物領域および第2の不純物領域が順に介在するように、第2の不純物領域より不純物濃度が高いドレイン領域を形成する工程と、を備えることを特徴とする。 Another aspect of the present invention is a method for manufacturing a power semiconductor device. The method for manufacturing the power semiconductor device includes a step of forming a gate insulating film on a first conductivity type semiconductor layer, a step of forming a gate electrode on the gate insulating film, and a channel region in a semiconductor layer on the source side. Forming a second conductivity type body region including the first conductivity type first impurity region in the drain side semiconductor layer, and forming a first conductivity type body region adjacent to the channel region on the source side. A step of forming a low-concentration impurity region of one conductivity type, and a second first conductivity type of which the impurity concentration is higher than that of the first impurity region so that the first impurity region is interposed in the channel region on the drain side. Forming a first conductivity type source region in the body region so that the low concentration impurity region is interposed in the channel region on the source side, and the drain side And forming a drain region having an impurity concentration higher than that of the second impurity region so that the first impurity region and the second impurity region are sequentially interposed with respect to the channel region. To do.
この態様によれば、ドレイン領域と第1の不純物領域との間における電界集中が緩和され、耐圧性が向上したパワー半導体装置を製造することができる。 According to this aspect, it is possible to manufacture a power semiconductor device in which electric field concentration between the drain region and the first impurity region is relaxed and the withstand voltage is improved.
上記態様のパワー半導体装置の製造方法において、ソース側に低濃度不純物領域を形成する工程と、ドレイン側に第2の不純物領域を形成する工程が同一の工程で行われてもよい。 In the method for manufacturing the power semiconductor device of the above aspect, the step of forming the low concentration impurity region on the source side and the step of forming the second impurity region on the drain side may be performed in the same step.
本発明によれば、ドレイン領域とドリフト領域との間の電界集中が緩和されるため、パワー半導体装置のドレイン耐圧を向上させることがきる。 According to the present invention, since the electric field concentration between the drain region and the drift region is relaxed, the drain breakdown voltage of the power semiconductor device can be improved.
以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
(実施の形態)
図1は実施の形態に係るパワー半導体装置の構造を示す断面図である。パワー半導体装置10は、P型の単結晶のシリコン基板20と、シリコン基板20の上に形成されたN−型のエピタキシャル層24(半導体層)とを有する。エピタキシャル層24は、一対の素子分離拡散層26によって素子分離されている。一対の素子分離拡散層26の上に、それぞれフィールド酸化膜40a、40bが形成されている。
(Embodiment)
FIG. 1 is a sectional view showing a structure of a power semiconductor device according to an embodiment. The
さらに、エピタキシャル層24の中にP型のボディ領域(P型ウェル)70が形成されている。ボディ領域70は、後述するゲート絶縁膜50の下面と接するチャネル領域を含む。
Further, a P-type body region (P-type well) 70 is formed in the
ボディ領域70に取り囲まれた領域に、ボディ領域70よりも浅く、高濃度のN型不純物が拡散したN+型のソース領域130が形成されている。
In a region surrounded by the
また、ボディ領域70に取り囲まれた領域には、フィールド酸化膜40aの側においてソース領域130に隣接して、高濃度のP型不純物が拡散したP+型の拡散領域150が形成されている。P+型の拡散領域150によりボディ領域70の電位が固定される。また、ボディ領域70に取り囲まれた領域には、チャネル領域の側においてソース領域130に隣接して、低濃度のN型不純物が拡散したN−型の拡散領域90が形成されている。
In the region surrounded by the
ソース領域130およびP+型の拡散領域150の表面にソースコンタクト領域180が設けられている。ソースコンタクト領域180として、たとえば、チタンシリサイドなどの金属シリサイドが用いられる。
また、エピタキシャル層24の上には、ボディ領域70から離間して、エピタキシャル層24よりも高濃度のN型不純物が拡散されたN−型のドリフト領域80が形成されている。
In addition, an N −
ドリフト領域80に取り囲まれた領域には、ドリフト領域80よりも高濃度のN型不純物が拡散されたN−型の拡散領域100が形成されている。
In a region surrounded by the
さらに、拡散領域100に取り囲まれた領域に拡散領域100よりも高濃度のN型不純物が拡散されたドレイン領域140が形成されている。すなわち、本実施の形態のパワー半導体装置では、N型不純物の濃度は、ドレイン領域140>拡散領域100>ドリフト領域80となっている。
Further, a
ドレイン領域140の表面にドレインコンタクト領域182が設けられている。ドレインコンタクト領域182として、たとえば、チタンシリサイドなどの金属シリサイドが用いられる。
A
ボディ領域70の一部であるチャネル領域、エピタキシャル層24の露出部分およびドリフト領域80の露出部分の一部の上方にゲート絶縁膜50を介してゲート電極60が設けられている。ゲート電極60は、たとえばポリシリコンにより形成される。ゲート電極60の側面および上面の一部分はシリコン酸化膜からなる絶縁膜62が形成され、上面の他の部分には、チタンシリサイドなどの金属シリサイドによって金属膜が形成されている。また、ゲート電極60の側面には絶縁膜62を介してサイドウォール110が設けられている。
A
ドリフト領域80および拡散領域100の露出面の上方ならびにドレイン側のサイドウォール110およびゲート電極60の上面に設けられた絶縁膜62のドレイン側の一部を被覆するようにシリサイドブロック170が形成されている。シリサイドブロック170によりドレイン領域140とゲート電極60との間のドリフト領域80および拡散領域100の低抵抗化が抑制され、ドレイン耐圧が向上する。
A
なお、ドレイン耐圧は、ドレイン領域140とゲート電極60とのオフセット量を変えることにより調節することができる。たとえば、ドレイン領域140とゲート電極60とのオフセット量を0.4μmとすることにより、ドレイン耐圧を13Vとすることができる。また、オフセット量を0.7μmとすることにより、ドレイン耐圧を18Vとすることができる。なお、ゲート電極60に印加される電圧は3Vである。
The drain breakdown voltage can be adjusted by changing the offset amount between the
本実施の形態に係るパワー半導体装置10によれば、ドレイン領域140とドリフト領域80との間に、ドリフト領域80よりN型不純物濃度が高く、ドレイン領域140よりN型不純物濃度が低い拡散領域100が形成されている。このため、ドレイン領域140とドリフト領域80との間における電界集中が緩和されるため、パワー半導体装置10の耐圧性を向上させることができる。
According to
続いて、実施の形態に係るパワー半導体装置10の製造方法について説明する。図2乃至図8は、実施の形態に係るパワー半導体装置10の製造方法を示す工程断面図である。
Next, a method for manufacturing the
まず、図2(A)に示すように、P型の単結晶半導体基板として、たとえばP型の単結晶のシリコン基板20を用意する。
First, as shown in FIG. 2A, for example, a P-type single
次に、図2(B)に示すように、シリコン基板20の上に素子形成領域をマスクするレジスト21を形成する。続いて、レジスト21をマスクとして、シリコン基板20の上面にB(ボロン)をイオン注入し、注入されたB(ボロン)を熱処理することにより活性化する。これにより、素子形成領域を素子分離する素子分離拡散層26aが形成される。この後、レジスト21を除去する。
Next, as shown in FIG. 2B, a resist 21 is formed on the
次に、図2(C)に示すように、シリコン基板20の上方にN−型のエピタキシャル層24をエピタキシャル成長させる。続いて、図2(B)と同様なレジスト(図示せず)を形成してエピタキシャル層24の上面にB(ボロン)をイオン注入し、注入されたB(ボロン)を熱処理することにより活性化する。これにより、下層の素子分離拡散層26aに達する上層の素子分離拡散層26bが形成される。以下、素子分離拡散層26aと素子分離拡散層26bとを合わせて素子分離拡散層26と呼ぶ。
Next, as shown in FIG. 2C, an N −
次に、図3(A)に示すように、乾式熱酸化法を用いてパッド酸化膜28を形成し、さらに、減圧CVD法あるいはLP−TEOS法を用いてパッド酸化膜28の上にシリコン窒化膜29を成膜する。
Next, as shown in FIG. 3A, a
次に、図3(B)に示すように、周知のフォトリソグラフィ法を用いて、素子分離領域に対応する部分が開口31となり、アクティブ領域に対応した所定パターンのレジスト30を形成する。続いて、レジスト30をマスクとしてフィールド素子分離領域のパッド酸化膜28、シリコン窒化膜29、エピタキシャル層24および素子分離拡散層26を選択的に除去する。この後、レジスト30を除去する。
Next, as shown in FIG. 3B, using a well-known photolithography method, a portion corresponding to the element isolation region becomes an
次に、図3(C)に示すように、高温湿式熱酸化法を用いて、アクティブ領域を挟む一対の素子分離領域にそれぞれフィールド酸化膜40a、40bを膨張酸化させる。この後、シリコン窒化膜29を除去する。
Next, as shown in FIG. 3C, the
次に、図4(A)に示すように、パッド酸化膜28を除去した後、乾式熱酸化法を用いてエピタキシャル層24の上にゲート絶縁膜50を形成する。ゲート絶縁膜50の膜厚は、たとえば、5〜20nmである。
Next, as shown in FIG. 4A, after the
次に、図4(B)に示すように、プラズマCVD法によりポリシリコン膜58を成膜する。ポリシリコン膜58の膜厚は、たとえば、100〜300nmである。
Next, as shown in FIG. 4B, a
次に、図4(C)に示すように、周知のフォトリソグラフィ法を用いてゲート電極形成領域がマスクされるようにレジスト32をパターニングする。続いて、レジスト32をマスクとして、図4(B)に示したポリシリコン膜58を選択的に除去し、ゲート電極60を形成する。ゲート電極60を形成した後、レジスト32を除去する。
Next, as shown in FIG. 4C, the resist 32 is patterned by using a well-known photolithography method so that the gate electrode formation region is masked. Subsequently, using the resist 32 as a mask, the
次に、図5(A)に示すように、熱酸化によりゲート電極60の上面および側面にシリコン酸化膜からなる絶縁膜62を形成する。
Next, as shown in FIG. 5A, an insulating
次に、図5(B)に示すように、周知のフォトリソグラフィ法を用いてP型ボディ領域に対応する部分が開口33となるようにレジスト34をパターニングする。続いて、レジスト34に形成された開口33を通してB(ボロン)をイオン注入し、P型のボディ領域70を形成する。B(ボロン)のドーズ量は、たとえば、5E11〜5E13cm−2である。
Next, as shown in FIG. 5B, the resist 34 is patterned using a known photolithography method so that the portion corresponding to the P-type body region becomes the
次に、図5(C)に示すように、周知のフォトリソグラフィ法を用いて低濃度N型領域およびドレイン領域に対応する部分が開口35となるようにレジスト36をパターニングする。続いて、レジスト36に形成された開口35を通してP(リン)をイオン注入し、ドリフト領域80を形成する。なお、P(リン)のドーズ量は、たとえば1E12〜5E13cm−2である。
Next, as shown in FIG. 5C, the resist 36 is patterned by using a well-known photolithography method so that portions corresponding to the low-concentration N-type region and the drain region become
次に、図6(A)に示すように、周知のフォトリソグラフィ法を用いてソース領域に対応する部分が開口37aおよびドレイン領域に対応する部分が開口37bとなるようにレジスト38をパターニングする。続いて、レジスト38に形成された開口37a、開口37bを通してP(リン)をイオン注入し、それぞれN−型の拡散領域90、拡散領域100を形成する。なお、P(リン)のドーズ量は、たとえば5E12〜1E14cm−2である。このように、ソース側のN−型の拡散領域90とドレイン側の電界緩和用のN−型の拡散領域100を同一工程で形成することにより、製造工程を簡便化し、製造時間および製造コストを低減することができる。
Next, as shown in FIG. 6A, the resist 38 is patterned using a known photolithography method so that the portion corresponding to the source region becomes the
次に、図6(B)に示すように、プラズマCVD法を用いてシリコン酸化膜(図示せず)を成膜した後、エッチバックによりゲート電極60の側面にサイドウォール110を形成する。
Next, as shown in FIG. 6B, after a silicon oxide film (not shown) is formed by plasma CVD, sidewalls 110 are formed on the side surfaces of the
次に、図6(C)に示すように、CVD法またはプラズマCVD法を用いて、シリコン窒化膜120を成膜する。
Next, as shown in FIG. 6C, a
次に、図7(A)に示すように、周知のフォトリソグラフィ法を用いて、ソース領域およびドレイン領域が開口となるような所定パターンのレジスト122を形成する。続いて、レジスト122をマスクとしてAs(ヒ素)をイオン注入した後、高速熱処理を行うことによりソース領域130およびドレイン領域140形成する。この際に、シリコン窒化膜120がバリア層となり、Asの拡散が抑制される。なお、As(ヒ素)のドーズ量は、たとえば、8E14〜8E15cm−2である。
Next, as shown in FIG. 7A, a resist 122 having a predetermined pattern in which the source region and the drain region become openings is formed by using a well-known photolithography method. Subsequently, As (arsenic) is ion-implanted using the resist 122 as a mask, the
ソース領域130およびドレイン領域140を形成した後、レジスト122を除去する。
After the
次に、図7(B)に示すように、周知のフォトリソグラフィ法を用いて、ソース領域130とフィールド酸化膜40aとの間の領域が開口となるような所定パターンのレジスト124を形成する。続いて、レジスト124をマスクとしてボディ領域に高濃度のボロンをイオン注入し、P+型の拡散領域150を形成する。P+型の拡散領域150を形成した後、レジスト124を除去する。
Next, as shown in FIG. 7B, a resist 124 having a predetermined pattern is formed by using a well-known photolithography method so that the region between the
次に、図7(C)に示すように、プラズマCVD法を用いてシリコン酸化膜160を全面に成膜する。
Next, as shown in FIG. 7C, a
次に、図8(A)に示すように、フォトリソグラフィ法を用いて、ドレイン領域140とゲート電極60とのオフセット部分、ゲート電極60のドレイン側の側面およびゲート電極60のドレイン側の上面の一部に相当するシリサイドブロック形成領域がマスクされるような所定パターンのレジスト126を形成する。さらに、レジスト126をマスクとして、図7(C)に示したシリコン酸化膜160を選択的に除去し、シリサイドブロック170を形成する。シリサイドブロック170を形成した後、レジスト126を除去する。
Next, as shown in FIG. 8A, by using a photolithography method, an offset portion between the
次に、図8(B)に示すように、物理気相成長(PVD:Physical Vapor Deposition)によりチタンを成膜した後、高速熱処理を行う。これにより、ソース領域130、P型の拡散領域150およびドレイン領域140の中のシリコンと成膜されたチタンとが反応し、ソース側、ドレイン側にそれぞれチタンシリサイド膜からなるソースコンタクト領域180、ドレインコンタクト領域182が形成される。この際に、シリサイドブロック170によりドレイン領域140とゲート電極60との間のドリフト領域80および拡散領域100が保護されるため、この領域の低抵抗化が抑制され、ドレイン耐圧が向上する。また、ゲート電極60の上面の露出部分にチタンシリサイド膜184が形成される。
Next, as shown in FIG. 8B, a titanium film is formed by physical vapor deposition (PVD), and then high-speed heat treatment is performed. As a result, silicon in the
以上の製造工程によれば、実施の形態に係るパワー半導体装置を製造することができる。 According to the above manufacturing process, the power semiconductor device according to the embodiment can be manufactured.
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。 The present invention is not limited to the above-described embodiments, and various modifications such as design changes can be added based on the knowledge of those skilled in the art. The form can also be included in the scope of the present invention.
たとえば、上述の実施の形態では、N型のパワー半導体装置が例示されていたが、P型のパワー半導体装置に適用可能であることは当業者であれば容易に理解可能である。 For example, in the above-described embodiment, an N-type power semiconductor device has been exemplified. However, it can be easily understood by those skilled in the art that the present invention can be applied to a P-type power semiconductor device.
また、上述の実施の形態では、ドレイン側の電界緩和用のN−型の拡散領域100の形成がソース側のN−型の拡散領域90の形成と同一工程にて行われているが、ドレイン側の電界緩和用のN−型の拡散領域100の形成工程を別途設けてもよい。
In the above-described embodiment, the N-
10 パワー半導体装置、20 シリコン基板、24 エピタキシャル層、26 素子分離拡散層、50 ゲート絶縁膜、60 ゲート電極、70 ボディ領域、80 ドリフト領域、90 拡散領域、100 拡散領域、130 ソース領域、150 拡散領域、170 シリサイドブロック、180 ソースコンタクト領域、182 ドレインコンタクト領域。 10 power semiconductor device, 20 silicon substrate, 24 epitaxial layer, 26 element isolation diffusion layer, 50 gate insulating film, 60 gate electrode, 70 body region, 80 drift region, 90 diffusion region, 100 diffusion region, 130 source region, 150 diffusion Region, 170 silicide block, 180 source contact region, 182 drain contact region.
Claims (4)
前記チャネル領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の一方の側において、前記ボディ領域に形成された第1導電型のソース領域と、
前記チャネル領域の他方の側において、前記ゲート電極から離間して第1導電型の半導体層に形成された第1導電型のドレイン領域と、
前記チャネル領域と前記ドレイン領域との間に形成された、前記ドレイン領域より不純物濃度が低い第1導電型の第1の不純物領域と、
前記第1の不純物領域と前記ドレイン領域との間に介在し、前記第1の不純物領域より不純物濃度が高く、前記ドレイン領域より不純物濃度が低い第1導電型の第2の不純物領域と、
を備えることを特徴とするパワー半導体装置。 A second conductivity type body region including a channel region formed in the first conductivity type semiconductor layer;
A gate electrode formed on the channel region via a gate insulating film;
A source region of a first conductivity type formed in the body region on one side of the channel region;
A first conductivity type drain region formed in a first conductivity type semiconductor layer spaced apart from the gate electrode on the other side of the channel region;
A first impurity region of a first conductivity type formed between the channel region and the drain region and having an impurity concentration lower than that of the drain region;
A second impurity region of a first conductivity type interposed between the first impurity region and the drain region, having a higher impurity concentration than the first impurity region and a lower impurity concentration than the drain region;
A power semiconductor device comprising:
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
ソース側の前記半導体層にチャネル領域を含む第2導電型のボディ領域を形成する工程と、
ドレイン側の前記半導体層に第1導電型の第1の不純物領域を形成する工程と、
ソース側において前記チャネル領域に隣接して前記ボディ領域に第1導電型の低濃度不純物領域を形成する工程と、
ドレイン側において、前記チャネル領域に対して前記第1の不純物領域が介在するように前記第1の不純物領域より不純物濃度が高い第1導電型の第2の不純物領域を形成する工程と、
ソース側において、前記チャネル領域に対して前記低濃度不純物領域が介在するように、前記ボディ領域に第1導電型のソース領域を形成する工程と、
ドレイン側において、前記チャネル領域に対して前記第1の不純物領域および前記第2の不純物領域が順に介在するように、前記第2の不純物領域より不純物濃度が高いドレイン領域を形成する工程と、
を備えることを特徴とするパワー半導体装置の製造方法。 Forming a gate insulating film on the semiconductor layer of the first conductivity type;
Forming a gate electrode on the gate insulating film;
Forming a second conductivity type body region including a channel region in the semiconductor layer on the source side;
Forming a first impurity region of a first conductivity type in the semiconductor layer on the drain side;
Forming a first conductivity type low concentration impurity region in the body region adjacent to the channel region on the source side;
Forming a second impurity region of a first conductivity type having an impurity concentration higher than that of the first impurity region so that the first impurity region is interposed in the channel region on the drain side;
Forming a source region of a first conductivity type in the body region such that the low concentration impurity region is interposed in the channel region on the source side;
Forming a drain region having an impurity concentration higher than that of the second impurity region such that the first impurity region and the second impurity region are sequentially interposed with respect to the channel region on the drain side;
A method for manufacturing a power semiconductor device, comprising:
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