JP3743905B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 238000000034 method Methods 0.000 claims description 47
- 238000001312 dry etching Methods 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 21
- 229920000642 polymer Polymers 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 12
- 239000011368 organic material Substances 0.000 claims description 3
- 238000001035 drying Methods 0.000 claims 1
- 239000007789 gas Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 14
- 238000007796 conventional method Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より具体的には、ビットライン形成用コンタクトホールを微細な大きさに制御することができる半導体装置の製造方法に関する。
【0002】
【従来の技術】
一般に、半導体基板と配線との間、又は、上下層の配線間を電気的に接続するための接続通路として、コンタクトホールを形成し、このコンタクトホールに金属を埋め込んで、上下層間等を接続する配線として使用している。
【0003】
しかし、最近の半導体装置の高集積化に伴って、コンタクトホールの大きさをさらに小さくすることが要求されている。そのような要求に応じて、コンタクトホールの大きさを微細化するための技術開発が進められている。
【0004】
図1A〜図1Eは、従来の技術に係る半導体装置の製造方法を説明するための図であり、各製造過程における半導体装置の断面構造を示す図である。
【0005】
ここで、図1Aは、半導体基板上に絶縁層、反射防止層及び感光膜を形成し、さらに感光膜に開口部を有するパターンを形成した状態、図1Bは、1次エッチング処理により反射防止層に開口部を形成した状態、図1Cは、2次エッチング処理により絶縁層にコンタクトホールを形成した状態、図1Dは、感光膜及び反射防止層を除去してコンタクトホールを残した状態、図1Eは、コンタクトホール部に金属を埋め込み、さらにコンタクトホール部および絶縁層の上に金属層を被覆しビットラインを形成した状態における断面構造である。
【0006】
また、図2は、図1Cに示す断面構造に対応する構造部のTEM写真である。
【0007】
従来の技術に係る半導体装置の製造方法は、まず、図1Aに示すように、トランジスタを含む半導体基板100の全面に、化学気相成長(以下、CVDと記す)法によって、絶縁層104となる酸化シリコン層を形成した後、絶縁層104の上に、有機質材料からなる反射防止層106を形成する。この際、反射防止層106は、その後の露光処理の際に、照射された光が絶縁層104で反射することを防止する役割をする。なお、符号102は、ソース/ドレイン領域等の導電領域を示している。
【0008】
次に、反射防止層106上に感光膜(フォトレジスト膜)を塗布し、露光及び現像して導電領域102に対応する箇所を露出させるための感光膜パターン(PR)108を形成する。この際、感光膜パターン108の前記導電領域に対応した開口部の内径を小さくするために、感光膜パターンを加熱することによるリフロー処理を施す。ここで、符号a1は上記の開口部の内径を表しており、現状のフォトレジスト装置を利用して形成できる大きさは、最も小さい内径で、おおよそ0.16〜0.18μmの範囲、0.17μm程度である。
【0009】
次に、図1Bに示すように、前記の感光膜パターン(PR)108をマスクとして、1次乾式エッチング処理により、前記の開口部に対応する箇所の反射防止層を除去する。この1次乾式エッチング処理では、エッチング用ガス120として、CH4、Ar及びO2ガスの混合ガスが用いられている。この混合ガスは、前記の感光膜パターン(PR)108の開口部に露出している反射防止層と化学反応し、この部分の反射防止層を除去する。なお、符号107は、前記の1次乾式エッチング処理の後、残留している反射防止層を示しており、残留した反射防止層107に形成されている開口部の側壁部は、垂直な側面プロファイルを有する。
【0010】
その後、図1C及び図2に示すように、前記の感光膜パターン(PR)108をマスクとして、2次乾式エッチング処理により、絶縁層を除去してコンタクトホール130を形成する。この2次乾式エッチング処理では、エッチングガス122として、C4H8、CH2F2及びArの混合ガスが用いられている。この混合ガスは、感光膜パターン(PR)108の開口部に露出している部分の絶縁層105と化学反応し、この開口部に対応する箇所の絶縁層を除去する。
【0011】
前記のコンタクトホール130の内径は、最初に形成した開口部の内径と同一の大きさであり、0.16〜0.18μmの範囲、0.17μm程度である。なお、符号105は、前記の2次乾式エッチング処理の後、残留している絶縁層を示したものである。
【0012】
次に、図1Dに示すように、感光膜パターン(PR)108と残留している反射防止層107を除去する。
【0013】
その後、図1Eに示すように、図1Dに示したコンタクトホール130を埋め込むように、スパッタ法により金属層を形成し、さらに、この金属層にパターンエッチングを施して、ビットライン132を形成する。
【0014】
表1に、上述の従来の技術によって、ウェーハに形成されるコンタクトホールのCD(Critical Dimension)値を調査した結果を示す。表1には、ウェーハの各位置におけるコンタクトホールの内径(絶縁層部の内径:a1、単位:μm)が示されており、符号‘C’はウェーハの中心部、その他の記号は中心部(C)を基準として、‘L’は左側部、‘R’は右側部、‘T’は上側部、‘B’は下側部、‘LT’は左側部(L)と上側部(T)との間の45°部、‘RT’は、右側部(R)と上側部(T)との間の45°部、‘RB’は右側部(R)と下側部(B)との間の45°部、‘LB’は、左側部(L)と下側部(B)との間の45°部を各々意味する。
【0015】
【表1】
【0016】
表1に示されているように、CD値は0.144〜0.180の範囲であり、平均値は0.159μmとなっている。従来の技術による半導体装置の製造方法では、前記の第1及び第2乾式エッチングにより、0.16〜0.18μmの内径のコンタクトホールが形成されると述べたが、表1の数値はほぼ同等の値である。このように、従来の技術で形成できるコンタクトホールの内径には限界があり、0.16 μm以下というような内径のコンタクトホールを形成することは困難である。
【0017】
また、従来の技術では、感光膜パターンの形成の際に、リフロー処理が行なわれるので、ウェーハのCD値の均一性が低下するという問題がある。
【0018】
【発明が解決しようとする課題】
本発明は、前述の従来の問題点を解決するためになされたものであり、0.16μm以下の微細な内径のビットライン用コンタクトホールを形成することができる半導体装置の製造方法を提供することを目的としている。
【0019】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、導電領域を含む基板上に絶縁層及び反射防止層を順に形成するステップ、該反射防止層上の前記導電領域に対応した箇所に開口部を有する感光膜パターンを形成するステップ、該感光膜パターンをマスクとして、SO2及びHeの混合ガスを用いて、1次乾式エッチング処理を行うことにより、前記開口部に対応する箇所の前記反射防止層を除去すると共に、前記1次乾式エッチング処理により露出した前記反射防止層の側壁面に、前記1次エッチング処理の際に生成したポリマを付着させることにより、ポリマ側壁を形成するステップ、前記感光膜パターン及び前記ポリマ側壁をマスクとして、2次乾式エッチング処理により、前記絶縁層を除去してコンタクトホールを形成するステップ、及び前記感光膜パターン、残留している前記反射防止層及び前記ポリマ側壁を除去するステップとを含むことを特徴とする。
【0020】
【発明の実施の形態】
以下、本発明に係る好ましい実施の形態について、添付した図面を参照し、詳細に説明する。
【0021】
図3A〜図3Eは、本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、各製造過程における半導体装置の断面構造を示す図である。
【0022】
ここで、図3Aは、半導体基板上に絶縁層、反射防止層及び感光膜を形成し、さらに感光膜に開口部を有するパターンを形成した状態、図3Bは、1次エッチング処理により反射防止層に開口部を形成した状態、図3Cは、2次エッチング処理により絶縁層にコンタクトホールを形成した状態、図3Dは、感光膜及び反射防止層を除去してコンタクトホールを残した状態、図3Eは、コンタクトホール部に金属を埋め込み、さらにコンタクトホール部および絶縁層の上に金属層を被覆しビットラインを形成した状態における断面構造を示す図である。
【0023】
また、図4は、図3Cに示す断面構造に対応する構造部のTEM写真である。
【0024】
本発明に係る半導体装置の製造方法においては、図3Aに示すように、はじめに、半導体基板200上に、CVD法により、絶縁層204となる酸化シリコン層を形成する。その後、絶縁層204上に、有機質材料により反射防止層206を形成する。なお、この段階で、半導体基板200には、ソース/ドレイン等の導電領域202とゲート(図示せず)を含むトランジスタが形成されている。
【0025】
次に、反射防止層206の上に感光膜を塗布し乾燥させた後、露光及び現像を行い、導電領域202に対応した箇所に開口部を有する感光膜パターン(PR)208を形成する。
【0026】
a2は、感光膜パターンの開口部の内径を表しており、この開口部の内径は、現在のフォトレジスト装置を利用して形成することができるコンタクトホールの最小径に相当する。したがって、a1は、おおよそ0.16〜0.18μmの範囲であり、0.17μm程度である。
【0027】
次に、図3Bに示すように、感光膜パターン(PR)208をマスクとして、1次乾式エッチング処理により、上記の開口部に箇所する反射防止層206を除去する。この1次乾式エッチング処理には、1次エッチング用ガス220として、SO2とHeの混合ガスを利用する。これらの混合ガスに、さらにC-H-F系のガスを混合してもよい。このような混合ガスは、感光膜パターン(PR)208に形成されている開口部に露出している箇所の反射防止層206と化学反応を起こし、露出した部分の反射防止層206を除去する。
【0028】
上記の1次乾式エッチング処理の過程で用いられるSO2ガスは、O2ガスのように反応性が強くはなく、側壁面に対するエッチング作用が弱い。そのため、SO2ガスは、開口部230の側壁面を除去する作用が小さく、かつエッチングにより生成した浮遊物と反応してポリマを生成する働きを持っている。そして、このポリマが、エッチングにより開口部に露出した反射防止層206の側壁面に付着し、ポリマ側壁210を形成する。したがって、はじめの開口部の内径a2より小さい内径部が生成される。
【0029】
図3Bに示されているb2は、開口部の内ポリマ側壁210が形成された部位の内径を意味し、b2はa2より小さいことが明らかである。また、b2は0.13(0.15μmの範囲であり、0.14μm程度である。
【0030】
上記の1次乾式エッチング処理の後、図3C及び図4に示すように、感光膜パターン208及びポリマ側壁210をマスクとして、2次乾式エッチング処理を行い、絶縁層204の内、開口部に位置する部分を除去して、コンタクトホール230を形成する。この2次乾式エッチング処理では、2次エッチング用ガス222として、C4H8、CH2F2及びArの混合ガスを利用するのがよい。これらの混合ガスには、さらにCF4ガスを混合してもよい。このような混合ガスによりエッチングされた絶縁層205の側壁面のプロファイルは、基板200面に対してほぼ垂直となる。
【0031】
上記の2次乾式エッチング処理までの過程を経て得られるコンタクトホール230は、その内径がa2より小さく、b2のような大きさとなる。
【0032】
次に、図3Dに示すように、感光膜パターン208及び反射防止層207を除去することにより、導電領域202及び絶縁層205の表面が露出した状態とする。
【0033】
さらに、図3Eに示すように、コンタクトホール230部を埋め込み、コンタクトホール230部及び絶縁層205の表面を覆うように、スパッタ法により金属層を形成した後、金属層をパターンエッチングすることにより、ビットライン232を形成する。
【0034】
表2に、上記の実施の形態に示した方法によって、ウェーハに形成されるコンタクトホールのCD(Critical Dimension)値を調査した結果を示す。表2には、ウェーハの各位置におけるコンタクトホールの内径(絶縁層部の内径:b2、単位:μm)が示されており、符号‘C’はウェーハの中心部、その他の記号は中心部(C)を基準として、‘L’は左側部、‘R’は右側部、‘T’は上側部、‘B’は下側部、‘LT’は左側部(L)と上側部(T)との間の45°部、‘RT’は右側部(R)と上側部(T)との間の45°部、‘RB’は右側部(R)と下側部(B)との間の45°部、‘LB’は左側部(L)と下側部(B)との間の45°部を各々意味する。
【0035】
【表2】
【0036】
表2から明らかなように、CD値は0.143〜0.155μmの範囲にあり、その平均値は0.148μmである。表1に示した従来の技術による場合のCD値に比べると、ばらつきが小さくほぼ均一であり、かつ値が小さい。
【0037】
【発明の効果】
上述のように、本発明に係る半導体装置の製造方法においては、反射防止層をエッチング処理する際に、エッチング用ガスとしてのSO2ガスを用いる。このSO2ガスの作用によって生成するポリマが、開口部に露出している反射防止層の側壁面に付着してポリマ側壁を形成するので、このポリマ側壁によって、開口部の内、内径の小さい部分が形成される。このポリマ側壁は、以後の絶縁層のエッチング処理の際に、感光膜パターンと共にマスクの役割をする。したがって、ポリマ側壁の厚みに相当する大きさだけ、ビットライン形成用のコンタクトホールの内径が小さくなる。そのために、ビットライン形成用のコンタクトホールの内径を、0.16μm以下というような小さな径に制御することができる。
【0038】
また、本発明に係る半導体装置の製造方法では、感光膜パターンをリフローする処理を含まないので、ウェーハのCD値の均一性を向上させることができる。
【0039】
その他、本発明は、その要旨を逸脱しない範囲で、多様な変更を行うことができる。
【図面の簡単な説明】
【図1A】従来の技術に係る半導体装置の製造方法を説明するための図であり、半導体基板上に絶縁層、反射防止層及び感光膜を形成し、さらに感光膜に開口部を有するパターンを形成した状態の半導体装置の断面構造を示す図である。
【図1B】従来の技術に係る半導体装置の製造方法を説明するための図であり、1次エッチング処理により反射防止層に開口部を形成した状態の半導体装置の断面構造を示す図である。
【図1C】従来の技術に係る半導体装置の製造方法を説明するための図であり、2次エッチング処理により絶縁層にコンタクトホールを形成した状態の半導体装置の断面構造を示す図である。
【図1D】従来の技術に係る半導体装置の製造方法を説明するための図であり、感光膜及び反射防止層を除去してコンタクトホールを残した状態の半導体装置の断面構造を示す図である。
【図1E】従来の技術に係る半導体装置の製造方法を説明するための図であり、コンタクトホール部に金属を埋め込み、さらにコンタクトホール部および絶縁層の上に金属層を被覆しビットラインを形成した状態における断面構造である。
【図2】図1Cに示す断面構造に対応する構造部のTEM写真である。
【図3A】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、半導体基板上に絶縁層、反射防止層及び感光膜を形成し、さらに感光膜に開口部を有するパターンを形成した状態における半導体装置の断面構造を示す図である。
【図3B】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、1次エッチング処理により反射防止層に開口部を形成した状態における半導体装置の断面構造を示す図である。
【図3C】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、2次エッチング処理により絶縁層にコンタクトホールを形成した状態における半導体装置の断面構造を示す図である。
【図3D】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、感光膜及び反射防止層を除去してコンタクトホールを残した状態における半導体装置の断面構造を示す図である。
【図3E】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、コンタクトホール部に金属を埋め込み、さらにコンタクトホール部および絶縁層の上に金属層を被覆しビットラインを形成した状態における半導体装置の断面構造を示す図である。
【図4】図3Cに示す断面構造に対応する構造部のTEM写真である。
【符号の説明】
200 半導体基板
202 導電領域
204,205 絶縁層
206 反射防止層
208 感光膜パターン
210 ポリマ側壁
220 1次乾式エッチング用ガス
222 2次乾式エッチング用ガス
230 コンタクトホール
232 ビットライン
Claims (8)
- 導電領域を含む基板上に絶縁層及び反射防止層を順に形成するステップ、
前記反射防止層上の前記導電領域に対応した箇所に開口部を有する感光膜パターンを形成するステップ、
該感光膜パターンをマスクとして、SO2及びHeの混合ガスを用いて、1次乾式エッチング処理を行うことにより、前記開口部に対応した箇所の前記反射防止層を除去すると共に、前記1次乾式エッチングにより露出した前記反射防止層の側壁面に、前記1次乾式エッチング処理の際に生成したポリマを付着させることにより、ポリマ側壁を形成するステップ、
前記感光膜パターン及び前記ポリマ側壁をマスクとして、2次乾式エッチング処理により、前記絶縁層を除去してコンタクトホールを形成するステップ、及び前記感光膜パターン、残留している前記反射防止層及び前記ポリマ側壁を除去するステップとを含むことを特徴とする半導体装置の製造方法。 - 前記反射防止層を、有機質材料で形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記1次乾式エッチング処理の際に、C-H-F系のガスを含む混合ガスを用いることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記2次乾式エッチング処理の際に、CF4ガスを含む混合ガスを用いることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記2次乾式エッチング処理の際に、C4H8、CH2F2及びArの混合ガスを用いることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記感光膜パターンを除去した後に、前記コンタクトホール部に金属を埋め込むと共に、該コンタクトホール部及び前記絶縁層に金属を被覆し、ビットラインを形成するステップを、さらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記感光膜パターンに形成する開口部の内径を、0.16〜0.18μmの大きさとすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記コンタクトホールの内径を、0.13〜0.15μmの大きさに形成することを特徴とする請求項1に記載の半導体装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0063309A KR100415088B1 (ko) | 2001-10-15 | 2001-10-15 | 반도체장치의 제조방법 |
KR2001-063309 | 2001-10-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003124315A JP2003124315A (ja) | 2003-04-25 |
JP3743905B2 true JP3743905B2 (ja) | 2006-02-08 |
Family
ID=19715114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002027674A Expired - Fee Related JP3743905B2 (ja) | 2001-10-15 | 2002-02-05 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6579808B2 (ja) |
JP (1) | JP3743905B2 (ja) |
KR (1) | KR100415088B1 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4034164B2 (ja) * | 2002-10-28 | 2008-01-16 | 富士通株式会社 | 微細パターンの作製方法及び半導体装置の製造方法 |
KR20040061616A (ko) * | 2002-12-31 | 2004-07-07 | 동부전자 주식회사 | 비휘발성 메모리 장치의 제조 방법 |
US7180918B2 (en) * | 2003-05-16 | 2007-02-20 | Metal Improvement Company, Llc | Self-seeded single-frequency solid-state ring laser and system using same |
US7030008B2 (en) * | 2003-09-12 | 2006-04-18 | International Business Machines Corporation | Techniques for patterning features in semiconductor devices |
US7209500B2 (en) * | 2003-10-30 | 2007-04-24 | Metal Improvement Company, Llc | Stimulated Brillouin scattering mirror system, high power laser and laser peening method and system using same |
US7271106B2 (en) * | 2004-08-31 | 2007-09-18 | Micron Technology, Inc. | Critical dimension control for integrated circuits |
US7265176B2 (en) * | 2005-01-31 | 2007-09-04 | E. I. Du Pont De Nemours And Company | Composition comprising nanoparticle TiO2 and ethylene copolymer |
US7361588B2 (en) * | 2005-04-04 | 2008-04-22 | Advanced Micro Devices, Inc. | Etch process for CD reduction of arc material |
US7341956B1 (en) * | 2005-04-07 | 2008-03-11 | Spansion Llc | Disposable hard mask for forming bit lines |
US7432178B2 (en) * | 2005-10-21 | 2008-10-07 | Advanced Micro Devices, Inc. | Bit line implant |
US7253057B1 (en) * | 2006-04-06 | 2007-08-07 | Atmel Corporation | Memory cell with reduced size and standby current |
US7767365B2 (en) * | 2006-08-31 | 2010-08-03 | Micron Technology, Inc. | Methods for forming and cleaning photolithography reticles |
US7517804B2 (en) * | 2006-08-31 | 2009-04-14 | Micron Technologies, Inc. | Selective etch chemistries for forming high aspect ratio features and associated structures |
US7648806B2 (en) * | 2007-02-02 | 2010-01-19 | Micron Technology, Inc. | Phase shift mask with two-phase clear feature |
KR101994079B1 (ko) | 2012-10-10 | 2019-09-30 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
CN105336664B (zh) * | 2014-06-13 | 2018-06-01 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀方法 |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3014111B2 (ja) | 1990-02-01 | 2000-02-28 | 科学技術振興事業団 | 大気圧グロープラズマエッチング方法 |
US5322785A (en) | 1990-04-26 | 1994-06-21 | New England Biolabs, Inc. | Purified thermostable DNA polymerase obtainable from thermococcus litoralis |
JPH05275190A (ja) | 1992-03-24 | 1993-10-22 | Semiconductor Energy Lab Co Ltd | エッチング装置及びエッチング方法 |
JP3383058B2 (ja) | 1994-02-23 | 2003-03-04 | 大豊工業株式会社 | アルミニウム合金軸受の製造方法 |
JP3348553B2 (ja) * | 1994-12-28 | 2002-11-20 | ソニー株式会社 | 接続孔の形成方法 |
US5763327A (en) | 1995-11-08 | 1998-06-09 | Advanced Micro Devices, Inc. | Integrated arc and polysilicon etching process |
US5910453A (en) | 1996-01-16 | 1999-06-08 | Advanced Micro Devices, Inc. | Deep UV anti-reflection coating etch |
KR100232187B1 (ko) | 1996-12-27 | 1999-12-01 | 김영환 | 반사방지막 식각방법 |
KR19980057105A (ko) * | 1996-12-30 | 1998-09-25 | 김영환 | 반도체 장치의 콘택홀 형성방법 |
US5935762A (en) | 1997-10-14 | 1999-08-10 | Industrial Technology Research Institute | Two-layered TSI process for dual damascene patterning |
US6103632A (en) | 1997-10-22 | 2000-08-15 | Applied Material Inc. | In situ Etching of inorganic dielectric anti-reflective coating from a substrate |
JP3252780B2 (ja) * | 1998-01-16 | 2002-02-04 | 日本電気株式会社 | シリコン層のエッチング方法 |
KR100280622B1 (ko) * | 1998-04-02 | 2001-03-02 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
US6110826A (en) | 1998-06-08 | 2000-08-29 | Industrial Technology Research Institute | Dual damascene process using selective W CVD |
KR20000015122A (ko) * | 1998-08-27 | 2000-03-15 | 윤종용 | 반도체 소자의 바이어 컨택 형성 방법 |
US6242165B1 (en) | 1998-08-28 | 2001-06-05 | Micron Technology, Inc. | Supercritical compositions for removal of organic material and methods of using same |
JP4062787B2 (ja) | 1998-09-30 | 2008-03-19 | 日本ケミコン株式会社 | 固体電解コンデンサとその製造方法 |
JP2000114108A (ja) | 1998-09-30 | 2000-04-21 | Nippon Chemicon Corp | 固体電解コンデンサとその製造方法 |
US6245669B1 (en) | 1999-02-05 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | High selectivity Si-rich SiON etch-stop layer |
US6153541A (en) | 1999-02-23 | 2000-11-28 | Vanguard International Semiconductor Corporation | Method for fabricating an oxynitride layer having anti-reflective properties and low leakage current |
US6136679A (en) | 1999-03-05 | 2000-10-24 | Taiwan Semiconductor Manufacturing Company | Gate micro-patterning process |
US6415198B1 (en) * | 1999-06-25 | 2002-07-02 | Applied Materials, Inc. | Plasma etching of silicon using a chlorine chemistry augmented with sulfur dioxide |
US6177355B1 (en) | 1999-08-31 | 2001-01-23 | Advanced Micro Devices, Inc. | Pad etch process capable of thick titanium nitride arc removal |
KR20010046749A (ko) * | 1999-11-15 | 2001-06-15 | 박종섭 | 반도체 소자의 노드 콘택 형성방법 |
US6174818B1 (en) | 1999-11-19 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | Method of patterning narrow gate electrode |
-
2001
- 2001-10-15 KR KR10-2001-0063309A patent/KR100415088B1/ko not_active IP Right Cessation
-
2002
- 2002-02-05 US US10/067,955 patent/US6579808B2/en not_active Expired - Fee Related
- 2002-02-05 JP JP2002027674A patent/JP3743905B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20030031599A (ko) | 2003-04-23 |
US20030096503A1 (en) | 2003-05-22 |
JP2003124315A (ja) | 2003-04-25 |
KR100415088B1 (ko) | 2004-01-13 |
US6579808B2 (en) | 2003-06-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040430 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051014 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051019 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051108 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131202 Year of fee payment: 8 |
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