JP3739813B2

JP3739813B2 - 半導体メモリ装置の製造方法

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Publication number: JP3739813B2
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Authority: JP
Inventors: ヨン・ゴン・ゾン
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Publication date: 2006-01-25
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Description

【０００１】
【産業上の利用分野】
本発明は、半導体メモリ装置及びその製造方法に関し、特にスタックトキャパシタを備えた半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の発展にしたがって一つの半導体チップ上に高い集積度で多くの素子を集積させる作業が活発に進行されている。特に、ＤＲＡＭのメモリセルにおいて、素子の大きさを最小にするため多様なセル構造が提案された。
【０００３】
高集積化のために、チップ上で占有する面積を最小にするという面から、メモリセルは一つのトランジスタと一つのキャパシタとから構成するのが望ましい。このように一つのトランジスタとひとつのキャパシタとから構成されるメモリセルにおいて、信号電荷はトランジスタ（スイッチングトランジスタ）に連結されるキャパシタのストリッジノード（ｓｔｏｒａｇｅｎｏｄｅ）に貯蔵される。したがって、半導体メモリ装置の高集積化によってメモリセルの大きさが小型化になると、これによりキャパシタの大きさも小型化されるので、ストリッジノードに貯蔵できる信号電荷の数も減少されることとなる。
【０００４】
所望する信号を誤動作しないで伝達するためには、信号伝達に必要とするキャパシタの容量を確保するためにメモリセルのキャパシタストリッジノードが、任意の設定された値以上の表面積を有さなければならない。すなわち、メモリセルの大きさを縮小するにあたっては、キャパシタストリッジノードが半導体基板上の制限された領域内で、相対的に大きい表面積としなければならない。
【０００５】
このように、キャパシタストリッジノードの表面積を増大させるために提案されたいろいろメモリセル構造の中でスタックトキャパシタは、ソフトエラー（ｓｏｆｔｅｒｒｏｒ）の影響が小さくて高集積化を図ることができるという利点を有するキャパシタ構造である。
また、スタックトキャパシタのメモリセルは大量生産に適合し、工程が容易であるという利点もある。
【０００６】
キャパシタ容量を増大させるためのスタックトキャパシタの構造の一つとして、Ｈ．Ｏｇａｗａ等により発表された技術（米国特許５，１６４，３３７）を図１〜７を参照して説明する。
図１に示すように、Ｐ型シリコン基板上にソース／ドレーンとなるＮ型不純物領域１９とゲート電極２とからなるスイッチングトランジスタ５０を形成する。前記形成されたスイッチングトランジスタ５０の全面に第１酸化膜３，窒化膜４，第２酸化膜５を順次積層して多層の絶縁膜を形成する。
図２に示すように、前記スイッチングトランジスタ５０と後工程で形成されるキャパシタストリッジノードとを連結するためのコンタクトホール１８を写真エッチング工程により形成した後、前記コンタクトホール１８を含む前記第２酸化膜５の全面に第１導電層６を形成する。
【０００７】
図３に示すように、前記第１導電層６上に湿式エッチングの特性の異なる２層以上の絶縁膜（第１ＮＳＧ膜（ＮｏｎｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓｌａｙｅｒ）７，ＰＳＧ膜（Ｐｈｏｓｐｈｏ−ＳｉｌｉｃａｔｅＧｌａｓｓｌａｙｅｒ）８，第２ＮＳＧ膜９）を交互に積層して多層膜８０を形成する。
前記多層膜８０を異方性エッチングによりエッチングして所定パターンを形成する。
【０００８】
図４に示すように、ＮＨ₄ ：ＨＦ＝２０：１溶液を利用して前記パターニングされた多層膜８０を等方性エッチング（ＩｓｏｔｒｏｐｉｃＥｔｃｈｉｎｇ）により２分間湿式エッチングし、多層膜にエッチング程度差に応じた屈曲部を形成する。
図５に示すように、前記結果物の全面にわたって第２導電層１０を形成した後図６に示すように、異方性エッチングによりエッチングバックして第２導電層１０が前記多層膜７，８，９の側壁にだけ残るようにした後、継続して露出されている第１導電層６をエッチングする。
【０００９】
図６に示すように、前記多層膜７，８，９および第１導電層６の下方の前記第２酸化膜５を湿式エッチングにより除去することにより、第１導電層６と第２導電層１０とからなるキャパシタストリッジノード１１を完成する。
以後、一般のキャパシタの形成工程を利用して前記ストリッジノードの全表面に誘電体膜とプレート電極（図示せず）を形成することにより、ボックス状の半導体メモリセルのキャパシタを完成する。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような従来技術は、多層の絶縁膜のエッチング速度差を利用して湿式エッチングにより多層の絶縁膜に屈曲部を形成する。このとき湿式エッチングの際エッチング量を正確に調節し難い問題があり、ストリッジノードが多層構造となればなるほど、スイッチングトランジスタとキャパシタストリッジノードとを連結するためのコンタクトホール１８に形成される第１導電層からなる柱の機械的な強度が劣化して信頼性が低下する問題が発生する。
本発明の目的は、半導体メモリ装置の多層構造のキャパシタの容量を増大させると共に工程の信頼性を向上させることにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、半導体基板１００と、前記半導体基板１００上に形成されゲート電極２１とソース／ドレーン領域２２とからなるトランジスタと、前記トランジスタの全表面に形成されたトランジスタのソース／ドレーン領域２２の部分を露出させる開口部を有するコンタクトホールを備えた絶縁膜２３と、前記絶縁膜に形成されたコンタクトホールの内側面およびコンタクトホールの前記開口部に沿って形成され、前記絶縁膜２３の上部の所定部分まで延長して形成された第１導電層２６と前記第１導電層２６の上に形成され、内方に向かって湾曲した形状を有する第２導電層３４とから構成されるキャパシタストリッジノードとを含み、前記第１の導電層（２６）と前記第２の導電層（３４）との接側部の上方に、キャパシタプレート電極（３７）が入り込むことを特徴とする。
【００１２】
上記の目的を達成するための本発明の半導体メモリ装置の製造方法は、半導体基板１００上にトランジスタを形成する過程と、前記トランジスタの形成された半導体基板の全表面に絶縁膜２４を形成する過程と、前記絶縁膜２４を選択的にエッチングして開口部を有するコンタクトホールを形成する過程と、全面に第１導電層２６、エッチング阻止膜２７および仮膜２８を順次形成する過程と、前記仮膜２８とエッチング阻止膜２７を第１導電層が露出するように選択的にエッチングする過程と、全面に絶縁膜を形成した後エッチングバックして前記仮膜２８の側面に仮膜側壁３０を形成する過程と、前記仮膜２８および仮膜側壁３０をマスクとして前記第１導電層２６をパターニングする過程と、全面に絶縁膜を形成する過程と、前記仮膜２８および仮膜側壁３０上方を含む所定の領域の前記絶縁膜を選択的にエッチングする過程と、前記仮膜２８および仮膜側壁３０を除去し、内部空間３３を形成する過程と、全面に第２導電層（３４）を形成する過程と、前記第２導電層３４をエッチングバックし、前記内部空間３３内部に形成された前記第２の導電層以外の第２の導電層を除去する過程と、および前記絶縁膜を除去して第１導電層２６と第２導電層３４とからなるキャパシタストリッジノード（３５）を形成する過程と、を含む。
【００１３】
【実施例】
以下、本発明の半導体メモリ装置を図面に基づいて詳述する。
図１９は、本発明の一実施例による半導体メモリ装置の断面構造を示す。
図に示すように、活性領域と素子分離領域とに区分された半導体基板１００の活性領域にゲート電極２１とソース／ドレーン領域２２とからなるスイッチングトランジスタが形成され、このスイッチングトランジスタの全面に第１絶縁膜２３として酸化膜が形成されている。前記酸化膜２３には前記スイッチングトランジスタと後工程により形成されるキャパシタとを連結するためのコンタクトホールが、ソース／ドレーン領域２２の部分に形成されている。
【００１４】
前記コンタクトホールを介してキャパシタストリッジノードがスイッチングトランジスタのソース（またはドレーン）領域２２と連結される。前記キャパシタストリッジノードは第１導電層２６と第２導電層層３４とからなる積層構造を有する。
前記積層構造のストリッジノードの第１導電層２６は、前記コンタクトホールの内面に沿って形成され、コンタクトホール上方の部位で曲面状をなし、コンタクトホールの形成された前記第１絶縁膜２３の上方まで延長形成され、また、前記積層構造のストリッジノードの第２導電層３４は、内方に曲面状でなっており、かつ前記第１絶縁膜２３の上に形成された第１導電層２６上に形成された構造となっている。
前記連結された積層構造のストリッジノードの全表面には、キャパシタ誘電体膜３６が形成され、この誘電体膜３６の全表面にはキャパシタプレート電極３７が形成されている。
【００１５】
このように、本発明の半導体メモリ装置のキャパシタは、上下層の導電膜の積層構造を有するストリッジノードから構成され、スイッチングトランジスタとキャパシタとを連結するためのコンタクトホールの上方の曲面部を利用することにより、曲面部に沿って形成される下層導電膜の被着性（ステップカバレジ）が向上され、ストリッジノードの表面積が増加されて大容量のキャパシタを実現することができる。
【００１６】
次に図８〜１８を参照して本発明の第１実施例の半導体メモリ装置のキャパシタの製造方法について説明する。
図８に示すように、活性領域（Ａｃｔｉｖｅｒｅｇｉｏｎ）と素子分離領域（Ｆｉｅｌｄｒｅｇｉｏｎ）とに区分された半導体基板１００の活性領域に、ゲート電極２１とソース／ドレーン領域２２とからなるスイッチングトランジスタを形成する。前記結果物の全面に第１絶縁膜２３、例えば酸化膜を形成し、その上に前記第１絶縁膜２３である酸化膜２３とエッチング選択比の大きい第２絶縁膜、例えば窒化膜２４をＳｉｌｌ₄ ガスとＯＮ₃ ガス等を利用してＬＰＣＶＤまたはＰＥＣＶＤ法により、１０００Å〜２０００Åの厚さで形成した後、写真エッチング工程により所定パターンでパターニングする。
【００１７】
図９に示すように、窒化膜パターン２４の形成された酸化膜２３上に第３絶縁膜２５、例えばシリコン膜または窒化膜を１０００Å〜２０００Åの厚さで形成した後、Ｃｌ₂ またはＣＦ₄ 等のようなＣｌまたはＦを含むガスを利用して異方性乾式エッチングによりエッチングバックして前記窒化膜パターン２４の側面に側壁２５を形成する。
図１０に示すように、前記形成された窒化膜パターン２４および側壁２５をマスクとしてその下部の酸化膜２３をＣＨＦ₃ ガス等を利用して選択的に乾式エッチングして前記形成されたスイッチングトランジスタのソース（またはドレーン）領域２２が露出されるように、コンタクトホールを形成する。前記結果物の全面に第１導電層２６，エッチング阻止膜２７，仮膜２８を順次形成する。この時第１導電層２６は非晶質シリコン膜またはポリシリコン膜等のシリコン膜をＳｉＨ₄，ＰＨ₃等の混合ガスを利用して低圧気相化学蒸着法により、５４０℃〜６２０℃で５００Å〜１５００Åの厚さで形成し、エッチング阻止膜２７は乾式エッチングに対して前記第１導電層２６であるシリコン膜とエッチング選択性のある物質、たとえばポリイミド（Ｐｏｌｙｉｍｉｄｅ）やＰＩＱ等のような有機性絶縁膜または窒化膜を５００Å〜２０００Åの厚さで形成する。仮膜２８は湿式エッチングに対して前記エッチング阻止膜２７とのエッチング選択性のある物質、例えば酸化膜をＳｉＨ₄ガスとＯ₂ガス等を利用してＬＰＣＶＤまたはＰＥＣＶＤ法により１０００Å〜２０００Åの厚さで形成する。この時前記コンタクトホールの上方に形成された窒化膜パターン２４の側壁２５に沿って第１導電層２６が蒸着されるので導電層のコンタクトホールにおける被着性が改善される。
【００１８】
図１１に示すように、一般の写真エッチングの工程によって形成したホトレジストパターン２９をマスクとして前記仮膜２８およびエッチング阻止膜２７を、ＣＨＦ3 またはＯ2 ガスを利用したプラズマエッチング法、Ｏ2 スパッタエッチング等により選択的にエッチングして第１導電層２６の表面を露出させる。
図１２に示すように、前記ホトレジストパターン２９を除去した後前記仮膜２８と同じの物質である酸化膜を１０００Å〜２５００Åの厚さで前記結果物の全面に蒸着した後、異方性の乾式エッチングによりエッチングバックして仮膜２８の側面に側壁３０を形成する。前記仮膜２８および仮膜側壁３０をマスクとして露出された第１導電層２６をＣｌ2 等のガスを利用して選択的にエッチングしてパターニングする。この時、前記仮膜側壁３０の幅だけ第１導電層の幅が増加するのでキャパシタ容量を増大させることができる。
【００１９】
図１３に示すように、前記結果物の全面に第４絶縁膜３１として、湿式エッチングに対して仮膜２８および仮膜側壁３０となる酸化膜とのエッチング選択性を有すると共に、乾式エッチングに対して第１導電層２６とのエッチング選択性を有するポリイミド等の有機性絶縁膜や窒化膜を、１０００Å〜２０００Åの厚さで形成する。前記第２絶縁膜３１上に所定のホトレジストパターン３２を一般の写真エッチング工程により形成した後、これをマスクとして第４絶縁膜３１を選択的にエッチングして前記仮膜２８の表面を選択的に露出させる。
【００２０】
図１４に示すように、前記マスクとして利用されたホトレジストパターン３２を除去し、ＨＦ溶液を含む水溶液で前記仮膜および仮膜側壁を湿式エッチングにより除去して内部空間３３を形成する。
図１５に示すように、前記結果物の全面に導電性シリコン膜をＬＰＣＶＤ法により５４０℃〜６２０℃で５００Å〜１５００Åの厚さで形成して、第２導電層３４を形成する。この時、内部空間３３の湾曲に沿って第２導電層３４が形成されるので、被着性が向上され、キャパシタ電極の面積が増大されることとなる。
【００２１】
図１６に示すように、前記第２導電層３４をエッチングバックして内部空間にのみ選択的に導電性シリコン膜が残るようにする。この時エッチング阻止膜２７は第１導電層２６が第２導電層３４のエッチング工程によってエッチングされることを防止する役割をする。
【００２２】
図１７に示すように、第２導電層３４をマスクとしてエッチング阻止膜２７をエッチングして第１導電層２６が選択的に露出されるようにした後、第４絶縁膜３１を湿式エッチングにより除去する。
図１８に示すように、第１導電層２６の下側の第１絶縁膜を湿式エッチングにより除去することにより、第１導電層２６と第２導電層３４とからなる多層構造のキャパシタストリッジノード３５を完成する。
【００２３】
上述したように形成されたストリッジノード３５の表面にキャパシタの誘電体膜３６、例えばシリコン窒化膜と酸化膜との積層膜を形成した後、導電性シリコン膜をＬＰＣＶＤ法により５４０℃〜６２０℃で２０００Åの厚さで蒸着してキャパシタプレート電極３７を形成する。これにより図１９のような半導体メモリ装置のキャパシタを完成する。
【００２４】
図２０は本発明の第２実施例によるメモリ装置の形成方法を示す工程図である。前記図８〜１８の第１実施例の工程と同一の工程により、図１６までの工程を終了する。以後エッチング阻止膜２７を湿式エッチングにより完全に除去し、この時発生する空間を利用してストリッジノードの表面積を増大させる。以後工程は上記図１８および図１９と同様に進行される。
【００２５】
図２１〜２５は本発明の第３実施例によるメモリ装置の形成方法を示す工程図である。図２１に示すように、活性領域と素子分離領域とに区分された半導体基板１００の活性領域に、ゲート電極２１とソース／ドレーン領域２２とからなるスイッチングトランジスタを形成する。
前記結果物の全面に第１絶縁膜２３として、たとえば酸化膜を形成した後、酸化膜を選択的にエッチングしてスイッチングトランジスタのソース（またはドレーン）領域２２を露出させるコンタクトホール３８を形成する。
【００２６】
図２２に示すように、Ａｒ⁺ 等の不活性イオンで前記コンタクトホール上方の周囲の酸化膜２３をスパッタエッチング３９してコンタクトホールの上方に曲面部を形成する。これにより、第１の実施例における第１絶縁膜２３の上部の窒化膜パターンおよび側壁形成工程を省略することができ、コンタクトホールの上方の曲面部を形成して第１導電層の被着性を改善させる。この時前記コンタクトホールの上方の曲面部を形成する工程は、前述したＡｒ⁺ のスパッタエッチングの以外にもＨＦを含む溶液を利用した湿式エッチングまたはＦイオンを含む等方性乾式エッチング等による等方性エッチングを利用することも可能である。
【００２７】
図２３に示すように、前記結果物の全面に第１導電層２６、エッチング阻止膜２７、仮膜２８を順次形成した後、一般の写真エッチングの工程によって形成したホトレジストパターン（図示せず）をマスクとして前記仮膜２８およびエッチング阻止膜２７を、選択的にエッチングして第１導電層２６の表面を露出させる。
仮膜２８の側面に側壁３０を形成し、仮膜２８および仮膜側壁３０をマスクとして露出された第１導電層２６を選択的にエッチングしてパターニングする。前記第１導電層２６、エッチング阻止膜２７、仮膜２８等は第１実施例と同一の物質および同一の蒸着法によって形成され、同一のエッチング方法等によって所望するパターンでエッチングする。
【００２８】
図２４に示すように、前記結果物の全面に絶縁膜３１を形成した後所定のホトレジストパターン３２を利用して絶縁膜３１を選択的にエッチングして前記仮膜２８の表面を選択的に露出させる。
図２５に示すように、前記マスクとして利用されたホトレジストパターン３２を除去し、継続してＨＦ溶液を含む水溶液で前記仮膜および仮膜側壁を湿式エッチングにより除去して内部空間を形成する。
以後の工程は、前記本発明の第１実施例の工程と同一に進行されるから詳細な説明は省略する。
【００２９】
また、第１導電層２６、エッチング阻止膜２７、仮膜２８、絶縁膜３２等は前記第１実施例と同一の物質および同一の蒸着法によって形成し、同一のエッチング方法等により所望するパターンでエッチングするから詳細な説明は省略である。
【００３０】
【発明の効果】
以上説明したように、本発明によれば、積層構造のキャパシタにおいて、下層導電膜である第１導電層がスイッチングトランジスタとキャパシタとを連続するコンタクトホールの上方の曲面部に沿って形成されるので、被着性が向上され、仮膜および仮膜側壁の生成、およびこれらの除去によって形成された内部空間の湾曲面に沿って上層導電膜である第２導電層が形成されるので、やはり被着性が改善されると共に仮膜側壁の幅だけ導電膜の幅が増加するのでキャパシタ電極の面積が増大される効果があり、かつ内部空間に形成されるエッチング阻止膜の除去により生成される空間によっても電極面積をさらに増大することができる。したがって半導体メモリ装置のキャパシタの容量を増大することができる。
一方、上下層の導電膜をホトレジストマスクを利用せず、絶縁膜に自己整合的にパターニングするので工程の余裕度が増加する。
【図面の簡単な説明】
【図１】従来技術による半導体メモリ装置のキャパシタ形成方法を示す工程図である。
【図２】従来技術による半導体メモリ装置のキャパシタ形成方法を示す工程図である。
【図３】従来技術による半導体メモリ装置のキャパシタ形成方法を示す工程図である。
【図４】従来技術による半導体メモリ装置のキャパシタ形成方法を示す工程図である。
【図５】従来技術による半導体メモリ装置のキャパシタ形成方法を示す工程図である。
【図６】従来技術による半導体メモリ装置のキャパシタ形成方法を示す工程図である。
【図７】従来技術による半導体メモリ装置のキャパシタ形成方法を示す工程図である。
【図８】本発明の第１実施例によるメモリ装置の形成方法を示す工程図である。
【図９】本発明の第１実施例によるメモリ装置の形成方法を示す工程図である。
【図１０】本発明の第１実施例によるメモリ装置の形成方法を示す工程図である。
【図１１】本発明の第１実施例によるメモリ装置の形成方法を示す工程図である。
【図１２】本発明の第１実施例によるメモリ装置の形成方法を示す工程図である。
【図１３】本発明の第１実施例によるメモリ装置の形成方法を示す工程図である。
【図１４】本発明の第１実施例によるメモリ装置の形成方法を示す工程図である。
【図１５】本発明の第１実施例によるメモリ装置の形成方法を示す工程図である。
【図１６】本発明の第１実施例によるメモリ装置の形成方法を示す工程図である。
【図１７】本発明の第１実施例によるメモリ装置の形成方法を示す工程図である。
【図１８】本発明の第１実施例によるメモリ装置の形成方法を示す工程図である。
【図１９】本発明の第１実施例によるメモリ装置の形成方法によって形成されたキャパシタの断面構造図である。
【図２０】本発明の第２実施例によるメモリ装置の形成方法を示す工程図である。
【図２１】本発明の第３実施例によるメモリ装置の形成方法を示す工程図である。
【図２２】本発明の第３実施例によるメモリ装置の形成方法を示す工程図である。
【図２３】本発明の第３実施例によるメモリ装置の形成方法を示す工程図である。
【図２４】本発明の第３実施例によるメモリ装置の形成方法を示す工程図である。
【図２５】本発明の第３実施例によるメモリ装置の形成方法を示す工程図である。
【符号の説明】
１００半導体基板
２１ゲート電極
２２ソース／ドレーン領域
２３第１絶縁膜
２４第２絶縁膜
２５第２絶縁膜の側壁
２６第１導電層
２７エッチング阻止膜
２８仮膜
２９，３２ホトレジストパターン
３０第３絶縁膜の側壁
３１第４絶縁膜
３３内部空間
３４第２導電層
３５キャパシタストリッジノード
３６キャパシタ誘電体膜
３７キャパシタプレート電極
３８コンタクトホール

Claims

半導体基板（１００）上にトランジスタを形成する第１段階と、
前記トランジスタの形成された半導体基板の全面に絶縁膜を形成する第２段階と、
前記絶縁膜を選択的にエッチングして上部に曲面部を有するコンタクトホールを形成する第３段階と、
全面に第１導電層（２６）、エッチング阻止膜（２７）および仮膜（２８）を順次形成する第４段階と、
前記仮膜（２８）とエッチング阻止膜（２７）を第１導電層が露出するように選択的にエッチングする第５段階と、
全面に側壁形成用絶縁膜を形成した後エッチングバックして前記仮膜（２８）の側面に仮膜側壁（３０）を形成する第６段階と、
前記仮膜（２８）および仮膜側壁（３０）をマスクとして前記第１導電層（２６）をパターニングする第７段階と、
全面に第４絶縁膜（３１）を形成する第８段階と、
前記仮膜（２８）および仮膜側壁（３０）上方を含む所定の領域の前記第４絶縁膜（３１）を選択的にエッチングする第９段階と、
前記仮膜（２８）および仮膜側壁（３０）を除去し、内部空間（３３）を形成する第１０段階と、
全面に第２導電層（３４）を形成する第１１段階と、
前記第２導電層（３４）をエッチングバックし、前記内部空間（３３）内部で、前記第４絶縁膜（３１）のエッチングされて残された部分の基板側を向いている面と基板側でその面に向かい合っている面上に形成された前記第２導電層以外の第２導電層を除去する第１２段階と、および
前記第４絶縁膜（３１）を除去して第１導電層（２６）と第２導電層（３４）とからなるキャパシタストリッジノード（３５）を形成する第１３段階と、
を含むことを特徴とする半導体メモリ装置の製造方法。
前記トランジスタの形成された半導体基板の全面に絶縁膜を形成する第２段階と、前記絶縁膜を選択的にエッチングして上部に曲面部を有するコンタクトホールを形成する第３段階は、
前記トランジスタの形成された半導体基板の全面に第１絶縁膜（２３）を形成する工程と、
前記第１絶縁膜（２３）上に第２絶縁膜（２４）を形成する工程と、
前記第２絶縁膜（２４）を選択的にエッチングして第２絶縁膜パターン（２４）を形成する工程と、
全表面に第３絶縁膜を形成した後エッチングバックして前記第２絶縁膜パターン（２４）の側壁に第３絶縁膜壁（２５）を形成する工程と、
前記第２絶縁膜パターン（２４）および第３絶縁膜側壁（２５）をマスクとして前記第１絶縁膜（２３）を選択的にエッチングする工程と、からなることを特徴とする第１項記載の半導体メモリ装置の製造方法。
前記第２絶縁膜（２４）は、窒化膜で形成され、前記第１絶縁膜（２３）は酸化膜で形成することを特徴とする第２項記載の半導体メモリ装置の製造方法。
前記エッチング阻止膜（２７）は、有機性絶縁膜または窒化膜で形成することを特徴とする第１項記載の半導体メモリ装置の製造方法。
前記仮膜（２８）は、ＬＰＣＶＤ法またはＰＥＣＶＤ法による酸化膜で形成することを特徴とする第１項記載の半導体メモリ装置の製造方法。
前記仮膜側壁は、仮膜と同一の物質で形成することを特徴とする第１項記載の半導体メモリ装置の製造方法。
前記第４絶縁膜（３１）は、有機性絶縁膜や窒化膜で形成することを特徴とする第１項記載の半導体メモリ装置の製造方法。
前記トランジスタの形成された半導体基板の全面に絶縁膜を形成する第２段階と、前記絶縁膜を選択的にエッチングして上部に曲面部を有するコンタクトホールを形成する第３段階は、
前記トランジスタの形成された半導体基板の全表面に第１絶縁膜（２３）を形成した後、前記第１絶縁膜（２３）を選択的にエッチングして、前記トランジスタのソース／ドレイン領域（２２）の上方にコンタクトホール（３８）を形成した後、不活性イオンでスパッタエッチングしてコンタクトホールの上方の角部をエッチングする工程によりなることを特徴とする第１項記載の半導体メモリ装置の製造方法。
前記トランジスタの形成された半導体基板の全面に絶縁膜を形成する第２段階と、前記絶縁膜を選択的にエッチングして上部に曲面部を有するコンタクトホールを形成する第３段階は、
前記トランジスタの形成された半導体基板の全表面に第１絶縁膜（２３）を形成した後、前記絶縁膜（２３）を選択的にエッチングして、前記トランジスタのソース／ドレイン領域（２２）の上方にコンタクトホール（３８）を形成した後、前記絶縁膜を湿式エッチングする工程によりなることを特徴とする第１項記載の半導体メモリ装置の製造方法。
前記トランジスタの形成された半導体基板の全面に絶縁膜を形成する第２段階と、前記絶縁膜を選択的にエッチングして上部に曲面部を有するコンタクトホールを形成する第３段階は、
前記トランジスタの形成された半導体基板の全面に第１絶縁膜（２３）を形成した後、前記第１絶縁膜（２３）を選択的にエッチングして、前記トランジスタのソース／ドレイン領域（２２）の上方にコンタクトホール（３８）を形成した後、前記絶縁膜を等方性乾式エッチングする工程によりなることを特徴とする第１項記載の半導体メモリ装置の製造方法。
前記第２導電層（３４）をエッチングバックする工程の際、前記エッチング阻止膜（２７）により前記第１導電層（２６）が保護されることを特徴とする第１項記載の半導体メモリ装置の製造方法。
前記第２導電層（３４）をエッチングバックする過程後に、前記第２導電層（３４）をマスクとして前記エッチング阻止膜（２７）をエッチングする過程が、さらに含まれることを特徴とする第１項記載の半導体メモリ装置の製造方法。
前記エッチング阻止膜（２７）をエッチングする過程は、乾式エッチングまたは湿式エッチングを利用して行うことを特徴とする第１２項記載の半導体メモリ装置の製造方法。
前記キャパシタストリッジノード（３５）を形成する過程後に、前記キャパシタストリッジノードの表面に、キャパシタ誘電体膜（３６）を形成し、前記キャパシタ誘電体膜（３６）の全面にキャパシタプレート電極を形成する工程が、さらに含まれることを特徴とする第１項記載の半導体メモリ装置の製造方法。