JP3720697B2 - バンプ付電子部品の実装構造 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、バンプ付電子部品をセラミック基板に実装するバンプ付電子部品の実装構造に関するものである。
【0002】
【従来の技術】
従来、バンプ付きの電子部品は、例えばICチップ、SAWフィルタなどが例示でき、ICチップやSAWフィルタ素子本体の実装表面に形成された各種電極にボンディングワイヤのファーストボンディングを利用してバンプを形成していた。
【0003】
このようなバンプ付きの電子部品は、セラミック回路基板の表面に成形した表面配線導体の一部である電極パッドに当接させて、熱を供給しながら超音波を印加して両者を接合していた。
【0004】
図2において、符号3はセラミック回路基板であり、符号4は電極パッドであり、符号2aは電子部品本体、符号2bはバンプであり、両者を合わせて単に電子部品2という。
【0005】
実際のバンプ2bと電極パッド4との強度は、1バンプあたり、100gf弱であり、その強度を補うために電子部品2とセラミック回路基板3との間隙には、アンダーフィルと言われル系樹脂部材40が充?・配置されていた。
このアンダーフィルの樹脂部材40は、エポキシ樹脂層などから成り、電子部品2aの下面の隙間を含むバンプ2bと電極パッド4との接合部を完全に包み込んで補強するものである。これにより、接合強度の補強とともに水分などの異物の侵入を防止しようとしていた(特開平4−91443号、特開平9−270443号)。
【0006】
【発明が解決しようとする課題】
しかしながら、アンダーフィルの樹脂部材40として一般的に使用されている酸無水系エポキシ樹脂層であり、セラミック回路基板3との密着強度が弱く、この樹脂部材40とセラミック回路基板3との界面部分に、微小な剥離が生じてしまう。この結果、セラミック回路基板3上の電極パッド4が露出してしまい、例えばこの材料のAg系の材料を用いた場合、高温多湿の雰囲気下で電界が印加されると、マイグレーションにより、隣接しあう電極パッド4間が短絡するという欠点があった。例えば、電極パッド4間の間隔が50μmで印加電圧が5V、85℃、湿度85%の条件下では、500時間程度で短絡が発生してしまう。
【0007】
セラミックとの密着性を考慮して、エポキシ樹脂成分に、フェノール系樹脂を添加したものも知られているが、フェノール系樹脂は、一般的にガラス転移温度(Tg)が100℃以下と低く、また、ガラス転移温度前の熱膨張係数(α1)が30×10-6/℃から、ガラス転移温度後の熱膨張係数(α2)が105×10-6/℃と急変してしまう。このようなフェノール系樹脂を含有させて樹脂成分では全体の熱膨張係数を制御することが困難である。仮に、樹脂部材40にフェノール系樹脂を用いると、−40℃及び125℃の温度サイクル試験において、ガラス転移温度前後の熱膨張係数α1とα2との間で挙動するため、その結果、バンプ2bと電極パッド4との接合を引き離すように働き、両者のオープン不良が発生していた。
【0008】
本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、温度サイクル試験等におけるオープン不良の発生を防止し、電極パッド間のマイグレーション不良を有効に防止できるバンプ付電子部品の実装構造を提供することにある。
【0009】
【課題を解決するための手段】
本発明は、表面にAg系材料から成る電極パッドが形成されたセラミック回路基板上に、実装面にバンプが形成された電子部品を、前記電極パッドに前記バンプを直接接続させることにより実装するとともに、前記セラミック回路基板と電子部品の実装面との間に樹脂部材を介在させたバンプ付電子部品の実装構造において、
前記樹脂部材は複数の樹脂層を積層して成り、前記セラミック回路基板側の樹脂層を、前記電極パッドを被覆し且つ厚みが前記電子部品の実装面と前記セラミック回路基板との間隙の50%未満であるフェノール系樹脂層により形成し、前記電子部品側の樹脂層を、前記フェノール樹脂を被覆する酸無水物系エポキシ樹脂層で形成したことを特徴とするバンプ付電子部品の実装構造である。
【0010】
【作用】
本発明によれば、電子部品の実装面とセラミック回路基板との間隙には、少なくともバンプと電極パッドとの接合部を被覆するようにセラミック回路基板側にフェノール系樹脂層が配置され、さらに、電子部品側にエポキシ樹脂層が配置されて積層構造となっている。このフェノール系樹脂層は、少なくとも電極パッドを被覆するように形成されており、電子部品の実装面とセラミック回路基板との間隙の50%未満の厚みで形成されている。フェノール系樹脂層は、セラミック回路基板との濡れ性が良好で、基板との密着性が良好であり、フェノール系樹脂層とセラミック回路基板との界面から浸入する水分等を有効に防止できる。これより、電極パッドのマイグレーションなどによる短絡、腐食を有効に防止できる。
【0011】
また、フェノール系樹脂層と電子部品の実装面との隙間に、ガラス転移温度(Tg)が160℃と高い酸無水物系のエポキシ樹脂層が配置されている。この酸無水物系のエポキシ樹脂層は、上述の−40℃及び125℃の温度サイクル試験において、オープン不良を発生することはない。これは熱的な挙動の少ないエポキシ樹脂層によって、フェノール系樹脂層の熱的挙動を抑え込むことになる。
【0012】
なお、フェノール系樹脂層と酸無水物系エポキシ樹脂層は、相溶性が良好であるため、これらの樹脂層の境界で密着不良が起こることはない。
【0013】
少なくとも、フェノール系樹脂層によるセラミック回路基板との密着性、耐湿性が良好な特性を享受し、従来の課題であったフェノール系樹脂層の熱膨張係数による応力は、フェノール系樹脂層と電子部品の実装面との隙間で、フェノール系樹脂層の体積を減少しているため、熱膨張量を小さく抑えている。そして、熱挙動が安定な酸無水物系エポキシ樹脂層で、フェノール系樹脂層被覆するように配置されているため、回路基板と電子部品とのオープン不良を有効に抑えている。
【0014】
【発明の実施の形態】
以下、本発明のバンプ付電子部品の実装構造を図面に基づいて説明する。
【0015】
図1は本発明の実装構造を示す断面図である。
【0016】
図1において、符号3はセラミック回路基板である。回路基板3の表面は、銀などの導体から成る電極パッド4が被着形成されている。また、電子部品2aは、ICチップやSAWフィルタなどの電子部品本体であり、この電子部品2aの実装面には電極が形成されており、この電極上にAuボンディングワイヤなどを利用して、ファーストボンディングを用いてバンプ2bが形成される。これにより、バンプ2bが付着した電子部品2aが形成される。尚、バンプ付きの電子部品を単に、電子部品2という。
【0017】
このような電子部品2は、セラミック回路基板3の電極パッド4にバンプ2bが当接するように位置決め、載置し、超音波熱圧着により接合される。即ち、電子部品2はフェースボンディングにより接合される。
【0018】
また、セラミック回路基板3の表面と、電子部品本体2aの実装面との間隙、即ち、電極、バンプ2bの高さ及び電極パッド4の厚み相当分の間隙には、セラミック回路基板3側から、フェノール系樹脂層5、酸無水物系のエポキシ樹脂層組成物6が積層して配置されている。即ち、この間隙には樹脂部材が積層状態で配置されている。
【0019】
バンプ2bの材料としては、Auワイヤーにより形成されるが、その他にPd、Pt、Cu、Ni、半田等、あるいはこれらの合金のバンプ突起部を形成するように、薄膜・厚膜技法で形成しても構わない。また、その表面に金メッキ処理などを行なっても構わない。
【0020】
セラミック回路基板3は、アルミナ、サファイア、窒化アルミ、MgO単結晶、SrTiO3単結晶、表面酸化シリコンのSOS基板、ガラス、石英等の耐熱性を有する絶縁基板及びその表面に電極パッド4を含む表面配線導体が形成されている。この電極パッド4を含む表面配線導体は、Agを主成分としPt等の添加した導電性ペーストの印刷焼き付けにより形成される。また、セラミック回路基板3上の電極パッド4以外に図示していないがオーバーコートガラスを形成しても良い。
【0021】
フェノール系樹脂層6は、フェノール系エポキシ樹脂組成物からなり、例えば、ビスフェノールA系エポキシ樹脂、ビスフェノールF系エポキシ樹脂、ノボラック系エポキシ樹脂、脂環式エポキシ樹脂、ビフェニル構造またはナフタレン構造を持つエポキシ樹脂等が挙げられる。これらは1種のみを用いても良いし、2種以上を併用しても良い。ただし、硬化物のガラス転移温度(Tg)、耐湿性等の物性を考慮して、ビフェニル構造を持つエポキシ樹脂層および/またはナフタレン構造を持つエポキシ樹脂層を用いることが好ましい。
【0022】
エポキシ樹脂層5は、酸無水物系エポキシ樹脂層組成物が例示でき、例えば、無水マレイン酸、無水コハク酸、無水フタル酸、無水テトラヒドロフタル酸、無水ヘキサヒドロフタル酸、メチルテトラヒドロ無水フタル酸、無水ピロメリット酸、ベンゾフェノンテトラカルボン酸二無水物、ビフェニルテトラカルボン酸二無水物、ビフェニルエーテルテトラカルボン酸二無水物等のエポキシ樹脂が用いられる。
【0023】
このような積層構造の樹脂部材のうち、セラミック回路基板3の少なくとも電極パッド4を被覆するフェノール系樹脂層は、セラミック回路基板3と濡れ性がよく、しかもセラミック回路基板3との密着性が良好である。
【0024】
また、このような積層構造の樹脂部材のうち、電子部品2側に配置され、且つ、フェノール系樹脂層6を覆うエポキシ樹脂層5は、ガラス転移点温度が比較的高く、熱サイクル試験において−40〜125℃においては熱膨張係数が比較的安定しており、特にセラミック回路基板3側のフェノール系樹脂層6の熱膨張による挙動を抑え込むこときができる。これは、フェノール系樹脂層6の体積が少ない程、フェノール系樹脂層6による熱膨張の応力を有効に抑え込める。本発明では、セラミック回路基板3と電子部品本体2aの実装面との間隔100%に対して、フェノール系樹脂層6の膜厚を50%未満とすることが重要となる。例えば、セラミック回路基板3と電子部品2aの実装面との間隔が40μmであるならば、フェノール系樹脂層6の厚みは、20μm未満とする。
次に、本発明のバンプ付き電子部品の実装構造の実装方法を説明する。
【0025】
電子部品2のバンプ2bの形成方法は、まず、Auなどの金属ワイヤをクランパで挟んで、セラミックスやルビーで作られたキャピラリーに通し、通したAuワイヤの先端に溶融ボールを形成する。次に、予熱されている電子部品本体2aの電極(図示せず)上に溶融ボールを押圧し、超音波振動を加え、温度、圧力、超音波振動の作用によって、溶融ボールを電極に接合する。クランパでAuワイヤを挟んで上昇させ、Auワイヤを引きちぎって2段突起形状バンプ2bを形成する。
【0026】
セラミック回路基板3の表面側上に、電極パッド4となるAgなどの導電性ペーストを所定パターンで印刷し、焼き付けにより形成する。尚、未焼成状態のセラミック回路基板上に電極パッド4となる導体膜を印刷し、セラミック回路基板と一体的に焼成しても構わない。
【0027】
次に、セラミック回路基板3上に、フェノール系樹脂層6となる塗膜を上述したフェノール系樹脂成分からなる樹脂ペーストをスクリーン印刷により形成する。このとき、この塗膜は、電極パッド4を覆うようにする。
【0028】
フェノール系樹脂層6の厚さは10μm程度とし、例えば2段突起形状のバンプ2bの先端突起の高さよりも、塗膜の厚みが薄くなるように形成する。この後、セラミック回路基板3を100℃まで加熱する。
【0029】
次に、バンプが形成された電子部品2を、フェノール系樹脂層6で覆われた電極パッド4とバンプ2bの先端とが当接するようにボンダーマシンで位置合わせを行い、電子部品2とセラミック回路基板3とを超音波熱圧着で接合する。
【0030】
即ち、第1ステップで、低荷重で弱い超音波を与え、バンプ2bの先端が電極パッド4にまで到達するようにし、第2のステップで、1回目より強い荷重で、1回目よりも強い超音波を用いて、バンプ2bの高さを所定の高さまでつぶし、バンプ2bと電極パッド4との完全な接合を行う。
【0031】
超音波熱圧着の条件は、超音波出力が0.15W/バンプ、印加荷重が40gf/バンプとし、電子部品本体2aの実装面とセラミック回路基板3との隙間が40μm〜45μmになるまで、超音波及び荷重を印加する。
【0032】
このときの位置合わせの方法として、電子部品2とセラミック回路基板3とにそれぞれ位置合わせ用のマークを設け、対応するマーク同士を一致させることにより位置合わせしても良い。
【0033】
次に、所定の硬化条件よりも緩やかな条件(100℃×2時間)でフェノール系樹脂層6を硬化させ、半硬化状態に保った後、所定の硬化条件(150℃×2時間)で本硬化する。
【0034】
次に、電子部品2とセラミック回路基板3との間の隙間に、酸無水物系のエポキシ樹脂層5を充?する。この後、酸無水物系のエポキシ樹脂層5を所定の硬化条件(150℃×1時間)で硬化して、電子部品2及びセラミック回路基板3との接合が完成する。
【0035】
ここで、フェノール系樹脂層6と酸無水物系のエポキシ樹脂層5間の密着性を向上するために、フェノール系エポキシ樹脂層6を半硬化状態にし、この後酸無水物系のエポキシ樹脂層5を充填し、両樹脂層5,6を同時に本硬化する方法を用いても良い。
【0036】
本発明によれば、電子部品本体2aのバンプ2bが、セラミック回路基板3との密着性が良好であるフェノール系樹脂層6で覆われている。そして、フェノール系樹脂層6とセラミック回路基板3の密着性が良好であるため、全体として積層構造の樹脂部材とセラミック回路基板3との界面に水分等などが侵入することがない。
【0037】
また、フェノール系樹脂層6と電子部品2aとの間隙には、ガラス転移温度(Tg)が160℃と比較的高い、酸無水物系のエポキシ樹脂層5が充填されている。このため、−40℃及び125℃の温度サイクル試験において、フェノール系樹脂層6の熱膨張による挙動を、エポキシ樹脂層6で有効に抑え込め、電子部品本体2aのバンプ2bと電極パッド4との間を引き離す力により発生するオープン不良を未然に防止することができる。
【0038】
なお、フェノール系樹脂層6と酸無水物系のエポキシ樹脂層5は、相溶性が良好であるため、これらの樹脂層の境界で密着不良が起こることはなく、また、フェノール系樹脂層6と電子部品2との非常に狭い間隔であっても、樹脂の毛細管現象により確実、簡単にエポキシ樹脂5を充?することができる。
【0039】
本発明者は、本発明の実装構造1(図1)と従来の実装構造50(図2)を、−40℃及び125℃の温度サイクル試験を行った。
【0040】
その結果、従来の実装構造50では、100サイクルでバンプ2bとセラミック回路基板3の電極パッド4との間の剥離が見られたが、本発明の実装構造1では、500サイクル経過後もバンプ2bとセラミック回路基板3の電極パッド4との間の剥離は見られなかった。
【0041】
さらに、上記の実装構造1及び50について、高温高湿バイアス試験(85℃/85%RH、DC15V、電極パッド間距離50μm)を実施したところ、従来の実装構造50では、500時間でAgマイグレーション不良が生じたが、本発明の実装構造1では、3000時間経過でもマイグレーションが起こらなかった。
【0042】
なお、本発明は上記の実施の形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲内での種々の変更や改良等は何ら差し支えない。
【0043】
例えば、本実施例では、バンプ付電子部品も用いて説明したが、バンプ付半導体素子、バンプ付集積回路素子等についても適用できる。
【0044】
また、フェノール系樹脂層6は、図1では3つのバンプ2bと接合する3つの電極パッド4を全て覆うように形成しているが、各々のバンプ2bと電極パッド4とが接合する部位のみに個別に形成しても良い。
【0045】
また、上記実施の形態では、フェノール系樹脂層6は、フェノール系のエポキシ系樹脂で説明しているが、アクリル系樹脂、シリコーン系樹脂、ブタジエン系樹脂、ポリイミド系樹脂、ポリウレタン系樹脂、ユリア系樹脂等を用いても同様の効果が得られる。
【0046】
また、エポキシ樹脂層5は、耐熱性、難燃性の付与、低線膨張率化等の為に、シリカ、炭酸カルシウム、タルク、水酸化アルミニウム、アルミナ、マイカ等を、又、接着力改善の為にエポキシシランカップリング剤や、ゴム成分等をエポキシ樹脂層組成物の硬化物物性を落とさない程度に加えても良い。
【0047】
【発明の効果】
本発明によれば、電子部品のバンプとセラミック回路基板の電極パッドとの接合部分が、セラミック回路基板との密着性が良好であるフェノール系樹脂層で覆われているため、フェノール系樹脂層とセラミック回路基板との密着性が良好であり、その界面から浸入する水分等を防止できる。
【0048】
また、フェノール系樹脂層と前記電子部品の間の隙間には、ガラス転移温度(Tg)が160℃と高い酸無水物系のエポキシ樹脂層が充填されている。このため、、−40℃及び125℃の温度サイクル試験において、オープン不良が発生することはない。
【0049】
なお、フェノール系樹脂層と酸無水物系のエポキシ樹脂層は、相溶性が良好であるため、これらの両樹脂層の樹脂層の境界で密着不良が起こることはない。
【図面の簡単な説明】
【図1】本発明のバンプ付電子部品の実装構造の断面図である。
【図2】従来のバンプ付電子部品の実装構造の断面図である。
【符号の説明】
1,50 実装構造
2 電子部品
2a 電子部品本体
2b バンプ
3 セラミック回路基板
4 電極パッド
5 酸無水物系のエポキシ樹脂層
6 フェノール系樹脂層

Claims (1)

  1. 表面にAg系材料から成る電極パッドが形成されたセラミック回路基板上に、実装面にバンプが形成された電子部品を、前記電極パッドに前記バンプを直接接続させることにより実装するとともに、前記セラミック回路基板と電子部品の実装面との間に樹脂部材を介在させたバンプ付電子部品の実装構造において、
    前記樹脂部材は複数の樹脂層を積層して成り、前記セラミック回路基板側の樹脂層を、前記電極パッドを被覆し且つ厚みが前記電子部品の実装面と前記セラミック回路基板との間隙の50%未満であるフェノール系樹脂層により形成し、前記電子部品側の樹脂層を、前記フェノール樹脂を被覆する酸無水物系エポキシ樹脂層で形成したことを特徴とするバンプ付電子部品の実装構造。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4281656B2 (ja) 2004-09-22 2009-06-17 セイコーエプソン株式会社 電子部品の実装構造、電子部品の実装方法、電気光学装置および電子機器
JP2012004329A (ja) 2010-06-17 2012-01-05 Elpida Memory Inc 半導体装置の製造方法
JP2015111649A (ja) * 2013-10-30 2015-06-18 京セラ株式会社 金属体付きサファイア構造体、金属体付きサファイア構造体の製造方法、電子機器、および外装体

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3454977B2 (ja) * 1995-07-17 2003-10-06 株式会社東芝 半導体装置及びその製造方法
JPH1192550A (ja) * 1997-09-18 1999-04-06 Sumitomo Durez Kk 液状エポキシ樹脂組成物
JPH11135551A (ja) * 1997-10-31 1999-05-21 Sony Corp 半導体装置及び半導体素子の実装方法
JP4097378B2 (ja) * 1999-01-29 2008-06-11 松下電器産業株式会社 電子部品の実装方法及びその装置

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