JP3719973B2 - 単純マトリクス液晶のマルチラインアドレッシング駆動方法及び装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、単純マトリクス液晶のマルチラインアドレッシング駆動方法及び装置に関する。
【０００２】
【従来の技術】
従来から、ワードプロセッサやパーソナルコンピュータの表示装置として、液晶ディスプレイ（ＬＣＤ）が用いられている。このＬＣＤは、小型化が容易であり、薄く、軽量である等の利点により、例えば携帯電話のディスプレイ等、近年ますますその使用頻度が増大している。
【０００３】
ＬＣＤとして、いわゆるツイステッドネマチックタイプ（ＴＮ型）及びスーパーツイステッドネマチックタイプ（ＳＴＮ型）の液晶表示素子を、薄膜フィルムトランジスタを用いずに駆動する単純マトリクスタイプのものがある。これらのＬＣＤの駆動方式として、従来の線順次走査方式（duty方式）であるＡＰＴ（Alt Pleshko Technique)駆動方式やこれを改良したＩＡＰＴ（Improved APT) 駆動方式の他、様々な駆動方式が考えられている。
【０００４】
例えば、特開平６−２７９０４号公報には、複数の走査線を同時に選択する複数ライン同時選択方式であるＭＬＳ（Multi-Line Selection) 駆動方式の例が開示されている。すなわち、これは、Ｌ本の行電極を複数一括選択するものであり、行電極の選択電圧は、＋Ｖｒ、−Ｖｒのいずれかの電圧レベルをとるものとし、ＫをＬ以上の２のべき乗数として、Ｋ次の直交行列の列ベクトル要素を対応させる。そして、表示データのデータベクトルと選択電圧ベクトルの対応する要素の排他的論理和の総和をｉとすると、ｉは０〜Ｌのいずれかの整数となるが、Ｌ＋１レベルの電圧値Ｖｉを列電極に印加するようにしている。
【０００５】
また、特開平１１−２５８５７５号公報には、ＢＬＡ３（Bi-Level Addressing 3)駆動方式と呼ばれるものが開示されている。これは、３本の行電極を同時に選択し、行電極の選択電圧は、＋Ｖｒ、−Ｖｒの２値の電圧レベルをとるものとし、４次の直交行列の１行を除いた３行４列の列ベクトル要素を対応させる。また、列電極には、表示データのデータベクトルと選択電圧ベクトルの、対応する要素の積の総和が正なら−１、負なら＋１に対応する２値の電圧レベルを印加するようにして駆動するものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、近年携帯電話のＬＣＤパネルは、カラー化が進み、４Ｋ色、６５Ｋ色等が実用化されている一方、コストダウンのために、ＬＣＤドライバの１チップ化が進んでいるが、多色化につれて、表示データメモリの面積が大きくなり、高耐圧でかつ微細なプロセスを両立させなければならないというジレンマに陥っているという問題がある。
【０００７】
例えば、上述した従来のＬＣＤ駆動方式には、以下のような問題がある。
すなわち、特開平６−２７９０４号公報に記載された駆動方式では、一度に選択される行電極の本数Ｌを大きくすれば、選択電圧（＋Ｖｒ、−Ｖｒ）を低くできるが、列電極の電圧レベルとして（Ｌ＋１）種類が必要になる。例えば、Ｌ＝８本の場合、Ｌ＋１＝９種類の列電極の電圧レベルが必要となってしまう。その結果、電源回路が複雑になり、列電極の駆動回路が大きくなってしまうという問題がある。
【０００８】
一方、特開平１１−２５８５７５号公報に記載された駆動方式では、列電極の電圧レベルは２値であり、駆動回路は小さくできるが、Ｌ＝３では、選択電圧を低くすることができず、選択電圧が高いため、微細プロセスには向かず、１チップ化には使えないという問題がある。従って、やはりＢＬＡ３駆動方式も、携帯電話のような用途には向かない。
【０００９】
本発明は、前記従来の問題に鑑みてなされたものであり、高速液晶のフレームレスポンス現象を防止しつつ、高コントラスト表示、低電圧駆動、低消費電力、チップサイズの縮小を実現することのできる単純マトリクス液晶のマルチラインアドレッシング駆動方法及び装置を提供することを課題とする。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明の第一の態様は、単純マトリクス液晶のマルチラインアドレッシング駆動方法であって、
７本の行電極を同時選択し、該７本の行電極の選択パターンを表す７行８列の直交関数の７ビットの行選択ベクトルと、列電極の表示パターンを表す７ビットの表示データとについて、該当するビットごとに排他的論理和をとり、各ビットごとの排他的論理和を加算し、
列電極の最大電圧の１／３の電圧をＶｃとするとき、
前記加算結果を表す３ビットの２進数のうち下位１ビットを捨て、上位２ビットをラッチしデコードして、列電極の電圧レベルを、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃの４値の電圧レベルの中から選択し、前記加算結果が０または１のとき、列電極の電圧レベルを−３Ｖｃとし、前記加算結果が２または３のとき、列電極の電圧レベルを−Ｖｃとし、前記加算結果が４または５のとき、列電極の電圧レベルを＋Ｖｃとし、前記加算結果が６または７のとき、列電極の電圧レベルを＋３Ｖｃとしたことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動方法を提供する。
【００１４】
また、同様に前記課題を解決するために、本発明の第二の態様は、単純マトリクス液晶のマルチラインアドレッシング駆動方法であって、
１１本の行電極を同時選択し、該１１本の行電極の選択パターンを表す１１行１２列の直交関数の１１ビットの行選択ベクトルと、列電極の表示パターンを表す１１ビットの表示データとについて、該当するビットごとに排他的論理和をとり、各ビットごとの排他的論理和を加算し、
列電極の最大電圧の１／５の電圧をＶｃとするとき、
前記加算結果を表す４ビットの２進数のうち下位１ビットを捨て、上位３ビットをラッチしデコードして、列電極の電圧レベルを、−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃの６値の電圧レベルの中から選択し、前記加算結果が０または１のとき、列電極の電圧レベルを−５Ｖｃとし、前記加算結果が２または３のとき、列電極の電圧レベルを−３Ｖｃとし、前記加算結果が４または５のとき、列電極の電圧レベルを−Ｖｃとし、前記加算結果が６または７のとき、列電極の電圧レベルを＋Ｖｃとし、前記加算結果が８または９のとき、列電極の電圧レベルを＋３Ｖｃとし、前記加算結果が１０または１１のとき、列電極の電圧レベルを＋５Ｖｃとしたことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動方法を提供する。
【００１８】
また、同様に前記課題を解決するために、本発明の第三の態様は、単純マトリクス液晶のマルチラインアドレッシング駆動方法であって、
１５本の行電極を同時選択し、該１５本の行電極の選択パターンを表す１５行１６列の直交関数の１５ビットの行選択ベクトルと、列電極の表示パターンを表す１５ビットの表示データとについて、該当するビットごとに排他的論理和をとり、各ビットごとの排他的論理和を加算し、
列電極の最大電圧の１／７の電圧をＶｃとするとき、
前記加算結果を表す４ビットの２進数のうち下位１ビットを捨て、上位３ビットをラッチしデコードして、列電極の電圧レベルを、−７Ｖｃ、−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃ、＋７Ｖｃの８値の電圧レベルの中から選択し、前記加算結果が０または１のとき、列電極の電圧レベルを−７Ｖｃとし、前記加算結果が２または３のとき、列電極の電圧レベルを−５Ｖｃとし、前記加算結果が４または５のとき、列電極の電圧レベルを−３Ｖｃとし、前記加算結果が６または７のとき、列電極の電圧レベルを−Ｖｃとし、前記加算結果が８または９のとき、列電極の電圧レベルを＋Ｖｃとし、前記加算結果が１０または１１のとき、列電極の電圧レベルを＋３Ｖｃとし、前記加算結果が１２または１３のとき、列電極の電圧レベルを＋５Ｖｃとし、前記加算結果が１４または１５のとき、列電極の電圧レベルを＋７Ｖｃとしたことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動方法を提供する。
【００２１】
また、同様に前記課題を解決するために、本発明の第四の態様は、前記単純マトリクス液晶のマルチラインアドレッシング駆動方法によりＬＣＤを駆動する行電極ドライバと列電極ドライバを１チップに搭載したことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動装置を提供する。
【００２２】
【発明の実施の形態】
以下、本発明の単純マトリクス液晶のマルチラインアドレッシング駆動装置について、添付の図面に示される好適実施形態を基に詳細に説明する。
【００２３】
図１は、本発明に係る単純マトリクス液晶のマルチラインアドレッシング駆動方法を実行するための液晶駆動装置（ＬＣＤドライバ）の第一実施形態の回路構成を示すブロック図である。本第一実施形態に係るＬＣＤドライバは、行電極を同時に７本選択し、かつ列電極の電圧レベルを４値とするものであり、この駆動方法をＦＬＡ７（Four-Level Addressing 7)と呼ぶこととする。
図１に示すように、本実施形態に係るＬＣＤドライバ１０は、ＬＣＤパネル（ＬＣＤ）１２の７行（コモン）を同時に選択し、列電極電圧を４値でドライブするＭＬＳ方式のもので、行電極ドライバ１４、列電極ドライバ１６及び表示データメモリ１８を備えている。
【００２４】
また、ＲＧＢの各色の各列（セグメント）毎にスクランブラ２０、ＥＸＯＲゲート２２、加算器（アダー）２４、ラッチアンドデコーダ２６を備えている。また、階調表示のために、スクランブラ２０に階調データを送り込む階調発生回路２８が設けられており、行電極選択パターンをＥＸＯＲゲート２２及び行電極ドライバ１４に送り込む行電極選択パターン発生回路３０が設けられている。さらに、表示データメモリ１８には、ＲＡＭデコーダ３２が設けられている。
また、これら各構成要素を制御するためのコントローラ３４が設置されている。
【００２５】
表示データメモリ１８からは、同時にドライブされるＬＣＤ１２の７行分のカラーデータが同時にスクランブラ２０に出力される。スクランブラ２０は、階調発生回路２８から受け取った階調データに対応したオン／オフ信号を、それぞれ出力する。スクランブラ２０から出力されたオン／オフ信号は、ＥＸＯＲゲート２２により、行電極選択パターン発生回路３０から受け取った各々対応する行電極選択パターンとの排他的論理和がとられ、加算器２４により加算される。
加算結果は、ラッチアンドデコーダ２６に入力され、ラッチアンドデコーダ２６により、加算結果に対応した電圧レベルが、列電極の最大電圧の１／３の電圧をＶｃとして、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃの４値の中から選択され、列電極ドライバ１６に出力される。そして行電極ドライバ１４及び列電極ドライバ１６により、ＬＣＤ１２が駆動される。
【００２６】
以下、本実施形態の作用を詳細に説明する。
本実施形態は、７本の行電極を同時に選択するものであるが、行電極選択パターン発生回路３０で発生させる行電極選択パターンとしては、７行８列の直交関数を用いることとする。この直交関数は、例えば図２に示すような正規直交行列Ｍ1 で表されるものである。すなわち、行列Ｍ1 は、自分自身の転置行列Ｍ1 t との積が単位行列Ｉの整数倍となるものである。図２に示す行列Ｍ1 の場合、Ｍ1 Ｍ1 t ＝８Ｉとなる（ただし、Ｉは７次の単位行列である。）。このような行列は、例えばアダマール行列（この場合は、８次のアダマール行列）から１行を省いたものとして得ることができる。
【００２７】
図３に、本実施形態における行電極選択パターン（Ａ）、表示パターン（Ｂ）、積和演算結果（Ｃ）、列電極電圧パターン（Ｄ）及び実効電圧に相当する値（Ｅ）を示す。表示パターン（Ｂ）等は全部で２の７乗＝１２８通りあるが途中省略して示している。
図３において、行電極選択パターン（Ａ）に示される１を＋Ｖｒ、−１を−Ｖｒとする。また、表示データのオン画素を１、オフ画素を−１とする。
【００２８】
列電極電圧パターン（Ｄ）は、計算上、以下のようにして決定される。
すなわち、まず、行電極選択パターン（Ａ）の各列ベクトルを構成する７ビットからなる行選択列ベクトルと、表示パターン（Ｂ）の各行ベクトルを構成する同一列電極の７ビットの表示データ（ベクトル）とを、該当するビット毎に乗算する。例えば、サイクル＃１で示される行電極選択パターン（Ａ）の第１列の行選択列ベクトル（−１，−１，−１，１，１，１，−１）t （ただし、上付きの添字ｔは、行列の場合と同様に、転置を表す。）と、表示パターン（Ｂ）の第１行の表示データ（１，１，１，１，１，１，１）との積和をとると、（−１）×１＋（−１）×１＋（−１）×１＋１×１＋１×１＋１×１＋（−１）×１＝−１となる。これが、積和演算結果（Ｃ）の左上の第１行、第１列の−１である。また、サイクル＃２で示される行電極選択パターン（Ａ）の第２列の行選択列ベクトルと、表示パターン（Ｂ）の第１行との積和をとると、積和演算結果（Ｃ）の第１行、第２列の−１が得られる。他の要素についても同様に計算することにより、図３の積和演算結果（Ｃ）の表が得られる。
【００２９】
図３に示すように、積和演算結果（Ｃ）に現れる数値は、±７、±５、±３、±１の８種類であり、従来は７行を選択する場合には、この８種類（７＋１＝８）の電圧レベルが必要とされた。これに対し本発明は、−７及び−５を＋３Ｖｃに、−３及び−１を＋Ｖｃに、＋１及び＋３を−Ｖｃに、＋５及び＋７を−３Ｖｃに置き換えることにより、電圧レベルを−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃのように４つのレベルとし、列電極の電圧レベルを４値化するものである。
【００３０】
図３において、積和演算結果を次の表１により変換して列電極電圧パターン（Ｄ）を作成する。
【００３１】
このようにして、図３に示すような列電極電圧パターン（Ｄ）が決定される。
また、図３の実効電圧に相当する値（Ｅ）は、行電極選択パターン（Ａ）の値（−１及び１）に応じて列電極パターンをサイクル毎に加算することによって得られる。すなわち、実効電圧に相当する値は、行電極選択パターンが−１なら、列電極電圧パターンをそのまま加え、行電極選択パターンが１なら、列電極電圧パターンを極性反転して加えることによって得られる。結局、行電極選択パターン（Ａ）の各行と列電極電圧パターン（Ｄ）の各行の対応する要素の積和をとり、その符号を変えたものが実効電圧に相当する値となる。例えば、行電極選択パターン（Ａ）の第１行（−１、−１、−１、−１、−１、１、−１、−１）と、列電極電圧パターン（Ｄ）の第１行（１、１、１、１、１、３、１、１）との積和をとると、（−１）×１＋（−１）×１＋（−１）×１＋（−１）×１＋（−１）×１＋１×３＋（−１）×１＋（−１）×１＝−４となり、この符号を変えると＋４となる。これが、図３の実効電圧に相当する値（Ｅ）の第１行、第１列（Ｒ１）の値４である。同様に行電極選択パターン（Ａ）の第２行と列電極電圧パターン（Ｄ）の第１行との積和をとり符号を変えたものが実効電圧に相当する値（Ｅ）の第１行、第２列（Ｒ２）の値４である。他の要素についても同様の計算を行い、図３の実効電圧に相当する値（Ｅ）の表が得られる。
【００３２】
今得られた実効電圧に相当する値（Ｅ）と表示パターン（Ｂ）とを比較すると、すべてのオン画素は同じ実効電圧４、すべてのオフ画素は同じ実効電圧−４となっている。これから、電圧平均化法が成立していることがわかる。
ところで、以上説明したのは、列電極電圧パターン（Ｄ）を計算上求める方法であったが、これを図１に示すロジック回路で実現する場合について、以下説明する。
【００３３】
行電極選択パターンの１を＋Ｖｒ、０を−Ｖｒとし、また、表示データのオン画素を１、オフ画素を０とする。
図１の回路ブロックにおいて、例えば４Ｋ色の場合、ＲＧＢそれぞれ４ビットずつで表現され、ＲＧＢがそれぞれ２の４乗通りの階調を有し、全体で２4 ×２4 ×２4 ＝４０９６色が表現される。表示データメモリ１８中には、４ビットずつのデータが１ピクセル当たり１２ビット格納されている。この中から、ＲＡＭデコーダ３２が７行を選択すると、７行分のＲ、Ｇ、Ｂ各データが集められて、それぞれＲ、Ｇ、Ｂ毎にスクランブラ２０に送られる。また、このとき、階調発生回路２８から、その表示サイクルでの、ある階調をオンにするかオフにするかというデータがスクランブラ２０に送られる。これにより、各行各色毎にオン／オフが決定され、スクランブラ２０から、その７行分のデータが出力される。
図１は、ＲＡＭデコーダ３２が７行を選択する例を図示しているが、時分割で７行分のＲ、Ｇ、Ｂのデータを出力するようにしてもよい。
【００３４】
このスクランブラ２０からの出力と行電極選択パターン発生回路３０からの出力との間でＥＸＯＲ回路２２において、排他的論理和をとる。排他的論理和の結果をアダー２４で加算する。前述したように、表示データが１、０であるので、排他的論理和によって得られる７ビットを加算すると０〜７のデータとなり、３ビットの２進数で表される。ラッチアンドデコーダ２６で、この３ビットのうち下位１ビットを捨てて、上位２ビットがラッチされ、デコードされて、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃのうち該当する電圧が選択される。すなわち、加算値が、０または１なら−３Ｖｃ、２または３なら−Ｖｃ、４または５なら＋Ｖｃ、６または７なら＋３Ｖｃとして、電圧レベルを４値化する。この電圧が列電極の電圧レベルとして、列電極ドライバ１６によってＬＣＤ１２の列電極に印加される。
【００３５】
また、行電極ドライバ１４では、行電極選択パターン発生回路３０からの列ベクトルに応じて、−Ｖｒ、０、＋Ｖｒのうち、該当する電圧が選択される。すなわち、その行電極が選択されている場合には＋Ｖｒか−Ｖｒが、また、非選択の場合には０が行電極ドライバ１４によってＬＣＤ１２に印加される。
コントローラ３４は、外部からの信号及び設定に応じて、各回路を適切なタイミングで制御し、行電極ドライバ１４及び列電極ドライバ１６によってＬＣＤ１２が駆動され、ＬＣＤ１２上に４０９６階調の色が表示される。そして、選択された７行に対して、図３の行電極選択パターン（Ａ）に示す８個のサイクルについて同様に表示を行い、表示サイクルが完結される。
【００３６】
図４に、行電極数が３５本の場合の表示サイクルの例を示す。
図４に−Ｖｒ、＋Ｖｒで示したのは、図３の行電極選択パターン（Ａ）の行１の８個のサイクル＃１〜＃８（−１、−１、−１、−１、−１、１、−１、−１）を示したもので、−１に−Ｖｒ、１に＋Ｖｒが対応している。また、列電極の電圧レベル＋３Ｖｃ、＋Ｖｃ、−Ｖｃ、−３Ｖｃの選び方としては、図４の例では、行電極数３５本とし、一度に７行選択しているので３５÷７＝５ブロックに分けて、図３の列電極電圧パターン（Ｄ）のうち最初の４行Ｄ１と最後の１行Ｄ２の５行を用いることにする。従って、図４の第１のサイクルＳ１では、Ｄ１及びＤ２の第１列の要素１、−１、１、１、−１を用いて、＋Ｖｃ、−Ｖｃ、＋Ｖｃ、＋Ｖｃ、−Ｖｃという電圧が列電極に印加される。また、次のサイクルＳ２では、Ｄ１及びＤ２の第２列の要素１、１、１、３、−１を用いて、＋Ｖｃ、＋Ｖｃ、＋Ｖｃ、＋３Ｖｃ、−Ｖｃという電圧が列電極に印加される。
【００３７】
このようにして、８個のサイクルについて同様にして行い、表示サイクルを完結する。
また、列電極の電圧（セグメント電圧）と行電極の電圧（コモン電圧）との差をとって加えていくことにより、実効電圧に相当する値がでてくる。すなわち、図４において斜線で示した部分の面積を加えたものがこれに相当する。
【００３８】
以下、実効電圧値の具体的算出方法について説明する。
図３の列電極電圧パターン（Ｄ）に示すように、８サイクルの列電極電圧パターンには、各行に、３または−３が１個と、１または−１が７個現れる。従って、実効電圧に相当する値が、図３の実効電圧に相当する値（Ｅ）に示すように４または−４となるのは、次の４つのケースが考えられる。
（１） ４＝−３＋１＋１＋１＋１＋１＋１＋１
（２） ４＝ ３＋１＋１＋１＋１−１−１−１
（３）−４＝ ３−１−１−１−１−１−１−１
（４）−４＝−３−１−１−１−１＋１＋１＋１
【００３９】
上記（１）のケースにおいては、オン画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が７回となる。（２）のケースにおいては、オン画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が４回、（Ｖｒ−Ｖｃ）が３回となる。また、同様に、（３）のケースでは、オフ画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が７回となる。また、（４）のケースでは、オフ画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が４回、（Ｖｒ＋Ｖｃ）が３回となる。
以上は、行電極が選択されている場合であるが、非選択時に印加される電圧は、＋３Ｖｃまたは−３Ｖｃが１回、＋Ｖｃまたは−Ｖｃが７回、合計８回の整数倍となる。
【００４０】
図４に示す行電極数３５本の場合においては、上記ケース（１）の場合であり、オン画素の実効電圧値Ｖonは、次の式（１）によって算出される。
Ｖon ＝ √｛Ｐ／（５×８）｝ ・・・・・・（１）
ただし、Ｐ＝（Ｖｒ−３Ｖｃ）2 ＋（Ｖｒ＋Ｖｃ）2 ×７＋（３Ｖｃ）2 ×４＋Ｖｃ2 ×４×７
である。
【００４１】
また、一般に、行電極がＮ本の場合を考えると、Ｎ／７ブロックであり、上記ケース（１）の場合に、オン画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が７回、＋３Ｖｃまたは−３Ｖｃが（Ｎ／７）−１回、＋Ｖｃまたは−Ｖｃが（（Ｎ／７）−１）×７回、となる。このとき、Ｎ／７が整数でない場合には、小数点以下を切り上げるようにすればよい。この場合に、オン画素の実効値電圧Ｖonは、次の式（２）によって算出される。
Ｖon ＝ √｛Ｑ／（（Ｎ／７）×８）｝ ・・・・・・（２）
ただし、Ｑ＝（Ｖｒ−３Ｖｃ）2 ＋（Ｖｒ＋Ｖｃ）2 ×７＋（３Ｖｃ）2 ×（（Ｎ／７）−１）＋Ｖｃ2 ×（（Ｎ／７）−１）×７
である。
これを整理すると次の式（３）のようになる。
Ｖon＝（１／√Ｎ）×Ｖｒ×√｛２×Ｎ×Ａ2 ＋７×Ａ＋７｝ ・・・（３）
ただし、Ａ＝Ｖｃ／Ｖｒである。
【００４２】
また、行電極数がＮ本の場合に、上記ケース（２）の場合に、オン画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が４回、（Ｖｒ−Ｖｃ）が３回、＋３Ｖｃまたは−３Ｖｃが（Ｎ／７）−１回、＋Ｖｃまたは−Ｖｃが（（Ｎ／７）−１）×７回、となる。従って、上と同様にオン画素の実効電圧値Ｖonを求めると、次の式（４）のようになる。
Ｖon ＝ √｛Ｒ／（（Ｎ／７）×８）｝ ・・・・・・（４）
ただし、Ｒ＝（Ｖｒ＋３Ｖｃ）2 ＋（Ｖｒ＋Ｖｃ）2 ×４＋（Ｖｒ−Ｖｃ）2 ×３＋（３Ｖｃ）2 ×（（Ｎ／７）−１）＋Ｖｃ2 ×（（Ｎ／７）−１）×７
である。
これを整理すると次の式（５）のようになる。
Ｖon＝（１／√Ｎ）×Ｖｒ×√｛２×Ｎ×Ａ2 ＋７×Ａ＋７｝ ・・・（５）
ただし、Ａ＝Ｖｃ／Ｖｒである。
【００４３】
従って、結局オン画素の実効電圧値は、どれも同じになる。
同様に、行電極数がＮ本（Ｎ／７ブロック）の場合、上記ケース（３）においてオフ画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が７回、＋３Ｖｃまたは−３Ｖｃが（Ｎ／７）−１回、＋Ｖｃまたは−Ｖｃが（（Ｎ／７）−１）×７回、となる。従って、この場合にオフ画素の実効電圧値Ｖoff を求めると、次の式（６）のようになる。
Ｖoff ＝ √｛Ｓ／（（Ｎ／７）×８）｝ ・・・・・・（６）
ただし、Ｓ＝（Ｖｒ＋３Ｖｃ）2 ＋（Ｖｒ−Ｖｃ）2 ×７＋（３Ｖｃ）2 ×（（Ｎ／７）−１）＋Ｖｃ2 ×（（Ｎ／７）−１）×７
である。
これを整理すると次の式（７）のようになる。
Ｖoff ＝（１／√Ｎ）×Ｖｒ×√｛２×Ｎ×Ａ2 −７×Ａ＋７｝・・・（７）
ただし、Ａ＝Ｖｃ／Ｖｒである。
【００４４】
また、同様に、上記ケース（４）の場合についてオフ画素の実効電圧値Ｖoff を計算しても、 ケース（３）の場合の実効電圧値Ｖoff と同じであり、結局オフ画素の実効電圧値もすべて同じになる。
従って、すべてのオン画素の実効電圧値が同じで、かつすべてのオフ画素の実効電圧値も同じであるので、電圧平均化法が成立する。
【００４５】
また、ドライブ回路の設計においては、列電極電圧と行電極電圧の比（バイアス）が必要であるが、理想的バイアスについて説明する。
ドライブ回路の実効電圧Ｖon及びＶoff は、液晶がオンからオフに切り替わる電圧をまたぐ必要がある。
オン画素の実効電圧Ｖonとオフ画素の実効電圧Ｖoff との間が狭いと、かかる電圧は狭いにもかかわらず液晶の方はそれ程速くオンからオフに変わらないため、コントラストが低くなる。ドライブ回路の実効電圧ＶonとＶoff の比Ｖon／Ｖoff は、なるべく大きくした方がよい。そこで、Ｖon／Ｖoff ＝√｛（２×Ｎ×Ａ2 ＋７×Ａ＋７）／（２×Ｎ×Ａ2 −７×Ａ＋７）｝
において、根号√の中身をＹ（Ａ）とおいて、これを最大にするＡ＝Ｖｃ／Ｖｒを求める。
【００４６】
Ｙ（Ａ）＝（２×Ｎ×Ａ2 ＋７×Ａ＋７）／（２×Ｎ×Ａ2 −７×Ａ＋７）
において、これをＡで微分して、Ａ＞０の範囲でＹ（Ａ）を最大にするＡを求めると、Ａ＝Ｖｃ／Ｖｒ＝√｛７／（２×Ｎ）｝となる。これが理想バイアスであり、このとき、オンオフ比は、
Ｖon／Ｖoff ＝√｛（２×√（２×Ｎ）＋√７）／（２×√（２×Ｎ）−√７）｝
となる。
【００４７】
本実施形態において、例えば、スレッショルド電圧が２．１Ｖの標準的な高速液晶において、行電極数が１６０本の場合、バイアスＡを１／７とすると、選択電圧Ｖｒは、約７．５Ｖで済む。従って、±Ｖｒでも７．５×２＝１５．０で１５Ｖ以下にすることができる。
これに対し、従来のＡＰＴ駆動方式では、Ｖｒは１９Ｖ（±Ｖｒでは１９×２＝３８Ｖ）、同時選択本数Ｌ＝４のＭＬＳ駆動方式ではＶｒは約９．５Ｖ、ＢＬＡ３駆動方式では約１１Ｖである。また、実用波形を用いたＩＡＰＴ駆動方式では±Ｖｒで１９×２＝３８Ｖよりは低く、約２１Ｖにすることができる。
しかし、上述したように、これら従来のものより本発明の駆動方式による方が±Ｖｒでも１５Ｖ以下とすることができるため、より優れた効果を有している。
【００４８】
次に、本発明の第二実施形態について説明する。
図５は、本発明に係る単純マトリクス液晶のマルチラインアドレッシング駆動方法を実行するための液晶駆動装置（ＬＣＤドライバ）の第二実施形態の回路構成を示すブロック図である。本第二実施形態に係るＬＣＤドライバは、行電極を同時に１１本選択し、かつ列電極の電圧レベルを６値とするものであり、この駆動方法をＳＬＡ１１（Six-Level Addressing 11)と呼ぶこととする。
図５に示すように、本実施形態に係るＬＣＤドライバ１１０は、ＬＣＤパネル（ＬＣＤ）１１２の１１行（コモン）を同時に選択し、列電極電圧を６値でドライブするＭＬＳ方式のもので、行電極ドライバ１１４、列電極ドライバ１１６及び表示データメモリ１１８を備えている。
【００４９】
また、ＲＧＢの各色の信号を時系列で処理するように、スクランブラ１２０、ＥＸＯＲゲート１２２、加算器（アダー）１２４、ラッチアンドデコーダ１２６を備えている。また、階調表示のために、スクランブラ１２０に階調データを送り込む階調発生回路１２８が設けられており、行電極選択パターンをＥＸＯＲゲート１２２及び行電極ドライバ１１４に送り込む行電極選択パターン発生回路１３０が設けられている。さらに、表示データメモリ１１８には、ＲＡＭデコーダ１３２が設けられている。
また、これら各構成要素を制御するためのコントローラ１３４が設置されている。
【００５０】
表示データメモリ１１８からは、同時にドライブされるＬＣＤ１１２の１１行分のカラーデータが同時にスクランブラ１２０に出力される。スクランブラ１２０は、階調発生回路１２８から受け取った階調データに対応したオン／オフ信号を、それぞれ出力する。スクランブラ１２０から出力されたオン／オフ信号は、ＥＸＯＲゲート１２２により、行電極選択パターン発生回路１３０から受け取った各々対応する行電極選択パターンとの排他的論理和がとられ、加算器１２４により加算される。
加算結果は、ラッチアンドデコーダ１２６に入力され、ラッチアンドデコーダ１２６により、加算結果に対応した電圧レベルが、列電極の最大電圧の１／５の電圧をＶｃとして、−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃの６値の中から選択され、列電極ドライバ１１６に出力される。そして行電極ドライバ１１４及び列電極ドライバ１１６により、ＬＣＤ１１２が駆動される。
【００５１】
以下、本実施形態の作用を詳細に説明する。
本実施形態は、１１本の行電極を同時に選択するものであるが、行電極選択パターン発生回路１３０で発生させる行電極選択パターンとしては、１１行１２列の直交関数を用いることとする。この直交関数は、例えば図６に示すような正規直交行列Ｍ2 で表されるものである。すなわち、行列Ｍ2 は、自分自身の転置行列Ｍ2 t との積が単位行列Ｉの整数倍となるものである。図６に示す行列Ｍ2 の場合、Ｍ2 Ｍ2 t ＝１２Ｉとなる（ただし、Ｉは１１次の単位行列である。）。このような行列は、例えばアダマール行列（この場合は、１２次のアダマール行列）から１行を省いたものとして得ることができる。
【００５２】
図７に、本実施形態における行電極選択パターン（Ａ）、表示パターン（Ｂ）、積和演算結果（Ｃ）、列電極電圧パターン（Ｄ）及び実効電圧に相当する値（Ｅ）を示す。表示パターン（Ｂ）等は全部で２の１１乗＝２０４８通りあるが途中省略して示している。図７において、行電極選択パターン（Ａ）に示される１を＋Ｖｒ、−１を−Ｖｒとする。また、表示データのオン画素を１、オフ画素を−１とする。
なお、図６に示す行列Ｍ2 で表される直交関数は、図７の行電極選択パターン（Ａ）のサイクル＃３および＃５の列ベクトルを反転し、＃３と＃１１の列ベクトルを入れ換え、また行４と行７を入れ換えて得られるものである。
【００５３】
図７において、列電極電圧パターン（Ｄ）の求め方は、前記第一実施形態における図３の場合と同様である。すなわち、行電極選択パターン（Ａ）の１１ビットの行選択列ベクトルと、表示パターン（Ｂ）における同一列電極の１１ビットの表示データ（行ベクトル）とを該当するビット毎に乗算し、これを加算した積和演算結果（Ｃ）は、±１１、±９、±７、±５、±３、±１の１２種類であり、これに対し、−１１及び−９を＋５Ｖｃに、−７及び−５を＋３Ｖｃに、−３及び−１を＋Ｖｃに、＋１及び＋３を−Ｖｃに、＋５及び＋７を−３Ｖｃに、＋９及び＋１１を−５Ｖｃに置き換えることにより、列電極電圧レベル（Ｄ）が決定される。
【００５４】
従来は、１１行を選択する場合には、上記１２種類の電圧レベルが必要とされたが、本発明の第二の実施形態では、このように列電極の電圧レベルを−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃの６つのレベルとして、６値化するものである。
また、実効電圧に相当する値（Ｅ）も、前記第一実施形態における図３の場合と同様に算出される。
【００５５】
今得られた実効電圧に相当する値（Ｅ）と表示パターン（Ｂ）とを比較すると、すべてのオン画素は同じ実効電圧６、すべてのオフ画素は同じ実効電圧−６となっている。これから、電圧平均化法が成立していることがわかる。
ところで、以上説明したのは、列電極電圧パターン（Ｄ）を計算上求める方法であったが、これを図５に示すロジック回路で実現する場合について、以下説明する。
【００５６】
図５のロジック回路で上記を実現する場合、行電極選択パターンの１を＋Ｖｒ、０を−Ｖｒとし、また、表示データのオン画素を１、オフ画素を０とする。
図５の回路ブロックにおいて、ＲＡＭデコーダ１３２が１１行を選択すると、１１行分のＲ、Ｇ、Ｂ各データが集められて、各Ｒ、Ｇ、Ｂデータが時系列でスクランブラ１２０に送られる。また、このとき、階調発生回路１２８から、その表示サイクルでの、ある階調をオンにするかオフにするかというデータがスクランブラ１２０に送られる。これにより、各行各色毎にオン／オフが決定され、スクランブラ１２０から、その１１行分のデータが出力される。
図５は、時分割で１１行分のＲ、Ｇ、Ｂのデータを出力するようにしているが、前記第一実施形態の図１のように各Ｒ、Ｇ、Ｂ毎に回路を構成するようにしてもよい。
【００５７】
このスクランブラ１２０からの出力と行電極選択パターン発生回路１３０からの出力との間でＥＸＯＲ回路１２２において、排他的論理和をとる。排他的論理和の結果をアダー１２４で加算する。前述したように、表示データが１、０であるので、排他的論理和によって得られる１１ビットを加算すると０〜１１のデータとなり、４ビットの２進数で表される。ラッチアンドデコーダ１２６で、この４ビットのうち下位１ビットを捨てて、上位３ビットがラッチされ、デコードされて、−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃのうち該当する電圧が選択される。すなわち、加算値が、０または１なら−５Ｖｃ、２または３なら−３Ｖｃ、４または５なら−Ｖｃ、６または７なら＋Ｖｃ、８または９なら＋３Ｖｃ、１０または１１なら＋５Ｖｃとして、電圧レベルを６値化する。この電圧が列電極の電圧レベルとして、列電極ドライバ１１６によってＬＣＤ１１２の列電極に印加される。
【００５８】
また、行電極ドライバ１１４では、行電極選択パターン発生回路１３０からの列ベクトルに応じて、−Ｖｒ、０、＋Ｖｒのうち、該当する電圧が選択される。すなわち、その行電極が選択されている場合には＋Ｖｒか−Ｖｒが、また、非選択の場合には０が行電極ドライバ１１４によってＬＣＤ１１２に印加される。
コントローラ１３４は、外部からの信号及び設定に応じて、各回路を適切なタイミングで制御し、行電極ドライバ１１４及び列電極ドライバ１１６によってＬＣＤ１１２が駆動される。そして、選択された１１行に対して、図７の行電極選択パターン（Ａ）に示す１２個のサイクルについて同様に表示を行い、表示サイクルが完結される。
【００５９】
図８に、行電極数が３３本（１１本×３ブロック）の場合の表示サイクルの例を示す。図８に−Ｖｒ、＋Ｖｒで示したのは、図７の行電極選択パターン（Ａ）の行１の８個のサイクル＃１〜＃１２（１、１、−１、１、１、１、−１、−１、−１、１、−１、−１）を示したもので、−１に−Ｖｒ、１に＋Ｖｒが対応している。図８の例では、行電極数３３本とし、一度に１１行選択しているので３３÷１１＝３ブロックに分けている。
また、図９に示すように、列電極の電圧レベルとしては、図７に＊印で示した上から１行目と７行目、および下から９行目の３行を用いることとし、これで上記３ブロックを構成する。すなわち、図８の第１のサイクルＳ１では、図９の列電極電圧パターン（Ｄ）の第１列の−５、−３、５を用いて、−５Ｖｃ、−３Ｖｃ、＋５Ｖｃという電圧が列電極に印加される。また、次のサイクルＳ２では、図９の列電極電圧パターン（Ｄ）の第２列の１、３、−１を用いて、＋Ｖｃ、＋３Ｖｃ、−Ｖｃという電圧が列電極に印加される。
【００６０】
このようにして、１２個のサイクルについて同様にして行い、表示サイクルを完結する。
また、列電極の電圧（セグメント電圧）と行電極の電圧（コモン電圧）との差をとって加えていくことにより、実効電圧に相当する値がでてくる。すなわち、図８において斜線で示した部分の面積を加えたものがこれに相当する。
【００６１】
以下、第二実施形態における実効電圧値の具体的算出方法について説明する。図５の列電極電圧パターン（Ｄ）に示すように、１２サイクルの列電極電圧パターンには、２種類がある。すなわち、１つは、５または−５が１個と、１１個の１または−１が現れるケース、またもう一つは、３または−３が３個と、９個の１または−１が現れるケースである。
このうち、実効電圧に相当する値が６または−６になるのは、下記の１０のケースである。
（１） ６＝−５＋１＋１＋１＋１＋１＋１＋１＋１＋１＋１＋１
（２） ６＝−３−３＋３＋１＋１＋１＋１＋１＋１＋１＋１＋１
（３） ６＝−３＋３＋３＋１＋１＋１＋１＋１＋１−１−１−１
（４） ６＝ ３＋３＋３＋１＋１＋１−１−１−１−１−１−１
（５） ６＝ ５＋１＋１＋１＋１＋１＋１−１−１−１−１−１
（６） −６＝ ５−１−１−１−１−１−１−１−１−１−１−１
（７） −６＝ ３＋３−３−１−１−１−１−１−１−１−１−１
（８） −６＝ ３−３−３−１−１−１−１−１−１＋１＋１＋１
（９） −６＝−３−３−３−１−１−１＋１＋１＋１＋１＋１＋１
（１０）−６＝−５−１−１−１−１−１−１＋１＋１＋１＋１＋１
【００６２】
上記（１）のケースにおいては、オン画素に印加される電圧は、（Ｖｒ−５Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が１１回となる。（２）のケースにおいては、オン画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が２回、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が９回となる。また、以下同様に、ケース（３）のオン画素には、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ＋３Ｖｃ）が２回、（Ｖｒ＋Ｖｃ）が６回、（Ｖｒ−Ｖｃ）が３回となる。ケース（４）のオン画素には、（Ｖｒ＋３Ｖｃ）が３回、（Ｖｒ＋Ｖｃ）が３回、（Ｖｒ−Ｖｃ）が６回となる。ケース（５）のオン画素には、（Ｖｒ＋５Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が６回、（Ｖｒ−Ｖｃ）が５回となる。
また、ケース（６）のオフ画素には、（Ｖｒ＋５Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が１１回となる。ケース（７）のオフ画素には、（Ｖｒ＋３Ｖｃ）が２回、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が９回となる。ケース（８）のオフ画素には、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ−３Ｖｃ）が２回、（Ｖｒ−Ｖｃ）が６回、（Ｖｒ＋Ｖｃ）が３回となる。ケース（９）のオフ画素には、（Ｖｒ−３Ｖｃ）が３回、（Ｖｒ−Ｖｃ）が３回、（Ｖｒ＋Ｖｃ）が６回となる。さらに、ケース（１０）のオフ画素には、（Ｖｒ−５Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が６回、（Ｖｒ＋Ｖｃ）が５回となる。
【００６３】
以上は、選択されている場合であるが、非選択時に印加される電圧には、やはり次のような２種類がある。１つは、５Ｖｃまたは−５Ｖｃが１回、Ｖｃまたは−Ｖｃが１１回、合計１２回となるケースであり、もう一つは、３Ｖｃまたは−３Ｖｃが３回、Ｖｃまたは−Ｖｃが９回、合計１２回となるケースである。
この２種類のケースが自分以外のブロック数、つまり、全部のブロック数から１を引いた回数だけ現れる。
【００６４】
前述したように、図８は、行電極数が３３本（１１本×３ブロック）の例であり、各サイクル（Ｓ１、Ｓ２・・・）について、選択画素は図９に示す列電極電圧パターン（Ｄ）の行１の電圧を印加するオン画素であり、上記ケース（５）の場合である。図８において、細線は行選択電圧を、太線は列選択電圧をそれぞれ表している。また、非選択時は、図９の列電極電圧パターン（Ｄ）の行２、行３の列電極電圧であり、上記ケースの（３）と（１０）の場合である。
【００６５】
これを一般化して、行電極数がＮ本（Ｎ／１１ブロック）の場合の実効値を求める。ここでＮ／１１が整数でない場合には、小数点以下を切り上げるものとする。選択時に、オン画素に印加される電圧の２乗平均をＶonsel とし、非選択時にオフ画素に印加される電圧の２乗平均をＶoffselとし、 非選択時に画素に印加される電圧の２乗平均をＶdesel とする。
また、Ｖon及びＶoff を次の式（８）で与える。
Ｖon ＝ √（Ｖonsel ＋Ｖdesel ）
Ｖoff ＝ √（Ｖoffsel＋Ｖdesel ） ・・・・・・（８）
【００６６】
次に、このＶdesel が、オン画素でも、オフ画素でも同じとなる理由について説明する。
非選択時には、行電極には、＋Ｖｒでもなく、−Ｖｒでもなく、０Ｖが印加される。従って、画素に印加される電圧は、列電極の電圧パターンそのものとなる。上記のケース（１）からケース（１０）のいずれかが、画素に印加される。２乗和を取ると、上記のケース（１）、ケース（５）、ケース（６）、ケース（１０）は同じになり、次の式（９）が成り立つ。
（５×Ｖｃ）2 ＋Ｖｃ2 ×１１＝３６×Ｖｃ2 ・・・・・・（９）
また、ケース（２）、ケース（３）、ケース（４）、ケース（７）、ケース（８）、ケース（９）も同じになり、次の式（１０）が成り立つ。
（３×Ｖｃ）2 ×３＋Ｖｃ2 ×９＝３６×Ｖｃ2 ・・・・・・（１０）
【００６７】
どのケースも２乗和は同じで、これらが全部のブロック数から１を引いた回数だけ現れるので、全部のブロック数で２乗平均を取ると、Ｖdesel は、次の式（１１）のようになる。
一方、選択時に上記ケース（１）のオン画素に印加される電圧は、（Ｖｒ−５Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が１１回となる。従って、全部のブロック数で２乗平均した電圧Ｖonsel は、次の式（１２）のようになる。
【００６８】
行電極数がＮ本（Ｎ／１１ブロック）の場合、選択時に上記ケース（２）のオン画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が２回、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が９回となる。全部のブロック数で２乗平均した電圧Ｖonsel は、次の式（１３）のようになる。
また、同様に、行電極数がＮ本（Ｎ／１１ブロック）の場合、選択時に上記ケース（３）のオン画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ＋３Ｖｃ）が２回、（Ｖｒ＋Ｖｃ）が６回、（Ｖｒ−Ｖｃ）が３回となる。全部のブロック数で２乗平均した電圧Ｖonsel は、次の式（１４）のようになる。
【００６９】
また、行電極数がＮ本（Ｎ／１１ブロック）の場合、選択時に上記ケース（４）のオン画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が３回、（Ｖｒ＋Ｖｃ）が３回、（Ｖｒ−Ｖｃ）が６回となる。全部のブロック数で２乗平均した電圧Ｖonsel は、 次の式（１５）のようになる。
また、行電極数がＮ本（Ｎ／１１ブロック）の場合、選択時に上記ケース（５）のオン画素に印加される電圧は、（Ｖｒ＋５Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が６回、（Ｖｒ−Ｖｃ）が５回となる。全部のブロック数で２乗平均した電圧Ｖonsel は、次の式（１６）のようになる。
【００７０】
ところで、前記式（８）によれば、Ｖon ＝ √（Ｖonsel ＋Ｖdesel ）であるので、いままで述べたケース（１）〜（５）のＶonは、 全て次の式（１７）のようになる。
Ｖon＝√［｛１１×Ｖｒ2 ＋１１×Ｖｒ×Ｖｃ＋３×Ｎ×Ｖｃ2 ｝／Ｎ］・・・・・・（１７）
ここで、Ｖｃ／Ｖｒ＝Ａとおいて、この式（１７）を整理すると、次の式（１８）のようになる。
Ｖon＝（１／√Ｎ）×Ｖｒ×√｛３×Ｎ×Ａ2 ＋１１×Ａ＋１１｝・・・・・・（１８）
結局、オン画素の実効電圧は、どれも同じになる。
【００７１】
また、同様に、行電極数がＮ本（Ｎ／１１ブロック）の場合、上記ケース（６）のオフ画素に印加される電圧は、（Ｖｒ＋５Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が１１回となる。全部のブロック数で２乗平均した電圧Ｖoffselは、次の式（１９）のようになる。
また、行電極数がＮ本（Ｎ／１１ブロック）の場合、上記ケース（７）のオフ画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が２回、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が９回となる。全部のブロック数で２乗平均した電圧Ｖoffselは、 次の式（２０）のようになる。
【００７２】
同様に、行電極数がＮ本（Ｎ／１１ブロック）の場合、上記ケース（８）のオフ画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ−３Ｖｃ）が２回、（Ｖｒ−Ｖｃ）が６回、（Ｖｒ＋Ｖｃ）が３回となる。全部のブロック数で２乗平均した電圧Ｖoffselは、次の式（２１）のようになる。
また、行電極数がＮ本（Ｎ／１１ブロック）の場合、上記ケース（９）のオフ画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が３回、（Ｖｒ−Ｖｃ）が３回、（Ｖｒ＋Ｖｃ）が６回となる。全部のブロック数で２乗平均した電圧Ｖoffselは、次の式（２２）のようになる。
【００７３】
また、行電極数がＮ本（Ｎ／１１ブロック）の場合、上記ケース（１０）のオフ画素に印加される電圧は、（Ｖｒ−５Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が６回、（Ｖｒ＋Ｖｃ）が５回となる。全部のブロック数で２乗平均した電圧Ｖoffselは、次の式（２３）のようになる。
ところで、前記式（８）によれば、Ｖoff ＝ √（Ｖoffsel＋Ｖdesel ）であるので、いままで述べたケース（６）〜（１０）のＶoff は、 全て次の式（２４）のようになる。
Ｖoff ＝√［｛１１×Ｖｒ2 −１１×Ｖｒ×Ｖｃ＋３×Ｎ×Ｖｃ2 ｝／Ｎ］・・・・・・（２４）
ここで、Ｖｃ／Ｖｒ＝Ａとおいて、この式（２４）を整理すると、次の式（２５）のようになる。
Ｖoff ＝（１／√Ｎ）×Ｖｒ×√｛３×Ｎ×Ａ2 −１１×Ａ＋１１｝・・・・・・（２５）
結局、オフ画素の実効電圧は、どれも同じになる。
以上述べたように、全てのオン画素の実効電圧が同じで、また全てのオフ画素の実効電圧も同じなので、電圧平均化法が成立する。
【００７４】
次に、前記第一実施形態と同様に、理想バイアスについて説明する。
オン画素の実効電圧Ｖonと、オフ画素の実効電圧Ｖoff の比は、次の式（２６）のようになる。
Ｖon／Ｖoff ＝ √［｛３×Ｎ×Ａ2 ＋１１×Ａ＋１１｝／｛３×Ｎ×Ａ2 −１１×Ａ＋１１｝］ ・・・・・・（２６）
理想バイアスは、この式（２６）の根号√［ ］内が最大になる場合である。そこで、この根号内をＹ（Ａ）とおいて、Ｙを最大にするＡを求める。
Ｙ（Ａ）＝｛３×Ｎ×Ａ2 ＋１１×Ａ＋１１｝／｛３×Ｎ×Ａ2 −１１×Ａ＋１１｝
【００７５】
このＹ（Ａ）をＡで微分して、０とおき、Ａ＞０としてＡを求めると、Ａ＝√［１１／（３×Ｎ）］となり、Ａ＝Ｖｃ／Ｖｒ＝√［１１／（３×Ｎ）］のとき、Ｙ（Ａ）は最大となる。従って、このＡの値を上記式（２６）に代入すると、ＶonとＶoff の比は、 次の式（２７）のようになる。
Ｖon／Ｖoff ＝ √［｛２×√（３×Ｎ）＋√１１｝／｛２×√（３×Ｎ）−√１１｝］・・・（２７）
【００７６】
以上説明した第二実施形態においては、同時選択行数を１１としているため、例えば、スレッショルド電圧が２．１Ｖの標準的な高速液晶において、行電極数が１６０本の場合、選択電圧Ｖｒは、約６．１Ｖで済む。
従って、本実施形態による駆動方式は、従来の駆動方式より、優れた効果を有している。
【００７７】
また、本発明の第一の実施形態による列電極の電圧レベル４値、及び第二の実施形態における列電極の電圧レベル６値に対し、従来の駆動方式による列電極電圧レベルは、ＡＰＴ駆動方式及びＢＬＡ３駆動方式では２値、ＩＡＰＴ駆動方式では４値、Ｌ＝４のＭＬＳ駆動方式では５値となっている。従って、本発明の駆動方式では、電圧レベル数だけを見ればＡＰＴ駆動方式及びＢＬＡ３駆動方式の２値には及ばないが、これらの駆動方式は選択電圧が大きく、消費電力が大きいという欠点がある。特に、ＢＬＡ３では、７本あるいは１１本を同時に駆動することはできず、２値でやる場合には、７行１２８列、あるいは１１行２０４８列の行電極選択パターンを用いるＢＡＴ（Binary Addressing Technique)となり、表示サイクルが長くなってしまうという問題がある。
【００７８】
また、ＩＡＰＴ駆動方式は、本発明の第一の実施形態と同じ４値であるが、ＡＰＴ駆動方式と同様に、選択される周期が長いため、高速液晶ではフレームレスポンス現象が発生するという問題がある。
また、ＭＬＳ駆動方式は、Ｌ＝４でも５値であり、本発明の第一の実施形態４値の方が優れており、Ｌ＝７のＭＬＳ駆動方式では前述したように、７＋１＝８値となり、本発明の第一実施形態のＦＬＡ７の場合の２倍となってしまう。また、Ｌ＝１１でＭＬＳ駆動方式を行うと、１２値となり、やはり本発明の第二実施形態のＳＬＡ１１の場合の２倍となってしまう。
このように、本発明の第一実施形態による７行を同時選択し、列電極電圧レベルを４値とするＦＬＡ７駆動方式および本発明の第二実施形態による１１行を同時選択し、列電極電圧レベルを６値とするＳＬＡ１１駆動方式は、従来の方式よりも優れた効果を有していることがわかる。
【００７９】
以上、詳細に説明したように、本発明によれば、同時選択する行電極の本数を７本とし、かつ列電極の電圧レベルを４値としたため、あるいは、同時選択する行電極の本数を１１本とし、かつ列電極の電圧レベルを６値としたため、行電極選択電圧を低くすることができ、４Ｋ色、６５Ｋ色等の表示に必要となる比較的大きなメモリを微細プロセスに収納でき、行電極ドライバと列電極ドライバを１チップにすることができ、さらに、列電極の電圧レベルが４値あるいは６値と比較的少ないため、チップサイズを小さくすることができる。
また、同時に駆動する行電極の本数が７本あるいは１１本と多いので、平均的な応答時間が速い高速液晶でも、フレームレスポンス現象を防止することができ、コントラストを高くすることができる。また、行電極電圧が低いので、消費電力が少なくなる。さらに、同時に駆動する行電極の本数が多いので動作周波数を低くでき、消費電力を、より少なくすることが可能となる。
【００８０】
同様に、同時選択する行電極の本数を１５本とし、かつ列電極の電圧レベルを８値とすることも可能である。行電極の選択パターンとして、１５行１６列の直交関数を用いる。１５本の行電極の選択パターンを表す１５ビットの行電極ベクトルと、列電極の表示パターンを表す１５ビットの表示データとについて、該当するビットごとに排他的論理和をとり、各ビットごとの排他的論理和を加算し、列電極の最大電圧の１／７の電圧をＶｃとするとき、前記加算結果が０または１のとき、列電極の電圧レベルを−７Ｖｃとし、前記加算結果が２または３のとき、列電極の電圧レベルを−５Ｖｃとし、前記加算結果が４または５のとき、列電極の電圧レベルを−３Ｖｃとし、前記加算結果が６または７のとき、列電極の電圧レベルを−Ｖｃとし、前記加算結果が８または９のとき、列電極の電圧レベルを＋Ｖｃとし、前記加算結果が１０または１１のとき、列電極の電圧レベルを＋３Ｖｃとし、前記加算結果が１２または１３のとき、列電極の電圧レベルを＋５Ｖｃとし、前記加算結果が１４または１５のとき、列電極の電圧レベルを＋７Ｖｃとすることが好ましい。
詳細は記述しないが、その場合のオン画素の実効電圧は、次の式（２８）のようになる。
Ｖon＝（１／√Ｎ）×Ｖｒ×√｛４×Ｎ×Ａ2 ＋１５×Ａ＋１５｝・・・・・・（２８）
オフ画素の実効電圧も、次の式（２９）のようになる。
Ｖoff ＝（１／√Ｎ）×Ｖｒ×√｛４×Ｎ×Ａ2 −１５×Ａ＋１５｝・・・・・・（２９）
【００８１】
また、理想バイアスは、下記のようになる。
Ａ＝Ｖｃ／Ｖｒ＝√［１５／（４×Ｎ）］
その理想バイアスの時、ＶonとＶoff の比は、次の式（３０）となる。
Ｖon／Ｖoff ＝√［｛２×√（４×Ｎ）＋√１５｝／｛２×√（４×Ｎ）−√１５｝］・・・（３０）演繹すると、同時選択する行電極の本数をＹ本（ただしＹは７以上の奇数とする。）とし、行電極の選択パターンとしてＹ行Ｚ列（ただし、Ｚ＞Ｙとする。）の直交関数を用いると、列電極の電圧レベルはＸ値となり、次の式（３１）で表される。
［２×ｉ−（Ｘ−１）］×Ｖｃ ・・・・・・（３１）
ただし、ここで、ｉ＝０、１、２、・・・、（Ｘ−１）、及びＸ＝（Ｙ＋１）／２とし、Ｖｃを列電極の最大電圧の１／（Ｘ−１）の電圧とする。
オン画素の実効電圧は、次の式（３２）のようになる。
Ｖon＝（１／√Ｎ）×Ｖｒ×√｛（Ｘ／２）×Ｎ×Ａ2 ＋Ｙ×Ａ＋Ｙ｝・・・・・・（３２）
オフ画素の実効電圧も、次の式（３３）のようになる。
Ｖoff ＝（１／√Ｎ）×Ｖｒ×√｛（Ｘ／２）×Ｎ×Ａ2 −Ｙ×Ａ＋Ｙ｝・・・・・・（３３）
また、理想バイアスは下記のようになる。
Ａ＝Ｖｃ／Ｖｒ＝√［Ｙ／｛（Ｘ／２）×Ｎ｝］
その理想バイアスの時、ＶonとＶoff の比は、次の式（３４）となる。
Ｖon／Ｖoff ＝√［｛２×√（（Ｘ／２）×Ｎ）＋√Ｙ｝／｛２×√（（Ｘ／２）×Ｎ−√Ｙ｝］・・・（３４）
【００８２】
以上、本発明の単純マトリクス液晶のマルチラインアドレッシング駆動装置について詳細に説明したが、本発明は、以上の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよいのはもちろんである。
【００８３】
【発明の効果】
以上説明した通り本発明によれば、行電極選択電圧を低くすることができ、４Ｋ色、６５Ｋ色等の表示に必要となる比較的大きなメモリを微細プロセスに収納でき、行電極ドライバと列電極ドライバを１チップにすることができ、チップサイズを小さくすることができる。また、同時に駆動する行電極の本数が７本あるいは１１本と多いので、平均的な応答時間が速い高速液晶でも、フレームレスポンス現象を防止することができ、コントラストを高くすることができる。
さらに、電圧振幅が小さく、動作周波数を低くでき、消費電力を少なくすることが可能となる。
【図面の簡単な説明】
【図１】 本発明に係る単純マトリクス液晶のマルチラインアドレッシング駆動方法を実行するための装置（ＬＣＤドライバ）の第一実施形態の回路構成を示すブロック図である。
【図２】 第一実施形態で用いる行電極選択パターンを示す７行８列の直交関数を表す行列の例を示す説明図である。
【図３】 第一実施形態における行電極選択パターン（Ａ）、表示パターン（Ｂ）、積和演算結果（Ｃ）、列電極電圧パターン（Ｄ）及び実効電圧に相当する値（Ｅ）を示す説明図である。
【図４】 第一実施形態における、行電極数が３５本の場合の表示サイクルの例を示す説明図である。
【図５】 本発明に係る単純マトリクス液晶のマルチラインアドレッシング駆動方法を実行するための装置（ＬＣＤドライバ）の第二実施形態の回路構成を示すブロック図である。
【図６】 第二実施形態で用いる行電極選択パターンを示す１１行１２列の直交関数を表す行列の例を示す説明図である。
【図７】 第二実施形態における行電極選択パターン（Ａ）、表示パターン（Ｂ）、積和演算結果（Ｃ）、列電極電圧パターン（Ｄ）及び実効電圧に相当する値（Ｅ）を示す説明図である。
【図８】 第二実施形態における、行電極数が３３本の場合の表示サイクルの例を示す説明図である。
【図９】 図８の行電極数が３３の場合に用いる列電極電圧パターンを示す説明図である。
【符号の説明】
１０、１１０ 液晶駆動装置（ＬＣＤドライバ）
１２、１１２ ＬＣＤ（パネル）
１４、１１４ 行電極ドライバ
１６、１１６ 列電極ドライバ
１８、１１８ 表示データメモリ
２０、１２０ スクランブラ
２２、１２２ ＥＸＯＲ回路
２４、１２４ 加算器（アダー）
２６、１２６ ラッチアンドデコーダ
２８、１２８ 階調発生回路
３０、１３０ 行電極選択パターン発生回路
３２、１３２ ＲＡＭデコーダ
３４、１３４ コントローラ
【発明の属する技術分野】
本発明は、単純マトリクス液晶のマルチラインアドレッシング駆動方法及び装置に関する。
【０００２】
【従来の技術】
従来から、ワードプロセッサやパーソナルコンピュータの表示装置として、液晶ディスプレイ（ＬＣＤ）が用いられている。このＬＣＤは、小型化が容易であり、薄く、軽量である等の利点により、例えば携帯電話のディスプレイ等、近年ますますその使用頻度が増大している。
【０００３】
ＬＣＤとして、いわゆるツイステッドネマチックタイプ（ＴＮ型）及びスーパーツイステッドネマチックタイプ（ＳＴＮ型）の液晶表示素子を、薄膜フィルムトランジスタを用いずに駆動する単純マトリクスタイプのものがある。これらのＬＣＤの駆動方式として、従来の線順次走査方式（duty方式）であるＡＰＴ（Alt Pleshko Technique)駆動方式やこれを改良したＩＡＰＴ（Improved APT) 駆動方式の他、様々な駆動方式が考えられている。
【０００４】
例えば、特開平６−２７９０４号公報には、複数の走査線を同時に選択する複数ライン同時選択方式であるＭＬＳ（Multi-Line Selection) 駆動方式の例が開示されている。すなわち、これは、Ｌ本の行電極を複数一括選択するものであり、行電極の選択電圧は、＋Ｖｒ、−Ｖｒのいずれかの電圧レベルをとるものとし、ＫをＬ以上の２のべき乗数として、Ｋ次の直交行列の列ベクトル要素を対応させる。そして、表示データのデータベクトルと選択電圧ベクトルの対応する要素の排他的論理和の総和をｉとすると、ｉは０〜Ｌのいずれかの整数となるが、Ｌ＋１レベルの電圧値Ｖｉを列電極に印加するようにしている。
【０００５】
また、特開平１１−２５８５７５号公報には、ＢＬＡ３（Bi-Level Addressing 3)駆動方式と呼ばれるものが開示されている。これは、３本の行電極を同時に選択し、行電極の選択電圧は、＋Ｖｒ、−Ｖｒの２値の電圧レベルをとるものとし、４次の直交行列の１行を除いた３行４列の列ベクトル要素を対応させる。また、列電極には、表示データのデータベクトルと選択電圧ベクトルの、対応する要素の積の総和が正なら−１、負なら＋１に対応する２値の電圧レベルを印加するようにして駆動するものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、近年携帯電話のＬＣＤパネルは、カラー化が進み、４Ｋ色、６５Ｋ色等が実用化されている一方、コストダウンのために、ＬＣＤドライバの１チップ化が進んでいるが、多色化につれて、表示データメモリの面積が大きくなり、高耐圧でかつ微細なプロセスを両立させなければならないというジレンマに陥っているという問題がある。
【０００７】
例えば、上述した従来のＬＣＤ駆動方式には、以下のような問題がある。
すなわち、特開平６−２７９０４号公報に記載された駆動方式では、一度に選択される行電極の本数Ｌを大きくすれば、選択電圧（＋Ｖｒ、−Ｖｒ）を低くできるが、列電極の電圧レベルとして（Ｌ＋１）種類が必要になる。例えば、Ｌ＝８本の場合、Ｌ＋１＝９種類の列電極の電圧レベルが必要となってしまう。その結果、電源回路が複雑になり、列電極の駆動回路が大きくなってしまうという問題がある。
【０００８】
一方、特開平１１−２５８５７５号公報に記載された駆動方式では、列電極の電圧レベルは２値であり、駆動回路は小さくできるが、Ｌ＝３では、選択電圧を低くすることができず、選択電圧が高いため、微細プロセスには向かず、１チップ化には使えないという問題がある。従って、やはりＢＬＡ３駆動方式も、携帯電話のような用途には向かない。
【０００９】
本発明は、前記従来の問題に鑑みてなされたものであり、高速液晶のフレームレスポンス現象を防止しつつ、高コントラスト表示、低電圧駆動、低消費電力、チップサイズの縮小を実現することのできる単純マトリクス液晶のマルチラインアドレッシング駆動方法及び装置を提供することを課題とする。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明の第一の態様は、単純マトリクス液晶のマルチラインアドレッシング駆動方法であって、
７本の行電極を同時選択し、該７本の行電極の選択パターンを表す７行８列の直交関数の７ビットの行選択ベクトルと、列電極の表示パターンを表す７ビットの表示データとについて、該当するビットごとに排他的論理和をとり、各ビットごとの排他的論理和を加算し、
列電極の最大電圧の１／３の電圧をＶｃとするとき、
前記加算結果を表す３ビットの２進数のうち下位１ビットを捨て、上位２ビットをラッチしデコードして、列電極の電圧レベルを、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃの４値の電圧レベルの中から選択し、前記加算結果が０または１のとき、列電極の電圧レベルを−３Ｖｃとし、前記加算結果が２または３のとき、列電極の電圧レベルを−Ｖｃとし、前記加算結果が４または５のとき、列電極の電圧レベルを＋Ｖｃとし、前記加算結果が６または７のとき、列電極の電圧レベルを＋３Ｖｃとしたことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動方法を提供する。
【００１４】
また、同様に前記課題を解決するために、本発明の第二の態様は、単純マトリクス液晶のマルチラインアドレッシング駆動方法であって、
１１本の行電極を同時選択し、該１１本の行電極の選択パターンを表す１１行１２列の直交関数の１１ビットの行選択ベクトルと、列電極の表示パターンを表す１１ビットの表示データとについて、該当するビットごとに排他的論理和をとり、各ビットごとの排他的論理和を加算し、
列電極の最大電圧の１／５の電圧をＶｃとするとき、
前記加算結果を表す４ビットの２進数のうち下位１ビットを捨て、上位３ビットをラッチしデコードして、列電極の電圧レベルを、−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃの６値の電圧レベルの中から選択し、前記加算結果が０または１のとき、列電極の電圧レベルを−５Ｖｃとし、前記加算結果が２または３のとき、列電極の電圧レベルを−３Ｖｃとし、前記加算結果が４または５のとき、列電極の電圧レベルを−Ｖｃとし、前記加算結果が６または７のとき、列電極の電圧レベルを＋Ｖｃとし、前記加算結果が８または９のとき、列電極の電圧レベルを＋３Ｖｃとし、前記加算結果が１０または１１のとき、列電極の電圧レベルを＋５Ｖｃとしたことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動方法を提供する。
【００１８】
また、同様に前記課題を解決するために、本発明の第三の態様は、単純マトリクス液晶のマルチラインアドレッシング駆動方法であって、
１５本の行電極を同時選択し、該１５本の行電極の選択パターンを表す１５行１６列の直交関数の１５ビットの行選択ベクトルと、列電極の表示パターンを表す１５ビットの表示データとについて、該当するビットごとに排他的論理和をとり、各ビットごとの排他的論理和を加算し、
列電極の最大電圧の１／７の電圧をＶｃとするとき、
前記加算結果を表す４ビットの２進数のうち下位１ビットを捨て、上位３ビットをラッチしデコードして、列電極の電圧レベルを、−７Ｖｃ、−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃ、＋７Ｖｃの８値の電圧レベルの中から選択し、前記加算結果が０または１のとき、列電極の電圧レベルを−７Ｖｃとし、前記加算結果が２または３のとき、列電極の電圧レベルを−５Ｖｃとし、前記加算結果が４または５のとき、列電極の電圧レベルを−３Ｖｃとし、前記加算結果が６または７のとき、列電極の電圧レベルを−Ｖｃとし、前記加算結果が８または９のとき、列電極の電圧レベルを＋Ｖｃとし、前記加算結果が１０または１１のとき、列電極の電圧レベルを＋３Ｖｃとし、前記加算結果が１２または１３のとき、列電極の電圧レベルを＋５Ｖｃとし、前記加算結果が１４または１５のとき、列電極の電圧レベルを＋７Ｖｃとしたことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動方法を提供する。
【００２１】
また、同様に前記課題を解決するために、本発明の第四の態様は、前記単純マトリクス液晶のマルチラインアドレッシング駆動方法によりＬＣＤを駆動する行電極ドライバと列電極ドライバを１チップに搭載したことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動装置を提供する。
【００２２】
【発明の実施の形態】
以下、本発明の単純マトリクス液晶のマルチラインアドレッシング駆動装置について、添付の図面に示される好適実施形態を基に詳細に説明する。
【００２３】
図１は、本発明に係る単純マトリクス液晶のマルチラインアドレッシング駆動方法を実行するための液晶駆動装置（ＬＣＤドライバ）の第一実施形態の回路構成を示すブロック図である。本第一実施形態に係るＬＣＤドライバは、行電極を同時に７本選択し、かつ列電極の電圧レベルを４値とするものであり、この駆動方法をＦＬＡ７（Four-Level Addressing 7)と呼ぶこととする。
図１に示すように、本実施形態に係るＬＣＤドライバ１０は、ＬＣＤパネル（ＬＣＤ）１２の７行（コモン）を同時に選択し、列電極電圧を４値でドライブするＭＬＳ方式のもので、行電極ドライバ１４、列電極ドライバ１６及び表示データメモリ１８を備えている。
【００２４】
また、ＲＧＢの各色の各列（セグメント）毎にスクランブラ２０、ＥＸＯＲゲート２２、加算器（アダー）２４、ラッチアンドデコーダ２６を備えている。また、階調表示のために、スクランブラ２０に階調データを送り込む階調発生回路２８が設けられており、行電極選択パターンをＥＸＯＲゲート２２及び行電極ドライバ１４に送り込む行電極選択パターン発生回路３０が設けられている。さらに、表示データメモリ１８には、ＲＡＭデコーダ３２が設けられている。
また、これら各構成要素を制御するためのコントローラ３４が設置されている。
【００２５】
表示データメモリ１８からは、同時にドライブされるＬＣＤ１２の７行分のカラーデータが同時にスクランブラ２０に出力される。スクランブラ２０は、階調発生回路２８から受け取った階調データに対応したオン／オフ信号を、それぞれ出力する。スクランブラ２０から出力されたオン／オフ信号は、ＥＸＯＲゲート２２により、行電極選択パターン発生回路３０から受け取った各々対応する行電極選択パターンとの排他的論理和がとられ、加算器２４により加算される。
加算結果は、ラッチアンドデコーダ２６に入力され、ラッチアンドデコーダ２６により、加算結果に対応した電圧レベルが、列電極の最大電圧の１／３の電圧をＶｃとして、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃの４値の中から選択され、列電極ドライバ１６に出力される。そして行電極ドライバ１４及び列電極ドライバ１６により、ＬＣＤ１２が駆動される。
【００２６】
以下、本実施形態の作用を詳細に説明する。
本実施形態は、７本の行電極を同時に選択するものであるが、行電極選択パターン発生回路３０で発生させる行電極選択パターンとしては、７行８列の直交関数を用いることとする。この直交関数は、例えば図２に示すような正規直交行列Ｍ1 で表されるものである。すなわち、行列Ｍ1 は、自分自身の転置行列Ｍ1 t との積が単位行列Ｉの整数倍となるものである。図２に示す行列Ｍ1 の場合、Ｍ1 Ｍ1 t ＝８Ｉとなる（ただし、Ｉは７次の単位行列である。）。このような行列は、例えばアダマール行列（この場合は、８次のアダマール行列）から１行を省いたものとして得ることができる。
【００２７】
図３に、本実施形態における行電極選択パターン（Ａ）、表示パターン（Ｂ）、積和演算結果（Ｃ）、列電極電圧パターン（Ｄ）及び実効電圧に相当する値（Ｅ）を示す。表示パターン（Ｂ）等は全部で２の７乗＝１２８通りあるが途中省略して示している。
図３において、行電極選択パターン（Ａ）に示される１を＋Ｖｒ、−１を−Ｖｒとする。また、表示データのオン画素を１、オフ画素を−１とする。
【００２８】
列電極電圧パターン（Ｄ）は、計算上、以下のようにして決定される。
すなわち、まず、行電極選択パターン（Ａ）の各列ベクトルを構成する７ビットからなる行選択列ベクトルと、表示パターン（Ｂ）の各行ベクトルを構成する同一列電極の７ビットの表示データ（ベクトル）とを、該当するビット毎に乗算する。例えば、サイクル＃１で示される行電極選択パターン（Ａ）の第１列の行選択列ベクトル（−１，−１，−１，１，１，１，−１）t （ただし、上付きの添字ｔは、行列の場合と同様に、転置を表す。）と、表示パターン（Ｂ）の第１行の表示データ（１，１，１，１，１，１，１）との積和をとると、（−１）×１＋（−１）×１＋（−１）×１＋１×１＋１×１＋１×１＋（−１）×１＝−１となる。これが、積和演算結果（Ｃ）の左上の第１行、第１列の−１である。また、サイクル＃２で示される行電極選択パターン（Ａ）の第２列の行選択列ベクトルと、表示パターン（Ｂ）の第１行との積和をとると、積和演算結果（Ｃ）の第１行、第２列の−１が得られる。他の要素についても同様に計算することにより、図３の積和演算結果（Ｃ）の表が得られる。
【００２９】
図３に示すように、積和演算結果（Ｃ）に現れる数値は、±７、±５、±３、±１の８種類であり、従来は７行を選択する場合には、この８種類（７＋１＝８）の電圧レベルが必要とされた。これに対し本発明は、−７及び−５を＋３Ｖｃに、−３及び−１を＋Ｖｃに、＋１及び＋３を−Ｖｃに、＋５及び＋７を−３Ｖｃに置き換えることにより、電圧レベルを−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃのように４つのレベルとし、列電極の電圧レベルを４値化するものである。
【００３０】
図３において、積和演算結果を次の表１により変換して列電極電圧パターン（Ｄ）を作成する。
このようにして、図３に示すような列電極電圧パターン（Ｄ）が決定される。
また、図３の実効電圧に相当する値（Ｅ）は、行電極選択パターン（Ａ）の値（−１及び１）に応じて列電極パターンをサイクル毎に加算することによって得られる。すなわち、実効電圧に相当する値は、行電極選択パターンが−１なら、列電極電圧パターンをそのまま加え、行電極選択パターンが１なら、列電極電圧パターンを極性反転して加えることによって得られる。結局、行電極選択パターン（Ａ）の各行と列電極電圧パターン（Ｄ）の各行の対応する要素の積和をとり、その符号を変えたものが実効電圧に相当する値となる。例えば、行電極選択パターン（Ａ）の第１行（−１、−１、−１、−１、−１、１、−１、−１）と、列電極電圧パターン（Ｄ）の第１行（１、１、１、１、１、３、１、１）との積和をとると、（−１）×１＋（−１）×１＋（−１）×１＋（−１）×１＋（−１）×１＋１×３＋（−１）×１＋（−１）×１＝−４となり、この符号を変えると＋４となる。これが、図３の実効電圧に相当する値（Ｅ）の第１行、第１列（Ｒ１）の値４である。同様に行電極選択パターン（Ａ）の第２行と列電極電圧パターン（Ｄ）の第１行との積和をとり符号を変えたものが実効電圧に相当する値（Ｅ）の第１行、第２列（Ｒ２）の値４である。他の要素についても同様の計算を行い、図３の実効電圧に相当する値（Ｅ）の表が得られる。
【００３２】
今得られた実効電圧に相当する値（Ｅ）と表示パターン（Ｂ）とを比較すると、すべてのオン画素は同じ実効電圧４、すべてのオフ画素は同じ実効電圧−４となっている。これから、電圧平均化法が成立していることがわかる。
ところで、以上説明したのは、列電極電圧パターン（Ｄ）を計算上求める方法であったが、これを図１に示すロジック回路で実現する場合について、以下説明する。
【００３３】
行電極選択パターンの１を＋Ｖｒ、０を−Ｖｒとし、また、表示データのオン画素を１、オフ画素を０とする。
図１の回路ブロックにおいて、例えば４Ｋ色の場合、ＲＧＢそれぞれ４ビットずつで表現され、ＲＧＢがそれぞれ２の４乗通りの階調を有し、全体で２4 ×２4 ×２4 ＝４０９６色が表現される。表示データメモリ１８中には、４ビットずつのデータが１ピクセル当たり１２ビット格納されている。この中から、ＲＡＭデコーダ３２が７行を選択すると、７行分のＲ、Ｇ、Ｂ各データが集められて、それぞれＲ、Ｇ、Ｂ毎にスクランブラ２０に送られる。また、このとき、階調発生回路２８から、その表示サイクルでの、ある階調をオンにするかオフにするかというデータがスクランブラ２０に送られる。これにより、各行各色毎にオン／オフが決定され、スクランブラ２０から、その７行分のデータが出力される。
図１は、ＲＡＭデコーダ３２が７行を選択する例を図示しているが、時分割で７行分のＲ、Ｇ、Ｂのデータを出力するようにしてもよい。
【００３４】
このスクランブラ２０からの出力と行電極選択パターン発生回路３０からの出力との間でＥＸＯＲ回路２２において、排他的論理和をとる。排他的論理和の結果をアダー２４で加算する。前述したように、表示データが１、０であるので、排他的論理和によって得られる７ビットを加算すると０〜７のデータとなり、３ビットの２進数で表される。ラッチアンドデコーダ２６で、この３ビットのうち下位１ビットを捨てて、上位２ビットがラッチされ、デコードされて、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃのうち該当する電圧が選択される。すなわち、加算値が、０または１なら−３Ｖｃ、２または３なら−Ｖｃ、４または５なら＋Ｖｃ、６または７なら＋３Ｖｃとして、電圧レベルを４値化する。この電圧が列電極の電圧レベルとして、列電極ドライバ１６によってＬＣＤ１２の列電極に印加される。
【００３５】
また、行電極ドライバ１４では、行電極選択パターン発生回路３０からの列ベクトルに応じて、−Ｖｒ、０、＋Ｖｒのうち、該当する電圧が選択される。すなわち、その行電極が選択されている場合には＋Ｖｒか−Ｖｒが、また、非選択の場合には０が行電極ドライバ１４によってＬＣＤ１２に印加される。
コントローラ３４は、外部からの信号及び設定に応じて、各回路を適切なタイミングで制御し、行電極ドライバ１４及び列電極ドライバ１６によってＬＣＤ１２が駆動され、ＬＣＤ１２上に４０９６階調の色が表示される。そして、選択された７行に対して、図３の行電極選択パターン（Ａ）に示す８個のサイクルについて同様に表示を行い、表示サイクルが完結される。
【００３６】
図４に、行電極数が３５本の場合の表示サイクルの例を示す。
図４に−Ｖｒ、＋Ｖｒで示したのは、図３の行電極選択パターン（Ａ）の行１の８個のサイクル＃１〜＃８（−１、−１、−１、−１、−１、１、−１、−１）を示したもので、−１に−Ｖｒ、１に＋Ｖｒが対応している。また、列電極の電圧レベル＋３Ｖｃ、＋Ｖｃ、−Ｖｃ、−３Ｖｃの選び方としては、図４の例では、行電極数３５本とし、一度に７行選択しているので３５÷７＝５ブロックに分けて、図３の列電極電圧パターン（Ｄ）のうち最初の４行Ｄ１と最後の１行Ｄ２の５行を用いることにする。従って、図４の第１のサイクルＳ１では、Ｄ１及びＤ２の第１列の要素１、−１、１、１、−１を用いて、＋Ｖｃ、−Ｖｃ、＋Ｖｃ、＋Ｖｃ、−Ｖｃという電圧が列電極に印加される。また、次のサイクルＳ２では、Ｄ１及びＤ２の第２列の要素１、１、１、３、−１を用いて、＋Ｖｃ、＋Ｖｃ、＋Ｖｃ、＋３Ｖｃ、−Ｖｃという電圧が列電極に印加される。
【００３７】
このようにして、８個のサイクルについて同様にして行い、表示サイクルを完結する。
また、列電極の電圧（セグメント電圧）と行電極の電圧（コモン電圧）との差をとって加えていくことにより、実効電圧に相当する値がでてくる。すなわち、図４において斜線で示した部分の面積を加えたものがこれに相当する。
【００３８】
以下、実効電圧値の具体的算出方法について説明する。
図３の列電極電圧パターン（Ｄ）に示すように、８サイクルの列電極電圧パターンには、各行に、３または−３が１個と、１または−１が７個現れる。従って、実効電圧に相当する値が、図３の実効電圧に相当する値（Ｅ）に示すように４または−４となるのは、次の４つのケースが考えられる。
（１） ４＝−３＋１＋１＋１＋１＋１＋１＋１
（２） ４＝ ３＋１＋１＋１＋１−１−１−１
（３）−４＝ ３−１−１−１−１−１−１−１
（４）−４＝−３−１−１−１−１＋１＋１＋１
【００３９】
上記（１）のケースにおいては、オン画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が７回となる。（２）のケースにおいては、オン画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が４回、（Ｖｒ−Ｖｃ）が３回となる。また、同様に、（３）のケースでは、オフ画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が７回となる。また、（４）のケースでは、オフ画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が４回、（Ｖｒ＋Ｖｃ）が３回となる。
以上は、行電極が選択されている場合であるが、非選択時に印加される電圧は、＋３Ｖｃまたは−３Ｖｃが１回、＋Ｖｃまたは−Ｖｃが７回、合計８回の整数倍となる。
【００４０】
図４に示す行電極数３５本の場合においては、上記ケース（１）の場合であり、オン画素の実効電圧値Ｖonは、次の式（１）によって算出される。
Ｖon ＝ √｛Ｐ／（５×８）｝ ・・・・・・（１）
ただし、Ｐ＝（Ｖｒ−３Ｖｃ）2 ＋（Ｖｒ＋Ｖｃ）2 ×７＋（３Ｖｃ）2 ×４＋Ｖｃ2 ×４×７
である。
【００４１】
また、一般に、行電極がＮ本の場合を考えると、Ｎ／７ブロックであり、上記ケース（１）の場合に、オン画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が７回、＋３Ｖｃまたは−３Ｖｃが（Ｎ／７）−１回、＋Ｖｃまたは−Ｖｃが（（Ｎ／７）−１）×７回、となる。このとき、Ｎ／７が整数でない場合には、小数点以下を切り上げるようにすればよい。この場合に、オン画素の実効値電圧Ｖonは、次の式（２）によって算出される。
Ｖon ＝ √｛Ｑ／（（Ｎ／７）×８）｝ ・・・・・・（２）
ただし、Ｑ＝（Ｖｒ−３Ｖｃ）2 ＋（Ｖｒ＋Ｖｃ）2 ×７＋（３Ｖｃ）2 ×（（Ｎ／７）−１）＋Ｖｃ2 ×（（Ｎ／７）−１）×７
である。
これを整理すると次の式（３）のようになる。
Ｖon＝（１／√Ｎ）×Ｖｒ×√｛２×Ｎ×Ａ2 ＋７×Ａ＋７｝ ・・・（３）
ただし、Ａ＝Ｖｃ／Ｖｒである。
【００４２】
また、行電極数がＮ本の場合に、上記ケース（２）の場合に、オン画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が４回、（Ｖｒ−Ｖｃ）が３回、＋３Ｖｃまたは−３Ｖｃが（Ｎ／７）−１回、＋Ｖｃまたは−Ｖｃが（（Ｎ／７）−１）×７回、となる。従って、上と同様にオン画素の実効電圧値Ｖonを求めると、次の式（４）のようになる。
Ｖon ＝ √｛Ｒ／（（Ｎ／７）×８）｝ ・・・・・・（４）
ただし、Ｒ＝（Ｖｒ＋３Ｖｃ）2 ＋（Ｖｒ＋Ｖｃ）2 ×４＋（Ｖｒ−Ｖｃ）2 ×３＋（３Ｖｃ）2 ×（（Ｎ／７）−１）＋Ｖｃ2 ×（（Ｎ／７）−１）×７
である。
これを整理すると次の式（５）のようになる。
Ｖon＝（１／√Ｎ）×Ｖｒ×√｛２×Ｎ×Ａ2 ＋７×Ａ＋７｝ ・・・（５）
ただし、Ａ＝Ｖｃ／Ｖｒである。
【００４３】
従って、結局オン画素の実効電圧値は、どれも同じになる。
同様に、行電極数がＮ本（Ｎ／７ブロック）の場合、上記ケース（３）においてオフ画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が７回、＋３Ｖｃまたは−３Ｖｃが（Ｎ／７）−１回、＋Ｖｃまたは−Ｖｃが（（Ｎ／７）−１）×７回、となる。従って、この場合にオフ画素の実効電圧値Ｖoff を求めると、次の式（６）のようになる。
Ｖoff ＝ √｛Ｓ／（（Ｎ／７）×８）｝ ・・・・・・（６）
ただし、Ｓ＝（Ｖｒ＋３Ｖｃ）2 ＋（Ｖｒ−Ｖｃ）2 ×７＋（３Ｖｃ）2 ×（（Ｎ／７）−１）＋Ｖｃ2 ×（（Ｎ／７）−１）×７
である。
これを整理すると次の式（７）のようになる。
Ｖoff ＝（１／√Ｎ）×Ｖｒ×√｛２×Ｎ×Ａ2 −７×Ａ＋７｝・・・（７）
ただし、Ａ＝Ｖｃ／Ｖｒである。
【００４４】
また、同様に、上記ケース（４）の場合についてオフ画素の実効電圧値Ｖoff を計算しても、 ケース（３）の場合の実効電圧値Ｖoff と同じであり、結局オフ画素の実効電圧値もすべて同じになる。
従って、すべてのオン画素の実効電圧値が同じで、かつすべてのオフ画素の実効電圧値も同じであるので、電圧平均化法が成立する。
【００４５】
また、ドライブ回路の設計においては、列電極電圧と行電極電圧の比（バイアス）が必要であるが、理想的バイアスについて説明する。
ドライブ回路の実効電圧Ｖon及びＶoff は、液晶がオンからオフに切り替わる電圧をまたぐ必要がある。
オン画素の実効電圧Ｖonとオフ画素の実効電圧Ｖoff との間が狭いと、かかる電圧は狭いにもかかわらず液晶の方はそれ程速くオンからオフに変わらないため、コントラストが低くなる。ドライブ回路の実効電圧ＶonとＶoff の比Ｖon／Ｖoff は、なるべく大きくした方がよい。そこで、Ｖon／Ｖoff ＝√｛（２×Ｎ×Ａ2 ＋７×Ａ＋７）／（２×Ｎ×Ａ2 −７×Ａ＋７）｝
において、根号√の中身をＹ（Ａ）とおいて、これを最大にするＡ＝Ｖｃ／Ｖｒを求める。
【００４６】
Ｙ（Ａ）＝（２×Ｎ×Ａ2 ＋７×Ａ＋７）／（２×Ｎ×Ａ2 −７×Ａ＋７）
において、これをＡで微分して、Ａ＞０の範囲でＹ（Ａ）を最大にするＡを求めると、Ａ＝Ｖｃ／Ｖｒ＝√｛７／（２×Ｎ）｝となる。これが理想バイアスであり、このとき、オンオフ比は、
Ｖon／Ｖoff ＝√｛（２×√（２×Ｎ）＋√７）／（２×√（２×Ｎ）−√７）｝
となる。
【００４７】
本実施形態において、例えば、スレッショルド電圧が２．１Ｖの標準的な高速液晶において、行電極数が１６０本の場合、バイアスＡを１／７とすると、選択電圧Ｖｒは、約７．５Ｖで済む。従って、±Ｖｒでも７．５×２＝１５．０で１５Ｖ以下にすることができる。
これに対し、従来のＡＰＴ駆動方式では、Ｖｒは１９Ｖ（±Ｖｒでは１９×２＝３８Ｖ）、同時選択本数Ｌ＝４のＭＬＳ駆動方式ではＶｒは約９．５Ｖ、ＢＬＡ３駆動方式では約１１Ｖである。また、実用波形を用いたＩＡＰＴ駆動方式では±Ｖｒで１９×２＝３８Ｖよりは低く、約２１Ｖにすることができる。
しかし、上述したように、これら従来のものより本発明の駆動方式による方が±Ｖｒでも１５Ｖ以下とすることができるため、より優れた効果を有している。
【００４８】
次に、本発明の第二実施形態について説明する。
図５は、本発明に係る単純マトリクス液晶のマルチラインアドレッシング駆動方法を実行するための液晶駆動装置（ＬＣＤドライバ）の第二実施形態の回路構成を示すブロック図である。本第二実施形態に係るＬＣＤドライバは、行電極を同時に１１本選択し、かつ列電極の電圧レベルを６値とするものであり、この駆動方法をＳＬＡ１１（Six-Level Addressing 11)と呼ぶこととする。
図５に示すように、本実施形態に係るＬＣＤドライバ１１０は、ＬＣＤパネル（ＬＣＤ）１１２の１１行（コモン）を同時に選択し、列電極電圧を６値でドライブするＭＬＳ方式のもので、行電極ドライバ１１４、列電極ドライバ１１６及び表示データメモリ１１８を備えている。
【００４９】
また、ＲＧＢの各色の信号を時系列で処理するように、スクランブラ１２０、ＥＸＯＲゲート１２２、加算器（アダー）１２４、ラッチアンドデコーダ１２６を備えている。また、階調表示のために、スクランブラ１２０に階調データを送り込む階調発生回路１２８が設けられており、行電極選択パターンをＥＸＯＲゲート１２２及び行電極ドライバ１１４に送り込む行電極選択パターン発生回路１３０が設けられている。さらに、表示データメモリ１１８には、ＲＡＭデコーダ１３２が設けられている。
また、これら各構成要素を制御するためのコントローラ１３４が設置されている。
【００５０】
表示データメモリ１１８からは、同時にドライブされるＬＣＤ１１２の１１行分のカラーデータが同時にスクランブラ１２０に出力される。スクランブラ１２０は、階調発生回路１２８から受け取った階調データに対応したオン／オフ信号を、それぞれ出力する。スクランブラ１２０から出力されたオン／オフ信号は、ＥＸＯＲゲート１２２により、行電極選択パターン発生回路１３０から受け取った各々対応する行電極選択パターンとの排他的論理和がとられ、加算器１２４により加算される。
加算結果は、ラッチアンドデコーダ１２６に入力され、ラッチアンドデコーダ１２６により、加算結果に対応した電圧レベルが、列電極の最大電圧の１／５の電圧をＶｃとして、−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃの６値の中から選択され、列電極ドライバ１１６に出力される。そして行電極ドライバ１１４及び列電極ドライバ１１６により、ＬＣＤ１１２が駆動される。
【００５１】
以下、本実施形態の作用を詳細に説明する。
本実施形態は、１１本の行電極を同時に選択するものであるが、行電極選択パターン発生回路１３０で発生させる行電極選択パターンとしては、１１行１２列の直交関数を用いることとする。この直交関数は、例えば図６に示すような正規直交行列Ｍ2 で表されるものである。すなわち、行列Ｍ2 は、自分自身の転置行列Ｍ2 t との積が単位行列Ｉの整数倍となるものである。図６に示す行列Ｍ2 の場合、Ｍ2 Ｍ2 t ＝１２Ｉとなる（ただし、Ｉは１１次の単位行列である。）。このような行列は、例えばアダマール行列（この場合は、１２次のアダマール行列）から１行を省いたものとして得ることができる。
【００５２】
図７に、本実施形態における行電極選択パターン（Ａ）、表示パターン（Ｂ）、積和演算結果（Ｃ）、列電極電圧パターン（Ｄ）及び実効電圧に相当する値（Ｅ）を示す。表示パターン（Ｂ）等は全部で２の１１乗＝２０４８通りあるが途中省略して示している。図７において、行電極選択パターン（Ａ）に示される１を＋Ｖｒ、−１を−Ｖｒとする。また、表示データのオン画素を１、オフ画素を−１とする。
なお、図６に示す行列Ｍ2 で表される直交関数は、図７の行電極選択パターン（Ａ）のサイクル＃３および＃５の列ベクトルを反転し、＃３と＃１１の列ベクトルを入れ換え、また行４と行７を入れ換えて得られるものである。
【００５３】
図７において、列電極電圧パターン（Ｄ）の求め方は、前記第一実施形態における図３の場合と同様である。すなわち、行電極選択パターン（Ａ）の１１ビットの行選択列ベクトルと、表示パターン（Ｂ）における同一列電極の１１ビットの表示データ（行ベクトル）とを該当するビット毎に乗算し、これを加算した積和演算結果（Ｃ）は、±１１、±９、±７、±５、±３、±１の１２種類であり、これに対し、−１１及び−９を＋５Ｖｃに、−７及び−５を＋３Ｖｃに、−３及び−１を＋Ｖｃに、＋１及び＋３を−Ｖｃに、＋５及び＋７を−３Ｖｃに、＋９及び＋１１を−５Ｖｃに置き換えることにより、列電極電圧レベル（Ｄ）が決定される。
【００５４】
従来は、１１行を選択する場合には、上記１２種類の電圧レベルが必要とされたが、本発明の第二の実施形態では、このように列電極の電圧レベルを−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃの６つのレベルとして、６値化するものである。
また、実効電圧に相当する値（Ｅ）も、前記第一実施形態における図３の場合と同様に算出される。
【００５５】
今得られた実効電圧に相当する値（Ｅ）と表示パターン（Ｂ）とを比較すると、すべてのオン画素は同じ実効電圧６、すべてのオフ画素は同じ実効電圧−６となっている。これから、電圧平均化法が成立していることがわかる。
ところで、以上説明したのは、列電極電圧パターン（Ｄ）を計算上求める方法であったが、これを図５に示すロジック回路で実現する場合について、以下説明する。
【００５６】
図５のロジック回路で上記を実現する場合、行電極選択パターンの１を＋Ｖｒ、０を−Ｖｒとし、また、表示データのオン画素を１、オフ画素を０とする。
図５の回路ブロックにおいて、ＲＡＭデコーダ１３２が１１行を選択すると、１１行分のＲ、Ｇ、Ｂ各データが集められて、各Ｒ、Ｇ、Ｂデータが時系列でスクランブラ１２０に送られる。また、このとき、階調発生回路１２８から、その表示サイクルでの、ある階調をオンにするかオフにするかというデータがスクランブラ１２０に送られる。これにより、各行各色毎にオン／オフが決定され、スクランブラ１２０から、その１１行分のデータが出力される。
図５は、時分割で１１行分のＲ、Ｇ、Ｂのデータを出力するようにしているが、前記第一実施形態の図１のように各Ｒ、Ｇ、Ｂ毎に回路を構成するようにしてもよい。
【００５７】
このスクランブラ１２０からの出力と行電極選択パターン発生回路１３０からの出力との間でＥＸＯＲ回路１２２において、排他的論理和をとる。排他的論理和の結果をアダー１２４で加算する。前述したように、表示データが１、０であるので、排他的論理和によって得られる１１ビットを加算すると０〜１１のデータとなり、４ビットの２進数で表される。ラッチアンドデコーダ１２６で、この４ビットのうち下位１ビットを捨てて、上位３ビットがラッチされ、デコードされて、−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃのうち該当する電圧が選択される。すなわち、加算値が、０または１なら−５Ｖｃ、２または３なら−３Ｖｃ、４または５なら−Ｖｃ、６または７なら＋Ｖｃ、８または９なら＋３Ｖｃ、１０または１１なら＋５Ｖｃとして、電圧レベルを６値化する。この電圧が列電極の電圧レベルとして、列電極ドライバ１１６によってＬＣＤ１１２の列電極に印加される。
【００５８】
また、行電極ドライバ１１４では、行電極選択パターン発生回路１３０からの列ベクトルに応じて、−Ｖｒ、０、＋Ｖｒのうち、該当する電圧が選択される。すなわち、その行電極が選択されている場合には＋Ｖｒか−Ｖｒが、また、非選択の場合には０が行電極ドライバ１１４によってＬＣＤ１１２に印加される。
コントローラ１３４は、外部からの信号及び設定に応じて、各回路を適切なタイミングで制御し、行電極ドライバ１１４及び列電極ドライバ１１６によってＬＣＤ１１２が駆動される。そして、選択された１１行に対して、図７の行電極選択パターン（Ａ）に示す１２個のサイクルについて同様に表示を行い、表示サイクルが完結される。
【００５９】
図８に、行電極数が３３本（１１本×３ブロック）の場合の表示サイクルの例を示す。図８に−Ｖｒ、＋Ｖｒで示したのは、図７の行電極選択パターン（Ａ）の行１の８個のサイクル＃１〜＃１２（１、１、−１、１、１、１、−１、−１、−１、１、−１、−１）を示したもので、−１に−Ｖｒ、１に＋Ｖｒが対応している。図８の例では、行電極数３３本とし、一度に１１行選択しているので３３÷１１＝３ブロックに分けている。
また、図９に示すように、列電極の電圧レベルとしては、図７に＊印で示した上から１行目と７行目、および下から９行目の３行を用いることとし、これで上記３ブロックを構成する。すなわち、図８の第１のサイクルＳ１では、図９の列電極電圧パターン（Ｄ）の第１列の−５、−３、５を用いて、−５Ｖｃ、−３Ｖｃ、＋５Ｖｃという電圧が列電極に印加される。また、次のサイクルＳ２では、図９の列電極電圧パターン（Ｄ）の第２列の１、３、−１を用いて、＋Ｖｃ、＋３Ｖｃ、−Ｖｃという電圧が列電極に印加される。
【００６０】
このようにして、１２個のサイクルについて同様にして行い、表示サイクルを完結する。
また、列電極の電圧（セグメント電圧）と行電極の電圧（コモン電圧）との差をとって加えていくことにより、実効電圧に相当する値がでてくる。すなわち、図８において斜線で示した部分の面積を加えたものがこれに相当する。
【００６１】
以下、第二実施形態における実効電圧値の具体的算出方法について説明する。図５の列電極電圧パターン（Ｄ）に示すように、１２サイクルの列電極電圧パターンには、２種類がある。すなわち、１つは、５または−５が１個と、１１個の１または−１が現れるケース、またもう一つは、３または−３が３個と、９個の１または−１が現れるケースである。
このうち、実効電圧に相当する値が６または−６になるのは、下記の１０のケースである。
（１） ６＝−５＋１＋１＋１＋１＋１＋１＋１＋１＋１＋１＋１
（２） ６＝−３−３＋３＋１＋１＋１＋１＋１＋１＋１＋１＋１
（３） ６＝−３＋３＋３＋１＋１＋１＋１＋１＋１−１−１−１
（４） ６＝ ３＋３＋３＋１＋１＋１−１−１−１−１−１−１
（５） ６＝ ５＋１＋１＋１＋１＋１＋１−１−１−１−１−１
（６） −６＝ ５−１−１−１−１−１−１−１−１−１−１−１
（７） −６＝ ３＋３−３−１−１−１−１−１−１−１−１−１
（８） −６＝ ３−３−３−１−１−１−１−１−１＋１＋１＋１
（９） −６＝−３−３−３−１−１−１＋１＋１＋１＋１＋１＋１
（１０）−６＝−５−１−１−１−１−１−１＋１＋１＋１＋１＋１
【００６２】
上記（１）のケースにおいては、オン画素に印加される電圧は、（Ｖｒ−５Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が１１回となる。（２）のケースにおいては、オン画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が２回、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が９回となる。また、以下同様に、ケース（３）のオン画素には、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ＋３Ｖｃ）が２回、（Ｖｒ＋Ｖｃ）が６回、（Ｖｒ−Ｖｃ）が３回となる。ケース（４）のオン画素には、（Ｖｒ＋３Ｖｃ）が３回、（Ｖｒ＋Ｖｃ）が３回、（Ｖｒ−Ｖｃ）が６回となる。ケース（５）のオン画素には、（Ｖｒ＋５Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が６回、（Ｖｒ−Ｖｃ）が５回となる。
また、ケース（６）のオフ画素には、（Ｖｒ＋５Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が１１回となる。ケース（７）のオフ画素には、（Ｖｒ＋３Ｖｃ）が２回、（Ｖｒ−３Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が９回となる。ケース（８）のオフ画素には、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ−３Ｖｃ）が２回、（Ｖｒ−Ｖｃ）が６回、（Ｖｒ＋Ｖｃ）が３回となる。ケース（９）のオフ画素には、（Ｖｒ−３Ｖｃ）が３回、（Ｖｒ−Ｖｃ）が３回、（Ｖｒ＋Ｖｃ）が６回となる。さらに、ケース（１０）のオフ画素には、（Ｖｒ−５Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が６回、（Ｖｒ＋Ｖｃ）が５回となる。
【００６３】
以上は、選択されている場合であるが、非選択時に印加される電圧には、やはり次のような２種類がある。１つは、５Ｖｃまたは−５Ｖｃが１回、Ｖｃまたは−Ｖｃが１１回、合計１２回となるケースであり、もう一つは、３Ｖｃまたは−３Ｖｃが３回、Ｖｃまたは−Ｖｃが９回、合計１２回となるケースである。
この２種類のケースが自分以外のブロック数、つまり、全部のブロック数から１を引いた回数だけ現れる。
【００６４】
前述したように、図８は、行電極数が３３本（１１本×３ブロック）の例であり、各サイクル（Ｓ１、Ｓ２・・・）について、選択画素は図９に示す列電極電圧パターン（Ｄ）の行１の電圧を印加するオン画素であり、上記ケース（５）の場合である。図８において、細線は行選択電圧を、太線は列選択電圧をそれぞれ表している。また、非選択時は、図９の列電極電圧パターン（Ｄ）の行２、行３の列電極電圧であり、上記ケースの（３）と（１０）の場合である。
【００６５】
これを一般化して、行電極数がＮ本（Ｎ／１１ブロック）の場合の実効値を求める。ここでＮ／１１が整数でない場合には、小数点以下を切り上げるものとする。選択時に、オン画素に印加される電圧の２乗平均をＶonsel とし、非選択時にオフ画素に印加される電圧の２乗平均をＶoffselとし、 非選択時に画素に印加される電圧の２乗平均をＶdesel とする。
また、Ｖon及びＶoff を次の式（８）で与える。
Ｖon ＝ √（Ｖonsel ＋Ｖdesel ）
Ｖoff ＝ √（Ｖoffsel＋Ｖdesel ） ・・・・・・（８）
【００６６】
次に、このＶdesel が、オン画素でも、オフ画素でも同じとなる理由について説明する。
非選択時には、行電極には、＋Ｖｒでもなく、−Ｖｒでもなく、０Ｖが印加される。従って、画素に印加される電圧は、列電極の電圧パターンそのものとなる。上記のケース（１）からケース（１０）のいずれかが、画素に印加される。２乗和を取ると、上記のケース（１）、ケース（５）、ケース（６）、ケース（１０）は同じになり、次の式（９）が成り立つ。
（５×Ｖｃ）2 ＋Ｖｃ2 ×１１＝３６×Ｖｃ2 ・・・・・・（９）
また、ケース（２）、ケース（３）、ケース（４）、ケース（７）、ケース（８）、ケース（９）も同じになり、次の式（１０）が成り立つ。
（３×Ｖｃ）2 ×３＋Ｖｃ2 ×９＝３６×Ｖｃ2 ・・・・・・（１０）
【００６７】
どのケースも２乗和は同じで、これらが全部のブロック数から１を引いた回数だけ現れるので、全部のブロック数で２乗平均を取ると、Ｖdesel は、次の式（１１）のようになる。
行電極数がＮ本（Ｎ／１１ブロック）の場合、選択時に上記ケース（２）のオン画素に印加される電圧は、（Ｖｒ−３Ｖｃ）が２回、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ＋Ｖｃ）が９回となる。全部のブロック数で２乗平均した電圧Ｖonsel は、次の式（１３）のようになる。
また、行電極数がＮ本（Ｎ／１１ブロック）の場合、選択時に上記ケース（４）のオン画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が３回、（Ｖｒ＋Ｖｃ）が３回、（Ｖｒ−Ｖｃ）が６回となる。全部のブロック数で２乗平均した電圧Ｖonsel は、 次の式（１５）のようになる。
ところで、前記式（８）によれば、Ｖon ＝ √（Ｖonsel ＋Ｖdesel ）であるので、いままで述べたケース（１）〜（５）のＶonは、 全て次の式（１７）のようになる。
Ｖon＝√［｛１１×Ｖｒ2 ＋１１×Ｖｒ×Ｖｃ＋３×Ｎ×Ｖｃ2 ｝／Ｎ］・・・・・・（１７）
ここで、Ｖｃ／Ｖｒ＝Ａとおいて、この式（１７）を整理すると、次の式（１８）のようになる。
Ｖon＝（１／√Ｎ）×Ｖｒ×√｛３×Ｎ×Ａ2 ＋１１×Ａ＋１１｝・・・・・・（１８）
結局、オン画素の実効電圧は、どれも同じになる。
【００７１】
また、同様に、行電極数がＮ本（Ｎ／１１ブロック）の場合、上記ケース（６）のオフ画素に印加される電圧は、（Ｖｒ＋５Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が１１回となる。全部のブロック数で２乗平均した電圧Ｖoffselは、次の式（１９）のようになる。
同様に、行電極数がＮ本（Ｎ／１１ブロック）の場合、上記ケース（８）のオフ画素に印加される電圧は、（Ｖｒ＋３Ｖｃ）が１回、（Ｖｒ−３Ｖｃ）が２回、（Ｖｒ−Ｖｃ）が６回、（Ｖｒ＋Ｖｃ）が３回となる。全部のブロック数で２乗平均した電圧Ｖoffselは、次の式（２１）のようになる。
また、行電極数がＮ本（Ｎ／１１ブロック）の場合、上記ケース（１０）のオフ画素に印加される電圧は、（Ｖｒ−５Ｖｃ）が１回、（Ｖｒ−Ｖｃ）が６回、（Ｖｒ＋Ｖｃ）が５回となる。全部のブロック数で２乗平均した電圧Ｖoffselは、次の式（２３）のようになる。
Ｖoff ＝√［｛１１×Ｖｒ2 −１１×Ｖｒ×Ｖｃ＋３×Ｎ×Ｖｃ2 ｝／Ｎ］・・・・・・（２４）
ここで、Ｖｃ／Ｖｒ＝Ａとおいて、この式（２４）を整理すると、次の式（２５）のようになる。
Ｖoff ＝（１／√Ｎ）×Ｖｒ×√｛３×Ｎ×Ａ2 −１１×Ａ＋１１｝・・・・・・（２５）
結局、オフ画素の実効電圧は、どれも同じになる。
以上述べたように、全てのオン画素の実効電圧が同じで、また全てのオフ画素の実効電圧も同じなので、電圧平均化法が成立する。
【００７４】
次に、前記第一実施形態と同様に、理想バイアスについて説明する。
オン画素の実効電圧Ｖonと、オフ画素の実効電圧Ｖoff の比は、次の式（２６）のようになる。
Ｖon／Ｖoff ＝ √［｛３×Ｎ×Ａ2 ＋１１×Ａ＋１１｝／｛３×Ｎ×Ａ2 −１１×Ａ＋１１｝］ ・・・・・・（２６）
理想バイアスは、この式（２６）の根号√［ ］内が最大になる場合である。そこで、この根号内をＹ（Ａ）とおいて、Ｙを最大にするＡを求める。
Ｙ（Ａ）＝｛３×Ｎ×Ａ2 ＋１１×Ａ＋１１｝／｛３×Ｎ×Ａ2 −１１×Ａ＋１１｝
【００７５】
このＹ（Ａ）をＡで微分して、０とおき、Ａ＞０としてＡを求めると、Ａ＝√［１１／（３×Ｎ）］となり、Ａ＝Ｖｃ／Ｖｒ＝√［１１／（３×Ｎ）］のとき、Ｙ（Ａ）は最大となる。従って、このＡの値を上記式（２６）に代入すると、ＶonとＶoff の比は、 次の式（２７）のようになる。
Ｖon／Ｖoff ＝ √［｛２×√（３×Ｎ）＋√１１｝／｛２×√（３×Ｎ）−√１１｝］・・・（２７）
【００７６】
以上説明した第二実施形態においては、同時選択行数を１１としているため、例えば、スレッショルド電圧が２．１Ｖの標準的な高速液晶において、行電極数が１６０本の場合、選択電圧Ｖｒは、約６．１Ｖで済む。
従って、本実施形態による駆動方式は、従来の駆動方式より、優れた効果を有している。
【００７７】
また、本発明の第一の実施形態による列電極の電圧レベル４値、及び第二の実施形態における列電極の電圧レベル６値に対し、従来の駆動方式による列電極電圧レベルは、ＡＰＴ駆動方式及びＢＬＡ３駆動方式では２値、ＩＡＰＴ駆動方式では４値、Ｌ＝４のＭＬＳ駆動方式では５値となっている。従って、本発明の駆動方式では、電圧レベル数だけを見ればＡＰＴ駆動方式及びＢＬＡ３駆動方式の２値には及ばないが、これらの駆動方式は選択電圧が大きく、消費電力が大きいという欠点がある。特に、ＢＬＡ３では、７本あるいは１１本を同時に駆動することはできず、２値でやる場合には、７行１２８列、あるいは１１行２０４８列の行電極選択パターンを用いるＢＡＴ（Binary Addressing Technique)となり、表示サイクルが長くなってしまうという問題がある。
【００７８】
また、ＩＡＰＴ駆動方式は、本発明の第一の実施形態と同じ４値であるが、ＡＰＴ駆動方式と同様に、選択される周期が長いため、高速液晶ではフレームレスポンス現象が発生するという問題がある。
また、ＭＬＳ駆動方式は、Ｌ＝４でも５値であり、本発明の第一の実施形態４値の方が優れており、Ｌ＝７のＭＬＳ駆動方式では前述したように、７＋１＝８値となり、本発明の第一実施形態のＦＬＡ７の場合の２倍となってしまう。また、Ｌ＝１１でＭＬＳ駆動方式を行うと、１２値となり、やはり本発明の第二実施形態のＳＬＡ１１の場合の２倍となってしまう。
このように、本発明の第一実施形態による７行を同時選択し、列電極電圧レベルを４値とするＦＬＡ７駆動方式および本発明の第二実施形態による１１行を同時選択し、列電極電圧レベルを６値とするＳＬＡ１１駆動方式は、従来の方式よりも優れた効果を有していることがわかる。
【００７９】
以上、詳細に説明したように、本発明によれば、同時選択する行電極の本数を７本とし、かつ列電極の電圧レベルを４値としたため、あるいは、同時選択する行電極の本数を１１本とし、かつ列電極の電圧レベルを６値としたため、行電極選択電圧を低くすることができ、４Ｋ色、６５Ｋ色等の表示に必要となる比較的大きなメモリを微細プロセスに収納でき、行電極ドライバと列電極ドライバを１チップにすることができ、さらに、列電極の電圧レベルが４値あるいは６値と比較的少ないため、チップサイズを小さくすることができる。
また、同時に駆動する行電極の本数が７本あるいは１１本と多いので、平均的な応答時間が速い高速液晶でも、フレームレスポンス現象を防止することができ、コントラストを高くすることができる。また、行電極電圧が低いので、消費電力が少なくなる。さらに、同時に駆動する行電極の本数が多いので動作周波数を低くでき、消費電力を、より少なくすることが可能となる。
【００８０】
同様に、同時選択する行電極の本数を１５本とし、かつ列電極の電圧レベルを８値とすることも可能である。行電極の選択パターンとして、１５行１６列の直交関数を用いる。１５本の行電極の選択パターンを表す１５ビットの行電極ベクトルと、列電極の表示パターンを表す１５ビットの表示データとについて、該当するビットごとに排他的論理和をとり、各ビットごとの排他的論理和を加算し、列電極の最大電圧の１／７の電圧をＶｃとするとき、前記加算結果が０または１のとき、列電極の電圧レベルを−７Ｖｃとし、前記加算結果が２または３のとき、列電極の電圧レベルを−５Ｖｃとし、前記加算結果が４または５のとき、列電極の電圧レベルを−３Ｖｃとし、前記加算結果が６または７のとき、列電極の電圧レベルを−Ｖｃとし、前記加算結果が８または９のとき、列電極の電圧レベルを＋Ｖｃとし、前記加算結果が１０または１１のとき、列電極の電圧レベルを＋３Ｖｃとし、前記加算結果が１２または１３のとき、列電極の電圧レベルを＋５Ｖｃとし、前記加算結果が１４または１５のとき、列電極の電圧レベルを＋７Ｖｃとすることが好ましい。
詳細は記述しないが、その場合のオン画素の実効電圧は、次の式（２８）のようになる。
Ｖon＝（１／√Ｎ）×Ｖｒ×√｛４×Ｎ×Ａ2 ＋１５×Ａ＋１５｝・・・・・・（２８）
オフ画素の実効電圧も、次の式（２９）のようになる。
Ｖoff ＝（１／√Ｎ）×Ｖｒ×√｛４×Ｎ×Ａ2 −１５×Ａ＋１５｝・・・・・・（２９）
【００８１】
また、理想バイアスは、下記のようになる。
Ａ＝Ｖｃ／Ｖｒ＝√［１５／（４×Ｎ）］
その理想バイアスの時、ＶonとＶoff の比は、次の式（３０）となる。
Ｖon／Ｖoff ＝√［｛２×√（４×Ｎ）＋√１５｝／｛２×√（４×Ｎ）−√１５｝］・・・（３０）演繹すると、同時選択する行電極の本数をＹ本（ただしＹは７以上の奇数とする。）とし、行電極の選択パターンとしてＹ行Ｚ列（ただし、Ｚ＞Ｙとする。）の直交関数を用いると、列電極の電圧レベルはＸ値となり、次の式（３１）で表される。
［２×ｉ−（Ｘ−１）］×Ｖｃ ・・・・・・（３１）
ただし、ここで、ｉ＝０、１、２、・・・、（Ｘ−１）、及びＸ＝（Ｙ＋１）／２とし、Ｖｃを列電極の最大電圧の１／（Ｘ−１）の電圧とする。
オン画素の実効電圧は、次の式（３２）のようになる。
Ｖon＝（１／√Ｎ）×Ｖｒ×√｛（Ｘ／２）×Ｎ×Ａ2 ＋Ｙ×Ａ＋Ｙ｝・・・・・・（３２）
オフ画素の実効電圧も、次の式（３３）のようになる。
Ｖoff ＝（１／√Ｎ）×Ｖｒ×√｛（Ｘ／２）×Ｎ×Ａ2 −Ｙ×Ａ＋Ｙ｝・・・・・・（３３）
また、理想バイアスは下記のようになる。
Ａ＝Ｖｃ／Ｖｒ＝√［Ｙ／｛（Ｘ／２）×Ｎ｝］
その理想バイアスの時、ＶonとＶoff の比は、次の式（３４）となる。
Ｖon／Ｖoff ＝√［｛２×√（（Ｘ／２）×Ｎ）＋√Ｙ｝／｛２×√（（Ｘ／２）×Ｎ−√Ｙ｝］・・・（３４）
【００８２】
以上、本発明の単純マトリクス液晶のマルチラインアドレッシング駆動装置について詳細に説明したが、本発明は、以上の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよいのはもちろんである。
【００８３】
【発明の効果】
以上説明した通り本発明によれば、行電極選択電圧を低くすることができ、４Ｋ色、６５Ｋ色等の表示に必要となる比較的大きなメモリを微細プロセスに収納でき、行電極ドライバと列電極ドライバを１チップにすることができ、チップサイズを小さくすることができる。また、同時に駆動する行電極の本数が７本あるいは１１本と多いので、平均的な応答時間が速い高速液晶でも、フレームレスポンス現象を防止することができ、コントラストを高くすることができる。
さらに、電圧振幅が小さく、動作周波数を低くでき、消費電力を少なくすることが可能となる。
【図面の簡単な説明】
【図１】 本発明に係る単純マトリクス液晶のマルチラインアドレッシング駆動方法を実行するための装置（ＬＣＤドライバ）の第一実施形態の回路構成を示すブロック図である。
【図２】 第一実施形態で用いる行電極選択パターンを示す７行８列の直交関数を表す行列の例を示す説明図である。
【図３】 第一実施形態における行電極選択パターン（Ａ）、表示パターン（Ｂ）、積和演算結果（Ｃ）、列電極電圧パターン（Ｄ）及び実効電圧に相当する値（Ｅ）を示す説明図である。
【図４】 第一実施形態における、行電極数が３５本の場合の表示サイクルの例を示す説明図である。
【図５】 本発明に係る単純マトリクス液晶のマルチラインアドレッシング駆動方法を実行するための装置（ＬＣＤドライバ）の第二実施形態の回路構成を示すブロック図である。
【図６】 第二実施形態で用いる行電極選択パターンを示す１１行１２列の直交関数を表す行列の例を示す説明図である。
【図７】 第二実施形態における行電極選択パターン（Ａ）、表示パターン（Ｂ）、積和演算結果（Ｃ）、列電極電圧パターン（Ｄ）及び実効電圧に相当する値（Ｅ）を示す説明図である。
【図８】 第二実施形態における、行電極数が３３本の場合の表示サイクルの例を示す説明図である。
【図９】 図８の行電極数が３３の場合に用いる列電極電圧パターンを示す説明図である。
【符号の説明】
１０、１１０ 液晶駆動装置（ＬＣＤドライバ）
１２、１１２ ＬＣＤ（パネル）
１４、１１４ 行電極ドライバ
１６、１１６ 列電極ドライバ
１８、１１８ 表示データメモリ
２０、１２０ スクランブラ
２２、１２２ ＥＸＯＲ回路
２４、１２４ 加算器（アダー）
２６、１２６ ラッチアンドデコーダ
２８、１２８ 階調発生回路
３０、１３０ 行電極選択パターン発生回路
３２、１３２ ＲＡＭデコーダ
３４、１３４ コントローラ
Claims (4)
- 単純マトリクス液晶のマルチラインアドレッシング駆動方法であって、
７本の行電極を同時選択し、該７本の行電極の選択パターンを表す７行８列の直交関数の７ビットの行選択ベクトルと、列電極の表示パターンを表す７ビットの表示データとについて、該当するビットごとに排他的論理和をとり、各ビットごとの排他的論理和を加算し、
列電極の最大電圧の１／３の電圧をＶｃとするとき、
前記加算結果を表す３ビットの２進数のうち下位１ビットを捨て、上位２ビットをラッチしデコードして、列電極の電圧レベルを、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃの４値の電圧レベルの中から選択し、前記加算結果が０または１のとき、列電極の電圧レベルを−３Ｖｃとし、前記加算結果が２または３のとき、列電極の電圧レベルを−Ｖｃとし、前記加算結果が４または５のとき、列電極の電圧レベルを＋Ｖｃとし、前記加算結果が６または７のとき、列電極の電圧レベルを＋３Ｖｃとしたことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動方法。 - 単純マトリクス液晶のマルチラインアドレッシング駆動方法であって、
１１本の行電極を同時選択し、該１１本の行電極の選択パターンを表す１１行１２列の直交関数の１１ビットの行選択ベクトルと、列電極の表示パターンを表す１１ビットの表示データとについて、該当するビットごとに排他的論理和をとり、各ビットごとの排他的論理和を加算し、
列電極の最大電圧の１／５の電圧をＶｃとするとき、
前記加算結果を表す４ビットの２進数のうち下位１ビットを捨て、上位３ビットをラッチしデコードして、列電極の電圧レベルを、−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃの６値の電圧レベルの中から選択し、前記加算結果が０または１のとき、列電極の電圧レベルを−５Ｖｃとし、前記加算結果が２または３のとき、列電極の電圧レベルを−３Ｖｃとし、前記加算結果が４または５のとき、列電極の電圧レベルを−Ｖｃとし、前記加算結果が６または７のとき、列電極の電圧レベルを＋Ｖｃとし、前記加算結果が８または９のとき、列電極の電圧レベルを＋３Ｖｃとし、前記加算結果が１０または１１のとき、列電極の電圧レベルを＋５Ｖｃとしたことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動方法。 - 単純マトリクス液晶のマルチラインアドレッシング駆動方法であって、
１５本の行電極を同時選択し、該１５本の行電極の選択パターンを表す１５行１６列の直交関数の１５ビットの行選択ベクトルと、列電極の表示パターンを表す１５ビットの表示データとについて、該当するビットごとに排他的論理和をとり、各ビットごとの排他的論理和を加算し、
列電極の最大電圧の１／７の電圧をＶｃとするとき、
前記加算結果を表す４ビットの２進数のうち下位１ビットを捨て、上位３ビットをラッチしデコードして、列電極の電圧レベルを、−７Ｖｃ、−５Ｖｃ、−３Ｖｃ、−Ｖｃ、＋Ｖｃ、＋３Ｖｃ、＋５Ｖｃ、＋７Ｖｃの８値の電圧レベルの中から選択し、前記加算結果が０または１のとき、列電極の電圧レベルを−７Ｖｃとし、前記加算結果が２または３のとき、列電極の電圧レベルを−５Ｖｃとし、前記加算結果が４または５のとき、列電極の電圧レベルを−３Ｖｃとし、前記加算結果が６または７のとき、列電極の電圧レベルを−Ｖｃとし、前記加算結果が８または９のとき、列電極の電圧レベルを＋Ｖｃとし、前記加算結果が１０または１１のとき、列電極の電圧レベルを＋３Ｖｃとし、前記加算結果が１２または１３のとき、列電極の電圧レベルを＋５Ｖｃとし、前記加算結果が１４または１５のとき、列電極の電圧レベルを＋７Ｖｃとしたことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動方法。 - 請求項１〜３のいずれか１項に記載の単純マトリクス液晶のマルチラインアドレッシング駆動方法によりＬＣＤを駆動する行電極ドライバと列電極ドライバを１チップに搭載したことを特徴とする単純マトリクス液晶のマルチラインアドレッシング駆動装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001353001A JP3719973B2 (ja) | 2001-06-13 | 2001-11-19 | 単純マトリクス液晶のマルチラインアドレッシング駆動方法及び装置 |
| PCT/JP2002/005913 WO2002103667A1 (fr) | 2001-06-13 | 2002-06-13 | Procede et appareil de commande des cristaux liquides d'une matrice simple |
| EP02738696A EP1396838A4 (en) | 2001-06-13 | 2002-06-13 | EASY DRIVE PROCESS AND EASY CONTROL DEVICE FOR MATRIX LIQUID CRYSTALS |
| KR10-2003-7002051A KR100515468B1 (ko) | 2001-06-13 | 2002-06-13 | 단순 매트릭스액정의 구동방법 및 장치, 단순 매트릭스액정의 멀티 라인 어드레싱 구동방법 및 장치, 및 액정표시디스플레이 패널 |
| US10/415,524 US7209129B2 (en) | 2001-06-13 | 2002-06-13 | Method and apparatus for driving passive matrix liquid crystal |
| US11/259,070 US7403195B2 (en) | 2001-06-13 | 2005-10-27 | Method and apparatus for driving passive matrix liquid crystal |
| US11/259,062 US20060033692A1 (en) | 2001-06-13 | 2005-10-27 | Method and apparatus for driving passive matrix liquid crystal |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177998 | 2001-06-13 | ||
| JP2001-177998 | 2001-06-13 | ||
| JP2001353001A JP3719973B2 (ja) | 2001-06-13 | 2001-11-19 | 単純マトリクス液晶のマルチラインアドレッシング駆動方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003066411A JP2003066411A (ja) | 2003-03-05 |
| JP3719973B2 true JP3719973B2 (ja) | 2005-11-24 |
Family
ID=26616798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001353001A Expired - Fee Related JP3719973B2 (ja) | 2001-06-13 | 2001-11-19 | 単純マトリクス液晶のマルチラインアドレッシング駆動方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3719973B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006162665A (ja) * | 2004-12-02 | 2006-06-22 | Kawasaki Microelectronics Kk | 電源回路 |
-
2001
- 2001-11-19 JP JP2001353001A patent/JP3719973B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003066411A (ja) | 2003-03-05 |
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| A131 | Notification of reasons for refusal |
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