JP3713052B2

JP3713052B2 - テスト・パターン発生装置

Info

Publication number: JP3713052B2
Application number: JP20400691A
Authority: JP
Inventors: 高士北垣; 弘幸清水
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 1991-07-18
Filing date: 1991-07-18
Publication date: 2005-11-02
Anticipated expiration: 2020-11-02
Also published as: JPH0526976A

Description

【０００１】
【産業上の利用分野】
本発明は、例えばＩＣテスト・システム、論理回路テスト・システムにおいて被試験素子にテスト・パターンを印加する際に、テスト信号のデータが格納されたメモリに高速にアクセスできるテスト・パターン発生装置に関する。
【０００２】
【発明の背景】
ＩＣや論理回路のテストにおいては、被試験素子に特定の信号（テスト・パターン）を印加し、該被試験素子の該テスト・パターンに対する応答と、該被試験素子が正常動作した場合に得られる応答（期待値）とを比較することで、当該被測定素子の良否を判別する手法が広く行われている。ところが、通常の方法でメモリにアクセスする場合には、出力パターンの繰り返し周期が、メモリのアクセス速度により制限を受けるという不都合がある。すなわち、テスト・パターンをメモリのアクセス周期より速い周期で出力したい場合であっても、該メモリのアクセス周期以上の速さで動作することができず（換言するなら、該メモリへのアクセス周期を一定時間より短くできず）、試験効率の低下等を招くとの不都合がある。
【０００３】
このような不都合を回避するために、従来、インター・リービングによるアクセス方法が用いられている。この方法では、記憶素子として複数組のメモリ（バンク）を用い、各メモリにテスト・パターン・データを格納しておき、一方のバンクについてのアクセスが終了する前に他方のバンクへのアクセスを開始する（時間をずらして動作させる）ことで、メモリの動作周期よりも高速でテスト・パターンを出力させることができる。
【０００４】
図６は２バンク式インター・リービングにおけるテスト・パターンのメモリへの格納方法の説明図である。
同図において♯１はＬＳＢ（最下位ビット）が偶数であるアドレス（ＡＤＤ₀，ＡＤＤ₂，・・・，ＡＤＤ_2n-2）が割り振られたバンク、また♯２はＬＳＢが奇数であるアドレス（ＡＤＤ₁，ＡＤＤ₃，・・・，ＡＤＤ_2n-1）が割り振られたバンクであり、複数のテスト・パターン・データ（Ｐ₀，Ｐ₁，・・・，Ｐ_2n-1）は、両バンク♯０，♯１に交互に格納される。
【０００５】
図７は従来のインター・リービング方式によるテスト・パターン発生回路の部分回路図であり、図８はそのタイミング・チャートである。図７の回路では、入力されるアドレスＡＤＤ（ＡＤＤ₀，ＡＤＤ₁，・・・）のＬＳＢが０か１かを選択回路２１（ＮＯＴゲート２１ａおよびＡＮＤゲート２１ｂ，２１ｃにより構成される）が判別することで、後述するバンク２３ａ（♯０）または２３ｂ（♯１）の何れかが選択される。ここでは、ＡＤＤのＬＳＢの値が交互に０，１となるようにアドレス生成手段（図示せず）が設定されている。選択回路２１は、このＬＳＢおよび所定周期（アドレス周期）のタイミング・ラッチＬＴＣＨを入力し、ＬＳＢが０であるか１であるかに応じてフリップ・フロップ２２ａ，２２ｂのＣ端子にＬＴＣＨの１／２周期のクロック（図８では、ＦＦ₀ＣＬＫ，ＦＦ₁ＣＬＫで示す）を交互に出力している。
【０００６】
フリップ・フロップ２２ａ，２２ｂはＦＦ₀ＣＬＫ，ＦＦ₁ＣＬＫを入力することで、ＦＦ₀ＯＵＴ，ＦＦ₁ＯＵＴを出力する。ここで、ＦＦ₀ＯＵＴ，ＦＦ₁ＯＵＴはアドレス周期のタイミングが、相互に１／２周期分シフトしたアドレス信号であり、前者は添字が偶数、後者は添字が奇数のアドレスである。ＡＤＤ₀，ＡＤＤ₁，ＡＤＤ₂，・・・はＡＤＤの１／２周期分シフトして交互にバンク２３ａ，２３ｂにアクセスする。そして、両バンク２３ａ，２３ｂは、所定アドレスに格納されているデータ、ＢＮＫ₀，ＢＮＫ₁を相互に１／２周期分シフトした周期で、選択回路２５に出力する。選択回路２５は、ＢＮＫ₀，ＢＮＫ₁を選択信号ＳＬＣＴのタイミングで交互に選択し（同図では、立ち上りで♯０のバンク２３ａを，立ち下りで♯１のバンク２３ｂをそれぞれ選択している）、ＡＤＤ₀，ＡＤＤ₁，・・・に対応する出力パターンＰＴＲＮ（Ｐ₀，Ｐ₁，Ｐ₂，・・・）を順次出力する。
【０００７】
しかし、上記のようなインター・リービング方法においては、同一のバンク２３ａ（またはバンク２３ｂ）に格納されたテスト信号を連続的に出力する場合には、出力パターンＰＴＲＮの周期がそのメモリの最高動作周期の周波数で制限されるという欠点がある。すなわち、異なるバンクにアクセスする場合には一方のバンクのアクセス中に他方のバンクがアクセスを開始できるが、同一のバンクにアクセスする場合にはこれができないので、シーケンス上の制限等を受けることになる。
【０００８】
【発明の目的】
本発明は、上記問題点を解決するために提案されたものであって、ＩＣテスタ等においてテスト・パターン発生の際に従来問題となっていた、同一パターンを連続してアクセスする場合に生じる制限をなくし、任意のテスト・パターンを高速で発生させるテスト・パターン発生装置を提供することを目的とする。
【０００９】
【発明の概要】
上記目的を達成するために、本発明では、従来のインター・リービング方式と同様、アクセスするメモリを２バンクにより構成した。そして、２ｎ個のアドレスからなるアドレス群を最下位ビットが一方のバンクで０、他方のバンクで１となるように上記２バンクに交互に割り振る。上記インター・リービング・メモリのアドレス・エリアは、テスト・パターン・データ群が前記アドレス群の先頭アドレスから昇順に格納された第１エリアと前記テスト・パターン・データ群と同一のデータ群が前記アドレス群の最終アドレスから降順に格納された第２エリアとにより形成する。そして、入力アドレスのＬＳＢは、最下位ビット保持手段にアドレス周期ごとに入力され、該最下位ビット保持手段はＬＳＢを保持し、これを所定時間遅延して出力する。
【００１０】
また、最下位ビット比較手段は、入力した最新のアドレスのＬＳＢと上記最下位ビット保持手段からの１アドレス周期前のアドレスのＬＳＢとを比較し、両ビットが一致するか否かにより所定レベルの信号を出力する。さらに、アクセス・エリア選択手段は、最新のアドレスおよび比較手段からのレベル信号を入力し、該レベル信号が前記両最下位ビットの一致を内容とするときは１アドレス周期前にアクセスした前記アドレス・エリアとは異なるエリアをアクセスするようにし、前記レベル信号が前記両最下位ビットの不一致を内容とするときは１アドレス周期前にアクセスした前記アドレス・エリアと同一のエリアをアクセスするようにする。これにより、本発明では、入力アドレスがジャンプしてもメモリ周期の約２倍の速度でメモリ（何れかのバンク）にアクセスできるので、高速で所定のパターン・データを出力することができる。
【００１１】
また、本発明においては、２タイプのテスト・パターン・データ群が２組格納された、２バンクからなるメモリも使用される。この場合、一のテスト・パターン・データ群を構成するデータ、および該テスト・パターン・データ群と同一のデータ群を構成する前記データと同一データは、異なるバンクに格納される。そして、入力アドレスにジャンプが生じたときには、ジャンプ検出回路はジャンプが生じた旨の信号を出力する。アドレス発生器は、上記入力アドレスを入力し所定のアドレス変換を行って新たなアドレスを出力するが、前記ジャンプ検出回路からジャンプが生じた旨の信号を入力した場合には、ジャンプ直前にアクセスしていたバンクとは異なるバンクにアクセスするためのアドレス変換を行う。制御信号発生器が、入力アドレスの１／２の周期で両バンクにアクセスするためのアドレス保持手段を交互に駆動し、メモリ周期の約２倍の速度でテスト・パターンを発生させることができる。
【００１２】
【実施例】
図１（Ａ）は本発明におけるテスト・パターンのメモリへの格納形式の一例を示す図であり、テスト・パターンＰＴＲＮ（Ｐ₀，Ｐ₁，Ｐ２，・・・，Ｐ_n-1）の２組が、２つのバンク１ａ（♯０），１ｂ（♯１）に分割して格納されている。
また、アドレスＡＤＤ（ＡＤＤ₀，ＡＤＤ₁，・・・，ＡＤＤ_2n-1）はそれぞれのバンクをまたいで交互に両バンク１ａ，１ｂに割り振られ、この結果、ＡＤＤのＬＳＢはバンク１ａについては０に、バンク１ｂについては１となっている。
そして、テスト・パターンＰＴＲＮのうち一組は、アドレスの昇順にＡＤＤ₀〜ＡＤＤ_n-1に格納され、他の一組はアドレスの降順にＡＤＤ_n〜ＡＤＤ_2n-1に格納される。
【００１３】
図１（Ｂ）は、上記のように両バンク１ａ，１ｂに割り振られたアドレスを、連続したアドレス・エリア上に示す説明図であり、アドレス・エリアのセンタＣを中心とした第１，第２のエリア上にテスト・パターン・データが対称に格納された様子を示している。例えば、ＡＤＤ_k（ｋ≦ｎ−１）に対応する対称アドレスはＡＤＤ_2n-1 ₋ _kであり、アドレスＡＤＤ_kには、センタＣを中心とした対称アドレスＡＤＤ_2n-1 ₋ _kと同一のテスト・パターンＰ_kが格納されることになる。なお、参考のため、図１（Ａ）にも、センタＣおよび第１および第２エリアの関係を示しておく。ここで、センタＣは、必ずしも全メモリ容量の中間の点に位置する必要はなく、任意のオフセットを持っていてもよい。本実施例では、全メモリ容量を２分し、第１エリアのＡＤＤ₀〜ＡＤＤ_n-1にＰ₀〜Ｐ_n-1を、第２エリアのＡＤＤ_n〜ＡＤＤ_2n-1にＰ_n-1〜Ｐ₀を格納している。このようにアドレス・エリアを構成することで、後述するアドレス反転器５を用いてＡＤＤに対称なアドレスＡＤＤ＊を容易に得ることができる。
【００１４】
図２は、本発明のテスト・パターン発生装置の一実施例を示す回路図であり、図３は図２の装置の各部の動作状態を示すタイミング・チャートである。
入力されたアドレスＡＤＤのＬＳＢは比較器（図２においてはＥｘ．ＮＯＲゲート２）の一方の入力端子ａに入力されると共に、フリップ・フロップ３のＤ端子に入力され、フリップ・フロップ３はクロックＣＬＫ（ＡＤＤのアドレス・サイクル）ごとにＡＤＤのＬＳＢを保持する。ここで、Ｅｘ．ＮＯＲゲート２が本発明の最下位ビット比較手段を、フリップ・フロップ３が本発明の最下位ビット保持手段を構成しており、フリップ・フロップ３のＱ出力（ＦＦＱ）は、Ｅｘ．ＮＯＲゲート２の他方の入力端子ｂに入力されている。
【００１５】
上記フリップ・フロップ３は、クロックＣＬＫのアップ・エッジを入力するまで、１アドレス周期前のアドレスのＬＳＢを出力している。これにより、Ｅｘ．ＮＯＲゲート２は、端子ａに入力される最新のＡＤＤ_i（ｉは整数）のＬＳＢの値（０または１）と１アドレス周期前のアドレスＡＤＤ_i-1のＬＳＢの値とを比較して、ＡＤＤiがアクセスすべきバンクが、ＡＤＤ_i-1がアクセスしたバンクと同じか否かを判断することができる。ＡＤＤ_iのＬＳＢとＡＤＤ_i-1のＬＳＢが一致するときには、Ｅｘ．ＮＯＲゲート２はＨレベル、両ＬＳＢが不一致であるときにはＬレベルの信号を出力（以下、この信号を「Ｅｘ．ＮＯＲ出力」と言う）する。なお、フリップ・フロップ３がＣＬＫのアップ・エッジを入力すると、Ｅｘ．ＮＯＲゲート２の２入力端子には同レベルの信号が入力されることになるので、該アップ・エッジの入力時にＥｘ．ＮＯＲゲート２の出力がＬレベルにあるときはＥＸ．ＮＯＲ出力はＨレベルに立ち上り、Ｅｘ．ＮＯＲゲート２の出力がＨレベルにあるときはＥＸ．ＮＯＲ出力はＨレベルを維持する。
【００１６】
上記Ｅｘ．ＮＯＲゲート２の出力はＪ−Ｋフリップ・フロップ４のＪ端子およびＫ端子にそれぞれ入力されている。また、このフリップ・フロップ４のクロック端子には、前記クロックＣＬＫが入力されている。したがって、フリップ・フロップ４はＣＬＫのアップ・エッジで、Ｅｘ．ＮＯＲがＨレベルであるとき（すなわち、ＬＳＢが連続して同じ値をとるとき）にはＱ端子出力（反転フラグＲＦＬＧ）を反転させ、Ｅｘ．ＮＯＲがＬレベルであるとき（すなわち、ＬＳＢが１アドレス周期前のＬＳＢと異なる値をとるとき）はＱ端子出力レベルを維持する。
【００１７】
上記反転フラグＲＦＬＧはアドレス反転器５の一方の端子に入力される。アドレス反転器５は他方の端子に前記アドレスＡＤＤを入力しており、ＲＦＬＧのエッジにより、ＡＤＤとＡＤＤ^＊を交互に出力する。すなわち、反転器５は、ＲＦＬＧのアップ・エッジでＡＤＤをＡＤＤ^＊に反転し（すなわち、ＡＤＤ_i ^＊＝ＡＤＤ_2n-1-iに変換し）、ダウン・エッジでＡＤＤ^＊をＡＤＤに戻して次段のフリップ・フロップ６のＤ端子に出力している。
このフリップ・フロップ６のクロック端子は前記ＣＬＫが遅延回路５（該回路の出力をＤＬＹとする）を介して入力しており、ＤＬＹのタイミングでアドレス反転器５からの出力ＡＤＤまたはＡＤＤ^＊をラッチし、図１（Ａ）に示したバンク１ａ，１ｂからなるインター・リービング・メモリに出力している。
なお、本実施例では、フリップ・フロップ４，６、アドレス反転器５，遅延回路７が本発明のアクセスエリア選択手段を構成している。
【００１８】
以下、上記構成のテスト・パターン発生装置の動作をより詳細に説明する。まず、ＬＳＢが連続して同じ値をとる場合、何ら手段を講じないと、図１（Ａ），（Ｂ）から判るように、同一バンクの同一エリアにアクセスしてしまうことになる。したがって、このような場合には、前述したようにＣＬＫのアップ・エッジでＥｘ．ＮＯＲ出力がＨレベルとなり、これによりＲＦＬＧがレベル変化することで、第１エリアから第２エリアに、またはその逆にアクセスするエリアが切り替えられ、同一バンクへの連続したアクセスが回避される。例えば、図１（Ａ），（Ｂ）において、第２エリアのアドレスＡＤＤ_2n-1 ₋ _kに格納されているテスト・パターンは、第１エリアのアドレスＡＤＤ_kに格納されているテスト・パターンと同一（Ｐ_k）であり、また該パターンが存在するバンクは異なっている（ＡＤＤ_2n-1 ₋ _kは♯０，ＡＤＤ_kは♯１）ので、最新のＡＤＤのＬＳＢが、１アドレス周期前のＬＳＢと一致する場合には、アドレス反転器５によりＡＤＤを反転する（または、反転している状態を元に戻す）ことで、異なるバンクにアクセスすることができる。
【００１９】
次に、最新のＡＤＤのＬＳＢが１アドレス周期前のＡＤＤのＬＳＢと異なる値をとる場合、ＡＤＤを反転しなくても（既に反転した状態のときは、ＡＤＤ＊を元に戻さなくても）、同一エリア内の異なるバンクにアクセスすることができる。したがって、この場合には、前述したようにＣＬＫのアップ・エッジでＥｘ．ＮＯＲ出力がＬレベルとなるので、ＲＦＬＧはレベル変化せず、エリアの切り替えは行われない。
【００２０】
図３は、ＡＤＤ₀，ＡＤＤ₁，ＡＤＤ₂，ＡＤＤ₂，・・・のように、アドレスが順序不同で図２のテスト・パターン発生装置に入力され、図１（Ａ）のバンク１ａ，１ｂのデータがアクセスされる場合を示すタイミング・チャートである。同図では、２番目のアドレス周期（ＡＤＤ1）において、ＡＤＤ₁のＬＳＢは１であるが、ＡＤＤ₀のＬＳＢが０であるので、Ｅｘ．ＮＯＲ出力はＬＳＢのアップ・エッジで立ち下がっている。次いで、ＬレベルとなったＥｘ．ＮＯＲ出力は、Ｊ−Ｋフリップ・フロップ４の出力ＦＦＱがＣＬＫが立ち上った後立ち上がるが、ＣＬＫとこの立ち上りとの間には若干のタイムラグがあるため、Ｊ−Ｋフリップ・フロップ４にはＣＬＫのアップ・エッジのタイミングでＬレベル信号が入力されているので、その出力ＲＦＬＧは反転せずＬレベルを維持する。
【００２１】
また、３番目のアドレス周期（最初のＡＤＤ₂）においては、ＡＤＤ₂のＬＳＢは０であり、その前のＡＤＤ₁のＬＳＢが１であるので、上記２番目のアドレス周期の場合と同様、Ｊ−Ｋフリップ・フロップ４の出力ＲＦＬＧは反転しない。
【００２２】
４番目のアドレス周期（後のＡＤＤ2）においては、ＬＳＢがその前のアドレスのＬＳＢと同一（０）であるので、ＬＳＢのアップ・エッジによりＥｘ．ＮＯＲが立ち下がるということはない。このとき、Ｊ−Ｋフリップ・フロップ４にはＣＬＫのアップ・エッジのタイミングでＨレベル信号が入力されているので、ＲＦＬＧは反転しＨレベルに立ち上がる。この立ち上りのタイミングで、アドレス反転器５（その出力をＴＰＡＤＤ'で示す）はＡＤＤ₂をＡＤＤ₂＊に反転させる。５番目，６番目のアドレス周期（ＡＤＤ₃，ＡＤＤ₄）においては、ＬＳＢが１，０なので、直前のアドレスとはＬＳＢが異なる。したがって、第２，第３番目のアドレス周期の場合と同様、Ｅｘ．ＮＯＲは立ち下り、ＲＦＬＧは反転せず、アドレス反転器５はＡＤＤ₃，ＡＤＤ₄を反転させたままＡＤＤ₃＊，ＡＤＤ₄＊として出力する。
【００２３】
７番目のアドレス周期（ＡＤＤ₆）においては、ＬＳＢが０であり、その前のＡＤＤ₆のＬＳＢも０である。したがって、４番目のアドレス周期の場合と同様、Ｅｘ．ＮＯＲは立ち下がらずＨレベルを維持しているので、ＲＦＬＧは反転（この場合はＬレベルに変化）する。これにより、アドレス反転器５の出力は反転したアドレスＡＤＤ＊を非反転のアドレスＡＤＤ₆に戻す。このようにして、図２のテスト・パターン発生装置では、フリップ・フロップ６が同図３に示すようなアドレスＴＰＡＤＤを出力し、アクセスするメモリのエリアを必要に応じて変更して、常にバッファ♯０，♯１を交互にアクセスすることができる。
【００２４】
以上、図１〜図３により説明したテスト・パターン発生装置は、各種半導体装置等のテスト・システムに広く適用できるが、特に、テスト・システムがダブル・ヘッド方式を採用している場合のテスト・パターン発生装置を、以下に説明する。
図４はこのような装置における、テスト・パターンのメモリへの格納形式の一例を示す図である。
同図では、図１（Ａ）に示した２バンク式のインター・リービングの場合と同様に、テスト・パターンの記憶領域は２つのバンク１１ａ（♯０），１１ｂ（♯１）により構成されている。この場合、これらのバンク１１ａ，１１ｂはには図４に示すように２つのテスト・ヘッド用の２タイプの波形データが格納される。ここで、一方のタイプの波形データは２種の波形データ群Ａ_α _n，Ａ_β _nから構成され、他方のタイプの波形データは同じく２種の波形データ群Ｂ_α _n，Ｂ_β _nから構成されている。ここで、ｎはテスト・パターンの通常の発生順序を示している。
【００２５】
上記２タイプの波形データは、図１（Ａ）に示した格納方法と同様、各バッファ♯０，♯１をそれぞれ二分して構成したエリア（第１，第２エリア）に一組づつ格納される。しかし、波形データが一体不可分に連続した群を成すときには、バンク♯０，♯１に交互に波形データ群を配置しておきさえすれば、同一のバンクにアクセスすることは有り得ないので、必ずしも両エリアに波形データを一組づつ配置する必要はない。
例えば、図４のＡ_β _n群，Ｂ_β _n群は異なるエリアかつ異なるバンクに同一データを配置しているが、Ａ_α _n群，Ｂ_α _n群はこのような一体不可分に連続した波形データであるので、異なるエリアに同一データを配置していない。
【００２６】
このようにして配置したデータ、例えばＢ_α _n群をアクセスする場合には、図４の矢印で示すような順序でアクセスが行われる。
この場合にも、図１（Ａ）の場合と同様、センタＣは必ずしも全メモリ容量の中間の点に位置する必要はなく、任意のオフセットを持っていてもいてもよい。
【００２７】
図５は上記のようにして波形データが格納されたメモリを用いたテスト・パターン発生装置の一実施例を示している。
アドレスＡＤＤはアドレス発生器１２，ジャンプ検出回路１３および制御信号発生器１４に入力される。ジャンプ検出回路１３はアドレスＡＤＤのジャンプを検出するとアドレス発生器１２にアドレス変換の変更を指示する。
そして、アドレス発生器１２は該指示に応じたアドレス変換を行い、変換後のアドレスＡＤＤを図５に示したバンク１１ａ，１１ｂの対応するアドレスＡＤＤ’に変換してアドレス・ラッチ（同図ではフリップ・フロップ１５ａ，１５ｂ）に出力する。
【００２８】
ジャンプ発生が起こらないときには、図５に示したように、バンク１１ａ，１１ｂへのアクセスは交互に行われるのでジャンプ検出回路１３はアドレス発生器１２にアドレス変換の変更を指示することはなく、両フリップ・フロップ１５ａ，１５ｂは制御信号発生器１４からのクロックにより、交互にアドレス発生器１２からのアドレスをバンク１１ａ，１１ｂに出力する（なお、図５においてはバンク１１ａ，１１ｂには制御信号発生器１４からの制御信号ＣＳが入力されている）。そして、データセレクト回路１６は、制御信号発生器１４からのデータセレクト制御信号ＤＳＬＣＴに基づきバンク１１ａ，１１ｂの何れかからテスト・パターン・データＤＡＴＡを取り込み、波形パターンＰＴＲＮを出力する。
【００２９】
以下、図５の回路動作を簡単に説明する。まず、ＡＤＤにジャンプ発生が生じたものとする。この場合には、ジャンプ検出回路１３は該ジャンプ発生を検知し、アドレス発生器１２および制御信号発生器１４にアドレス変換の所定の指示を行う。この場合、ジャンプ直前のアドレスとジャンプ直後のアドレスとが異なるバンクに割り振られているときには、そのままジャンプする。また、ジャンプ直前のアドレスとジャンプ直後のアドレスとが同一のバンクに割り振られているときには、他のバンクの同一波形データにアクセスする。この場合、ジャンプ前のパターンとジャンプ後のパターンとは同じテスト・パターンのデータ群から構成されており、各テスト・パターン・データ群は異なるバンクに割り振られているので、テスト・パターンの発生周期が遅延することはない。本実施例では、例えば、デュアル・テスト・ヘッドを使用する場合に、各テスト・ヘッドによりテスト・パターン・データの数が異なる場合（例えば、Ｂ_α _n，Ｂ_β _nのデータ数の総計が、Ａ_α _n，Ａ_β _nのデータ数の総計より圧倒的に多い場合）であっても、メモリいっぱいに各データを格納できるので（図４参照）メモリの有効利用を図ることができる。
【００３０】
【発明の効果】
本発明、上記のように構成したので以下の効果を奏するとができる。（１）同一内容のテスト・パターン・データ群を２つのバンクからなるメモリに格納し、両バンクへのアクセスを常に交互に行うことにしたので、最大、メモリのアクセス周期の２倍近い速度でテスト・パターンを生成することができる。（２）単に同一内容のテスト・パターン・データ群を２つのバンクからなるメモリに格納しただけではなく、メモリ・エリアの適宜の点（センタ）に対して対称に両テスト・パターン・データを格納したので、単にアドレスを反転するだけで目的とする対称アドレスを得ることができる。（３）デュアル・テスト・ヘッドを用いたテスト・システムに本発明を適用する場合には、各テスト・ヘッドに用いるテスト・パターンの数が異なっていても、メモリの有効利用を図ることができる。
【図面の簡単な説明】
【図１】同図（Ａ）は本発明のテスト・パターン発生装置に使用されるテスト・パターン・データのメモリへの格納状態を示す図であり、同図（Ｂ）は（Ａ）をアドレス・エリア上に書き直した図である。
【図２】本発明のテスト・パターン発生装置の一実施例を示す回路図である。
【図３】図２の回路の各部の信号を示すタイミングチャートである。
【図４】デュアル・テストヘッド・システムに本発明を適用する場合の、テスト・パターン・データの格納方法の一例を示す図である。
【図５】本発明をデュアル・テストヘッド・システムに適用する場合の一実施例を示す回路図である。
【図６】従来のインター・リービング・メモリのデータ格納の様子を示す図である。
【図７】従来のテスト・パターン発生装置を示す部分回路図である。
【図８】図７の回路図の各部の信号を示すタイミングチャートである。
【符号の説明】
１ａ，１ｂインター・リービング・メモリ
２最下位ビット比較手段
３最下位ビット保持手段
４〜７アクセス・エリア選択手段

Claims

２バンクにより構成され、
各バンクの２ｎ個のアドレスからなるアドレス群の各アドレスが、一方のバンクで最下位ビットが０、他方のバンクで最下位ビットが１となるように交互に割り振られ、
各バンクにおけるアドレス・エリアが、前記アドレス群の先頭アドレスから昇順にテスト・パターン・データ群を格納する第１エリアと、前記アドレス群の最終アドレスから降順にテスト・パターン・データ群を格納する第２エリアとにより形成された、
インター・リービング・メモリと、
アドレス周期ごとに、該アドレスの最下位ビットの値を保持し所定時間の遅延の後出力する最下位ビット保持手段と、
入力された最新のアドレスの最下位ビットと上記最下位ビット保持手段からの１アドレス周期前のアドレスの最下位ビットとを入力し、両最下位ビット同士を比較し、両ビットが一致するか否かにより所定レベルの信号を出力する最下位ビット比較手段と、
前記最新のアドレスおよび上記比較手段からのレベル信号を入力し、該レベル信号が前記両最下位ビットの一致を内容とするときは１アドレス周期前にアクセスした前記アドレス・エリアとは異なるバンクの異なるエリアをアクセスし、前記レベル信号が前記両最下位ビットの不一致を内容とするときは１アドレス周期前にアクセスした前記アドレス・エリアと異なるバンクの同一のエリアをアクセスするアクセス・エリア選択手段と
を有してなることを特徴とするテスト・パターン発生装置。
２バンクより構成され、各バンクの２ｎ個のアドレスからなるアドレス群の各アドレスが、一方のバンクで最下位ビットが０、他方のバンクで最下位ビットが１となるように交互に割り振られ、ジャンプせずに連続的に出力されるテスト・パターン・データとジャンプすることにより連続的に出力されないテスト・パターン・データとの２タイプのテスト・パターン・データ群を格納しているメモリであって、該連続的に出力されないテスト・パターン・データを含むテスト・パターン・データ群については異なるバンクに互いに反転したアドレスをもつようにして同一内容を両バンクに格納するメモリと、
出力されるテスト・パターン・データのアドレスにジャンプが発生すると、それを検出して、ジャンプ発生信号を出力するジャンプ検出回路と、
該ジャンプ発生信号が入力された場合に、ジャンプ直前とジャンプ直後のアドレスが同一のバンクに割り振られているときには異なるバンクにアクセスするためのアドレスを反転するアドレス変換を行い、そうでない場合にはアドレス変換を行わないアドレス発生器と、
該アドレス発生器の新たなアドレスを保持する一対のアドレス保持手段と、
前記一対の両アドレス保持手段の各々を入力アドレスの２倍の周期で交互に駆動する制御信号発生器と、
を有してなることを特徴とするテスト・パターン発生器。