JPH0526976A

JPH0526976A - テスト・パターン発生装置

Info

Publication number: JPH0526976A
Application number: JP3204006A
Authority: JP
Inventors: Takashi Kitagaki; 高士北垣; Hiroyuki Shimizu; 弘幸清水
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1991-07-18
Filing date: 1991-07-18
Publication date: 1993-02-05
Anticipated expiration: 2020-11-02
Also published as: JP3713052B2

Abstract

(57)【要約】【目的】ＩＣテスタ等において、同一パターンを連続し
てアクセスする際に生じる制限をなくし、任意のテスト
・パターンを高速で発生させるテスト・パターン発生装
置を提供する。【構成】ビット保持手段３は入力アドレスのＬＳＢを、
アドレス・サイクルごとに入力し、これを所定時間保持
して後、最下位ビット比較手段２に出力する。比較手段
２は、入力した最新のアドレスのＬＳＢと上記最下位ビ
ット保持手段からの１アドレス・サイクル前のアドレス
のＬＳＢとを比較し、両ビットが一致するか否かにより
定まる所定レベルの信号をアクセス・エリア選択手段
（Ｊ−Ｋ−ＦＦ４，アドレス反転器５，ＦＦ６からな
る）に出力する。レベル信号が前記両最下位ビットの一
致を内容とするときは１アドレス・サイクル前にアクセ
スしたバンクとは異なるバンクをアクセスするように
し、不一致を内容とするときは１アドレス・サイクル前
にアクセスしたバンクと同一のバンクをアクセスするよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばＩＣテスト・シ
ステム、論理回路テスト・システムにおいて被試験素子
にテスト・パターンを印加する際に、テスト信号のデー
タが格納されたメモリに高速にアクセスできるテスト・
パターン発生装置に関する。

【０００２】

【発明の背景】ＩＣや論理回路のテストにおいては、被
試験素子に特定の信号（テスト・パターン）を印加し、
該被試験素子の該テスト・パターンに対する応答と、該
被試験素子が正常動作した場合に得られる応答（期待
値）とを比較することで、当該被測定素子の良否を判別
する手法が広く行われている。ところが、通常の方法で
メモリにアクセスする場合には、出力パターンの繰り返
しサイクルが、メモリのアクセス速度により制限を受け
るという不都合がある。すなわち、テスト・パターンを
メモリのアクセス・サイクルより速いサイクルで出力し
たい場合であっても、該メモリのアクセス・サイクル以
上の速さで動作することができず（換言するなら、該メ
モリへのアクセス・サイクルを一定時間より短くでき
ず）、試験効率の低下等を招くの不都合がある。

【０００３】このような不都合を回避するために、従
来、インター・リービングによるアクセス方法が用いら
れている。この方法では、記憶素子として複数組のメモ
リ（バンク）を用い、各メモリにテスト・パターン・デ
ータを格納しておき、一方のバンクについてのアクセス
が終了する前に他方のバンクへのアクセスを開始する
（時間をずらして動作させる）ことで、メモリの動作サ
イクルよりも高速でテスト・パターンを出力させること
ができる。

【０００４】図６は２バンク式インター・リービングに
おけるテスト・パターンのメモリへの格納方法の説明図
である。同図において♯１はＬＳＢ（最下位ビット）が
偶数であるアドレス（ＡＤＤ₀，ＡＤＤ₂，・・・，ＡＤ
Ｄ_2n-2）が割り振られたバンク、また♯２はＬＳＢが奇
数であるアドレス（ＡＤＤ₁，ＡＤＤ₃，・・・，ＡＤＤ
_2n-1）が割り振られたバンクであり、複数のテスト・パ
ターン・データ（Ｐ₀，Ｐ₁，・・・，Ｐ_2n-1）は、両バ
ンク♯０，♯１に交互に格納される。

【０００５】図７は従来のインター・リービング方式に
よるテスト・パターン発生回路の部分回路図であり、図
８はそのタイミング・チャートである。図７の回路で
は、入力されるアドレスＡＤＤ（ＡＤＤ₀，ＡＤＤ₁，・
・・）のＬＳＢが０か１かを選択回路２１（ＮＯＴゲー
ト２１ａおよびＡＮＤゲート２１ｂ，２１ｃにより構成
される）が判別することで、後述するバンク２３ａ（♯
０）または２３ｂ（♯１）の何れかが選択される。ここ
では、ＡＤＤのＬＳＢの値が交互に０，１となるように
アドレス生成手段（図示せず）が設定されている。選択
回路２１は、このＬＳＢおよび所定サイクル（アドレス
・サイクル）のタイミング・ラッチＬＴＣＨを入力し、
ＬＳＢが０であるか１であるかに応じてフリップ・フロ
ップ２２ａ，２２ｂのＣ端子にＬＴＣＨの１／２サイク
ルのクロック（図８では、ＦＦ₀ＣＬＫ，ＦＦ₁ＣＬＫで
示す）を交互に出力している。

【０００６】フリップ・フロップ２２ａ，２２ｂはＦＦ
₀ＣＬＫ，ＦＦ₁ＣＬＫを入力することで、ＦＦ₀ＯＵ
Ｔ，ＦＦ₁ＯＵＴを出力する。ここで、ＦＦ₀ＯＵＴ，Ｆ
Ｆ₁ＯＵＴはアドレス・サイクルのタイミングが、相互
に１／２サイクル分シフトしたアドレス信号であり、前
者は添字が偶数、後者は添字が奇数のアドレスである。
ＡＤＤ₀，ＡＤＤ₁，ＡＤＤ₂，・・・はＡＤＤの１／２
サイクル分シフトして交互にバンク２３ａ，２３ｂにア
クセスする。そして、両バンク２３ａ，２３ｂは、所定
アドレスに格納されているデータ、ＢＮＫ₀，ＢＮＫ₁を
相互に１／２サイクル分シフトしたサイクルで、選択回
路２５に出力する。選択回路２５は、ＢＮＫ₀，ＢＮＫ₁
を選択信号ＳＬＣＴのタイミングで交互に選択し（同図
では、立ち上りで♯０のバンク２３ａを，立ち下りで♯
１のバンク２３ｂをそれぞれ選択している）、ＡＤ
Ｄ₀，ＡＤＤ₁，・・・に対応する出力パターンＰＴＲＮ
（Ｐ₀，Ｐ₁，Ｐ₂，・・・）を順次出力する。

【０００７】しかし、上記のようなインター・リービン
グ方法においては、同一のバンク２３ａ（またはバンク
２３ｂ）に格納されたテスト信号を連続的に出力する場
合には、出力パターンＰＴＲＮのサイクルがそのメモリ
の最高動作サイクルの周波数で制限されるという欠点が
ある。すなわち、異なるバンクにアクセスする場合には
一方のバンクのアクセス中に他方のバンクがアクセスを
開始できるが、同一のバンクにアクセスする場合にはこ
れができないので、シーケンス上の制限等を受けること
になる。

【０００８】

【発明の目的】本発明は、上記問題点を解決するために
提案されたものであって、ＩＣテスタ等においてテスト
・パターン発生の際に従来問題となっていた、同一パタ
ーンを連続してアクセスする場合に生じる制限をなく
し、任意のテスト・パターンを高速で発生させるテスト
・パターン発生装置を提供することを目的とする。

【０００９】

【発明の概要】上記目的を達成するために、本発明で
は、従来のインター・リービング方式と同様、アクセス
するメモリを２バンクにより構成した。そして、２ｎ個
のアドレスからなるアドレス群を最下位ビットが一方の
バンクで０、他方のバンクで１となるように上記２バン
クに交互に割り振る。上記インタ・リービング・メモリ
のアドレス・エリアは、テスト・パターン・データ群が
前記アドレス群の先頭アドレスから昇順に格納された第
１エリアと前記テスト・パターン・データ群と同一のデ
ータ群が前記アドレス群の最終アドレスから降順に格納
された第２エリアとにより形成する。そして、入力アド
レスのＬＳＢは、最下位ビット保持手段にアドレス・サ
イクルごとに入力され、該最下位ビット保持手段はＬＳ
Ｂを保持し、これを所定時間の遅延して出力する。

【００１０】また、最下位ビット比較手段は、入力した
最新のアドレスのＬＳＢと上記最下位ビット保持手段か
らの１アドレス・サイクル前のアドレスのＬＳＢとを比
較し、両ビットが一致するか否かにより所定レベルの信
号を出力する。さらに、アクセス・エリア選択手段は、
最新のアドレスおよび比較手段からのレベル信号を入力
し、該レベル信号が前記両最下位ビットの一致を内容と
するときは１アドレス・サイクル前にアクセスした前記
アドレス・エリアとは異なるエリアをアクセスするよう
にし、前記レベル信号が前記両最下位ビットの不一致を
内容とするときは１アドレス・サイクル前にアクセスし
た前記アドレス・エリアと同一のエリアをアクセスする
ようにする。これにより、本発明では、入力アドレスが
ジャンプしてもメモリ・サイクルの約２倍の速度でメモ
リ（何れかのバンク）にアクセスできるので、高速で所
定のパターン・データを出力することができる。

【００１１】また、本発明においては、２タイプのテス
ト・パターン・データ群が２組格納された、２バンクか
らなるメモリも使用される。この場合、一のテスト・パ
ターン・データ群を構成するデータ、および該テスト・
パターン・データ群と同一のデータ群を構成する前記デ
ータと同一データは、異なるバンクに格納される。そし
て、入力アドレスにジャンプが生じたときには、ジャン
プ検出回はジャンプが生じた旨の信号を出力する。アド
レス発生器は、上記入力アドレスを入力し所定のアドレ
ス変換を行って新たなアドレスを出力するが、前記ジャ
ンプ検出回路からジャンプが生じた旨の信号を入力した
場合には、ジャンプ直前にアクセスしていたバンクとは
異なるバンクにアクセスするためのアドレス変換を行
う。制御信号発生器が、入力アドレスの１／２のサイク
ルで両バンクにアクセスするためのアドレス保持手段を
交互に駆動し、メモリ・サイクルの約２倍の速度でテス
ト・パターンを発生させることができる。

【００１２】

【実施例】図１（Ａ）は本発明におけるテスト・パター
ンのメモリへの格納形式の一例を示す図であり、テスト
・パターンＰＴＲＮ（Ｐ₀，Ｐ₁，Ｐ２，・・・，
Ｐ_n-1）の２組が、２つのバンク１ａ（♯０），１ｂ
（♯１）に分割して格納されている。また、アドレスＡ
ＤＤ（ＡＤＤ₀，ＡＤＤ₁，・・・，ＡＤＤ_2n-1）はそれ
ぞれのバンクをまたいで交互に両バンク１ａ，１ｂに割
り振られ、この結果、ＡＤＤのＬＳＢはバンク１ａにつ
いては０に、バンク１ｂについては１となっている。そ
して、テスト・パターンＰＴＲＮのうち一組は、アドレ
スの昇順にＡＤＤ₀〜ＡＤＤ_n-1に格納され、他の一組は
アドレスの降順にＡＤＤ_n〜ＡＤＤ_2n-1に格納される。

【００１３】図１（Ｂ）は、上記のように両バンク１
ａ，１ｂに割り振られたアドレスを、連続したアドレス
・エリア上に示す説明図であり、アドレス・エリアのセ
ンタＣを中心とした第１，第２のエリア上にテスト・パ
ターン・データが対称に格納された様子を示している。
例えば、ＡＤＤ_k（ｋ≦ｎ−１）に対応する対称アドレ
スはＡＤＤ_2n-1−kであり、アドレスＡＤＤ_kには、セン
タＣを中心とした対称アドレスＡＤＤ_2n-1−kと同一の
テスト・パターンＰ_kが格納されることになる。なお、
参考のため、図１（Ａ）にも、センタＣおよび第１およ
び第２エリアの関係を示しておく。ここで、センタＣ
は、必ずしも全メモリ容量の中間の点に位置する必要は
なく、任意のオフセットを持っていてもいてもよい。本
発明では、全メモリ容量を２分し、第１エリアのＡＤＤ
₀〜ＡＤＤ_n-1にＰ₀〜Ｐ_n-1を、第２エリアのＡＤＤ_n〜
ＡＤＤ_2n-1にＰ_n-1〜Ｐ₀を格納している。このようにア
ドレス・エリアを構成することで、後述するアドレス反
転器５を用いてＡＤＤに対称なアドレスＡＤＤ^＊を容易
に得ることができる。

【００１４】図２は、本発明のテスト・パターン発生装
置の一実施例を示す回路図であり、図３は図２の装置の
各部の動作状態を示すタイミング・チャートである。入
力されたアドレスＡＤＤのＬＳＢは比較器（図２におい
てはＥｘ．ＮＯＲゲート２）の一方の入力端子ａに入力
されると共に、フリップ・フロップ３のＤ端子に入力さ
れ、フリップ・フロップ３はクロックＣＬＫ（ＡＤＤの
アドレス・サイクル）ごとにＡＤＤのＬＳＢを保持す
る。ここで、Ｅｘ．ＮＯＲゲート２が本発明の最下位ビ
ット比較手段を、フリップ・フロップ３が本発明の最下
位ビット保持手段を構成しており、フリップ・フロップ
３のＱ出力（ＦＦＱ）は、Ｅｘ．ＮＯＲゲート２の他方
の入力端子ｂに入力されている。

【００１５】上記フリップ・フロップ３は、クロックＣ
ＬＫのアップ・エッジを入力するまで、１アドレス・サ
イクル前のアドレスのＬＳＢを出力している。これによ
り、Ｅｘ．ＮＯＲゲート２は、端子ａに入力される最新
のＡＤＤ_i（ｉは整数）のＬＳＢの値（０または１）と
１アドレス・サイクル前のアドレスＡＤＤ_i-1のＬＳＢ
の値とを比較して、ＡＤＤ_iがアクセスすべきバンク
が、ＡＤＤ_i-1がアクセスしたバンクと同じか否かを判
断することができる。ＡＤＤ_iのＬＳＢとＡＤＤ_i-1のＬ
ＳＢが一致するときには、Ｅｘ．ＮＯＲゲート２はＨレ
ベル、両ＬＳＢが不一致であるときにはＬレベルの信号
を出力（以下、この信号を「Ｅｘ．ＮＯＲ出力」と言
う）する。なお、フリップ・フロップ３がＣＬＫのアッ
プ・エッジを入力すると、Ｅｘ．ＮＯＲゲート２の２入
力端子には同レベルの信号が入力されることになるの
で、該アップ・エッジの入力時にＥｘ．ＮＯＲゲート２
の出力がＬレベルにあるときはＥＸ．ＮＯＲ出力はＨレ
ベルに立ち上り、Ｅｘ．ＮＯＲゲート２の出力がＨレベ
ルにあるときはＥＸ．ＮＯＲ出力はＨレベルを維持す
る。

【００１６】上記Ｅｘ．ＮＯＲゲート２の出力はＪ−Ｋ
フリップ・フロップ４のＪ端子およびＫ端子にそれぞれ
入力されている。また、このフリップ・フロップ４のク
ロック端子には、前記クロックＣＬＫが入力されてい
る。したがって、フリップ・フロップ４はＣＬＫのアッ
プ・エッジで、Ｅｘ．ＮＯＲがＨレベルであるとき（す
なわち、ＬＳＢが連続して同じ値をとるとき）にはＱ端
子出力（反転フラグＲＦＬＧ）を反転させ、Ｅｘ．ＮＯ
ＲがＬレベルであるとき（すなわち、ＬＳＢが１アドレ
ス・サイクル前のＬＳＢと異なる値をとるとき）はＱ端
子出力レベルを維持する。

【００１７】上記反転フラグＲＦＬＧはアドレス反転器
５の一方の端子に入力される。アドレス反転器５は他方
の端子に前記アドレスＡＤＤを入力しており、ＲＦＬＧ
のエッジにより、ＡＤＤとＡＤＤ^＊を交互に出力する。
すなわち、反転器５は、ＲＦＬＧのアップ・エッジでＡ
ＤＤをＡＤＤ^＊に反転し（すなわち、ＡＤＤ_i ^＊＝ＡＤ
Ｄ_2n-1-iに変換し）、ダウン・エッジでＡＤＤ^＊をＡＤ
Ｄに戻して次段のフリップ・フロップ６のＤ端子に出力
している。このフリップ・フロップ６のクロック端子は
前記ＣＬＫが遅延回路５（該回路の出力をＤＬＹとす
る）を介して入力しており、ＤＬＹのタイミングでアド
レス反転器５からの出力ＡＤＤまたはＡＤＤ^＊をラッチ
し、図１（Ａ）に示したバンク１ａ，１ｂからなるイン
ター・リービング・メモリに出力している。なお、本実
施例では、フリップ・フロップ４，６、アドレス反転器
５，遅延回路７が本発明のアクセスエリア選択手段を構
成している。

【００１８】以下、上記構成のテスト・パターン発生装
置の動作をより詳細に説明する。まず、ＬＳＢが連続し
て同じ値をとる場合、何ら手段を講じないと、図１
（Ａ），（Ｂ）から判るように、同一バンクの同一エリ
アにアクセスしてしまうことになる。したがって、この
ような場合には、前述したようにＣＬＫのアップ・エッ
ジでＥｘ．ＮＯＲ出力がＨレベルとなり、これによりＲ
ＦＬＧがレベル変化することで、第１エリアから第２エ
リアに、またはその逆にアクセスするエリアが切り替え
られ、同一バンクへの連続したアクセスが回避される。
例えば、図１（Ａ），（Ｂ）において、第２エリアのア
ドレスＡＤＤ_2n-1−kに格納されているテスト・パター
ンは、第１エリアのアドレスＡＤＤ_kに格納されている
テスト・パターンと同一（Ｐ_k）であり、また該パター
ンが存在するバンクは異なっている（ＡＤＤ_2n-1−kは
♯０，ＡＤＤ_kは♯１）ので、最新のＡＤＤのＬＳＢ
が、１アドレス・サイクル前のＬＳＢと一致する場合に
は、アドレス反転器５によりＡＤＤを反転する（また
は、反転している状態を元に戻す）ことで、異なるバン
クにアクセスすることができる。

【００１９】次に、最新のＡＤＤのＬＳＢが１アドレス
・サイクル前のＡＤＤのＬＳＢと異なる値をとる場合、
ＡＤＤを反転しなくても（既に反転した状態のときは、
ＡＤＤ^＊を元に戻さなくても）、同一エリア内の異なる
バンクにアクセスすることができる。したがって、この
場合には、前述したようにＣＬＫのアップ・エッジでＥ
ｘ．ＮＯＲ出力がＬレベルとなるので、ＲＦＬＧはレベ
ル変化せず、エリアの切り替えは行われない。

【００２０】図３は、ＡＤＤ₀，ＡＤＤ₁，ＡＤＤ₂，Ａ
ＤＤ₂，・・・のように、アドレスが順序不同で図２の
テスト・パターン発生装置に入力され、図１（Ａ）のバ
ンク１ａ，１ｂのデータがアクセスされる場合を示すタ
イミングチャートである。同図では、２番目のアドレス
・サイクル（ＡＤＤ₁）において、ＡＤＤ₁のＬＳＢは１
であるが、ＡＤＤ₀のＬＳＢが０であるので、Ｅｘ．Ｎ
ＯＲ出力はＬＳＢのアップエッジで立ち下がっている。
次いで、ＬレベルとなったＥｘ．ＮＯＲ出力は、Ｊ−Ｋ
フリップ・フロップ４の出力ＦＦＱがＣＬＫが立ち上っ
た後立ち上がるが、ＣＬＫとこの立ち上りとの間には若
干のタイムラグがあるため、Ｊ−Ｋフリップ・フロップ
４にはＣＬＫのアップ・エッジのタイミングでＬレベル
信号が入力されているので、その出力ＲＦＬＧは反転せ
ずＬレベルを維持する。

【００２１】また、３番目のアドレス・サイクル（最初
のＡＤＤ₂）においては、ＡＤＤ₂のＬＳＢは０であり、
その前のＡＤＤ₁のＬＳＢが１であるので、上記２番目
のアドレス・サイクルの場合と同様、Ｊ−Ｋフリップ・
フロップ４の出力ＲＦＬＧは反転しない。

【００２２】４番目のアドレス・サイクル（後のＡＤＤ
₂）においては、ＬＳＢがその前のアドレスのＬＳＢと
同一（０）であるので、ＬＳＢのアップ・エッジにより
Ｅｘ．ＮＯＲが立ち下がるということはない。このと
き、Ｊ−Ｋフリップ・フロップ４にはＣＬＫのアップ・
エッジのタイミングでＨレベル信号が入力されているの
で、ＲＦＬＧは反転しＨレベルに立ち上がる。この立ち
上りのタイミングで、アドレス反転器５（その出力をＴ
ＰＡＤＤ’で示す）はＡＤＤ₂をＡＤＤ₂ ^＊に反転させ
る。５番目，６番目のアドレス・サイクル（ＡＤＤ₃，
ＡＤＤ₄）においては、ＬＳＢが１，０なので、直前の
アドレスとはＬＳＢが異なる。したがって、第２，第３
番目のアドレス・サイクルの場合と同様、Ｅｘ．ＮＯＲ
は立ち下り、ＲＦＬＧは反転せず、アドレス反転器５は
ＡＤＤ₃，ＡＤＤ４を反転させたままＡＤＤ₃ ^＊，ＡＤＤ
₄ ^＊として出力する。

【００２３】７番目のアドレス・サイクル（ＡＤＤ₆）
においては、ＬＳＢが０であり、その前のＡＤＤ₆のＬ
ＳＢも０である。したがって、４番目のアドレス・サイ
クルの場合と同様、Ｅｘ．ＮＯＲは立ち下がらずＨレベ
ルを維持しているので、ＲＦＬＧは反転（この場合はＬ
レベルに変化）する。これにより、アドレス反転器５の
出力は反転したアドレスＡＤＤ^＊を非反転のアドレスＡ
ＤＤ₆に戻す。このようにして、図２のテスト・パター
ン発生装置では、フリップ・フロップ６が同図３に示す
ようなアドレスＴＰＡＤＤを出力し、アクセスするメモ
リのエリアを必要に応じて変更して、常にバッファ♯
０，♯１を交互にアクセスすることができる。

【００２４】以上、図１〜図３により説明したテスト・
パターン発生装置は、各種半導体装置等のテスト・シス
テムに広く適用できるが、特に、テスト・システムがダ
ブル・ヘッド方式を採用している場合のテスト・パター
ン発生装置を、以下に説明する。図４はこのような装置
における、テスト・パターンのメモリへの格納形式の一
例を示す図である。同図では、図１（Ａ）に示した２バ
ンク式のインター・リービングの場合と同様に、テスト
・パターンの記憶領域は２つのバンク１１ａ（♯０），
１１ｂ（♯１）により構成されている。この場合、これ
らのバンク１１ａ，１１ｂはには図４に示すように２つ
のテスト・ヘッド用の２タイプの波形データが格納され
る。ここで、一方のタイプの波形データは２種の波形デ
ータ群Ａ_αn，Ａ_βnから構成され、他方のタイプの波形
データは同じく２種の波形データ群Ｂ_αn，Ｂ_βnから構
成されている。ここで、ｎはテスト・パターンの通常の
発生順序を示している。

【００２５】上記２タイプの波形データは、図１（Ａ）
に示した格納方法と同様、各バッファ♯０，♯１をそれ
ぞれ二分して構成したエリア（第１，第２エリア）に一
組づつ格納される。しかし、波形データが一体不可分に
連続した群を成すときには、バンク♯０，♯１に交互に
波形データ群を配置しておきさえすれば、同一のバンク
にアクセスすることは有り得ないので、必ずしも両エリ
アに波形データを一組づつ配置する必要はない。例え
ば、図４のＡ_βn群，Ｂ_βn群は異なるエリアかつ異なる
バンクに同一データを配置しているが、Ａ_αn群，Ｂ_αn
群はこのような一体不可分に連続した波形データである
ので、異なるエリアに同一データを配置していない。

【００２６】このようにして配置したデータ、例えばＢ
_αn群をアクセスする場合には、図４の矢印で示すよう
な順序でアクセスが行われる。この場合にも、図１
（Ａ）の場合と同様、センタＣは必ずしも全メモリ容量
の中間の点に位置する必要はなく、任意のオフセットを
持っていてもいてもよい。

【００２７】図５は上記のようにして波形データが格納
されたメモリを用いたテスト・パターン発生装置の一実
施例を示している。アドレスＡＤＤはアドレス発生器１
２，ジャンプ検出回路１３および制御信号発生器１４に
入力される。ジャンプ検出回路１３はアドレスＡＤＤの
ジャンプを検出するとアドレス発生器１２にアドレス変
換の変更を指示する。そして、アドレス発生器１２は該
指示に応じたアドレス変換を行い、変換後のアドレスＡ
ＤＤを図５に示したバンク１１ａ，１１ｂの対応するア
ドレスＡＤＤ’に変換してアドレス・ラッチ（同図では
フリップ・フロップ１５ａ，１５ｂ）に出力する。

【００２８】ジャンプ発生が起こらないときには、図５
に示したように、バンク１１ａ，１１ｂへのアクセスは
交互に行われるのでジャンプ検出回路１３はアドレス発
生器１２にアドレス変換の変更を指示することはなく、
両フリップ・フロップ１５ａ，１５ｂは制御信号発生器
１４からのクロックにより、交互にアドレス発生器１２
からのアドレスをバンク１１ａ，１１ｂに出力する（な
お、図５においてはバンク１１ａ，１１ｂには制御信号
発生器１４からの制御信号ＣＳが入力されている）。そ
して、データセレクト回路１６は、制御信号発生器１４
からのデータセレクト制御信号ＤＳＬＣＴに基づきバン
ク１１ａ，１１ｂの何れかからテスト・パターン・デー
タＤＡＴＡを取り込み、波形パターンＰＴＲＮを出力す
る。

【００２９】以下、図５の回路動作を簡単に説明する。
まず、ＡＤＤにジャンプ発生が生じたものとする。この
場合には、ジャンプ検出回路１３は該ジャンプ発生を検
知し、アドレス発生器１２および制御信号発生器１４に
アドレス変換の所定の指示を行う。この場合、ジャンプ
直前のアドレスとジャンプ直後のアドレスとが異なるバ
ンクに割り振られているときには、そのままジャンプす
る。また、ジャンプ直前のアドレスとジャンプ直後のア
ドレスとが同一のバンクに割り振られているときには、
他のバンクの同一波形データにアクセスする。この場
合、ジャンプ前のパターンとジャンプ後のパターンとは
同じテスト・パターンのデータ群から構成されており、
各テスト・パターン・データ群は異なるバンクに割り振
られているので、テスト・パターンの発生サイクルが遅
延することはない。本実施例では、例えば、デュアル・
テスト・ヘッドを使用する場合に、各テストヘッドによ
りテスト・パターン・データの数が異なる場合（例え
ば、Ｂ_αn，Ｂ_βnのデータ数の総計が、Ａ_αn，Ａ_βnの
データ数の総計より圧倒的に多い場合）であっても、メ
モリいっぱいに各データを格納できるので（図４参照）
メモリの有効利用を図ることができる。

【００３０】

【発明の効果】本発明、上記のように構成したので以下
の効果を奏するとができる。（１）同一内容のテスト・パターン・データ群を２つの
バンクからなるメモリに格納し、両バンクへのアクセス
を常に交互に行うことにしたので、最大、メモリのアク
セス・サイクルの２倍近い速度でテスト・パターンを生
成することができる。（２）単に同一内容のテスト・パターン・データ群を２
つのバンクからなるメモリに格納しただけではなく、メ
モリ・エリアの適宜の点（センタ）に対して対称に両テ
スト・パターン・データを格納したので、単にアドレス
を反転するだけで目的とする対称アドレスを得ることが
できる。（３）デュアル・テスト・ヘッドを用いたテスト・シス
テムに本発明を適用する場合には、各テスト・ヘッドに
用いるテスト・パターンの数が異なっていても、メモリ
の有効利用を図ることができる。

【図面の簡単な説明】

【図１】同図（Ａ）は本発明のテスト・パターン発生装
置に使用されるテスト・パターン・データのメモリへの
格納状態を示す図であり、同図（Ｂ）は（Ａ）をアドレ
ス・エリア上に書き直した図である。

【図２】本発明のテスト・パターン発生装置の一実施例
を示す回路図である。

【図３】図２の回路の各部の信号を示すタイミングチャ
ートである。

【図４】デュアル・テストヘッド・システムに本発明を
適用する場合の、テスト・パターン・データの格納方法
の一例を示す図である。

【図５】本発明をデュアル・テストヘッド・システムに
適用する場合の一実施例を示す回路図である。

【図６】従来のインター・リービング・メモリのデータ
格納の様子を示す図である。

【図７】従来のテスト・パターン発生装置を示す部分回
路図である。

【図８】図７の回路図の各部の信号を示すタイミングチ
ャートである。

【符号の説明】

１ａ，１ｂインター・リービング・メモリ２最下位ビット比較手段３最下位ビット保持手段４〜７アクセス・エリア選択手段

Claims

【特許請求の範囲】

【請求項１】２バンクにより構成されたメモリであ
り、２ｎ個のアドレスからなるアドレス群が最下位ビッ
トが一方のバンクで０、他方のバンクで１となるように
交互に割り振られ、アドレス・エリアが、テスト・パタ
ーン・データ群が前記アドレス群の先頭アドレスから昇
順に格納された第１エリアと、前記テスト・パターン・
データ群と同一のデータ群が前記アドレス群の最終アド
レスから降順に格納された第２エリアとにより形成され
たインター・リービング・メモリと、アドレス・サイクルごとに、該アドレスの最下位ビット
の値を保持し所定時間の遅延の後出力する最下位ビット
保持手段と、入力された最新のアドレスの最下位ビットと上記最下位
ビット保持手段からの１アドレス・サイクル前のアドレ
スの最下位ビットとを入力し、両最下位ビット同士を比
較し、両ビットが一致するか否かにより所定レベルの信
号を出力する最下位ビット比較手段と、前記最新のアドレスおよび上記比較手段からのレベル信
号を入力し、該レベル信号が前記両最下位ビットの一致
を内容とするときは１アドレス・サイクル前にアクセス
した前記アドレス・エリアとは異なるエリアをアクセス
し、前記レベル信号が前記両最下位ビットの不一致を内
容とするときは１アドレス・サイクル前にアクセスした
前記アドレス・エリアと同一のエリアをアクセスするア
クセス・エリア選択手段と、を有してなることを特徴とするテスト・パターン発生装
置。
【請求項２】２タイプのテスト・パターン・データ群
と、該２タイプのテスト・パターン・データ群と同一の
テスト・パターン・データ群が格納される２バンクによ
り構成されたメモリであって、一のテスト・パターン・
データ群中のデータおよび該データと同一内容の他のデ
ータ群中のデータが異なるバンクに格納されて構成され
た一対のメモリと、入力アドレスのジャンプの有無を検出しジャンプが生じ
た旨の信号を出力するジャンプ検出回と、上記入力アドレスを入力し所定のアドレス変換を行って
新たなアドレスを出力し、前記ジャンプ検出回路からジ
ャンプが生じた旨の信号を入力した場合に、ジャンプ直
前にアクセスしていたバンクとは異なるバンクに常にア
クセスするためのアドレス変換を行うアドレス発生器
と、アドレス発生器の新たなアドレスを保持する一対のアド
レス保持手段と、入力アドレスの１／２のサイクルで前記両アドレス保持
手段を交互に駆動する制御信号発生器と、を有してなることを特徴とするテスト・パターン発生
器。