JP3699724B2 - A/d変換器の調整装置 - Google Patents
A/d変換器の調整装置 Download PDFInfo
- Publication number
- JP3699724B2 JP3699724B2 JP51181696A JP51181696A JP3699724B2 JP 3699724 B2 JP3699724 B2 JP 3699724B2 JP 51181696 A JP51181696 A JP 51181696A JP 51181696 A JP51181696 A JP 51181696A JP 3699724 B2 JP3699724 B2 JP 3699724B2
- Authority
- JP
- Japan
- Prior art keywords
- charge
- period
- integrator
- current
- accumulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 claims description 19
- 230000010354 integration Effects 0.000 claims description 18
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 238000009825 accumulation Methods 0.000 claims 19
- 239000008186 active pharmaceutical agent Substances 0.000 description 38
- 238000004651 near-field scanning optical microscopy Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004576 sand Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000007983 Tris buffer Substances 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
本発明は、アナログ信号をデジタル信号に変換するA/D変換器に関する。さらに具体的に言えば、本発明は、A/D変換器を調整(較正)する装置に関する。
電荷平衡型のA/D変換器は既知である。電荷平衡型のA/D変換器の一例として、積分器、積分器に基準電流IREFを供給する基準電流源、および未知変数を代表する可変電流IXを供給する可変電流源によって構成される二重積分(dual slope)型のA/D変換器がある。二重積分型A/D変換器では、可変電流IXが期間tXだけ積分される。積分器内に蓄積される電荷量Qは可変電流IXと期間tXとの積に等しい。次いで、可変電流IXとは反対の極性を示す既知の基準電流IREFが、積分器から電荷を取り除く(例えば、積分器を放電させる)ために積分器へ供給される。基準電流IREFは、積分器の電荷が可変電流IXの積分前の、初期レベルに達するまで、期間tRだけ供給される。積分器から取り除かれた電荷量は基準電流IREFと期間tRとの積に等しい。
可変電流IX(すなわち、未知変数)は以下のようにして求められる。
IX・tX=IREF・tR …式1
したがって、
IX=IREF・tR/tX …式2
ここで、基準電流IREF、期間tR、tXは既知なので、可変電流IXを算出することができる。
従来の二重積分型A/D変換器の問題点は、回路の最小および最大定格電圧(例えば、レール電圧は一般的に0−5Vである)によって定まるダイナミックレンジが一般的に非常に狭いことである。例えば、積分器にはレール電圧を上回る電圧や下回る電圧は充電できない。これにより、充電電流および積分時間の一方あるいは両方が制限されることになる。これは、結果的に変換レンジを制限することになる。
このような問題点を解決するために、A/D変換器は回路部に比較器を追加して用いられ、積分器の出力電圧がレール電圧に到達したことを判定できるようになっている。積分器の出力電圧がレール電圧に達すると、積分器から電荷を取り除くために、基準電流が可変電流と共に積分器へ供給される。この結果、積分がより長い時間行われることになり、積分器のダイナミックレンジが効果的に広がる。このような動作では、基準電流IREFは可変電流IXよりも大きい必要がある。これにより、たとえ可変電流IXが積分されている間であっても、積分器の出力がレール電圧に到達しないように、基準電流IREFによって積分器から十分に素早く電荷が取り除かれる。
しかしながら、基準電流IREFを可変電流IXよりも著しく大きくすると、A/D変換器の分解能が低下してしまう。A/D変換器の分解能を高くするために、第2基準電流IREF2の電流源が二重積分型A/D変換器に付加されている。第2基準電流IREF2の値は第1基準電流IREFのそれよりも小さい。したがって、可変電流IXが積分され、次いで、第1基準電流IREFによって積分器が所定期間tRだけ放電された後、第2基準電流IREF2によって積分器の残りの電荷が放電される。第2基準電流IREF2の値は第1基準電流IREFのそれよりも極めて小さいので、A/D変換器の分解能が飛躍的に高くなる。
しかしながら、第2基準電流源を追加すると新たな問題が生じる。例えば、A/D変換器の出力の精度は、2つの基準電流IREF、IREF2の正確な比に強く依存する。比が予定値と異なると、A/D変換器の出力には、補償が困難な差分誤差(differential errors)や非直線性などが生じ得る。
従来技術では、シリコン上での電流源の配置を特別なものとするといった、間違え易い上に非常に長い開発期間を要する方法で上記した問題を緩和しようとしている。特別な集積回路の開発段階ではコストがかさみ、構成が不必要に複雑化するのみならず、シリコン製造設備間を運搬する際の形状が制限されるので、結局、各電流源の正確な比率を得ることは非常に難しい。
発明の要約
調整(較正)装置は、積分器ならびに第1および第2の基準電流源を備えたA/D変換器を調整する。ある量の電荷が積分器に蓄積される。蓄積された前記電荷は、第1および第2の基準電流を、蓄積電荷量が閾値に達するまで第1および第2の期間だけ積分器へ供給することによって取り除かれる。積分器には前記ある量の電荷が再び蓄積され、第1および第2の基準電流を、前記第1および第2の期間とは異なる第3および第4の期間だけ供給することによって再び取り除かれる。第1および第2の基準電流の相対的な大きさは、それぞれ第1、第2、第3、第4の期間に基づいて決定される。
【図面の簡単な説明】
図1は、本発明のA/D変換器のブロック図である。
図2Aは、図1のA/D変換器を用いた通常のA/D変換器のフローチャートである。
図2Bは、図2Aに示した変換を実行した際の積分器の出力をプロットした図である。
図3は、A/D変換器の好ましい出力をプロットした図である。
図4は、A/D変換器が適切に調整されていないときに現れる2種類の誤差をプロットした図である。
図5は、本発明の調整装置のフローチャートである。
図5B、5Cは、本発明の調整装置を採用した積分器の出力をプロットした図である。
図6A、6Bは、本発明の調整装置を採用した第2実施形態の積分器の出力をプロットした図である。
図7A、7Bは、本発明の調整装置を採用した第3実施形態の積分器の出力をプロットした図である。
図8は、トランスミッタ内に装備された本発明のA/D変換器のブロック図である。
好ましい実施形態の詳細な説明
1.変換の概要
図1はアナログ−デジタル(A/D)変換器10のブロック図である。A/D変換器10はコントローラ/タイマ12と、一組の基準電流源IL、ISと、可変電流源IXと、複数のMOSスイッチング素子14、16、18と、積分器20と、一組の比較器22、24と、出力部26とを含む。
可変電流源IXは、未知の(または検知された)パラメータを代表する大きさの可変アナログ電流IXを供給する。A/D変換器10を初期化するために、上限電圧VHおよび下限電圧VLが、それぞれ比較器22、24の反転入力端子に供給される。コントローラ12は、積分器20の出力が下限値となるようにスイッチ14、16を制御した基準電流源IL、ISを積分器20へ接続させる。
通常の変換サイクルでは、可変電流IXの値は本質的には2段階のプロセスで測定される。変換の第1段階では、コントローラ12は、積分期間tXだけスイッチ14、16を開いてスイッチ18を閉じ、幾らかの量の電荷QXを電流源IXから積分器20に蓄積させる。
第2段階では、コントローラ12は、蓄積された電荷QXが積分器20から取り除かれるように、スイッチ14、16を制御して電流IL、ISを積分器20に供給する。電流IL、ISは実質上既知である。電流源ILから出力される電流は電流源ISから出力される電流よりも大きい。コントローラ12はタイマを含む。このタイマは、コントローラ12と共にコントローラチップ内に集積化されていても良いし、あるいは別個のタイマ回路であっても良い。コントローラ12は、積分器20に蓄積された電荷を取り除くために各電流源IL、ISが積分器20に接続される期間を選択できる。これらの期間に基づいて、コントローラ12は、電流IXのアナログ値を代表し、結果として電流IXによって代表される検知変数を代表するデジタル数を格納するために、出力部26を制御する。
2.A/D変換器10の詳細動作
図1、2A、2Bを参照すれば、A/D変換器10の更に詳細な動作を更に理解できる。先に簡単に説明したように、コントローラ12は、積分器20の出力を下限値とするために、スイッチ14、16を制御して電流源IL、ISを積分器20に接続させる。これは、図2Aのブロック28に示されている。
次いで、コントローラ12は電流源IXを積分器20に接続するために、スイッチ14、16を開いてスイッチ18を閉じる。これは、図2Aのブロック30に示されている。積分器20は、オペアンプ32および容量C1を含み、可変電流源IXからオペアンプ32の反転入力端子へ供給される電荷を積分する。
図2Bには、積分器20に蓄積される電荷QXと時間との関係がプロットされている。可変電流IXが積分され始めると、図2Bに示したように、積分器20に蓄積される電荷量が増える。可変電流IXが積分器20に積分される時間全体は変換期間tXと呼ばれる。したがって、電流IXの積分は変換期間tXが終了するまで継続される。これは図2Aのブロック34に示されている。
変換期間tXの間、電荷量QXは積分器20の出力が上限に達するまで増える。これは図2Aのブロック36に示されている。積分器20の出力が上限を越えると、比較器22はコントローラ12へ上限信号を供給する。コントローラ12は、上限信号に応答して、積分器20へ電流ILを供給するためのスイッチ14を閉じる。電流ILは電流IXよりも大きいので、積分器20へ電流IL、IXの双方が供給されることにより、電荷QXは、電流IXによって蓄積されるよりも早く電流ILによって取り除かれることになるので減少する。換言すれば、電荷は大きな基準電流ILの供給によって積分器20から取り除かれる。スイッチ14が閉じて、電流ILが積分器20へ供給される期間はtLと定義される。期間tLの間に電流ILによって取り除かれる電荷は大きな電荷パケットと定義される。
スイッチ14が積分期間中の最初に閉じられる期間は、図2Bにおいて期間tL1で示されている。積分器20から大きな電荷パケットを取り除くことは、図2Aのブロック38に示されている。このサイクルは、変換期間tXが経過するまで繰り返される。図2Bに示した例では、コントローラ12はスイッチ14を閉じることにより、大きな基準電流ILを積分器20へ期間tL1、tL2、tL3の3回供給する。
積分期間あるいは変換期間が経過すると、コントローラ12は、可変電流IXを積分器20から切り離すためにスイッチ18を開く。これは図2Aのブロック40に示されている。次いで、コントローラ12は(スイッチ14、18は開いたままで)スイッチ16を閉じて小さな基準電流ISを供給することで小さな電荷パケットを取り除き、積分器20から残りの全ての電荷を取り除く。これにより、積分器20に蓄積された電荷が漸次減少する。小さな基準電流ISは期間tSだけ積分器20へ供給され、積分器20の出力が下限値に達するまでの期間tSの間、小さな電荷パケットが積分器20から取り除かれる。これで積分サイクルは完了する。これは、図2Aのブロック42、44、46に示されている。
出力部26は、定数レジスタ48、調整レジスタ50、マルチプレクサ52、演算論理装置(ALU)54、およびデータレジスタ56を含む。レジスタ48、50には、電流IL、ISの所望の比率に応じた値が格納される。好ましい実施形態の一例では、電流ILの大きさは電流ISの32倍である。したがって、レジスタ48には値“32”が格納され、レジスタ50には値“1”が格納される。コントローラ12は、スイッチ14、16、18を制御するとき、出力部26も操作する。データレジスタ56には最初は“0”がセットされる。そして、コントローラ12がスイッチ14を閉じる各クロック周期ごとに、定数レジスタ48に格納された値がマルチプレクサ52により選択されてALU54へ送出される。次いで、コントローラ12はALU54に対して、データレジスタ56に現在格納されている値に、レジスタ48から供給された値を加算する旨の信号を送出する。
さらに、コントローラ12は、スイッチ16を閉じる各クロック周期ごとに、調整レジスタ50に格納されている値をマルチプレクサ52で選択させてALU54へ送出させる。次いで、コントローラ12は、調整レジスタ50から出力された値を、データレジスタ56に現在格納されている値に加算させる信号をALU54へ送出する。
したがって、時間tX、tSが経過して積分サイクルが完了した時点では、データレジスタ56には、それぞれ各スイッチ14、16が閉じている間のクロック周期の数を示す値が記憶されることになる。この値は、積分器20から取り除かれた電荷量を示し、したがって可変電流IXの大きさを代表する。
さらに具体的にいえば、可変電流IXによって積分器20に蓄えられた電荷は次式で表される。
q=IX・tX …式3
電流IL,ISによって積分器20から取り除かれた総電荷量もまた、可変電流IXによって積分器20に蓄えられた電荷量と等しくなるはずである。したがって、
IX・tX=IL(tL1+tL2+tL3)+IS・tS …式4
各クロック周期がtCLKで表されるとすると、
tX=nX・tCLK
tL1=nL1・tCLK
tL2=nL2・tCLK
tL3=nL3・tCLK
tS=nS・tCLK
ここで、nXはIXが積分器20へ供給されるクロック周期(tCLK)の数、nSはISが積分器20へ供給されるクロック周期(tCLK)の数であり、またnL1、nL2、nL3は、それぞれ期間tL1、tL2、tL3のクロック周期(tCLK)の数である。従って、
IX nX tCLK
=IL tCLK(nL1+nL2+nL3)+IS tCLK nS …式5
そして、
IX nX=IL(tL1+tL2+tL3)+IS nS …式6
ここで、nL1+nL2+nL3=nLと置き、このnLを、ILが積分器20へ供給される期間のクロック周期(tCLK)の総数とすれば、
IX=(IL nL+IS nS)/nX …式7
ここで、IL=32IS、最小デジタル値(例えば、デジタル値の“1”)=tCLK・ISと仮定し、ILとISとの比が正確に予定値に等しい(例えば、ILが正確に32ISと等しい)と仮定すれば、A/D変換器10からは、図3のカーブに示したように、連続したデジタル出力曲線が得られ、例えば、nL、nSおよびデジタル出力値の関係は次のようになる。
nL nS デジタル出力値
1 31 63
2 0 64
すなわち、積分サイクル中に、大きな基準電流ILは1クロック期間だけ供給され、小さな基準電流ISは31クロック期間だけ供給されたとすれば、IL=32ISなのでデジタル出力値は63となる。さらに、大きな基準電流ILが2クロック期間だけ供給され、小さな基準電流ISが0クロック期間だけ供給されたとすれば、デジタル出力値は64となる。これは期待通りの動作である。
3.変換中に生ずる誤差
ILとISとの比が厳密には所望値ではないとすると、非直線性や差分誤差がA/D変換器の出力に生じる。このような誤差が生じると出力が不連続となって非常に問題となる。
例えば、小さな基準電流ISが期待された本来の値よりも10%大きいと仮定する。この結果、積分器20に蓄積された残りの電荷を期間tSの間に放電させるためのクロックサイクル数が本来の期待値よりも小さく(本来の値以下に)なる。例えば、次のようなデジタル出力値が得られる。
nL nS デジタル出力値
1 28 60
2 0 64
すなわち、大きな基準電流ILは1クロック期間だけ供給され、積分器20に蓄積された残りの電荷を取り除くための小さな基準電流ISは28クロック期間しか供給されない。したがって、デジタル出力値は60となる。しかしながら、積分サイクル間に大きな基準電流ILが2クロック期間だけ供給されれば、積分器20に蓄積された残りの電荷を取り除くための小さな基準電流ISは0クロック期間だけ供給される。すなわち、ISが供給される必要はない。したがって、デジタル値は64に飛ぶ。この不連続性は図4において曲線Aで示される。このような4ステップの飛び越しがあると、A/D変換器10からはデジタル値61、62、63は得られないことになる。
その他の例として、例えば、小さな基準電流ISが所望値よりも10%小さいと仮定する。この結果、積分器20に蓄積されている電荷を積分期間の最後の取り除くために供給される。ISのクロックサイクル数は本来よりも多く(本来の値以上に)なる。例えば、次のようなデジタル出力値が得られる。
nL nS デジタル出力値
1 34 66
2 0 64
すなわち、大きな基準電流ILは1クロック期間だけ供給され、積分器20に蓄積された残りの電荷を取り除くための小さな基準電流ISは34クロック期間だけ供給される。この結果、デジタル出力値は66となる。しかしながら、積分サイクルの間に大きな基準電流ILが2クロック期間だけ供給されれば、積分器20に蓄積されている残りの電荷を取り除くための小さな基準電流ISは0クロック期間だけ供給される。この結果、デジタル出力値は64となる。この不連続出力は、図4において曲線Bで示される。本質的に、入力されるアナログ値が大きいと、A/D変換器のデジタル値はステップ状に減少する。図4において曲線A,Bで示されている誤差は、分離したり補償することが難しいので非常に問題となる。
4.変換器10の調整
本発明によれば、電流IL、ISの比は、もはや所望値である必要はない。むしろ、本発明は、電流IL、ISの実際の比を測定する装置を備えている。実際の比は、後続のA/D変換の過程で使用される。
本発明で実際される調整技術は、図5A,5B,5Cを参照することにより最も良く理解することができる。
比較器22,24に上限値および下限値をセットした後、スイッチ14,16,18は、積分器20が下限値を出力するようにコントローラ12によって制御される。これは図5Aのブロック58に示されている。次いで、コントローラ12はスイッチ14,16を開いてスイッチ18を閉じ、積分器20へ可変電流IXを供給する。可変電流IXは積分器20によって期間tXだけ積分される。これは図5Aのブロック60に示され、かつ図5Bにも示されている。期間tXが経過すると、M個の大きな電荷パケットが、大きな基準電流ILを用いて積分器20から取り除かれる。すなわち、コントローラ12はMクロック期間だけスイッチ18を開いてスイッチ14を閉じる。これは図5Aのブロック62に示され、かつ図5Bでは期間tL1として示されている。したがって、期間tL1はtCLKのM倍と一致する。
次いで、コントローラ12はスイッチ14を開いてスイッチ16を閉じ、積分器20へ小さな基準電流ISを供給する。この小さな基準電流ISを用いて、積分器20の出力が、比較器24の反転入力端子に供給されている下限値を下回るまで、積分器20から小さな電荷パケットが取り除かれる。すなわち、コントローラ12は、積分器20から残りの電荷を取り除くのに十分なクロック期間だけスイッチ16が閉じられるようにこれを制御する。これは図5Aのブロック64,66に示され、かつ図5Bでは期間tS1として示されている。
これが完了すると、コントローラ12は,積分器20が再び下限値を出力するようにスイッチ14,16,18を制御する。これは図5Aのブロック68に示されている。
可変電流IXが期間tXだけ積分される。これは図5Aのブロック70に示されており、かつ図5Cでは期間tXとして示されている。
次いで、コントローラ12は、N個の大きな電荷パケットを積分器20に蓄積されている電荷から取り除くために、スイッチ18を開いてスイッチ14を閉じ、大きな基準電流ILを積分器20へ供給する。NはMと異なり、望ましくはMよりも小さい。Nクロック期間が経過すると(その結果、積分器20に蓄積されている電荷からN個の大きな電荷パケットが取り除かれている)、コントローラ12は、積分器20に蓄積されている電荷の中から小さな電荷パケットを取り除くために、スイッチ14を開いてスイッチ16を閉じ、小さな基準電流ISを積分器20へ供給する。スイッチ16は、積分器20から所望量の電荷を取り除くのに必要なクロック期間の数だけ閉じられる。これは図5Aのブロック74,76に開示され、かつ図5Cでは期間tS2として示されている。積分器20の出力が下限値に戻ると調整動作は完了する。これは図5Aのブロック78に示されている。
本質的に、調整サイクルでは、積分器20は最初に所望のレベルまで充電され、蓄積された電荷は基準電流IL,ISが供給されることで取り除かれる。次いで、積分器20は再び正確に同じレベルまで充電され、蓄積された電荷は再び基準電流IL,ISによって取り除かれる。しかしながら、基準電流IL,ISを再び供給する際には、最初の積分時とは異なった数のクロック期間が用いられる。この情報を用いて、コントローラ12は基準電流IL,ISの正確な比を以下のように決定する。
最も関心のある電荷量は、図5B,5Cでは符号Qで表されている。この電荷量は、最初は期間tL1−tL2だけ大きな基準電流ILを利用して積分器20から取り除かれる。同じ電荷量Qが、小さな基準電流ISを利用しても取り除かれている。しかしながら、電荷量Qを取り除くためには期間tS2−tS1が必要であった。したがって、
Q=IL(tL1−tL2) …式8
Q=IS(tS2−tS1) …式9
したがって
IL(tL1−tL2)=IS(tS2−tS1) …式10
すなわち
IL/IS=(tS2−tS1)/(tL1−tL2) …式11
全ての期間tL1,tL2,tS2,tS1はコントローラ12にとって既知なので、IL,ISの正確な比が測定でき、続いて実行される変換で利用される。例えば、IL,ISの実際の比が32対1ではなく32対1.1であると、定数レジスタ48には値32が格納され、調整レジスタ50には値1.1が格納される。好ましい実施形態では、調整レジスタ50は30ビットのレジスタであり、少数点以下にも多くの桁を有する。したがって、IL,ISの正確な比を得ることができ、続いて実行される変換で利用される。
本発明による調整技術は異なった多くの方法によっても実現できる。本発明の調整技術の第2実施形態を図6A,6Bに示す。図6Aにおいて、積分器20は最初に可変電流IXを期間tXだけ積分する。次いで、積分器20へ電流ILを期間tLだけ供給することによって、積分器20から電荷が取り除かれる。最後に、積分器20へ基準電流ISを期間tS1だけ供給することによって、積分器20に残っている電荷が取り除かれる。
次いで、積分器20には可変電流IXが期間tXだけ供給されて電荷が再び蓄積される。次いで、小さな基準電流ISを積分器20へ期間tS2だけ供給することによって、全ての電荷が積分器20から取り除かれる。大きな電流ILを期間tLだけ供給することによって積分器20から最初に取り除かれる電荷量Qは、小さな電流ISを期間(tS2−tS1)だけ供給することによって積分器20から取除かれる電荷量Qと同じである。したがって、
IL tL=IS(tS2−tS1) …式12
そして
IL/IS=(tS2−tS1)/tL …式13
したがって、IL,ISの正確な比が求められてレジスタ48,50へ格納され、続いて実行されるA/D変換器で利用される。
本発明の調整技術のさらに他の実施形態を図7A,7Bに示す。図7Aでは、スイッチ18が閉じられて可変電流IXが積分器20へ供給されている間に、コントローラ12はスイッチ14を期間tL1、tL2の2回閉じ、積分器20へ大きな基準電流ILを2回供給する。次いで、積分期間tXの終了後、積分器20に蓄積された電荷は、スイッチ14,18を開いてスイッチ16を閉じることによって、小さな基準電流ISを期間tS1だけ供給することにより取り除かれる。
図7Bでは、可変電流IXが期間tXだけ積分器20へ再び供給され、この間、大きな基準電流ILは、期間tL3の1回だけ供給される。可変電流IXの積分器期間はいずれの場合も同じ(共にtX)なので、電流IL、ISが供給されている間に取り除かれる電荷量も同じになる。しかしながら、各電流IL、ISが積分器20へ供給される時間は図7A,7Bで異なっている。したがって
IL(tL1+tL2)+IS tS1=IL tL3+IS tS2 …式14
したがって
IL(IL1+tL2)/IS+tS1=IL tL3/IS+tS2 …式15
そして、
IL(tL1+tL2)/IS−IL tL3/IS=tS2−tS1 …式16
IL(tL1+tL2−tL3)/IS=tS2−tS1 …式17
したがって、
IL/IS=(tS2−tS1)/(tL1+tL2−tL3) …式18
したがって同様に、IL,ISの正確な関係を知ることができ、後続のA/D変換器で利用することができる。
論理回路では割り算が問題となるので、上記した式は、後続のA/D変換器で使用される調整定数を生成するために、他の手段を用いて解くことができる。例えば、
1クロック期間CLKだけ供給されるISに割り当てられるデジタル値をDS(例えば、DS=1)、1クロック期間tCLKだけ供給されるILに割り当てられるデジタル値をDL(例えば、DL=32)とすると、仮にIL/ISが名目上32であれば、DL/DSも名目上は32である。DSの名目上の値は調整レジスタに格納され、以下の関係に基づいて補正または更新される。
DS’=DS・IS/ISNOM …式19
ここで、DS’は補正または更新された後のDSであり、ISNOMはISの名目上の値である。
ここで、dL=DL・ΔtL/tCLK
dS=DS・ΔtS/tCLK
とする。ただし、
ΔtL=tL1+tL2−tL3
ΔtS=tS2−tS1
である。これらを式18に代入すると、
IL/IS=ΔtS/ΔtL
=(dS/DS)/(dL/DL)
=(DL/DS)・(dS/dL) …式20
したがって
IS=IL・(DS/DL)・(dL/dS) …式21
式19に代入すると、
DS’=DS IS/ISNOM
=DS(IL/ISNOM)(DS/DL)(dL/dS) …式22
一般的な近似式を用いると、(X−Y)/Xが“1”よりも十分に小さければ、X/Yは1+(X−Y)/Xとほぼ等しい。 …式23
式23は、IL,IS間の相対誤差が20%以下であれば、式22において成立するので、式22内のdL/dSを書き直すと次式が得られる
DS’=
DS(IL/ISNOM)(DS/DL){1+(dL−dS)/dL} …式24
ここで、(IL/ISNOM)(DS/DL)はほぼ“1”なので、
DS’=DS+(DS/dL)(dL−dS) …式25
dLおよびDSが2つの累乗として表されると、割り算を行うことなく、以下のような簡単な式を用いて、足し算、引き算および桁移動(すなわち、2の累乗による掛け算や割り算)だけで補償が行えるようになる。
DS’=DS+2−K・(dL−dS) …式26
近似や簡略化によって僅かに誤差が生じることがある。しかしながら、このような方式を繰り返し適用すれば、このような誤差は基本的に消去される。例えば、このような繰り返しは、DSの古い値と更新された値との差が無視できる程度になるか、あるいは閾値を下回るまで継続される。
期間dL−dSは、調整の最初の段階ではIL,ISの各クロック期間ごとにDL,DSによってカウンタをそれぞれインクリメントし、調整の次の段階では、IL,ISの各クロック期間ごとに、それぞれDL,DSによって前記カウンタをデクリメントすることによって計算できる。したがって、図7A,7BのtL1,tL2が1クロックパルスを表し、tS1が50クロックパルスを表すと仮定すると、図7Aに示された内容が実行された後では、カウンタの総カウント数は114(すなわち、32+32+50)になるであろう。次いで、図7Bに示された部分の間では、同じ値がデクリメントされる。各カウンタ値の差によって誤差(IL,ISの実際の比と所望の比との差)が生じる。例えば、図7BのtS2が80カウントであると、図7Bに示された例での総カウント数は112(すなわち、32+80)になる。したがって、誤差は2になるであろう。この誤差は、補償されたDS(D’S)を演算するために、kビットだけ右へシフトされてDSに加算される。補償されたDSは、後続のA/D変換器および調整で利用される。
これらの実施形態では、大小の電流源IL,ISが任意数のクロック期間だけ積分器に接続されることができる。しかしながら、大きな電流源ILを最短でも8クロック期間は接続し、一方、小さな電流源ISを最短でも1クロック期間は接続すれば、良好に機能することが確認できた。ILの大きさはISの32倍であることが望ましい。したがって、大きな電流源ILは積分器に最短でも8クロック期間は接続され、小さな電流源ISは最短でも1クロック期間は接続されるので、電流IL,ISが作用する最短期間の比は256対1(8×32:1)となる。
図1に示した変換器10は論理演算回路54を用いているが、カウンタ、および可変電流が積分器20へ供給される間のクロックパルスを前記カウンタに計数させるための周辺論理回路を用いても同じ結果が得られることになる。
さらに、図1に示したA/D変換器10は電流源IL,IS,IXを具備しているが、予定の抵抗値を示す抵抗の両端の電圧を用いたり、切換式を容量を用いたりしても同様の効果が得られる。
さらに、ISに対するILの比を決定するための割り算は、普通の簡単な足算や引算を繰り返すことによっても実現できる。
さらに、コントローラ12は、各スイッチや出力部26に接続される制御ライン上に適宜の順序でステップ(step)を発生させるために準備されたステートマシーン(state machine)やステートマシーンロジックを一般的には含んでいる。このようなステートマシーンは、コントローラ12の積分機能として、ソフトウエア的に構成されるか、あるいは独立した論理回路として構成される。
本発明の調整技術は、実際の比の平均値を得るために多数回繰り返され得ることに注意すべきである。実際の比の平均値は、精度を改善するために、後続のA/D変換で利用される。
調整工程は、温度やドリフトの影響を除去するために必要とされる頻度で繰り返されることができる。
本発明の技術は製造工程においても実行されることができる。調整技術の結果を利用すれば、電流源を製造時に調整することができ、または抵抗の抵抗値を所望の正確な比が得られるようにすることができる。
図8は、トランスミッタ100内で用いられるA/D変換器10のブロック図である。トランスミッタ100はさらに、入力回路102、マイクロプロセッサ104、クロック源106、メモリ108、電力分配回路110、および入出力回路112を含んでいる。トランスミッタ100は、温度,圧力,差圧流量,pHあるいはその他の種々のプロセス制御パラメータ等の、未知のパラメータを検知するセンサ114に接続されている。トランスミッタ100はまた、電流ループ116を介して遠隔操作室118と接続されている。図8では、遠隔操作室118は抵抗Rおよび電圧源Vで表されている。
動作時には、センサ114は所望のパラメータを検知し、検知したパラメータを代表する検知信号を入力回路102へ供給する。好ましい実施形態では、入力回路102は、例えばバッファ、レベルシフタ、あるいはアンプのような信号調整回路である。入力回路102は、調整済みの出力信号をA/D変換器10へ供給する。圧力トランスミッタでは、センサは一般的にはトランスミッタハウジング内に設置されることに注意すべきであり、図8ではセンサ114´として破線で示されている。流量トランスミッタや多くの温度トランスミッタでは、センサはトランスミッタハウジング外にあり、図ではセンサ114として示されている。本発明では、いずれの場合も考慮されている。
A/D変換器10は、入力回路102から供給される調整済みの出力信号を、上記と同様にしてデジタル信号に変換する。デジタル信号はマイクロプロセッサ104へ供給される。好ましい実施形態では、マイクロプロセッサ104はクロック源106およびメモリ108と接続される。クロック源106はマイクロプロセッサ104にタイミングを指示し、メモリ108は、トランスミッタ100が動作している間にマイクロプロセッサ104によってアクセスされるプログラム命令および他の情報を供給する。
マイクロプロセッサ104は、センサ114内で繰り返し発生する既知の誤差を含んでA/D変換器10から供給されるデジタル検知信号を補償し、補償された出力信号をI/O(入出力)回路112へ供給する。好ましい実施形態では、I/O回路112は4−20mAの電流を、補償された出力の関数としてループ116上に出力する。あるいは回路112は、補償された出力を代表するデジタル信号をループ116へ出力する。
電力分配回路110は、トランスミッタ100内の他の電気回路部を付勢するための調整された電圧出力VSを供給する。電力分配回路110は、コントローラ118によって付勢される。
本発明のA/D変換器10は、トランスミッタ100のようなトランスミッタ内で使用されるのに特に適している。このような多くのトランスミッタでは高精度および高分解能が要求される。したがって、A/D変換器10によってもたらされる精度の改善が、そのような装置の利用を促進する。
外部電力源によって完全に付勢されるトランスミッタ100のようなトランスミッタ内では電力需要が非常に重要である。A/D変換器10は、いかなる調整回路も追加することなく正確に調整されるので、トランスミッタ100の消費電力はA/D変換器10によっては増加せず、必要とする電力の問題を悪化させることがない。したがって、A/D変換器10はトランスミッタ100内の装備に好適である。
ここでは、本発明を好ましい実施形態を参照して説明したが、当業者には、発明の精神および範囲から逸脱することなく、形式および細部において変更を行うことができることを認識できるであろう。
Claims (6)
- 電荷蓄積部、ならびに第1および第2の基準電荷をそれぞれ発生する第1および第2の基準電荷転送回路を備え、可変電流で電荷蓄積部へ電荷を蓄積し、電荷蓄積部の蓄積電荷が閾値に達するまで、第1および第2の基準電荷転送回路から第1および第2の基準電荷を電荷蓄積部へ供給して電荷蓄積部から蓄積電荷を取り除き、前記第1および第2の基準電荷の相対的な大きさに基づいて前記可変電流値を求めるA/D変換器の調整方法において、
前記A/D変換の前に、
充電電流を第1蓄積期間だけ電荷蓄積部へ供給して電荷を蓄積し、
前記第1蓄積期間中に、第1の基準電荷転送回路からの第1の基準電荷を第1の期間だけ電荷蓄積部へ供給して電荷蓄積部から蓄積電荷を取り除き、
前記第1蓄積期間後に、電荷蓄積部の蓄積電荷が閾値に達するまで、第2の基準電荷転送回路からの第2の基準電荷を第2の期間だけ電荷蓄積部へ供給して、電荷蓄積部から蓄積電荷を取り除き、
充電電流を第2蓄積期間だけ電荷蓄積部へ改めて供給して電荷を蓄積し、
前記第2蓄積期間中に、第1の基準電荷転送回路から第1の基準電荷を第3の期間だけ電荷蓄積部へ供給して電荷蓄積部から蓄積電荷を取り除き、
前記第2蓄積期間後に、電荷蓄積部の蓄積電荷が前記閾値に達するまで、第2の基準電荷転送回路からの第2の基準電荷を第4の期間だけ供給して、電荷蓄積部から蓄積電荷を取り除き、
前記第1蓄積期間および第2蓄積期間が同じ長さであり、
第1および第2の基準電荷の相対的な大きさを、第1,第2,第3,第4の期間中における第1および第2の基準電荷転送回路の利用状況に基づいて求めるA/D変換器の調整方法。 - 前記電荷蓄積部は積分器を含み、第1および第2の基準電荷転送回路は、それぞれ第1および第2の基準電流を供給する基準電流回路を含み、
ある電荷量の蓄積では、積分器へ充電電流を積分期間だけ供給し、
第1の期間における第1の基準電流の供給は、充電期間中に第1の基準電流を複数期間供給することを含む請求項1のA/D変換器の調整方法。 - 前記A/D変換は、決定された相対的な大きさに基づいて実行される請求項1のA/D変換器の調整方法。
- 蓄積および取り除き処理を複数回実行し、
平均期間を得るために、第1および第2の基準電流が供給される各期間の平均を求め、
平均期間に基づいて相対的な大きさを決定する請求項1のA/D変換器の調整方法。 - 前記期間は、積分器に供給される電荷パケット数に基づいて決定される請求項1のA/D変換器の調整方法。
- 第1,第2,第3および第4の期間ならびに第1および第2の蓄積期間の少なくとも1つは断続的であり、複数の期間を含む請求項1のA/D変換器の調整方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/315,102 | 1994-09-29 | ||
US08/315,102 US5621406A (en) | 1994-09-29 | 1994-09-29 | System for calibrating analog-to-digital converter |
PCT/US1995/011533 WO1996010297A1 (en) | 1994-09-29 | 1995-09-11 | System for calibrating analog-to-digital converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10507043A JPH10507043A (ja) | 1998-07-07 |
JP3699724B2 true JP3699724B2 (ja) | 2005-09-28 |
Family
ID=23222899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51181696A Expired - Fee Related JP3699724B2 (ja) | 1994-09-29 | 1995-09-11 | A/d変換器の調整装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5621406A (ja) |
EP (1) | EP0783800A1 (ja) |
JP (1) | JP3699724B2 (ja) |
KR (1) | KR970705873A (ja) |
CN (1) | CN1159868A (ja) |
BR (1) | BR9509044A (ja) |
CA (1) | CA2201138A1 (ja) |
WO (1) | WO1996010297A1 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000003449A (ko) * | 1998-06-29 | 2000-01-15 | 김영환 | 아날로그-디지털 변환 장치 및 그 변환 방법 |
US6690311B2 (en) * | 1998-11-20 | 2004-02-10 | Telefonaktiebolaget Lm Ericsson (Publ) | Adaptively calibrating analog-to-digital conversion with correction table indexing |
ES2356520T3 (es) * | 2000-09-15 | 2011-04-08 | Radian Research, Inc. | Procedimientos y aparatos para la conversión analógico-digital. |
US6388449B1 (en) | 2001-03-27 | 2002-05-14 | Motorola, Inc. | Circuit and method for auto-calibration of an active load |
US6384760B1 (en) | 2001-05-30 | 2002-05-07 | Agilent Technologies, Inc. | Analog-to-digital converter |
US6433713B1 (en) | 2001-05-31 | 2002-08-13 | Agilent Technologies, Inc. | Calibration of analog-to-digital converters |
JP2003133954A (ja) * | 2001-10-26 | 2003-05-09 | Agilent Technologies Japan Ltd | インターリーブa/d変換器の校正方法 |
US6727839B2 (en) * | 2002-08-23 | 2004-04-27 | Broadcom Corporation | High speed, low power comparator |
US6907374B1 (en) | 2003-03-19 | 2005-06-14 | Zilog, Inc. | Self-calibrating sigma-delta analog-to-digital converter |
EP1989781B1 (en) * | 2006-02-27 | 2009-06-24 | STMicroelectronics S.r.l. | Multistage analog/digital converter and method for calibrating said converter |
DE102006032905A1 (de) * | 2006-04-28 | 2007-10-31 | Endress + Hauser Conducta Gesellschaft für Mess- und Regeltechnik mbH + Co. KG | Verfahren zum Kalibrieren und/oder Justieren eines Sensors, insbesodere eines elektrochemischen, elektrophysikalischen oder optischen Sensors, sowie zugehöriger Sensor |
US8159286B2 (en) * | 2007-10-08 | 2012-04-17 | General Electric Company | System and method for time-to-voltage conversion with lock-out logic |
US7746257B2 (en) * | 2008-05-07 | 2010-06-29 | Cirrus Logic, Inc. | Delta-sigma analog-to-digital converter circuit having reduced sampled reference noise |
US8009077B1 (en) | 2009-06-08 | 2011-08-30 | Cirrus Logic, Inc. | Delta-sigma analog-to-digital converter (ADC) circuit with selectively switched reference |
US8378872B2 (en) | 2011-03-31 | 2013-02-19 | Rosemount Inc. | Dynamically adjusted A/D resolution |
CN103795413B (zh) * | 2014-01-27 | 2017-04-12 | 无锡艾立德智能科技有限公司 | 一种红外焦平面阵列读出电路 |
KR102242034B1 (ko) * | 2015-02-04 | 2021-04-21 | 삼성디스플레이 주식회사 | 전류 센싱 회로 및 이를 포함한 유기전계발광 표시장치 |
US9692440B1 (en) * | 2016-05-20 | 2017-06-27 | Semiconductor Components Industries, Llc | Circuit for generating a reference current proportional to square of clock frequency |
US9843338B1 (en) | 2017-03-20 | 2017-12-12 | Silanna Asia Pte Ltd | Resistor-based configuration system |
WO2018182402A1 (en) | 2017-03-31 | 2018-10-04 | Teledyne Dalsa B.V. | Analog-to-digital converter using charge packets |
WO2023229566A1 (en) * | 2022-05-26 | 2023-11-30 | Aselsan Elektroni̇k Sanayi̇ Ve Ti̇caret Anoni̇m Şi̇rketi̇ | Current ratio equalizer circuit |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4023160A (en) * | 1975-10-16 | 1977-05-10 | Rca Corporation | Analog to digital converter |
JPS5442969A (en) * | 1977-09-09 | 1979-04-05 | Nec Corp | Analog-digital converter |
US4121461A (en) * | 1977-11-17 | 1978-10-24 | General Electric Company | Electronic temperature sensor |
US4357600A (en) * | 1980-11-10 | 1982-11-02 | Hewlett-Packard Company | Multislope converter and conversion technique |
US4364045A (en) * | 1981-03-03 | 1982-12-14 | Northrop Corporation | Digitized displacement transducer |
JPS5897919A (ja) * | 1981-12-05 | 1983-06-10 | Advantest Corp | 多重スロ−プ積分形ad変換器の校正方法 |
US4709225A (en) * | 1985-12-16 | 1987-11-24 | Crystal Semiconductor Corporation | Self-calibration method for capacitors in a monolithic integrated circuit |
US4839651A (en) * | 1987-07-24 | 1989-06-13 | Hewlett-Packard Company | Apparatus for measuring the dynamic characteristics of an analog-digital converter |
US4896155A (en) * | 1988-06-22 | 1990-01-23 | Rockwell International Corporation | Method and apparatus for self-calibration of subranging A/D converter |
US4908621A (en) * | 1988-07-06 | 1990-03-13 | Tektronix, Inc. | Autocalibrated multistage A/D converter |
US5119033A (en) * | 1989-09-29 | 1992-06-02 | Rosemount Inc. | Vernier voltage-to-digital converter with a storage capacitance selectable in magnitude |
US5172115A (en) * | 1991-02-15 | 1992-12-15 | Crystal Semiconductor Corporation | Ratiometric A/D converter with non-rationometric error offset |
US5294926A (en) * | 1992-10-09 | 1994-03-15 | Hewlett-Packard Company | Timing and amplitude error estimation for time-interleaved analog-to-digital converters |
-
1994
- 1994-09-29 US US08/315,102 patent/US5621406A/en not_active Expired - Fee Related
-
1995
- 1995-09-11 CA CA002201138A patent/CA2201138A1/en not_active Abandoned
- 1995-09-11 JP JP51181696A patent/JP3699724B2/ja not_active Expired - Fee Related
- 1995-09-11 CN CN95195346A patent/CN1159868A/zh active Pending
- 1995-09-11 EP EP95931804A patent/EP0783800A1/en not_active Withdrawn
- 1995-09-11 KR KR1019970701584A patent/KR970705873A/ko not_active Application Discontinuation
- 1995-09-11 WO PCT/US1995/011533 patent/WO1996010297A1/en not_active Application Discontinuation
- 1995-09-11 BR BR9509044A patent/BR9509044A/pt not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
JPH10507043A (ja) | 1998-07-07 |
BR9509044A (pt) | 1997-12-30 |
CA2201138A1 (en) | 1996-04-04 |
EP0783800A1 (en) | 1997-07-16 |
KR970705873A (ko) | 1997-10-09 |
CN1159868A (zh) | 1997-09-17 |
WO1996010297A1 (en) | 1996-04-04 |
US5621406A (en) | 1997-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3699724B2 (ja) | A/d変換器の調整装置 | |
KR100473813B1 (ko) | 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및그 방법 | |
AU604741B2 (en) | Transmitter with vernier measurement | |
US7426154B2 (en) | Sensor adjusting circuit | |
US5812427A (en) | Physical quantity detecting apparatus | |
US4243975A (en) | Analog-to-digital converter | |
JP4089672B2 (ja) | 発振回路及びこの発振回路を有する半導体装置 | |
US10461771B2 (en) | Sigma-delta analog-to-digital converter with multiple counters | |
JP5461852B2 (ja) | 自動調整発振器 | |
US6816104B1 (en) | Analog-to-digital converter utilizing a timer for increased resolution | |
US6906648B1 (en) | Circuit and method of multi-channel dual slope ADC with offset cancellation and hysteresis input | |
US20030169020A1 (en) | Battery charge monitor | |
JP4451731B2 (ja) | 集積回路のrc時定数と目標値の比率を求める方法および装置 | |
US9823285B2 (en) | Charge measurement | |
CN113037265A (zh) | 电器设备、触控芯片、电容触控按键的检测装置和方法 | |
KR101460818B1 (ko) | 파이프라인 전하영역 아날로그 디지털 변환기의 아날로그 오차 정정 | |
KR20090117704A (ko) | 파이프라인 전하―도메인 신호―처리 회로 내에 공통―모드 전하 제어 | |
JP2009229165A (ja) | クーロンカウンタ、その内部電源制御方法 | |
KR20080114196A (ko) | 아날로그-디지털 변환기, 이를 포함하는 온도정보 출력장치및 그 수행방법 | |
JPH09121142A (ja) | 発振回路 | |
JPH0722950A (ja) | Ad変換回路 | |
JP2024018167A (ja) | Adコンバータ、センサ装置、および電圧測定装置 | |
JP2009222628A (ja) | クーロンカウンタ、その内部電源生成方法及びそれに適用される内部電源制御方法 | |
JP2660694B2 (ja) | 積算回路 | |
JP2005109939A (ja) | 増幅回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050118 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050415 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050628 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050711 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130715 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |