JPS5897919A - 多重スロ−プ積分形ａｄ変換器の校正方法 - Google Patents
多重スロ−プ積分形ａｄ変換器の校正方法Info
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- JPS5897919A JPS5897919A JP56195973A JP19597381A JPS5897919A JP S5897919 A JPS5897919 A JP S5897919A JP 56195973 A JP56195973 A JP 56195973A JP 19597381 A JP19597381 A JP 19597381A JP S5897919 A JPS5897919 A JP S5897919A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の背景〉
この発明は入力信号を一定のｋ１１１積分期間積分し、
その入力信号と逆極性の第１基準信号を積分し、その積
分出力が所定値になると、クロックと同期して第１基準
信号と逆極性の第２基準信号を上記積分器で所定値にな
るまで積分し、上記第１基準信号１を積分する第２積分
期間及び第２基準信号を積分する第３積分期間をそれぞ
れ計数測定することによって入力信号と対応したデジタ
ル出力を得るＡＤ変換器において第３積分期間の校正方
法に関する。
その入力信号と逆極性の第１基準信号を積分し、その積
分出力が所定値になると、クロックと同期して第１基準
信号と逆極性の第２基準信号を上記積分器で所定値にな
るまで積分し、上記第１基準信号１を積分する第２積分
期間及び第２基準信号を積分する第３積分期間をそれぞ
れ計数測定することによって入力信号と対応したデジタ
ル出力を得るＡＤ変換器において第３積分期間の校正方
法に関する。
多重スロープ積分形ＡＤ変換器は入力信号を積分し、例
えば第１図Ａに示すように積分器の出力が時点ｔ１よシ
Ｏレベルよシ直線的に増加し、一定期間ＴＩ（Ｍｌ積分
期間）の間、積分を行い、体に入力信号と逆極性の第１
基準信号を前記積分器へ与えて積分を行う。その積分器
の出力は第１図Ａに示すように第１積分期関Ｔ１が終了
した時点ｔ１から［ｍ的に減少し始め、その積分器の出
力がこの例では積分開始時のＯレベルを通過した時点を
麿の直後のクロックの立下シ時点ｔ＄まで積分し、（こ
の期間を第２積分期間ＴＩと呼ぶ）、その後必要に応じ
て一定の期間Ｔａの期間を置いてクロックと同期して時
点ｔｓより第２基準信号を前記積分器に供給して逆方向
に積分を行う。従って積分器はマイナスのレベルよシ図
に示すように上昇し始め、その際に第２積分期間におけ
るよシも積分出力の＃斜をゆるくシ、徐々に積分を行う
。この積分器の出力が所属値、つま）０レベルとなった
時点ｔ４までの期間を第３検分期間Ｔｓとし、第２積分
期間Ｔ！と第３積分期間Ｔ＄をそれぞれ計数して測定し
、入力信号に対応したデジタル信号を得る。ｔＪＩＪ２
積分期間Ｔ！における積分に対し、第゛３積分期間Ｔ−
における積分はその積分の傾斜を、例えば１／１０とす
ることによって第２積分期間Ｔ雪に対し第３積分期間は
１０倍の精度で測定し、全体として高い精度のデジタル
変換が行われる。
えば第１図Ａに示すように積分器の出力が時点ｔ１よシ
Ｏレベルよシ直線的に増加し、一定期間ＴＩ（Ｍｌ積分
期間）の間、積分を行い、体に入力信号と逆極性の第１
基準信号を前記積分器へ与えて積分を行う。その積分器
の出力は第１図Ａに示すように第１積分期関Ｔ１が終了
した時点ｔ１から［ｍ的に減少し始め、その積分器の出
力がこの例では積分開始時のＯレベルを通過した時点を
麿の直後のクロックの立下シ時点ｔ＄まで積分し、（こ
の期間を第２積分期間ＴＩと呼ぶ）、その後必要に応じ
て一定の期間Ｔａの期間を置いてクロックと同期して時
点ｔｓより第２基準信号を前記積分器に供給して逆方向
に積分を行う。従って積分器はマイナスのレベルよシ図
に示すように上昇し始め、その際に第２積分期間におけ
るよシも積分出力の＃斜をゆるくシ、徐々に積分を行う
。この積分器の出力が所属値、つま）０レベルとなった
時点ｔ４までの期間を第３検分期間Ｔｓとし、第２積分
期間Ｔ！と第３積分期間Ｔ＄をそれぞれ計数して測定し
、入力信号に対応したデジタル信号を得る。ｔＪＩＪ２
積分期間Ｔ！における積分に対し、第゛３積分期間Ｔ−
における積分はその積分の傾斜を、例えば１／１０とす
ることによって第２積分期間Ｔ雪に対し第３積分期間は
１０倍の精度で測定し、全体として高い精度のデジタル
変換が行われる。
このように基準信号の積分を複数の基準信号を用いるこ
とによって高い精度のＡＤｆ換を行うことができるが、
その場合基準信号が非常に高い精度であることが前提と
なる。このため従来においてこのＡＤｆ換器に対する校
正を次のようにして行っていた。即ち例えば入力として
正確なＩＯＶの電圧を与えて第１積分期間Ｔ１の間積分
を行い、その積分値に対し、°前記第２積分期間Ｔ露と
第３積分期間Ｔｍとを行う。これら積分期間Ｔｍ、Ｔｓ
の各計数値Ｎｓ、Ｎｍは第２基準信号が第１基準信号に
対し絶対値で１／１０であるならばデジタル変換する変
換出力である。この関係を基準にして未知−の入力信号
の変換出力に対する補正演算を行ってい友。
とによって高い精度のＡＤｆ換を行うことができるが、
その場合基準信号が非常に高い精度であることが前提と
なる。このため従来においてこのＡＤｆ換器に対する校
正を次のようにして行っていた。即ち例えば入力として
正確なＩＯＶの電圧を与えて第１積分期間Ｔ１の間積分
を行い、その積分値に対し、°前記第２積分期間Ｔ露と
第３積分期間Ｔｍとを行う。これら積分期間Ｔｍ、Ｔｓ
の各計数値Ｎｓ、Ｎｍは第２基準信号が第１基準信号に
対し絶対値で１／１０であるならばデジタル変換する変
換出力である。この関係を基準にして未知−の入力信号
の変換出力に対する補正演算を行ってい友。
しかし、この従来の校正方法によれば校正基準準儒号の
何れがどのように誤差に対して影醤しているか不明であ
り、仁のため正しい補正演算を行うことはできなかった
。
何れがどのように誤差に対して影醤しているか不明であ
り、仁のため正しい補正演算を行うことはできなかった
。
〈発明の概要〉
この発明の目的／ｒｉ複数の基準信号を用いて前記第２
積分期間、第３積分期間を行ってＡＤ変換出力を得るＡ
Ｄ変換器において第３積分期間に対し正しく補正演算を
行うことができる校正方法を提供するものである。
積分期間、第３積分期間を行ってＡＤ変換出力を得るＡ
Ｄ変換器において第３積分期間に対し正しく補正演算を
行うことができる校正方法を提供するものである。
この発明によれＦ！第１基準信号を予め一定期間積分し
、その積分器に対して第２基準信号を与えて逆方向に積
分し、その積分出力が所定値となるまでの積分期間を測
定してその値と、予め知られている真の値との比を求め
ておき、その求めた誤差により、未知の入力信号の測定
時における第３積分の期間の＃ｊ定値に対して補正演算
することによって第３横分期間において誤差を含まない
正しい測定値を得るようにする。なお第１基準信号に対
する誤差補正は従来の誤差補正方法と同様圧して行えば
よい。
、その積分器に対して第２基準信号を与えて逆方向に積
分し、その積分出力が所定値となるまでの積分期間を測
定してその値と、予め知られている真の値との比を求め
ておき、その求めた誤差により、未知の入力信号の測定
時における第３積分の期間の＃ｊ定値に対して補正演算
することによって第３横分期間において誤差を含まない
正しい測定値を得るようにする。なお第１基準信号に対
する誤差補正は従来の誤差補正方法と同様圧して行えば
よい。
く実施例〉
第２図はこの発明によるＡＤ変換器の一例を示し、入力
端子１１には入力信号が与えられ、例えば電圧Ｖｘとし
て与えられ、この例においてはなるべく高速度の変換を
可能とした場合であって、°電圧電流変換器１２よ少入
力電圧Ｖｘを電流Ｉｘに変換し、その電流ＩＸＫ対応し
たデジタル出力を得るようにしている。電圧電流変換器
１２の出力はスイッチ１３を通じて積分器１４に供給さ
れる。
端子１１には入力信号が与えられ、例えば電圧Ｖｘとし
て与えられ、この例においてはなるべく高速度の変換を
可能とした場合であって、°電圧電流変換器１２よ少入
力電圧Ｖｘを電流Ｉｘに変換し、その電流ＩＸＫ対応し
たデジタル出力を得るようにしている。電圧電流変換器
１２の出力はスイッチ１３を通じて積分器１４に供給さ
れる。
横分器１４社例えば演算増幅器１５と、その反転入力側
及び出力側に接続された積分コンデンサ１６とよりなシ
、演算増幅器１５の非反転入力側は共通電位点に接続さ
れている。積分器１４の入力側に対してはこの例におい
て線電流積分とした場合であるため基準電源１７．１８
よシ、それぞれ基準電流ｌ １’ 、 Ｉｍをスイッチ
２１．２２を通じて選択的に供給することができるよう
にされている。積分器１４の出力＠は比較器２３の一方
の入力側に与えられ、比較器２３の他方の入力側は共通
電位点に接続される。積分器１４の出力が共通電位を通
過すると比較器２３の出方が反転して積分器の出力が所
定値に達したことを検出できるようにされている。
及び出力側に接続された積分コンデンサ１６とよりなシ
、演算増幅器１５の非反転入力側は共通電位点に接続さ
れている。積分器１４の入力側に対してはこの例におい
て線電流積分とした場合であるため基準電源１７．１８
よシ、それぞれ基準電流ｌ １’ 、 Ｉｍをスイッチ
２１．２２を通じて選択的に供給することができるよう
にされている。積分器１４の出力＠は比較器２３の一方
の入力側に与えられ、比較器２３の他方の入力側は共通
電位点に接続される。積分器１４の出力が共通電位を通
過すると比較器２３の出方が反転して積分器の出力が所
定値に達したことを検出できるようにされている。
こＱ実施例においてはＡＤｉ挨動作を、プログラムを解
読実行することによって行うようＫＬＩ場合であって、
中央制御装置２４がプログラムメモリ２５のプログラム
を読−出して解読実行することによってＡＤ変換動作を
行うようにされてｈる。
読実行することによって行うようＫＬＩ場合であって、
中央制御装置２４がプログラムメモリ２５のプログラム
を読−出して解読実行することによってＡＤ変換動作を
行うようにされてｈる。
中央制御装置、いわゆるＣＰＵ２４はアドレスバス２６
を通じて、プログラムメモリ２５の読出しを行い、また
読み書き可能なメモリ２７に対するアドレス指足を行っ
て必要なデータの書込み、絖出しなどを行い、史にアド
レスバス２６′ｆｔ通じて入出力アドレスデコーダ２８
に７．ド、レスヲ与え、デコーダ２８の出力により制御
レジスタ２９にｔ’ｔＬデータバス３１を通じてデータ
をセットし、制御レジスタの内容によシ例えばスイッチ
１３を駆動制御するスイッチ駆動回路３２、史にゲート
発生器３３、またカウンタ３４に対するリセット端子な
どに各種制御信号を与える。
を通じて、プログラムメモリ２５の読出しを行い、また
読み書き可能なメモリ２７に対するアドレス指足を行っ
て必要なデータの書込み、絖出しなどを行い、史にアド
レスバス２６′ｆｔ通じて入出力アドレスデコーダ２８
に７．ド、レスヲ与え、デコーダ２８の出力により制御
レジスタ２９にｔ’ｔＬデータバス３１を通じてデータ
をセットし、制御レジスタの内容によシ例えばスイッチ
１３を駆動制御するスイッチ駆動回路３２、史にゲート
発生器３３、またカウンタ３４に対するリセット端子な
どに各種制御信号を与える。
ゲート発生器３３には制御レジスタ２９の出力の他に比
較器２３の出力、クロック発生器３５の出力なども与え
られている。クロック発生器３５のクロックはＣＰＵ２
４に対し基準クロックを与えられると共にＮＡＮＤゲー
ト３６にもクロックが与えられる。ゲート発生器３３よ
シ発生したゲート信号はスイッチ駆動回路３７に与えら
れ、スイッチ駆動回路３７によってスイッチ２１．２２
が制御される。ま九ゲート発生器３３の出力ｔｉＯＲゲ
ート３８を通じてＮＡＮＤゲート３６に与えられ、前記
第２槓分期間Ｔ糞、第３積分期間Ｔ・の関クロックがＮ
ＡＮＤゲート３６を通じてカウンタ３４゜に与えられ、
そのクロックは計数される。その計数値はバッファ３９
．を通じてＣＰＵ２４によって取込む仁とができるよう
にされている。
較器２３の出力、クロック発生器３５の出力なども与え
られている。クロック発生器３５のクロックはＣＰＵ２
４に対し基準クロックを与えられると共にＮＡＮＤゲー
ト３６にもクロックが与えられる。ゲート発生器３３よ
シ発生したゲート信号はスイッチ駆動回路３７に与えら
れ、スイッチ駆動回路３７によってスイッチ２１．２２
が制御される。ま九ゲート発生器３３の出力ｔｉＯＲゲ
ート３８を通じてＮＡＮＤゲート３６に与えられ、前記
第２槓分期間Ｔ糞、第３積分期間Ｔ・の関クロックがＮ
ＡＮＤゲート３６を通じてカウンタ３４゜に与えられ、
そのクロックは計数される。その計数値はバッファ３９
．を通じてＣＰＵ２４によって取込む仁とができるよう
にされている。
〈従来の変換動作〉
まず通常の入力信号をデジタル信号に変換する動作を嬉
１図、第２図を参照して説明する。ＡＤ変変換令が与え
られると第１図において時点ｔ。
１図、第２図を参照して説明する。ＡＤ変変換令が与え
られると第１図において時点ｔ。
に示すように第１図Ｃに示すように第１積分期間Ｔ１を
示す信号が制御レジスタ２９より＠生じ、これが第２図
のスイッチ駆動（ロ）路３２に与えられてスイッチ１３
がＯＮとされる。従って入力信号ｌｘが積分器１４に供
給されて第１図ＡＫ示すように積分出力が上昇し始める
。第１積分期間Ｔ１が終了すると、このことが制御レジ
スタ２９を通じて与えられてその時点ｔ１に駆動回路３
♀の駆動信号がなくなってスイッチ１３がＯＦＦとなり
、代って第１図りに示すようつに第２積分期間Ｔ諺を示
す信号がゲート信号発生器３３より発生してスイッチ駆
動回路３７を通じてスイッチ２１がＯＮとされる。
示す信号が制御レジスタ２９より＠生じ、これが第２図
のスイッチ駆動（ロ）路３２に与えられてスイッチ１３
がＯＮとされる。従って入力信号ｌｘが積分器１４に供
給されて第１図ＡＫ示すように積分出力が上昇し始める
。第１積分期間Ｔ１が終了すると、このことが制御レジ
スタ２９を通じて与えられてその時点ｔ１に駆動回路３
♀の駆動信号がなくなってスイッチ１３がＯＦＦとなり
、代って第１図りに示すようつに第２積分期間Ｔ諺を示
す信号がゲート信号発生器３３より発生してスイッチ駆
動回路３７を通じてスイッチ２１がＯＮとされる。
従って基準電源１７から基準電流■１が積分器１４に供
給されてその積分出力は時点ｔ１よシ第１図ＡＫボすよ
うに減少する。
給されてその積分出力は時点ｔ１よシ第１図ＡＫボすよ
うに減少する。
これまでの間比較器２３の出力は例えは第１図Ｅに示す
ように高レベルであるが、積分器１４の出力がθレベル
に達すると比較器２３の出力はその時点を寓に第１図Ｅ
に示すように低レベルとなる。その直後のクロック（第
１図Ｂ）の立下シ時点ｔｓにおいて第２積分期間Ｔ寓が
第１図りに示すように終了となる。この第２積分期間Ｔ
！の間、クロック発生器３５よシグート３６を通じてカ
ウンタ３４でクロックが計数され、その計数値Ｎ１はメ
モリ２７の記憶部２７１に記憶される。
ように高レベルであるが、積分器１４の出力がθレベル
に達すると比較器２３の出力はその時点を寓に第１図Ｅ
に示すように低レベルとなる。その直後のクロック（第
１図Ｂ）の立下シ時点ｔｓにおいて第２積分期間Ｔ寓が
第１図りに示すように終了となる。この第２積分期間Ｔ
！の間、クロック発生器３５よシグート３６を通じてカ
ウンタ３４でクロックが計数され、その計数値Ｎ１はメ
モリ２７の記憶部２７１に記憶される。
この読込みが終了した後に第１図Ｆに示すようにリセッ
トパルスが発生してカウンタ３４がリセットされ、その
直後のクロックの立下シと同期して時点を口に第１図Ｇ
に示すように第３積分期ＭｋｌｌＥ開始され、ゲート信
号発生器３３よシスイッチ駆動回路３７を通じてスイッ
チ２２がＯＮとなシ基準電源１８よ、シ基準電流Ｉｓが
積分器１４に供給される。これによシ積分器１４の出力
は徐々に増加する。基準電流Ｉ諺社基準電流Ｉｔ Ｋ対
して絶対値Ｔｓの積分出力の傾斜は第２積分期間ＴＩの
それより小となる。積分器１４の出力が０レベルに達す
ると比較器２３の出力は第１図Ｅに示すように高しベル
に反転し、これによりＭＩ図Ｇに示すように第３積分期
間Ｔ１が終了する。この第３積分期間Ｔａの間クロック
がカウンタ３４で計数され、その計数値Ｎ２はメモリ２
７の例えば領域２７ｂに記憶さ換出力が得られる。
トパルスが発生してカウンタ３４がリセットされ、その
直後のクロックの立下シと同期して時点を口に第１図Ｇ
に示すように第３積分期ＭｋｌｌＥ開始され、ゲート信
号発生器３３よシスイッチ駆動回路３７を通じてスイッ
チ２２がＯＮとなシ基準電源１８よ、シ基準電流Ｉｓが
積分器１４に供給される。これによシ積分器１４の出力
は徐々に増加する。基準電流Ｉ諺社基準電流Ｉｔ Ｋ対
して絶対値Ｔｓの積分出力の傾斜は第２積分期間ＴＩの
それより小となる。積分器１４の出力が０レベルに達す
ると比較器２３の出力は第１図Ｅに示すように高しベル
に反転し、これによりＭＩ図Ｇに示すように第３積分期
間Ｔ１が終了する。この第３積分期間Ｔａの間クロック
がカウンタ３４で計数され、その計数値Ｎ２はメモリ２
７の例えば領域２７ｂに記憶さ換出力が得られる。
〈実施例中の要部〉
この発明においては第３積分期間Ｔｓに対する変換イ１
を校正するように構成される。このため例えば第３図に
示すように校正開始の時点ｔｏにおいて第２図Ｂのクロ
ックと同期して第３図Ｃに示すようにスイッチ駆動回路
３７が駆動されてスイッチ２１がＯＮとされ、基準電源
１７よシ基準電流１１が積分器１４に供給される。従っ
て第３図Ａに示すように積分器１４の出力は０レベルよ
り徐々にＩＩＩＩＩ的に降下する。この積分期間は例え
ば１００μ秒に選ばれ、その積分期間が終了すると、そ
の時点ｔｓ’において第３図Ｃに示すようにスイッチ２
１に対する駆動ｔ−１ＯＦＦとされ、替って第３図りに
示すようにスイッチ２２が駆動されてＯＮとなり、積分
器１４には基準電源１８よシ基準電流Ｉ曹が供給され、
従って積分器１４の出力は上昇を開始する。この上昇期
間中カウンタ３４はクロックの計数を行い、積分器１４
が０レベルに達するとその時点ｔｍ′において比較器２
３の出力が第３図Ｅに示すように高レベルとなる。これ
によりスイッチ２２はＯＦＦとされて時点ｔ、１乃至ｔ
ｓ’のＴｍの期間が計数されて計数値がＣＰＵ２４に取
込まれる。
を校正するように構成される。このため例えば第３図に
示すように校正開始の時点ｔｏにおいて第２図Ｂのクロ
ックと同期して第３図Ｃに示すようにスイッチ駆動回路
３７が駆動されてスイッチ２１がＯＮとされ、基準電源
１７よシ基準電流１１が積分器１４に供給される。従っ
て第３図Ａに示すように積分器１４の出力は０レベルよ
り徐々にＩＩＩＩＩ的に降下する。この積分期間は例え
ば１００μ秒に選ばれ、その積分期間が終了すると、そ
の時点ｔｓ’において第３図Ｃに示すようにスイッチ２
１に対する駆動ｔ−１ＯＦＦとされ、替って第３図りに
示すようにスイッチ２２が駆動されてＯＮとなり、積分
器１４には基準電源１８よシ基準電流Ｉ曹が供給され、
従って積分器１４の出力は上昇を開始する。この上昇期
間中カウンタ３４はクロックの計数を行い、積分器１４
が０レベルに達するとその時点ｔｍ′において比較器２
３の出力が第３図Ｅに示すように高レベルとなる。これ
によりスイッチ２２はＯＦＦとされて時点ｔ、１乃至ｔ
ｓ’のＴｍの期間が計数されて計数値がＣＰＵ２４に取
込まれる。
今、基準電流工１を積分する期間が１００μ歎あり、ク
ロックの周期を１μ秒とし、基準電流！１基準電流Ｉｌ
ヲ計数期間ｔｓ’乃至ｔ＊′の期間Ｔｍの間カウンタ３
４は１０００を計数する筈でらる。、しかし基準電流１
１とＩｓの絶対値の比が１０＝１から外れると期間Ｔｍ
の計数値鉱１０００から外れ、誤差ΔＴを発生し、その
期間Ｔｍは真の値Ｔ・とΔＴとの和になる。この校正用
測定値Ｔｍで１００μ秒を割算すると次式のようになる
。
ロックの周期を１μ秒とし、基準電流！１基準電流Ｉｌ
ヲ計数期間ｔｓ’乃至ｔ＊′の期間Ｔｍの間カウンタ３
４は１０００を計数する筈でらる。、しかし基準電流１
１とＩｓの絶対値の比が１０＝１から外れると期間Ｔｍ
の計数値鉱１０００から外れ、誤差ΔＴを発生し、その
期間Ｔｍは真の値Ｔ・とΔＴとの和になる。この校正用
測定値Ｔｍで１００μ秒を割算すると次式のようになる
。
こ＼でＴｌｌは誤差がなかった場合の真の値であり、こ
の例においては本来−の値１０００である。このように
演算された、即ち予め判っている真の値１００と校正用
の６１１Ｊ定値Ｔｍとの比Ｋを演算してメモリｎの記憶
部２７ｅに記憶しておく。未知の入力信号の変換値にお
ける第３積分期間の値にＫを掛算して補正演算を行う。
の例においては本来−の値１０００である。このように
演算された、即ち予め判っている真の値１００と校正用
の６１１Ｊ定値Ｔｍとの比Ｋを演算してメモリｎの記憶
部２７ｅに記憶しておく。未知の入力信号の変換値にお
ける第３積分期間の値にＫを掛算して補正演算を行う。
今、第４図に示すように入力８号における第３槓分期間
、つまり第１図における時点を口乃至ｔ４と第３図にお
ける校正用測定の関係を重ね合せた積分出力の波形を示
す。つまり第゛１図における時点を歳からｔｓまでの期
間、基準゛電流Ｉｔを積分して積分値がＶｓとなり、こ
の期間よし第３積分期間Ｔａに入る。時点ｔｓ〜ｔ４の
第３積分期間Ｔｓに誤差を含むものとし、誤差がない場
合の期間を’ｌ”ｇｏとし１．−例えば時点ｔ４よシも
手前の時点Ｂに積分出力は０レベルに達する筈である。
、つまり第１図における時点を口乃至ｔ４と第３図にお
ける校正用測定の関係を重ね合せた積分出力の波形を示
す。つまり第゛１図における時点を歳からｔｓまでの期
間、基準゛電流Ｉｔを積分して積分値がＶｓとなり、こ
の期間よし第３積分期間Ｔａに入る。時点ｔｓ〜ｔ４の
第３積分期間Ｔｓに誤差を含むものとし、誤差がない場
合の期間を’ｌ”ｇｏとし１．−例えば時点ｔ４よシも
手前の時点Ｂに積分出力は０レベルに達する筈である。
しかし誤差があるため第３槓分期間はＴＩ＠十ΔＴｓ
となる。
となる。
一方、校正用測定において時点ｔｏよシ時点い６までの
１００μ秒の期間は基準電ｆＮ、１１を積分して積分出
力値はＶ・となり、嶽分ｎ■と線分ｔ＊Ｖｓとは平行し
たものとなる。この積分値Ｖ・に対し基準電流工ｓが積
分され、その誤差を含んだ値は岨ｔｆｉｌで終了し、時
点ｔｔ’〜ｔｌ′が測定値Ｔｍとなり、これは正しい値
ＴＯ＋誤差成分ΔＴであり、誤差を含ない場合において
は時点ｔｍ’よシもこの例では手前の時点Ｃにおいて測
定期間Ｔｍは終了する。これらの場合において何れも基
準電流Ｉｓを積分する本のであるから線分子１と線分前
とは平行し、また線分子−と線分ｖｏｔ＊’は平行して
いる。従ΔＴ ΔＴ１ つてＬｆ ｏ と−Ｔ１−は等しいものとなる。入力
備考に対す５る第３槓分期間Ｔｓ＝’ｌ’ｇｏ＋ΔＴｌ
にＫを掛算すると 無関係に正しい第３４！１１分期間が得られる。
１００μ秒の期間は基準電ｆＮ、１１を積分して積分出
力値はＶ・となり、嶽分ｎ■と線分ｔ＊Ｖｓとは平行し
たものとなる。この積分値Ｖ・に対し基準電流工ｓが積
分され、その誤差を含んだ値は岨ｔｆｉｌで終了し、時
点ｔｔ’〜ｔｌ′が測定値Ｔｍとなり、これは正しい値
ＴＯ＋誤差成分ΔＴであり、誤差を含ない場合において
は時点ｔｍ’よシもこの例では手前の時点Ｃにおいて測
定期間Ｔｍは終了する。これらの場合において何れも基
準電流Ｉｓを積分する本のであるから線分子１と線分前
とは平行し、また線分子−と線分ｖｏｔ＊’は平行して
いる。従ΔＴ ΔＴ１ つてＬｆ ｏ と−Ｔ１−は等しいものとなる。入力
備考に対す５る第３槓分期間Ｔｓ＝’ｌ’ｇｏ＋ΔＴｌ
にＫを掛算すると 無関係に正しい第３４！１１分期間が得られる。
以上述べたようにこの発明によれば、第３積分期間の計
数値のみに対し補正演算することができ従って第２積分
期間Ｔｍにおける計数値については従来と同様にしてこ
の期間についてのみ誤差補正ユ１ を行うことによって全体としてＴ諺＋ に対す０ る補正演算を正しく行うことができ、直線性の優れたＡ
Ｄ変換が得られる。このことは基準電流Ｉ寓としてはそ
れ程高安定のものを使用しなくても前述のように゛校正
演算することによって正しく補正することができ、それ
だけ安価に構成することができる。このような補正演算
を入力信号の変換動作に先立って予め自動的に行うよう
にプログラムメモリ２５に校正演算プログラムを設けて
おくことによシ、自動的に正しい演算を行うことが可能
となる。
数値のみに対し補正演算することができ従って第２積分
期間Ｔｍにおける計数値については従来と同様にしてこ
の期間についてのみ誤差補正ユ１ を行うことによって全体としてＴ諺＋ に対す０ る補正演算を正しく行うことができ、直線性の優れたＡ
Ｄ変換が得られる。このことは基準電流Ｉ寓としてはそ
れ程高安定のものを使用しなくても前述のように゛校正
演算することによって正しく補正することができ、それ
だけ安価に構成することができる。このような補正演算
を入力信号の変換動作に先立って予め自動的に行うよう
にプログラムメモリ２５に校正演算プログラムを設けて
おくことによシ、自動的に正しい演算を行うことが可能
となる。
上述においては基準電源を二２の場合とし九が三つ以上
の場合にもこの発明は適用でき、それぞれ各基準電源の
基準信号の比を校正して補正演算を行うようにすればよ
い。更に上述においては第１積分期間においては単に入
力信号だけを一定期間積分したが、その第１積分期間に
おいて必要に応じて基準信号を重畳して積分出力かあｔ
＃）大きくならないように第１積分期間を多電スロープ
にする場合にもこの発明は適用できる。また入力電圧を
電流に変換することなく、積分するＡＤ変換器にもこの
発明は適用できる。
の場合にもこの発明は適用でき、それぞれ各基準電源の
基準信号の比を校正して補正演算を行うようにすればよ
い。更に上述においては第１積分期間においては単に入
力信号だけを一定期間積分したが、その第１積分期間に
おいて必要に応じて基準信号を重畳して積分出力かあｔ
＃）大きくならないように第１積分期間を多電スロープ
にする場合にもこの発明は適用できる。また入力電圧を
電流に変換することなく、積分するＡＤ変換器にもこの
発明は適用できる。
第１図は第１積分、第２積分、第３積分によりＡＤ＆換
を行う積分形ＡＤ変換器を説明するためのタイムチャー
ト、第２図はこの発明による校正方法に用いられるＡＤ
変換器の一例を示すブロック図、第３図はこの発明にお
ける校正方法の動作例を示すタイムチャート、第４図は
その校正演算の正しさを説明するための積分出力波形を
示す図である。 １１：入力端子、′１２：電圧電流変換器、１４：積分
器、１７．１８：基準電源、２３：比較器、２４：ＣＰ
Ｕ、２５ニブログラムメモリ、２７：−読み書き可能な
メモリ、２８：入出力アドレスデュータ、２９：制御レ
ジスタ、３２゜３７：スイッチ駆動回路、３３：ゲート
信号発生器、３４：カウンタ、３５：クロック発生器、
３９：バッファ回路。 ’ｆ！ｉＦ出願人 タケダ理研工業株式会社代理人
草野 卓 手続補装置（自発） 昭和５７年１月２２日 特許庁長官 殿 １、ｌＩ件の表示 特願昭５６−１９５９７３２、発
明の名称 多重スロープ積分形ＡＤ変挾器の校正方法 ８補正をする者 事件との関係 特許出願人 タケダ理研工業株式会社 転式 理 人 東京都新宿区新宿４−２−２１相榛ビル
正する。 （２）−書５貢３行、１１真５行、４頁１８行のＮｓ
Ｎｓ ｒＮｔ＋ ＪをｒＮｔ ｓ了」と訂正する。 ０ （３） １Ｉｉ１書９頁２行〜３行ｒ時点ｔ・に示す
ように」を「その時点ｔ・に」と訂正する。 （４１ｇｉｒｌ書１５頁６行ｒＴｍ＋−Ｊをｒ Ｔ ｍ
−Ｔ！−Ｊと訂− １０１０ 正する。 （５） 同書１６ｍ［２０行〜１７頁１行「２８：入
出力アドレスグエータ、」を「２８：入出力アドレスデ
エータ、」と訂正する。 （６）図面中鎖２図を添付図に訂正する。 以上
を行う積分形ＡＤ変換器を説明するためのタイムチャー
ト、第２図はこの発明による校正方法に用いられるＡＤ
変換器の一例を示すブロック図、第３図はこの発明にお
ける校正方法の動作例を示すタイムチャート、第４図は
その校正演算の正しさを説明するための積分出力波形を
示す図である。 １１：入力端子、′１２：電圧電流変換器、１４：積分
器、１７．１８：基準電源、２３：比較器、２４：ＣＰ
Ｕ、２５ニブログラムメモリ、２７：−読み書き可能な
メモリ、２８：入出力アドレスデュータ、２９：制御レ
ジスタ、３２゜３７：スイッチ駆動回路、３３：ゲート
信号発生器、３４：カウンタ、３５：クロック発生器、
３９：バッファ回路。 ’ｆ！ｉＦ出願人 タケダ理研工業株式会社代理人
草野 卓 手続補装置（自発） 昭和５７年１月２２日 特許庁長官 殿 １、ｌＩ件の表示 特願昭５６−１９５９７３２、発
明の名称 多重スロープ積分形ＡＤ変挾器の校正方法 ８補正をする者 事件との関係 特許出願人 タケダ理研工業株式会社 転式 理 人 東京都新宿区新宿４−２−２１相榛ビル
正する。 （２）−書５貢３行、１１真５行、４頁１８行のＮｓ
Ｎｓ ｒＮｔ＋ ＪをｒＮｔ ｓ了」と訂正する。 ０ （３） １Ｉｉ１書９頁２行〜３行ｒ時点ｔ・に示す
ように」を「その時点ｔ・に」と訂正する。 （４１ｇｉｒｌ書１５頁６行ｒＴｍ＋−Ｊをｒ Ｔ ｍ
−Ｔ！−Ｊと訂− １０１０ 正する。 （５） 同書１６ｍ［２０行〜１７頁１行「２８：入
出力アドレスグエータ、」を「２８：入出力アドレスデ
エータ、」と訂正する。 （６）図面中鎖２図を添付図に訂正する。 以上
Claims (1)
- （１）入力信号を一定の第１積分期間の間積分器で積分
し、その積分器に上記入力信号と逆極性の第１基準電源
の第１基準信号を供給し、その積分器の出力が所定値に
なることを比較器の出力の反転により検出し、その反転
検出にもとすき上記第１基準信号と逆極性の第２基準信
号源よシの第２基準信号を上記積分器に供給して上記比
較器が再び反転するまで積分し、上記第１基準信号を積
分する第２積分期間と上記第２基準信号を積分する第３
積分期間とをそれぞれ計数するととＫよって上記入力信
号に対応したデジタル信号を得るようにした多重スルー
プ積分形ＡＤ変換器において、上記＠１基準信号を一定
期間上記積分器で積分する手段と、その積分器に対し上
記第２基準電源の第２基準儒号を供給して逆方向に積分
し、その時の上記比較器の出力が反転するまズの第２信
号積分期間を計数し、その計数値と、予め知られている
その第２積分期間に対応する正しい計数値との比Ｋを演
算して記憶する手段と、上記入力信号に対する第２基準
信号の積分期間の計数値に対し、上記記憶した誤差Ｋを
掛算して補正された第３積分期間を得る手段とを具備す
る多重スロープ積分形ＡＤ変換話の校正方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195973A JPS5897919A (ja) | 1981-12-05 | 1981-12-05 | 多重スロ−プ積分形ａｄ変換器の校正方法 |
| US06/446,459 US4559521A (en) | 1981-12-05 | 1982-12-03 | Calibration of a multi-slope A-D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195973A JPS5897919A (ja) | 1981-12-05 | 1981-12-05 | 多重スロ−プ積分形ａｄ変換器の校正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897919A true JPS5897919A (ja) | 1983-06-10 |
| JPS6255735B2 JPS6255735B2 (ja) | 1987-11-20 |
Family
ID=16350074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195973A Granted JPS5897919A (ja) | 1981-12-05 | 1981-12-05 | 多重スロ−プ積分形ａｄ変換器の校正方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4559521A (ja) |
| JP (1) | JPS5897919A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007061172A1 (en) * | 2005-11-28 | 2007-05-31 | Atlab Inc. | Time to digital converting circuit and pressure sensing device using the same |
| CN113839677A (zh) * | 2021-08-31 | 2021-12-24 | 中国计量大学 | 一种积分型模数转换器及其模数转换方法 |
| CN113852372A (zh) * | 2021-08-31 | 2021-12-28 | 中国计量大学 | 一种积分型模数转换器参考电荷补偿方法及装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321403A (en) * | 1993-04-14 | 1994-06-14 | John Fluke Mfg. Co., Inc. | Multiple slope analog-to-digital converter |
| US5621406A (en) * | 1994-09-29 | 1997-04-15 | Rosemount Inc. | System for calibrating analog-to-digital converter |
| DE10245536B4 (de) * | 2002-09-30 | 2005-02-03 | Infineon Technologies Ag | Kalibrieren von Halbleitereinrichtungen mittels einer gemeinsamen Kalibrierreferenz |
| US7551109B1 (en) * | 2007-03-14 | 2009-06-23 | Ashmore Jr Benjamin H | Method, system and apparatus for dual mode operation of a converter |
| CN101431334B (zh) * | 2007-11-06 | 2011-07-06 | 瑞昱半导体股份有限公司 | 时间交错式模拟至数字转换器及其自我校正方法 |
| US9337856B1 (en) * | 2015-09-28 | 2016-05-10 | Senseeker Engineering Inc. | Calibration for a single ramp multi slope analog-to-digital converter |
| US11894855B2 (en) | 2021-10-11 | 2024-02-06 | Teledyne Flir Commercial Systems, Inc. | Analog-to-digital converter calibration systems and methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148258A (en) * | 1974-10-24 | 1976-04-24 | Tokyo Shibaura Electric Co | aad henkanki |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3737892A (en) * | 1972-03-08 | 1973-06-05 | Solartron Electronic Group | Triple-slope analog-to-digital converters |
| US3942173A (en) * | 1973-07-19 | 1976-03-02 | Analog Devices, Inc. | Offset error compensation for integrating analog-to-digital converter |
| JPS6013614B2 (ja) * | 1979-08-27 | 1985-04-08 | タケダ理研工業株式会社 | アナログ−デイジタル変換器 |
| US4395701A (en) * | 1980-03-25 | 1983-07-26 | Intersil, Inc. | High speed integrating analog-to-digital converter |
-
1981
- 1981-12-05 JP JP56195973A patent/JPS5897919A/ja active Granted
-
1982
- 1982-12-03 US US06/446,459 patent/US4559521A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148258A (en) * | 1974-10-24 | 1976-04-24 | Tokyo Shibaura Electric Co | aad henkanki |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007061172A1 (en) * | 2005-11-28 | 2007-05-31 | Atlab Inc. | Time to digital converting circuit and pressure sensing device using the same |
| US8261619B2 (en) | 2005-11-28 | 2012-09-11 | Atlab Inc. | Time to digital converting circuit and pressure sensing device using the same |
| CN113839677A (zh) * | 2021-08-31 | 2021-12-24 | 中国计量大学 | 一种积分型模数转换器及其模数转换方法 |
| CN113852372A (zh) * | 2021-08-31 | 2021-12-28 | 中国计量大学 | 一种积分型模数转换器参考电荷补偿方法及装置 |
| CN113852372B (zh) * | 2021-08-31 | 2024-02-02 | 中国计量大学 | 一种积分型模数转换器参考电荷补偿方法及装置 |
| CN113839677B (zh) * | 2021-08-31 | 2024-02-02 | 中国计量大学 | 一种积分型模数转换器及其模数转换方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255735B2 (ja) | 1987-11-20 |
| US4559521A (en) | 1985-12-17 |
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