JP3687269B2 - 画像処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像を縮小および拡大する画像処理装置に関するものである。
【０００２】
【従来の技術】
カラー画像データの処理が可能な従来の画像処理装置は、バッファメモリにカラー画像データを書き込むとき、あるいはバッファメモリからカラー画像データを読み出すときに、主走査方向の拡縮および副走査方向の拡縮を全部纏めて行っていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の画像処理装置では、製造コストが高価になるという課題があった。
【０００４】
すなわち、バッファメモリにカラー画像データを書き込むとき、あるいはバッファメモリからカラー画像データを読み出すときに、主走査方向の拡縮および副走査方向の拡縮を全部纏めて行う従来の画像処理装置では、これら全ての処理を各色毎に行う必要があるので、ソウトウェアで処理する場合には高速なＣＰＵを用いなければならず、またハードウェアで処理する場合には回路規模が大きくなることから、いずれにしても製造コストが高価になってしまう。
【０００５】
このように各色毎に拡縮処理を実行する必要があるのは、イメージセンサの構造上、同一ラインの赤、緑、青各色の画像信号が同時にあるいは順次出力されないので、イメージセンサから出力されてＡ／Ｄ変換された各色のカラー画像データを規則的に間引いたり重複させたりできないからである。たとえば、カラーイメージセンサの場合、赤、緑、青各色の受光部が相互に所定ライン分ずれた位置に配置されているので、同時に出力される赤、緑、青各色のカラー画像信号は相互に所定ラインずれたものになる。また、モノクロイメージセンサにより赤、緑、青各色の光源を用いてカラー読み取りを行う場合、各色の光源の位置が所定距離ずれているので、線順次に出力される赤、緑、青各色のカラー画像信号も、同一ラインの信号が順次出力されるのではない。
【０００６】
更に、バッファメモリにカラー画像データを書き込むときに主走査方向の拡縮および副走査方向の拡縮を全部纏めて行うタイプの従来の画像処理装置では、拡大の場合、カラー画像データが増加するので、最大の拡大率と処理速度とを考慮してバッファメモリの容量を決定する必要があることから、バッファメモリの容量増大による製造コストの上昇を招く結果となる。
【０００７】
本発明は、上記の点に鑑みて提案されたものであって、画像の拡縮機能を実現するための製造コストを低減できる画像処理装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載した発明の画像処理装置は、カラー画像データを記憶する記憶手段を有する画像処理装置であって、主走査方向に配列された各ラインの画素列に対応するカラー画像データを、設定された縮小率に応じて画素列単位で適宜間引きながら記憶手段に記憶させることにより、画像を副走査方向に縮小させる副走査方向縮小手段を、各色毎に備え、副走査方向の拡大ならびに主走査方向の縮小および拡大は、記憶手段からのカラー画像データの読み出し時以降に行う構成とした。
【０００９】
この画像処理装置によれば、カラー画像データを記憶手段に記憶させながら副走査方向の縮小を行い、記憶手段からのカラー画像データの読み出し時以降に副走査方向の拡大ならびに主走査方向の縮小および拡大を行うので、副走査方向の拡大ならびに主走査方向の縮小および拡大を各色共通に処理できることから、製造コストを低減できる。しかも、拡大時の大量の画像データを記憶手段に記憶させる必要がないので、記憶手段の容量を削減できる。さらには、相互に独立にアクセス可能な記憶手段を各色毎に設けないので、このことからも製造コストを低減できる。
【００１０】
記憶手段としては、ＲＡＭなどの書換え可能な半導体記憶装置を用いることができるが、これに限るものではない。
【００１１】
また、請求項２に記載した発明の画像処理装置は、請求項１に記載の画像処理装置であって、記憶手段に記憶されたカラー画像データを、設定された拡大率に応じて画素列単位で適宜重複して読み出すことにより、画像を副走査方向に拡大させる副走査方向拡大手段を、各色共通に１個備えた。
【００１２】
この画像処理装置によれば、請求項１に記載の画像処理装置による効果に加えて、容易に画像を副走査方向に拡大できる。
【００１３】
更に、請求項３に記載した発明の画像処理装置は、請求項１または請求項２に記載の画像処理装置であって、記憶手段に記憶されたカラー画像データを、設定された縮小率あるいは拡大率に応じて画素単位で適宜間引きあるいは重複して読み出すことにより、画像を主走査方向に縮小あるいは拡大させる主走査方向拡縮手段を、各色共通に１個備えた。
【００１４】
この画像処理装置によれば、請求項１または請求項２に記載の画像処理装置による効果に加えて、容易に画像を主走査方向に縮小あるいは拡大できる。
【００１５】
また、請求項４に記載した発明の画像処理装置は、請求項１ないし請求項３のいずれかに記載の画像処理装置であって、記憶手段は、読出時に主走査アドレスを一定値にしたまま副走査アドレスの値を変化させることにより高速読出が可能なメモリからなり、各色毎の副走査方向縮小手段は、縮小率が１の場合は画像データの間引きを行わず、かつ縮小率の値に係わらず、記憶手段に画像データを書き込むに際して、副走査方向に一直線上に並ぶ全ての画素の各色の画像データをそれぞれ１組として、各組毎に共通の主走査アドレスを発生させる。
【００１６】
この画像処理装置によれば、請求項１ないし請求項３のいずれかに記載の画像処理装置による効果に加えて、主走査アドレスを一定値にしたまま副走査アドレスの値を変化させることにより、副走査方向に並ぶ画素の画像データを順次高速に読み出せることから、高域強調などのフィルタリング処理を高速に行える。
【００１７】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を、図面を参照しつつ具体的に説明する。
【００１８】
図１は、本発明に係る画像読取装置を備えたファクシミリ装置の回路ブロック図であって、このファクシミリ装置は、ＣＰＵ（central processing unit ）１、ＮＣＵ（network control unit）２、ＲＡＭ（random access memory）３、モデム４、ＲＯＭ（read only memory）５、ＥＥＰＲＯＭ（electrically erasable and programmable read only memory ）６、ゲートアレイ７、コーデック８、ＤＭＡＣ（direct memory access controler）９、読取部１１、記録部１２、操作部１３、および表示部１４を備えている。ＣＰＵ１、ＮＣＵ２、ＲＡＭ３、モデム４、ＲＯＭ５、ＥＥＰＲＯＭ６、ゲートアレイ７、コーデック８、およびＤＭＡＣ９は、バス線により相互に接続されている。バス線には、アドレスバス、データバス、および制御信号線が含まれる。ゲートアレイ７には、読取部１１、記録部１２、操作部１３、および表示部１４が接続されている。ＮＣＵ２には、通信回線の一例としての電話回線１５が接続されている。
【００１９】
ＣＰＵ１は、ファクシミリ装置全体を制御する。ＮＣＵ２は、電話回線１５に接続されて網制御を行う。ＲＡＭ３は、各種のデータを記憶する。モデム４は、送信データの変調や受信データの復調などを行う。ＲＯＭ５は、各種のプログラムや初期設定値などのデータを記憶している。ＥＥＰＲＯＭ６は、各種のフラグや登録データなどを記憶する。ゲートアレイ７は、ＣＰＵ１の入出力インターフェイスとして機能するとともに、読取部１１からの読取画像信号に対して拡大、縮小、高域強調などの各種の画像処理を施す。コーデック８は、送信ファクシミリデータの符号化や受信ファクシミリデータの復号化を行う。ＤＭＡＣ９は、ＲＡＭ３へのデータの書き込みや読み出しを行う。読取部１１は、光源やカラーＣＣＤイメージセンサや原稿送りモータなどを備えており、アナログのカラー画像信号を出力する。記録部１２は、たとえば熱転写方式あるいはインクジェット方式などの印刷手段を備えており、受信画像やコピー時の読取画像などを記録用紙上に記録する。操作部１３は、キースイッチ群などからなり、使用者の操作に応じた信号を出力する。表示部１４は、ＬＣＤなどからなり、ＣＰＵ１により制御されて各種の表示を行う。
【００２０】
図２は、ゲートアレイ７の一部により実現されている画像拡縮および高域強調部の回路ブロック図であって、この画像拡縮および高域強調部は、副走査方向縮小回路２１Ｒ，２１Ｇ，２１Ｂ、バッファメモリ２２、副走査方向拡大・主走査方向拡縮回路２３、および高域強調回路２４を備えている。
【００２１】
副走査方向縮小回路２１Ｒは、読取部１１から出力されてゲートアレイ７に内蔵されているＡ／Ｄ変換回路によりディジタル変換され、さらにシェーディング補正やγ補正などが施された赤色の画像データを、設定された縮小率に応じて副走査方向に縮小しながら、バッファメモリ２２に書き込む。副走査方向縮小回路２１Ｇは、読取部１１から出力されてゲートアレイ７に内蔵されているＡ／Ｄ変換回路によりディジタル変換され、さらにシェーディング補正やγ補正などが施された緑色の画像データを、設定された縮小率に応じて副走査方向に縮小しながら、バッファメモリ２２に書き込む。副走査方向縮小回路２１Ｂは、読取部１１から出力されてゲートアレイ７に内蔵されているＡ／Ｄ変換回路によりディジタル変換され、さらにシェーディング補正やγ補正などが施された青色の画像データを、設定された縮小率に応じて副走査方向に縮小しながら、バッファメモリ２２に書き込む。バッファメモリ２２は、高速ページモードを有するＤＲＡＭ（dynamic random access momory）からなり、副走査方向縮小回路２１Ｒ，２１Ｇ，２１Ｂからのカラー画像データを記憶する。副走査方向拡大・主走査方向拡縮回路２３は、バッファメモリ２２に記憶されているカラー画像データを、高域強調回路２４による処理に適した順序で読み出しながら、設定された拡大率に応じて副走査方向に拡大させ、また設定された拡大率あるいは縮小率に応じて主走査方向に拡大あるいは縮小させて、高域強調回路２４に出力する。高域強調回路２４は、副走査方向拡大・主走査方向拡縮回路２３からのカラー画像データに基づいて、２値画像領域であるか自然画像領域であるかを判断し、２値画像領域であればフィルタリングによる高域強調処理を施して輪郭を強調し、後段の色補正回路などに出力する。
【００２２】
図３は、副走査方向縮小回路２１Ｇの回路ブロック図であって、この副走査方向縮小回路２１Ｇは、副走査方向縮小率設定レジスタ３１、加算器３２、レジスタ３３、論理積回路３４、フリップフロップ回路３５、副走査アドレス発生回路３６、および主走査アドレス発生回路３７を備えている。
【００２３】
副走査方向縮小率設定レジスタ３１は、縮小率に応じたＣＰＵ１からの設定データを保持する。加算器３２は、副走査方向縮小率設定レジスタ３１からのデータとレジスタ３３からのデータとを加算して、加算結果をレジスタ３３に書き込むとともに、キャリーが発生したときにキャリー信号を論理積回路３４およびレジスタ３３に出力する。加算器３２には、キャリーイン信号とラインスタート信号と所定周期のクロック信号とが供給されており、キャリーイン信号とラインスタート信号とはＣＰＵ１により図外のレジスタに適宜書き込まれたものである。レジスタ３３は、加算器３２からのデータを保持し、加算器３２からのキャリー信号によりクリアされる。論理積回路３４は、ラインスタート信号と加算器３２からのキャリー信号とが共にハイレベルのときに、ハイレベルの信号をフリップフロップ回路３５に出力する。フリップフロップ回路３５は、クロック信号に同期して論理積回路３４の出力を保持し、それを副走査アドレス発生回路３６に出力する。副走査アドレス発生回路３６は、フリップフロップ回路３５からの信号がハイレベルのときに、クロック信号に同期して副走査アドレスを所定値ずつインクリメントし、バッファメモリ２２に出力する。フリップフロップ回路３５からの信号がローレベルのときには、バッファメモリ２２に出力している副走査アドレスをインクリメントせずに保持する。この副走査アドレスは、所定の初期設定値からスタートし、所定ライン数の画像データを処理した時点で初期設定値に戻る。主走査アドレス発生回路３７は、クロック信号に同期して主走査アドレスを１ずつインクリメントし、バッファメモリ２２に出力する。この主走査アドレスは、０からスタートし、１ラインの緑色の画像データを処理した時点で０に戻る。
【００２４】
副走査方向縮小回路２１Ｒ，２１Ｂも副走査方向縮小回路２１Ｇと同様の構成である。ただし、読取部１１のカラーイメージセンサの構造上、青色のカラー画像信号は緑色のカラー画像信号よりも８ライン分遅れて出力され、赤色のカラー画像信号は青色のカラー画像信号よりも８ライン分遅れて出力されるので、青色のカラー画像データの最初の８ライン、および赤色のカラー画像データの最初の１６ラインは無効データとして扱い、バッファメモリ２２に書き込まない。
【００２５】
図４は、副走査方向拡大・主走査方向拡縮回路２３の副走査方向拡大部の回路ブロック図であって、この副走査方向拡大部は、副走査方向拡大率設定レジスタ４１、加算器４２、レジスタ４３、論理積回路４４、フリップフロップ回路４５、および副走査アドレス発生回路４６を備えている。
【００２６】
副走査方向拡大率設定レジスタ４１は、拡大率に応じたＣＰＵ１からの設定データを保持する。加算器４２は、副走査方向拡大率設定レジスタ４１からのデータとレジスタ４３からのデータとを加算して、加算結果をレジスタ４３に書き込むとともに、キャリーが発生したときにキャリー信号を論理積回路４４およびレジスタ４３に出力する。加算器４２には、キャリーイン信号とラインスタート信号と所定周期のクロック信号とが供給されており、キャリーイン信号とラインスタート信号とはＣＰＵ１により図外のレジスタに適宜書き込まれたものである。レジスタ４３は、加算器４２からのデータを保持し、加算器４２からのキャリー信号によりクリアされる。論理積回路４４は、ラインスタート信号と加算器４２からのキャリー信号とが共にハイレベルのときに、ハイレベルの信号をフリップフロップ回路４５に出力する。フリップフロップ回路４５は、クロック信号に同期して論理積回路４４の出力を保持し、それを副走査アドレス発生回路４６に出力する。副走査アドレス発生回路４６は、３段のシフトレジスタを３個内蔵しており、フリップフロップ回路４５からの信号がハイレベルのときに、クロック信号に同期して各シフトレジスタの内容である副走査アドレスを所定値ずつインクリメントし、各シフトレジスタの内容をバッファメモリ２２に順次出力する。フリップフロップ回路３５からの信号がローレベルのときには、各レジスタの内容である副走査アドレスをインクリメントせずに保持する。具体的には、最終段のシフトレジスタから３回連続して副走査アドレスが出力されるという動作が、各シフトレジスタ毎に繰り返される。これらシフトレジスタは、相互に異なる値の初期設定値からスタートし、所定ライン数の画像データを処理した時点で初期設定値に戻る。
【００２７】
図５は、副走査方向拡大・主走査方向拡縮回路２３の主走査方向拡縮部の回路ブロック図であって、この主走査方向拡縮部は、主走査方向拡縮率設定レジスタ５１、加算器５２、レジスタ５３、論理積回路５４、フリップフロップ回路５５、主走査アドレス発生回路５６、および分周回路５７を備えている。
【００２８】
主走査方向拡縮率設定レジスタ５１は、拡大率あるいは縮小率に応じたＣＰＵ１からの設定データを保持する。加算器５２は、主走査方向拡縮率設定レジスタ５１からのデータとレジスタ５３からのデータとを加算して、加算結果をレジスタ５３に書き込むとともに、キャリーが発生したときにキャリー信号を論理積回路５４およびレジスタ５３に出力する。加算器５２には、キャリーイン信号と分周回路５７により分周されたクロック信号とが供給されており、キャリーイン信号はＣＰＵ１により図外のレジスタに適宜書き込まれたものである。レジスタ５３は、加算器５２からのデータを保持し、加算器５２からのキャリー信号によりクリアされる。論理積回路５４は、キャリーイン信号と加算器５２からのキャリー信号とが共にハイレベルのときに、ハイレベルの信号をフリップフロップ回路５５に出力する。フリップフロップ回路５５は、分周回路５７により分周されたクロック信号に同期して論理積回路５４の出力を保持し、それを主走査アドレス発生回路５６に出力する。主走査アドレス発生回路５６は、ＣＰＵ１により図外のレジスタに書き込まれた拡大フラグが１すなわちハイレベルのときには、フリップフロップ回路５５からの信号がハイレベルのときに、分周回路５７により分周されたクロック信号に同期して主走査アドレスを１ずつインクリメントし、その主走査アドレスをバッファメモリ２２に出力する。フリップフロップ回路５５からの信号がローレベルのときには、主走査アドレスをインクリメントせずに保持する。また主走査アドレス発生回路５６は、ＣＰＵ１により図外のレジスタに書き込まれた拡大フラグが０すなわちローレベルのときには、フリップフロップ回路５５からの信号がハイレベルのときに、分周回路５７により分周されたクロック信号に同期して主走査アドレスを１ずつインクリメントするが、その主走査アドレスをバッファメモリ２２に出力しない。フリップフロップ回路５５からの信号がローレベルのときには、主走査アドレスを１ずつインクリメントするとともに、その主走査アドレスをバッファメモリ２２に出力する。この主走査アドレスは、初期設定値０からスタートし、１ラインの画像データを処理した時点で初期設定値０に戻る。分周回路５７は、たとえばカウンタからなり、所定周期のクロック信号を９分周する。したがって、拡縮率が１の場合、副走査アドレス発生回路４６から出力される副走査アドレスが９回変化する毎に、主走査アドレス発生回路５６から出力される主走査アドレスが１回変化する。
【００２９】
すなわち、バッファメモリ２２は、カラー画像データを記憶する記憶手段を構成している。副走査方向縮小回路２１Ｒ，２１Ｇ，２１Ｂは、主走査方向に配列された各ラインの画素列に対応するカラー画像データを、設定された縮小率に応じて画素列単位で適宜間引きながら記憶手段に記憶させることにより、画像を副走査方向に縮小させる副走査方向縮小手段を構成している。副走査方向拡大・主走査方向拡縮回路２３の副走査方向拡大部は、記憶手段に記憶されたカラー画像データを、設定された拡大率に応じて画素列単位で適宜重複して読み出すことにより、画像を副走査方向に拡大させる副走査方向拡大手段を構成している。副走査方向拡大・主走査方向拡縮回路２３の主走査方向拡縮部は、記憶手段に記憶されたカラー画像データを、設定された縮小率あるいは拡大率に応じて画素単位で適宜間引きあるいは重複して読み出すことにより、画像を主走査方向に縮小あるいは拡大させる主走査方向拡縮手段を構成している。
【００３０】
次に、このように構成されたファクシミリ装置の動作の要点について説明する。コピーモードあるいはファクシミリ送信モードにおいては、読取部１１のカラーＣＣＤからの赤、青、緑各色のカラー画像信号が、ゲートアレイ７に内蔵されたＡ／Ｄ変換器によりたとえば各々８ビットのカラー画像データに変換され、シェーディング補正やγ補正が施された後、バッファメモリ２２に入力される。このとき、副走査方向縮小回路２１Ｒ，２１Ｇ，２１Ｂにより書き込みアドレスが発生され、使用者の操作部１３のキー操作により設定された縮小率に応じて、副走査方向の間引きが行われる。
【００３１】
たとえば、副走査方向縮小回路２１Ｇの主走査アドレス発生回路３７は、初期設定値が０であり、クロック信号に同期して、１ずつインクリメントされる。したがって、１ライン分のカラー画像データを処理する期間中、主走査アドレスは１ずつ増加する。一方、加算器３２は、副走査方向縮小率設定レジスタ３１に設定された縮小率に応じた設定データを、ラインスタート信号の立上がり毎に累積加算し、キャリーが発生した時点でキャリー信号をハイレベルにして論理積回路３４の一方の入力端に出力する。このとき、論理積回路３４の他方の入力端に入力されているラインスタート信号はハイレベルであるので、論理積回路３４の出力がハイレベルになり、フリップフロップ回路３５の出力もハイレベルになる。これにより副走査アドレス発生回路３６が、バッファメモリ２２に出力している副走査アドレスを所定値だけインクリメントする。したがって副走査アドレスは、加算器３２からキャリー信号が出力されるまで、同一の値を維持することになり、その期間中、各ラインのカラー画像データがバッファメモリ２２の同一副走査アドレスに対応する領域に順次オーバーライトされることから、縮小率に応じてラインが間引かれたことになる。もちろん、縮小率が１の場合は、加算器３２のキャリーが毎回発生し、毎回副走査アドレスがインクリメントされるので、ラインの間引きは行われない。
【００３２】
このような動作が、副走査方向縮小回路２１Ｒ，２１Ｂについても実行され、各色のカラー画像データが副走査方向に縮小された状態でバッファメモリ２２に格納される。ただし、青色のカラー画像データの最初の８ライン分、および赤色のカラー画像データの最初の１６ライン分は、無効データとして取り扱われるので、バッファメモリ２２には格納されない。
【００３３】
以上の動作により、バッファメモリ２２には、図６に示すように各色のカラー画像データが格納される。図６の例では、１ラインが５１２０画素であり、バッファメモリ２２として４ＭビットのＤＲＡＭを使用しており、１９ビットのアドレスデータのうち、下位側の１０ビットが主走査アドレスであって、上位側の９ビットが副走査アドレスである。図６からも明らかなように、副走査方向に一列に並ぶ画素の画像データは、主走査アドレスが相互に同一である。たとえば各ラインの第１画素目は、各色のカラー画像データともに、下位１０ビットの主走査アドレスは０である。
【００３４】
バッファメモリ２２からのカラー画像データの読み出しに際しては、副走査方向拡大・主走査方向拡縮回路２３により読み出しアドレスが発生され、バッファメモリ２２から高域強調回路２４にカラー画像データが供給される。このとき、高域強調回路２４による処理に適した順序でカラー画像信号が読み出され、かつ、副走査方向の拡大および主走査方向の拡大、縮小が適宜行われる。
【００３５】
読み出し時の副走査アドレスは副走査方向拡大・主走査方向拡縮回路２３の副走査アドレス発生回路４６により発生され、副走査方向縮小回路２１Ｒ，２１Ｇ，２１Ｂの動作と同様に、加算器４２からキャリー信号が出力されたときだけ、副走査アドレスが所定数ずつインクリメントされる。したがって、拡大率に応じて同一のラインのカラー画像データが重複して読み出され、副走査方向の拡大が行われることになる。もちろん、拡大率が１の場合、加算器４２から毎回キャリー信号が出力され、重複した読み出しは行われない。ただし、副走査アドレス発生回路４６の場合は、各色のカラー画像データを所定の順序で読み出す必要があるため、初期設定値の相互に異なる３個のレジスタを備えており、それら３個のレジスタが、各々３回ずつ順次副走査アドレスを出力する。
【００３６】
読み出し時の主走査アドレスは副走査方向拡大・主走査方向拡縮回路２３の主走査アドレス発生回路５６により発生される。この主走査アドレス発生回路５６は、分周回路５７により９分周されたクロック信号に同期して動作するので、拡縮率が１の場合、副走査アドレスが９回変化する間に１回だけ変化する。また、拡大フラグのレベルに応じて、加算器５２からキャリー信号が出力されたときに主走査アドレスをインクリメントする状態と、加算器５２からキャリー信号が出力されたときに主走査アドレスを出力しない状態とに切り替わるので、各画素のカラー画像データの重複読み出しや間引きにより、主走査方向の拡縮が行われる。
【００３７】
このような副走査方向拡大・主走査方向拡縮回路２３によるバッファメモリ２２からのカラー画像データの読み出しにより、たとえば図７に示すように、０，１４００，２８００，１４０００，１５４００，１６８００，３Ｃ０００，３Ｄ４００，３Ｅ８００，１，１４０１，２８０１，１４００１，１５４０１，１６８０１，３Ｃ００１，３Ｄ４０１，３Ｅ８０１，２，１４０２，２８０２，１４００２，１５４０２，１６８０２，３Ｃ００２，３Ｄ４０２，３Ｅ８０２という順序で読み出しアドレスが生成され、赤、赤、赤、青、青、青、緑、緑、緑の順にカラー画像データが読み出される。
【００３８】
これは、周辺画素に基づいて注目画素を補正するという高域強調回路２４によるフィリタリング処理に適合した順序でカラー画像データを読み出すためであり、しかも、副走査方向に一列に並ぶ３個の画素の９個のカラー画像データを読み出すときには、０，１４００，２８００，１４０００，１５４００，１６８００，３Ｃ０００，３Ｄ４００，３Ｅ８００というように、下位１０ビットの主走査アドレスが全て同一（この例では０）であり、高速ページモードなどにより高速読み出しが可能である。なお、上記各アドレスは１６進数で表現している。
【００３９】
高域強調回路２４により高域強調されたカラー画像データは、シアン、マゼンタ、イエロー各色のカラー画像データに適宜変換され、色補正、墨生成、下色除去、記録調整用のγ補正、あるいは誤差拡散などの各種の処理が施された後、ＤＭＡＣ９によりＲＡＭ３に転送される。
【００４０】
なお、上記実施形態では、本発明の画像処理装置をファクシミリ装置に組み込んだが、本発明の画像処理装置は、ファクシミリ装置に限らず、プリンタ、イメージスキャナ、コピー機、あるいはそれらの複合機など、画像処理機能を有するあらゆる電子機器に組み込むことができる。
【００４１】
【発明の効果】
以上説明したように請求項１に記載した発明の画像処理装置によれば、カラー画像データを記憶手段に記憶させながら副走査方向の縮小を行い、記憶手段からのカラー画像データの読み出し時以降に副走査方向の拡大ならびに主走査方向の縮小および拡大を行うので、副走査方向の拡大ならびに主走査方向の縮小および拡大を各色共通に処理できることから、製造コストを低減できる。しかも、拡大時の大量の画像データを記憶手段に記憶させる必要がないので、記憶手段の容量を削減できる。さらには、相互に独立にアクセス可能な記憶手段を各色毎に設けないので、このことからも製造コストを低減できる。
【００４２】
また、請求項２に記載した発明の画像処理装置によれば、請求項１に記載の画像処理装置による効果に加えて、容易に画像を副走査方向に拡大できる。
【００４３】
更に、請求項３に記載した発明の画像処理装置によれば、画像処理装置によれば、請求項１または請求項２に記載の画像処理装置による効果に加えて、容易に画像を主走査方向に縮小あるいは拡大できる。
【００４４】
また、請求項４に記載した発明の画像処理装置によれば、請求項１ないし請求項３のいずれかに記載の画像処理装置による効果に加えて、主走査アドレスを一定値にしたまま副走査アドレスの値を変化させることにより、副走査方向に並ぶ画素の画像データを順次高速に読み出せることから、高域強調などのフィルタリング処理を高速に行える。
【図面の簡単な説明】
【図１】本発明に係る画像処理装置を備えたファクシミリ装置の回路ブロック図である。
【図２】本発明に係る画像処理装置の要部の回路ブロック図である。
【図３】本発明に係る画像処理装置に備えられた副走査方向縮小回路の回路ブロック図である。
【図４】本発明に係る画像処理装置に備えられた副走査方向拡大・主走査方向拡縮回路の副走査方向拡大部の回路ブロック図である。
【図５】本発明に係る画像処理装置に備えられた副走査方向拡大・主走査方向拡縮回路の主走査方向拡縮部の回路ブロック図である。
【図６】バッファメモリへの書き込みアドレスの説明図である。
【図７】バッファメモリからの読み出しアドレスの説明図である。
【符号の説明】
１ ＣＰＵ
３ ＲＡＭ
５ ＲＯＭ
６ ＥＥＰＲＯＭ
７ ゲートアレイ
９ ＤＭＡＣ
１１ 読取部
２１Ｒ，２１Ｇ，２１Ｂ 副走査方向縮小回路
２２ バッファメモリ
２３ 副走査方向拡大・主走査方向拡縮回路
２４ 高域強調回路
３１ 副走査方向縮小率設定レジスタ
３２ 加算器
３３ レジスタ
３４ 論理積回路
３５ フリップフロップ回路
３６ 副走査アドレス発生回路
３７ 主走査アドレス発生回路
４１ 副走査方向拡大率設定レジスタ
４２ 加算器
４３ レジスタ
４４ 論理積回路
４５ フリップフロップ回路
４６ 副走査アドレス発生回路
５１ 主走査方向拡縮率設定レジスタ
５２ 加算器
５３ レジスタ
５４ 論理積回路
５５ フリップフロップ回路
５６ 主走査アドレス発生回路
５７ 分周回路
【発明の属する技術分野】
本発明は、画像を縮小および拡大する画像処理装置に関するものである。
【０００２】
【従来の技術】
カラー画像データの処理が可能な従来の画像処理装置は、バッファメモリにカラー画像データを書き込むとき、あるいはバッファメモリからカラー画像データを読み出すときに、主走査方向の拡縮および副走査方向の拡縮を全部纏めて行っていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の画像処理装置では、製造コストが高価になるという課題があった。
【０００４】
すなわち、バッファメモリにカラー画像データを書き込むとき、あるいはバッファメモリからカラー画像データを読み出すときに、主走査方向の拡縮および副走査方向の拡縮を全部纏めて行う従来の画像処理装置では、これら全ての処理を各色毎に行う必要があるので、ソウトウェアで処理する場合には高速なＣＰＵを用いなければならず、またハードウェアで処理する場合には回路規模が大きくなることから、いずれにしても製造コストが高価になってしまう。
【０００５】
このように各色毎に拡縮処理を実行する必要があるのは、イメージセンサの構造上、同一ラインの赤、緑、青各色の画像信号が同時にあるいは順次出力されないので、イメージセンサから出力されてＡ／Ｄ変換された各色のカラー画像データを規則的に間引いたり重複させたりできないからである。たとえば、カラーイメージセンサの場合、赤、緑、青各色の受光部が相互に所定ライン分ずれた位置に配置されているので、同時に出力される赤、緑、青各色のカラー画像信号は相互に所定ラインずれたものになる。また、モノクロイメージセンサにより赤、緑、青各色の光源を用いてカラー読み取りを行う場合、各色の光源の位置が所定距離ずれているので、線順次に出力される赤、緑、青各色のカラー画像信号も、同一ラインの信号が順次出力されるのではない。
【０００６】
更に、バッファメモリにカラー画像データを書き込むときに主走査方向の拡縮および副走査方向の拡縮を全部纏めて行うタイプの従来の画像処理装置では、拡大の場合、カラー画像データが増加するので、最大の拡大率と処理速度とを考慮してバッファメモリの容量を決定する必要があることから、バッファメモリの容量増大による製造コストの上昇を招く結果となる。
【０００７】
本発明は、上記の点に鑑みて提案されたものであって、画像の拡縮機能を実現するための製造コストを低減できる画像処理装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載した発明の画像処理装置は、カラー画像データを記憶する記憶手段を有する画像処理装置であって、主走査方向に配列された各ラインの画素列に対応するカラー画像データを、設定された縮小率に応じて画素列単位で適宜間引きながら記憶手段に記憶させることにより、画像を副走査方向に縮小させる副走査方向縮小手段を、各色毎に備え、副走査方向の拡大ならびに主走査方向の縮小および拡大は、記憶手段からのカラー画像データの読み出し時以降に行う構成とした。
【０００９】
この画像処理装置によれば、カラー画像データを記憶手段に記憶させながら副走査方向の縮小を行い、記憶手段からのカラー画像データの読み出し時以降に副走査方向の拡大ならびに主走査方向の縮小および拡大を行うので、副走査方向の拡大ならびに主走査方向の縮小および拡大を各色共通に処理できることから、製造コストを低減できる。しかも、拡大時の大量の画像データを記憶手段に記憶させる必要がないので、記憶手段の容量を削減できる。さらには、相互に独立にアクセス可能な記憶手段を各色毎に設けないので、このことからも製造コストを低減できる。
【００１０】
記憶手段としては、ＲＡＭなどの書換え可能な半導体記憶装置を用いることができるが、これに限るものではない。
【００１１】
また、請求項２に記載した発明の画像処理装置は、請求項１に記載の画像処理装置であって、記憶手段に記憶されたカラー画像データを、設定された拡大率に応じて画素列単位で適宜重複して読み出すことにより、画像を副走査方向に拡大させる副走査方向拡大手段を、各色共通に１個備えた。
【００１２】
この画像処理装置によれば、請求項１に記載の画像処理装置による効果に加えて、容易に画像を副走査方向に拡大できる。
【００１３】
更に、請求項３に記載した発明の画像処理装置は、請求項１または請求項２に記載の画像処理装置であって、記憶手段に記憶されたカラー画像データを、設定された縮小率あるいは拡大率に応じて画素単位で適宜間引きあるいは重複して読み出すことにより、画像を主走査方向に縮小あるいは拡大させる主走査方向拡縮手段を、各色共通に１個備えた。
【００１４】
この画像処理装置によれば、請求項１または請求項２に記載の画像処理装置による効果に加えて、容易に画像を主走査方向に縮小あるいは拡大できる。
【００１５】
また、請求項４に記載した発明の画像処理装置は、請求項１ないし請求項３のいずれかに記載の画像処理装置であって、記憶手段は、読出時に主走査アドレスを一定値にしたまま副走査アドレスの値を変化させることにより高速読出が可能なメモリからなり、各色毎の副走査方向縮小手段は、縮小率が１の場合は画像データの間引きを行わず、かつ縮小率の値に係わらず、記憶手段に画像データを書き込むに際して、副走査方向に一直線上に並ぶ全ての画素の各色の画像データをそれぞれ１組として、各組毎に共通の主走査アドレスを発生させる。
【００１６】
この画像処理装置によれば、請求項１ないし請求項３のいずれかに記載の画像処理装置による効果に加えて、主走査アドレスを一定値にしたまま副走査アドレスの値を変化させることにより、副走査方向に並ぶ画素の画像データを順次高速に読み出せることから、高域強調などのフィルタリング処理を高速に行える。
【００１７】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を、図面を参照しつつ具体的に説明する。
【００１８】
図１は、本発明に係る画像読取装置を備えたファクシミリ装置の回路ブロック図であって、このファクシミリ装置は、ＣＰＵ（central processing unit ）１、ＮＣＵ（network control unit）２、ＲＡＭ（random access memory）３、モデム４、ＲＯＭ（read only memory）５、ＥＥＰＲＯＭ（electrically erasable and programmable read only memory ）６、ゲートアレイ７、コーデック８、ＤＭＡＣ（direct memory access controler）９、読取部１１、記録部１２、操作部１３、および表示部１４を備えている。ＣＰＵ１、ＮＣＵ２、ＲＡＭ３、モデム４、ＲＯＭ５、ＥＥＰＲＯＭ６、ゲートアレイ７、コーデック８、およびＤＭＡＣ９は、バス線により相互に接続されている。バス線には、アドレスバス、データバス、および制御信号線が含まれる。ゲートアレイ７には、読取部１１、記録部１２、操作部１３、および表示部１４が接続されている。ＮＣＵ２には、通信回線の一例としての電話回線１５が接続されている。
【００１９】
ＣＰＵ１は、ファクシミリ装置全体を制御する。ＮＣＵ２は、電話回線１５に接続されて網制御を行う。ＲＡＭ３は、各種のデータを記憶する。モデム４は、送信データの変調や受信データの復調などを行う。ＲＯＭ５は、各種のプログラムや初期設定値などのデータを記憶している。ＥＥＰＲＯＭ６は、各種のフラグや登録データなどを記憶する。ゲートアレイ７は、ＣＰＵ１の入出力インターフェイスとして機能するとともに、読取部１１からの読取画像信号に対して拡大、縮小、高域強調などの各種の画像処理を施す。コーデック８は、送信ファクシミリデータの符号化や受信ファクシミリデータの復号化を行う。ＤＭＡＣ９は、ＲＡＭ３へのデータの書き込みや読み出しを行う。読取部１１は、光源やカラーＣＣＤイメージセンサや原稿送りモータなどを備えており、アナログのカラー画像信号を出力する。記録部１２は、たとえば熱転写方式あるいはインクジェット方式などの印刷手段を備えており、受信画像やコピー時の読取画像などを記録用紙上に記録する。操作部１３は、キースイッチ群などからなり、使用者の操作に応じた信号を出力する。表示部１４は、ＬＣＤなどからなり、ＣＰＵ１により制御されて各種の表示を行う。
【００２０】
図２は、ゲートアレイ７の一部により実現されている画像拡縮および高域強調部の回路ブロック図であって、この画像拡縮および高域強調部は、副走査方向縮小回路２１Ｒ，２１Ｇ，２１Ｂ、バッファメモリ２２、副走査方向拡大・主走査方向拡縮回路２３、および高域強調回路２４を備えている。
【００２１】
副走査方向縮小回路２１Ｒは、読取部１１から出力されてゲートアレイ７に内蔵されているＡ／Ｄ変換回路によりディジタル変換され、さらにシェーディング補正やγ補正などが施された赤色の画像データを、設定された縮小率に応じて副走査方向に縮小しながら、バッファメモリ２２に書き込む。副走査方向縮小回路２１Ｇは、読取部１１から出力されてゲートアレイ７に内蔵されているＡ／Ｄ変換回路によりディジタル変換され、さらにシェーディング補正やγ補正などが施された緑色の画像データを、設定された縮小率に応じて副走査方向に縮小しながら、バッファメモリ２２に書き込む。副走査方向縮小回路２１Ｂは、読取部１１から出力されてゲートアレイ７に内蔵されているＡ／Ｄ変換回路によりディジタル変換され、さらにシェーディング補正やγ補正などが施された青色の画像データを、設定された縮小率に応じて副走査方向に縮小しながら、バッファメモリ２２に書き込む。バッファメモリ２２は、高速ページモードを有するＤＲＡＭ（dynamic random access momory）からなり、副走査方向縮小回路２１Ｒ，２１Ｇ，２１Ｂからのカラー画像データを記憶する。副走査方向拡大・主走査方向拡縮回路２３は、バッファメモリ２２に記憶されているカラー画像データを、高域強調回路２４による処理に適した順序で読み出しながら、設定された拡大率に応じて副走査方向に拡大させ、また設定された拡大率あるいは縮小率に応じて主走査方向に拡大あるいは縮小させて、高域強調回路２４に出力する。高域強調回路２４は、副走査方向拡大・主走査方向拡縮回路２３からのカラー画像データに基づいて、２値画像領域であるか自然画像領域であるかを判断し、２値画像領域であればフィルタリングによる高域強調処理を施して輪郭を強調し、後段の色補正回路などに出力する。
【００２２】
図３は、副走査方向縮小回路２１Ｇの回路ブロック図であって、この副走査方向縮小回路２１Ｇは、副走査方向縮小率設定レジスタ３１、加算器３２、レジスタ３３、論理積回路３４、フリップフロップ回路３５、副走査アドレス発生回路３６、および主走査アドレス発生回路３７を備えている。
【００２３】
副走査方向縮小率設定レジスタ３１は、縮小率に応じたＣＰＵ１からの設定データを保持する。加算器３２は、副走査方向縮小率設定レジスタ３１からのデータとレジスタ３３からのデータとを加算して、加算結果をレジスタ３３に書き込むとともに、キャリーが発生したときにキャリー信号を論理積回路３４およびレジスタ３３に出力する。加算器３２には、キャリーイン信号とラインスタート信号と所定周期のクロック信号とが供給されており、キャリーイン信号とラインスタート信号とはＣＰＵ１により図外のレジスタに適宜書き込まれたものである。レジスタ３３は、加算器３２からのデータを保持し、加算器３２からのキャリー信号によりクリアされる。論理積回路３４は、ラインスタート信号と加算器３２からのキャリー信号とが共にハイレベルのときに、ハイレベルの信号をフリップフロップ回路３５に出力する。フリップフロップ回路３５は、クロック信号に同期して論理積回路３４の出力を保持し、それを副走査アドレス発生回路３６に出力する。副走査アドレス発生回路３６は、フリップフロップ回路３５からの信号がハイレベルのときに、クロック信号に同期して副走査アドレスを所定値ずつインクリメントし、バッファメモリ２２に出力する。フリップフロップ回路３５からの信号がローレベルのときには、バッファメモリ２２に出力している副走査アドレスをインクリメントせずに保持する。この副走査アドレスは、所定の初期設定値からスタートし、所定ライン数の画像データを処理した時点で初期設定値に戻る。主走査アドレス発生回路３７は、クロック信号に同期して主走査アドレスを１ずつインクリメントし、バッファメモリ２２に出力する。この主走査アドレスは、０からスタートし、１ラインの緑色の画像データを処理した時点で０に戻る。
【００２４】
副走査方向縮小回路２１Ｒ，２１Ｂも副走査方向縮小回路２１Ｇと同様の構成である。ただし、読取部１１のカラーイメージセンサの構造上、青色のカラー画像信号は緑色のカラー画像信号よりも８ライン分遅れて出力され、赤色のカラー画像信号は青色のカラー画像信号よりも８ライン分遅れて出力されるので、青色のカラー画像データの最初の８ライン、および赤色のカラー画像データの最初の１６ラインは無効データとして扱い、バッファメモリ２２に書き込まない。
【００２５】
図４は、副走査方向拡大・主走査方向拡縮回路２３の副走査方向拡大部の回路ブロック図であって、この副走査方向拡大部は、副走査方向拡大率設定レジスタ４１、加算器４２、レジスタ４３、論理積回路４４、フリップフロップ回路４５、および副走査アドレス発生回路４６を備えている。
【００２６】
副走査方向拡大率設定レジスタ４１は、拡大率に応じたＣＰＵ１からの設定データを保持する。加算器４２は、副走査方向拡大率設定レジスタ４１からのデータとレジスタ４３からのデータとを加算して、加算結果をレジスタ４３に書き込むとともに、キャリーが発生したときにキャリー信号を論理積回路４４およびレジスタ４３に出力する。加算器４２には、キャリーイン信号とラインスタート信号と所定周期のクロック信号とが供給されており、キャリーイン信号とラインスタート信号とはＣＰＵ１により図外のレジスタに適宜書き込まれたものである。レジスタ４３は、加算器４２からのデータを保持し、加算器４２からのキャリー信号によりクリアされる。論理積回路４４は、ラインスタート信号と加算器４２からのキャリー信号とが共にハイレベルのときに、ハイレベルの信号をフリップフロップ回路４５に出力する。フリップフロップ回路４５は、クロック信号に同期して論理積回路４４の出力を保持し、それを副走査アドレス発生回路４６に出力する。副走査アドレス発生回路４６は、３段のシフトレジスタを３個内蔵しており、フリップフロップ回路４５からの信号がハイレベルのときに、クロック信号に同期して各シフトレジスタの内容である副走査アドレスを所定値ずつインクリメントし、各シフトレジスタの内容をバッファメモリ２２に順次出力する。フリップフロップ回路３５からの信号がローレベルのときには、各レジスタの内容である副走査アドレスをインクリメントせずに保持する。具体的には、最終段のシフトレジスタから３回連続して副走査アドレスが出力されるという動作が、各シフトレジスタ毎に繰り返される。これらシフトレジスタは、相互に異なる値の初期設定値からスタートし、所定ライン数の画像データを処理した時点で初期設定値に戻る。
【００２７】
図５は、副走査方向拡大・主走査方向拡縮回路２３の主走査方向拡縮部の回路ブロック図であって、この主走査方向拡縮部は、主走査方向拡縮率設定レジスタ５１、加算器５２、レジスタ５３、論理積回路５４、フリップフロップ回路５５、主走査アドレス発生回路５６、および分周回路５７を備えている。
【００２８】
主走査方向拡縮率設定レジスタ５１は、拡大率あるいは縮小率に応じたＣＰＵ１からの設定データを保持する。加算器５２は、主走査方向拡縮率設定レジスタ５１からのデータとレジスタ５３からのデータとを加算して、加算結果をレジスタ５３に書き込むとともに、キャリーが発生したときにキャリー信号を論理積回路５４およびレジスタ５３に出力する。加算器５２には、キャリーイン信号と分周回路５７により分周されたクロック信号とが供給されており、キャリーイン信号はＣＰＵ１により図外のレジスタに適宜書き込まれたものである。レジスタ５３は、加算器５２からのデータを保持し、加算器５２からのキャリー信号によりクリアされる。論理積回路５４は、キャリーイン信号と加算器５２からのキャリー信号とが共にハイレベルのときに、ハイレベルの信号をフリップフロップ回路５５に出力する。フリップフロップ回路５５は、分周回路５７により分周されたクロック信号に同期して論理積回路５４の出力を保持し、それを主走査アドレス発生回路５６に出力する。主走査アドレス発生回路５６は、ＣＰＵ１により図外のレジスタに書き込まれた拡大フラグが１すなわちハイレベルのときには、フリップフロップ回路５５からの信号がハイレベルのときに、分周回路５７により分周されたクロック信号に同期して主走査アドレスを１ずつインクリメントし、その主走査アドレスをバッファメモリ２２に出力する。フリップフロップ回路５５からの信号がローレベルのときには、主走査アドレスをインクリメントせずに保持する。また主走査アドレス発生回路５６は、ＣＰＵ１により図外のレジスタに書き込まれた拡大フラグが０すなわちローレベルのときには、フリップフロップ回路５５からの信号がハイレベルのときに、分周回路５７により分周されたクロック信号に同期して主走査アドレスを１ずつインクリメントするが、その主走査アドレスをバッファメモリ２２に出力しない。フリップフロップ回路５５からの信号がローレベルのときには、主走査アドレスを１ずつインクリメントするとともに、その主走査アドレスをバッファメモリ２２に出力する。この主走査アドレスは、初期設定値０からスタートし、１ラインの画像データを処理した時点で初期設定値０に戻る。分周回路５７は、たとえばカウンタからなり、所定周期のクロック信号を９分周する。したがって、拡縮率が１の場合、副走査アドレス発生回路４６から出力される副走査アドレスが９回変化する毎に、主走査アドレス発生回路５６から出力される主走査アドレスが１回変化する。
【００２９】
すなわち、バッファメモリ２２は、カラー画像データを記憶する記憶手段を構成している。副走査方向縮小回路２１Ｒ，２１Ｇ，２１Ｂは、主走査方向に配列された各ラインの画素列に対応するカラー画像データを、設定された縮小率に応じて画素列単位で適宜間引きながら記憶手段に記憶させることにより、画像を副走査方向に縮小させる副走査方向縮小手段を構成している。副走査方向拡大・主走査方向拡縮回路２３の副走査方向拡大部は、記憶手段に記憶されたカラー画像データを、設定された拡大率に応じて画素列単位で適宜重複して読み出すことにより、画像を副走査方向に拡大させる副走査方向拡大手段を構成している。副走査方向拡大・主走査方向拡縮回路２３の主走査方向拡縮部は、記憶手段に記憶されたカラー画像データを、設定された縮小率あるいは拡大率に応じて画素単位で適宜間引きあるいは重複して読み出すことにより、画像を主走査方向に縮小あるいは拡大させる主走査方向拡縮手段を構成している。
【００３０】
次に、このように構成されたファクシミリ装置の動作の要点について説明する。コピーモードあるいはファクシミリ送信モードにおいては、読取部１１のカラーＣＣＤからの赤、青、緑各色のカラー画像信号が、ゲートアレイ７に内蔵されたＡ／Ｄ変換器によりたとえば各々８ビットのカラー画像データに変換され、シェーディング補正やγ補正が施された後、バッファメモリ２２に入力される。このとき、副走査方向縮小回路２１Ｒ，２１Ｇ，２１Ｂにより書き込みアドレスが発生され、使用者の操作部１３のキー操作により設定された縮小率に応じて、副走査方向の間引きが行われる。
【００３１】
たとえば、副走査方向縮小回路２１Ｇの主走査アドレス発生回路３７は、初期設定値が０であり、クロック信号に同期して、１ずつインクリメントされる。したがって、１ライン分のカラー画像データを処理する期間中、主走査アドレスは１ずつ増加する。一方、加算器３２は、副走査方向縮小率設定レジスタ３１に設定された縮小率に応じた設定データを、ラインスタート信号の立上がり毎に累積加算し、キャリーが発生した時点でキャリー信号をハイレベルにして論理積回路３４の一方の入力端に出力する。このとき、論理積回路３４の他方の入力端に入力されているラインスタート信号はハイレベルであるので、論理積回路３４の出力がハイレベルになり、フリップフロップ回路３５の出力もハイレベルになる。これにより副走査アドレス発生回路３６が、バッファメモリ２２に出力している副走査アドレスを所定値だけインクリメントする。したがって副走査アドレスは、加算器３２からキャリー信号が出力されるまで、同一の値を維持することになり、その期間中、各ラインのカラー画像データがバッファメモリ２２の同一副走査アドレスに対応する領域に順次オーバーライトされることから、縮小率に応じてラインが間引かれたことになる。もちろん、縮小率が１の場合は、加算器３２のキャリーが毎回発生し、毎回副走査アドレスがインクリメントされるので、ラインの間引きは行われない。
【００３２】
このような動作が、副走査方向縮小回路２１Ｒ，２１Ｂについても実行され、各色のカラー画像データが副走査方向に縮小された状態でバッファメモリ２２に格納される。ただし、青色のカラー画像データの最初の８ライン分、および赤色のカラー画像データの最初の１６ライン分は、無効データとして取り扱われるので、バッファメモリ２２には格納されない。
【００３３】
以上の動作により、バッファメモリ２２には、図６に示すように各色のカラー画像データが格納される。図６の例では、１ラインが５１２０画素であり、バッファメモリ２２として４ＭビットのＤＲＡＭを使用しており、１９ビットのアドレスデータのうち、下位側の１０ビットが主走査アドレスであって、上位側の９ビットが副走査アドレスである。図６からも明らかなように、副走査方向に一列に並ぶ画素の画像データは、主走査アドレスが相互に同一である。たとえば各ラインの第１画素目は、各色のカラー画像データともに、下位１０ビットの主走査アドレスは０である。
【００３４】
バッファメモリ２２からのカラー画像データの読み出しに際しては、副走査方向拡大・主走査方向拡縮回路２３により読み出しアドレスが発生され、バッファメモリ２２から高域強調回路２４にカラー画像データが供給される。このとき、高域強調回路２４による処理に適した順序でカラー画像信号が読み出され、かつ、副走査方向の拡大および主走査方向の拡大、縮小が適宜行われる。
【００３５】
読み出し時の副走査アドレスは副走査方向拡大・主走査方向拡縮回路２３の副走査アドレス発生回路４６により発生され、副走査方向縮小回路２１Ｒ，２１Ｇ，２１Ｂの動作と同様に、加算器４２からキャリー信号が出力されたときだけ、副走査アドレスが所定数ずつインクリメントされる。したがって、拡大率に応じて同一のラインのカラー画像データが重複して読み出され、副走査方向の拡大が行われることになる。もちろん、拡大率が１の場合、加算器４２から毎回キャリー信号が出力され、重複した読み出しは行われない。ただし、副走査アドレス発生回路４６の場合は、各色のカラー画像データを所定の順序で読み出す必要があるため、初期設定値の相互に異なる３個のレジスタを備えており、それら３個のレジスタが、各々３回ずつ順次副走査アドレスを出力する。
【００３６】
読み出し時の主走査アドレスは副走査方向拡大・主走査方向拡縮回路２３の主走査アドレス発生回路５６により発生される。この主走査アドレス発生回路５６は、分周回路５７により９分周されたクロック信号に同期して動作するので、拡縮率が１の場合、副走査アドレスが９回変化する間に１回だけ変化する。また、拡大フラグのレベルに応じて、加算器５２からキャリー信号が出力されたときに主走査アドレスをインクリメントする状態と、加算器５２からキャリー信号が出力されたときに主走査アドレスを出力しない状態とに切り替わるので、各画素のカラー画像データの重複読み出しや間引きにより、主走査方向の拡縮が行われる。
【００３７】
このような副走査方向拡大・主走査方向拡縮回路２３によるバッファメモリ２２からのカラー画像データの読み出しにより、たとえば図７に示すように、０，１４００，２８００，１４０００，１５４００，１６８００，３Ｃ０００，３Ｄ４００，３Ｅ８００，１，１４０１，２８０１，１４００１，１５４０１，１６８０１，３Ｃ００１，３Ｄ４０１，３Ｅ８０１，２，１４０２，２８０２，１４００２，１５４０２，１６８０２，３Ｃ００２，３Ｄ４０２，３Ｅ８０２という順序で読み出しアドレスが生成され、赤、赤、赤、青、青、青、緑、緑、緑の順にカラー画像データが読み出される。
【００３８】
これは、周辺画素に基づいて注目画素を補正するという高域強調回路２４によるフィリタリング処理に適合した順序でカラー画像データを読み出すためであり、しかも、副走査方向に一列に並ぶ３個の画素の９個のカラー画像データを読み出すときには、０，１４００，２８００，１４０００，１５４００，１６８００，３Ｃ０００，３Ｄ４００，３Ｅ８００というように、下位１０ビットの主走査アドレスが全て同一（この例では０）であり、高速ページモードなどにより高速読み出しが可能である。なお、上記各アドレスは１６進数で表現している。
【００３９】
高域強調回路２４により高域強調されたカラー画像データは、シアン、マゼンタ、イエロー各色のカラー画像データに適宜変換され、色補正、墨生成、下色除去、記録調整用のγ補正、あるいは誤差拡散などの各種の処理が施された後、ＤＭＡＣ９によりＲＡＭ３に転送される。
【００４０】
なお、上記実施形態では、本発明の画像処理装置をファクシミリ装置に組み込んだが、本発明の画像処理装置は、ファクシミリ装置に限らず、プリンタ、イメージスキャナ、コピー機、あるいはそれらの複合機など、画像処理機能を有するあらゆる電子機器に組み込むことができる。
【００４１】
【発明の効果】
以上説明したように請求項１に記載した発明の画像処理装置によれば、カラー画像データを記憶手段に記憶させながら副走査方向の縮小を行い、記憶手段からのカラー画像データの読み出し時以降に副走査方向の拡大ならびに主走査方向の縮小および拡大を行うので、副走査方向の拡大ならびに主走査方向の縮小および拡大を各色共通に処理できることから、製造コストを低減できる。しかも、拡大時の大量の画像データを記憶手段に記憶させる必要がないので、記憶手段の容量を削減できる。さらには、相互に独立にアクセス可能な記憶手段を各色毎に設けないので、このことからも製造コストを低減できる。
【００４２】
また、請求項２に記載した発明の画像処理装置によれば、請求項１に記載の画像処理装置による効果に加えて、容易に画像を副走査方向に拡大できる。
【００４３】
更に、請求項３に記載した発明の画像処理装置によれば、画像処理装置によれば、請求項１または請求項２に記載の画像処理装置による効果に加えて、容易に画像を主走査方向に縮小あるいは拡大できる。
【００４４】
また、請求項４に記載した発明の画像処理装置によれば、請求項１ないし請求項３のいずれかに記載の画像処理装置による効果に加えて、主走査アドレスを一定値にしたまま副走査アドレスの値を変化させることにより、副走査方向に並ぶ画素の画像データを順次高速に読み出せることから、高域強調などのフィルタリング処理を高速に行える。
【図面の簡単な説明】
【図１】本発明に係る画像処理装置を備えたファクシミリ装置の回路ブロック図である。
【図２】本発明に係る画像処理装置の要部の回路ブロック図である。
【図３】本発明に係る画像処理装置に備えられた副走査方向縮小回路の回路ブロック図である。
【図４】本発明に係る画像処理装置に備えられた副走査方向拡大・主走査方向拡縮回路の副走査方向拡大部の回路ブロック図である。
【図５】本発明に係る画像処理装置に備えられた副走査方向拡大・主走査方向拡縮回路の主走査方向拡縮部の回路ブロック図である。
【図６】バッファメモリへの書き込みアドレスの説明図である。
【図７】バッファメモリからの読み出しアドレスの説明図である。
【符号の説明】
１ ＣＰＵ
３ ＲＡＭ
５ ＲＯＭ
６ ＥＥＰＲＯＭ
７ ゲートアレイ
９ ＤＭＡＣ
１１ 読取部
２１Ｒ，２１Ｇ，２１Ｂ 副走査方向縮小回路
２２ バッファメモリ
２３ 副走査方向拡大・主走査方向拡縮回路
２４ 高域強調回路
３１ 副走査方向縮小率設定レジスタ
３２ 加算器
３３ レジスタ
３４ 論理積回路
３５ フリップフロップ回路
３６ 副走査アドレス発生回路
３７ 主走査アドレス発生回路
４１ 副走査方向拡大率設定レジスタ
４２ 加算器
４３ レジスタ
４４ 論理積回路
４５ フリップフロップ回路
４６ 副走査アドレス発生回路
５１ 主走査方向拡縮率設定レジスタ
５２ 加算器
５３ レジスタ
５４ 論理積回路
５５ フリップフロップ回路
５６ 主走査アドレス発生回路
５７ 分周回路
Claims (4)
- カラー画像データを記憶する記憶手段を有する画像処理装置であって、
主走査方向に配列された各ラインの画素列に対応するカラー画像データを、設定された縮小率に応じて画素列単位で適宜間引きながら前記記憶手段に記憶させることにより、画像を副走査方向に縮小させる副走査方向縮小手段を、各色毎に備え、
副走査方向の拡大ならびに主走査方向の縮小および拡大は、前記記憶手段からのカラー画像データの読み出し時以降に行う構成としたことを特徴とする画像処理装置。 - 前記記憶手段に記憶されたカラー画像データを、設定された拡大率に応じて画素列単位で適宜重複して読み出すことにより、画像を副走査方向に拡大させる副走査方向拡大手段を、各色共通に１個備えた、請求項１に記載の画像処理装置。
- 前記記憶手段に記憶されたカラー画像データを、設定された縮小率あるいは拡大率に応じて画素単位で適宜間引きあるいは重複して読み出すことにより、画像を主走査方向に縮小あるいは拡大させる主走査方向拡縮手段を、各色共通に１個備えた、請求項１または請求項２に記載の画像処理装置。
- 前記記憶手段は、読出時に主走査アドレスを一定値にしたまま副走査アドレスの値を変化させることにより高速読出が可能なメモリからなり、
前記各色毎の副走査方向縮小手段は、縮小率が１の場合は画像データの間引きを行わず、かつ縮小率の値に係わらず、前記記憶手段に画像データを書き込むに際して、副走査方向に一直線上に並ぶ全ての画素の各色の画像データをそれぞれ１組として、各組毎に共通の主走査アドレスを発生させる、請求項１ないし請求項３のいずれかに記載の画像処理装置。
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