JP3687269B2 - 画像処理装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、画像を縮小および拡大する画像処理装置に関するものである。
【0002】
【従来の技術】
カラー画像データの処理が可能な従来の画像処理装置は、バッファメモリにカラー画像データを書き込むとき、あるいはバッファメモリからカラー画像データを読み出すときに、主走査方向の拡縮および副走査方向の拡縮を全部纏めて行っていた。
【0003】
【発明が解決しようとする課題】
しかしながら、上記従来の画像処理装置では、製造コストが高価になるという課題があった。
【0004】
すなわち、バッファメモリにカラー画像データを書き込むとき、あるいはバッファメモリからカラー画像データを読み出すときに、主走査方向の拡縮および副走査方向の拡縮を全部纏めて行う従来の画像処理装置では、これら全ての処理を各色毎に行う必要があるので、ソウトウェアで処理する場合には高速なCPUを用いなければならず、またハードウェアで処理する場合には回路規模が大きくなることから、いずれにしても製造コストが高価になってしまう。
【0005】
このように各色毎に拡縮処理を実行する必要があるのは、イメージセンサの構造上、同一ラインの赤、緑、青各色の画像信号が同時にあるいは順次出力されないので、イメージセンサから出力されてA/D変換された各色のカラー画像データを規則的に間引いたり重複させたりできないからである。たとえば、カラーイメージセンサの場合、赤、緑、青各色の受光部が相互に所定ライン分ずれた位置に配置されているので、同時に出力される赤、緑、青各色のカラー画像信号は相互に所定ラインずれたものになる。また、モノクロイメージセンサにより赤、緑、青各色の光源を用いてカラー読み取りを行う場合、各色の光源の位置が所定距離ずれているので、線順次に出力される赤、緑、青各色のカラー画像信号も、同一ラインの信号が順次出力されるのではない。
【0006】
更に、バッファメモリにカラー画像データを書き込むときに主走査方向の拡縮および副走査方向の拡縮を全部纏めて行うタイプの従来の画像処理装置では、拡大の場合、カラー画像データが増加するので、最大の拡大率と処理速度とを考慮してバッファメモリの容量を決定する必要があることから、バッファメモリの容量増大による製造コストの上昇を招く結果となる。
【0007】
本発明は、上記の点に鑑みて提案されたものであって、画像の拡縮機能を実現するための製造コストを低減できる画像処理装置を提供することを目的としている。
【0008】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載した発明の画像処理装置は、カラー画像データを記憶する記憶手段を有する画像処理装置であって、主走査方向に配列された各ラインの画素列に対応するカラー画像データを、設定された縮小率に応じて画素列単位で適宜間引きながら記憶手段に記憶させることにより、画像を副走査方向に縮小させる副走査方向縮小手段を、各色毎に備え、副走査方向の拡大ならびに主走査方向の縮小および拡大は、記憶手段からのカラー画像データの読み出し時以降に行う構成とした。
【0009】
この画像処理装置によれば、カラー画像データを記憶手段に記憶させながら副走査方向の縮小を行い、記憶手段からのカラー画像データの読み出し時以降に副走査方向の拡大ならびに主走査方向の縮小および拡大を行うので、副走査方向の拡大ならびに主走査方向の縮小および拡大を各色共通に処理できることから、製造コストを低減できる。しかも、拡大時の大量の画像データを記憶手段に記憶させる必要がないので、記憶手段の容量を削減できる。さらには、相互に独立にアクセス可能な記憶手段を各色毎に設けないので、このことからも製造コストを低減できる。
【0010】
記憶手段としては、RAMなどの書換え可能な半導体記憶装置を用いることができるが、これに限るものではない。
【0011】
また、請求項2に記載した発明の画像処理装置は、請求項1に記載の画像処理装置であって、記憶手段に記憶されたカラー画像データを、設定された拡大率に応じて画素列単位で適宜重複して読み出すことにより、画像を副走査方向に拡大させる副走査方向拡大手段を、各色共通に1個備えた。
【0012】
この画像処理装置によれば、請求項1に記載の画像処理装置による効果に加えて、容易に画像を副走査方向に拡大できる。
【0013】
更に、請求項3に記載した発明の画像処理装置は、請求項1または請求項2に記載の画像処理装置であって、記憶手段に記憶されたカラー画像データを、設定された縮小率あるいは拡大率に応じて画素単位で適宜間引きあるいは重複して読み出すことにより、画像を主走査方向に縮小あるいは拡大させる主走査方向拡縮手段を、各色共通に1個備えた。
【0014】
この画像処理装置によれば、請求項1または請求項2に記載の画像処理装置による効果に加えて、容易に画像を主走査方向に縮小あるいは拡大できる。
【0015】
また、請求項4に記載した発明の画像処理装置は、請求項1ないし請求項3のいずれかに記載の画像処理装置であって、記憶手段は、読出時に主走査アドレスを一定値にしたまま副走査アドレスの値を変化させることにより高速読出が可能なメモリからなり、各色毎の副走査方向縮小手段は、縮小率が1の場合は画像データの間引きを行わず、かつ縮小率の値に係わらず、記憶手段に画像データを書き込むに際して、副走査方向に一直線上に並ぶ全ての画素の各色の画像データをそれぞれ1組として、各組毎に共通の主走査アドレスを発生させる。
【0016】
この画像処理装置によれば、請求項1ないし請求項3のいずれかに記載の画像処理装置による効果に加えて、主走査アドレスを一定値にしたまま副走査アドレスの値を変化させることにより、副走査方向に並ぶ画素の画像データを順次高速に読み出せることから、高域強調などのフィルタリング処理を高速に行える。
【0017】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を、図面を参照しつつ具体的に説明する。
【0018】
図1は、本発明に係る画像読取装置を備えたファクシミリ装置の回路ブロック図であって、このファクシミリ装置は、CPU(central processing unit )1、NCU(network control unit)2、RAM(random access memory)3、モデム4、ROM(read only memory)5、EEPROM(electrically erasable and programmable read only memory )6、ゲートアレイ7、コーデック8、DMAC(direct memory access controler)9、読取部11、記録部12、操作部13、および表示部14を備えている。CPU1、NCU2、RAM3、モデム4、ROM5、EEPROM6、ゲートアレイ7、コーデック8、およびDMAC9は、バス線により相互に接続されている。バス線には、アドレスバス、データバス、および制御信号線が含まれる。ゲートアレイ7には、読取部11、記録部12、操作部13、および表示部14が接続されている。NCU2には、通信回線の一例としての電話回線15が接続されている。
【0019】
CPU1は、ファクシミリ装置全体を制御する。NCU2は、電話回線15に接続されて網制御を行う。RAM3は、各種のデータを記憶する。モデム4は、送信データの変調や受信データの復調などを行う。ROM5は、各種のプログラムや初期設定値などのデータを記憶している。EEPROM6は、各種のフラグや登録データなどを記憶する。ゲートアレイ7は、CPU1の入出力インターフェイスとして機能するとともに、読取部11からの読取画像信号に対して拡大、縮小、高域強調などの各種の画像処理を施す。コーデック8は、送信ファクシミリデータの符号化や受信ファクシミリデータの復号化を行う。DMAC9は、RAM3へのデータの書き込みや読み出しを行う。読取部11は、光源やカラーCCDイメージセンサや原稿送りモータなどを備えており、アナログのカラー画像信号を出力する。記録部12は、たとえば熱転写方式あるいはインクジェット方式などの印刷手段を備えており、受信画像やコピー時の読取画像などを記録用紙上に記録する。操作部13は、キースイッチ群などからなり、使用者の操作に応じた信号を出力する。表示部14は、LCDなどからなり、CPU1により制御されて各種の表示を行う。
【0020】
図2は、ゲートアレイ7の一部により実現されている画像拡縮および高域強調部の回路ブロック図であって、この画像拡縮および高域強調部は、副走査方向縮小回路21R,21G,21B、バッファメモリ22、副走査方向拡大・主走査方向拡縮回路23、および高域強調回路24を備えている。
【0021】
副走査方向縮小回路21Rは、読取部11から出力されてゲートアレイ7に内蔵されているA/D変換回路によりディジタル変換され、さらにシェーディング補正やγ補正などが施された赤色の画像データを、設定された縮小率に応じて副走査方向に縮小しながら、バッファメモリ22に書き込む。副走査方向縮小回路21Gは、読取部11から出力されてゲートアレイ7に内蔵されているA/D変換回路によりディジタル変換され、さらにシェーディング補正やγ補正などが施された緑色の画像データを、設定された縮小率に応じて副走査方向に縮小しながら、バッファメモリ22に書き込む。副走査方向縮小回路21Bは、読取部11から出力されてゲートアレイ7に内蔵されているA/D変換回路によりディジタル変換され、さらにシェーディング補正やγ補正などが施された青色の画像データを、設定された縮小率に応じて副走査方向に縮小しながら、バッファメモリ22に書き込む。バッファメモリ22は、高速ページモードを有するDRAM(dynamic random access momory)からなり、副走査方向縮小回路21R,21G,21Bからのカラー画像データを記憶する。副走査方向拡大・主走査方向拡縮回路23は、バッファメモリ22に記憶されているカラー画像データを、高域強調回路24による処理に適した順序で読み出しながら、設定された拡大率に応じて副走査方向に拡大させ、また設定された拡大率あるいは縮小率に応じて主走査方向に拡大あるいは縮小させて、高域強調回路24に出力する。高域強調回路24は、副走査方向拡大・主走査方向拡縮回路23からのカラー画像データに基づいて、2値画像領域であるか自然画像領域であるかを判断し、2値画像領域であればフィルタリングによる高域強調処理を施して輪郭を強調し、後段の色補正回路などに出力する。
【0022】
図3は、副走査方向縮小回路21Gの回路ブロック図であって、この副走査方向縮小回路21Gは、副走査方向縮小率設定レジスタ31、加算器32、レジスタ33、論理積回路34、フリップフロップ回路35、副走査アドレス発生回路36、および主走査アドレス発生回路37を備えている。
【0023】
副走査方向縮小率設定レジスタ31は、縮小率に応じたCPU1からの設定データを保持する。加算器32は、副走査方向縮小率設定レジスタ31からのデータとレジスタ33からのデータとを加算して、加算結果をレジスタ33に書き込むとともに、キャリーが発生したときにキャリー信号を論理積回路34およびレジスタ33に出力する。加算器32には、キャリーイン信号とラインスタート信号と所定周期のクロック信号とが供給されており、キャリーイン信号とラインスタート信号とはCPU1により図外のレジスタに適宜書き込まれたものである。レジスタ33は、加算器32からのデータを保持し、加算器32からのキャリー信号によりクリアされる。論理積回路34は、ラインスタート信号と加算器32からのキャリー信号とが共にハイレベルのときに、ハイレベルの信号をフリップフロップ回路35に出力する。フリップフロップ回路35は、クロック信号に同期して論理積回路34の出力を保持し、それを副走査アドレス発生回路36に出力する。副走査アドレス発生回路36は、フリップフロップ回路35からの信号がハイレベルのときに、クロック信号に同期して副走査アドレスを所定値ずつインクリメントし、バッファメモリ22に出力する。フリップフロップ回路35からの信号がローレベルのときには、バッファメモリ22に出力している副走査アドレスをインクリメントせずに保持する。この副走査アドレスは、所定の初期設定値からスタートし、所定ライン数の画像データを処理した時点で初期設定値に戻る。主走査アドレス発生回路37は、クロック信号に同期して主走査アドレスを1ずつインクリメントし、バッファメモリ22に出力する。この主走査アドレスは、0からスタートし、1ラインの緑色の画像データを処理した時点で0に戻る。
【0024】
副走査方向縮小回路21R,21Bも副走査方向縮小回路21Gと同様の構成である。ただし、読取部11のカラーイメージセンサの構造上、青色のカラー画像信号は緑色のカラー画像信号よりも8ライン分遅れて出力され、赤色のカラー画像信号は青色のカラー画像信号よりも8ライン分遅れて出力されるので、青色のカラー画像データの最初の8ライン、および赤色のカラー画像データの最初の16ラインは無効データとして扱い、バッファメモリ22に書き込まない。
【0025】
図4は、副走査方向拡大・主走査方向拡縮回路23の副走査方向拡大部の回路ブロック図であって、この副走査方向拡大部は、副走査方向拡大率設定レジスタ41、加算器42、レジスタ43、論理積回路44、フリップフロップ回路45、および副走査アドレス発生回路46を備えている。
【0026】
副走査方向拡大率設定レジスタ41は、拡大率に応じたCPU1からの設定データを保持する。加算器42は、副走査方向拡大率設定レジスタ41からのデータとレジスタ43からのデータとを加算して、加算結果をレジスタ43に書き込むとともに、キャリーが発生したときにキャリー信号を論理積回路44およびレジスタ43に出力する。加算器42には、キャリーイン信号とラインスタート信号と所定周期のクロック信号とが供給されており、キャリーイン信号とラインスタート信号とはCPU1により図外のレジスタに適宜書き込まれたものである。レジスタ43は、加算器42からのデータを保持し、加算器42からのキャリー信号によりクリアされる。論理積回路44は、ラインスタート信号と加算器42からのキャリー信号とが共にハイレベルのときに、ハイレベルの信号をフリップフロップ回路45に出力する。フリップフロップ回路45は、クロック信号に同期して論理積回路44の出力を保持し、それを副走査アドレス発生回路46に出力する。副走査アドレス発生回路46は、3段のシフトレジスタを3個内蔵しており、フリップフロップ回路45からの信号がハイレベルのときに、クロック信号に同期して各シフトレジスタの内容である副走査アドレスを所定値ずつインクリメントし、各シフトレジスタの内容をバッファメモリ22に順次出力する。フリップフロップ回路35からの信号がローレベルのときには、各レジスタの内容である副走査アドレスをインクリメントせずに保持する。具体的には、最終段のシフトレジスタから3回連続して副走査アドレスが出力されるという動作が、各シフトレジスタ毎に繰り返される。これらシフトレジスタは、相互に異なる値の初期設定値からスタートし、所定ライン数の画像データを処理した時点で初期設定値に戻る。
【0027】
図5は、副走査方向拡大・主走査方向拡縮回路23の主走査方向拡縮部の回路ブロック図であって、この主走査方向拡縮部は、主走査方向拡縮率設定レジスタ51、加算器52、レジスタ53、論理積回路54、フリップフロップ回路55、主走査アドレス発生回路56、および分周回路57を備えている。
【0028】
主走査方向拡縮率設定レジスタ51は、拡大率あるいは縮小率に応じたCPU1からの設定データを保持する。加算器52は、主走査方向拡縮率設定レジスタ51からのデータとレジスタ53からのデータとを加算して、加算結果をレジスタ53に書き込むとともに、キャリーが発生したときにキャリー信号を論理積回路54およびレジスタ53に出力する。加算器52には、キャリーイン信号と分周回路57により分周されたクロック信号とが供給されており、キャリーイン信号はCPU1により図外のレジスタに適宜書き込まれたものである。レジスタ53は、加算器52からのデータを保持し、加算器52からのキャリー信号によりクリアされる。論理積回路54は、キャリーイン信号と加算器52からのキャリー信号とが共にハイレベルのときに、ハイレベルの信号をフリップフロップ回路55に出力する。フリップフロップ回路55は、分周回路57により分周されたクロック信号に同期して論理積回路54の出力を保持し、それを主走査アドレス発生回路56に出力する。主走査アドレス発生回路56は、CPU1により図外のレジスタに書き込まれた拡大フラグが1すなわちハイレベルのときには、フリップフロップ回路55からの信号がハイレベルのときに、分周回路57により分周されたクロック信号に同期して主走査アドレスを1ずつインクリメントし、その主走査アドレスをバッファメモリ22に出力する。フリップフロップ回路55からの信号がローレベルのときには、主走査アドレスをインクリメントせずに保持する。また主走査アドレス発生回路56は、CPU1により図外のレジスタに書き込まれた拡大フラグが0すなわちローレベルのときには、フリップフロップ回路55からの信号がハイレベルのときに、分周回路57により分周されたクロック信号に同期して主走査アドレスを1ずつインクリメントするが、その主走査アドレスをバッファメモリ22に出力しない。フリップフロップ回路55からの信号がローレベルのときには、主走査アドレスを1ずつインクリメントするとともに、その主走査アドレスをバッファメモリ22に出力する。この主走査アドレスは、初期設定値0からスタートし、1ラインの画像データを処理した時点で初期設定値0に戻る。分周回路57は、たとえばカウンタからなり、所定周期のクロック信号を9分周する。したがって、拡縮率が1の場合、副走査アドレス発生回路46から出力される副走査アドレスが9回変化する毎に、主走査アドレス発生回路56から出力される主走査アドレスが1回変化する。
【0029】
すなわち、バッファメモリ22は、カラー画像データを記憶する記憶手段を構成している。副走査方向縮小回路21R,21G,21Bは、主走査方向に配列された各ラインの画素列に対応するカラー画像データを、設定された縮小率に応じて画素列単位で適宜間引きながら記憶手段に記憶させることにより、画像を副走査方向に縮小させる副走査方向縮小手段を構成している。副走査方向拡大・主走査方向拡縮回路23の副走査方向拡大部は、記憶手段に記憶されたカラー画像データを、設定された拡大率に応じて画素列単位で適宜重複して読み出すことにより、画像を副走査方向に拡大させる副走査方向拡大手段を構成している。副走査方向拡大・主走査方向拡縮回路23の主走査方向拡縮部は、記憶手段に記憶されたカラー画像データを、設定された縮小率あるいは拡大率に応じて画素単位で適宜間引きあるいは重複して読み出すことにより、画像を主走査方向に縮小あるいは拡大させる主走査方向拡縮手段を構成している。
【0030】
次に、このように構成されたファクシミリ装置の動作の要点について説明する。コピーモードあるいはファクシミリ送信モードにおいては、読取部11のカラーCCDからの赤、青、緑各色のカラー画像信号が、ゲートアレイ7に内蔵されたA/D変換器によりたとえば各々8ビットのカラー画像データに変換され、シェーディング補正やγ補正が施された後、バッファメモリ22に入力される。このとき、副走査方向縮小回路21R,21G,21Bにより書き込みアドレスが発生され、使用者の操作部13のキー操作により設定された縮小率に応じて、副走査方向の間引きが行われる。
【0031】
たとえば、副走査方向縮小回路21Gの主走査アドレス発生回路37は、初期設定値が0であり、クロック信号に同期して、1ずつインクリメントされる。したがって、1ライン分のカラー画像データを処理する期間中、主走査アドレスは1ずつ増加する。一方、加算器32は、副走査方向縮小率設定レジスタ31に設定された縮小率に応じた設定データを、ラインスタート信号の立上がり毎に累積加算し、キャリーが発生した時点でキャリー信号をハイレベルにして論理積回路34の一方の入力端に出力する。このとき、論理積回路34の他方の入力端に入力されているラインスタート信号はハイレベルであるので、論理積回路34の出力がハイレベルになり、フリップフロップ回路35の出力もハイレベルになる。これにより副走査アドレス発生回路36が、バッファメモリ22に出力している副走査アドレスを所定値だけインクリメントする。したがって副走査アドレスは、加算器32からキャリー信号が出力されるまで、同一の値を維持することになり、その期間中、各ラインのカラー画像データがバッファメモリ22の同一副走査アドレスに対応する領域に順次オーバーライトされることから、縮小率に応じてラインが間引かれたことになる。もちろん、縮小率が1の場合は、加算器32のキャリーが毎回発生し、毎回副走査アドレスがインクリメントされるので、ラインの間引きは行われない。
【0032】
このような動作が、副走査方向縮小回路21R,21Bについても実行され、各色のカラー画像データが副走査方向に縮小された状態でバッファメモリ22に格納される。ただし、青色のカラー画像データの最初の8ライン分、および赤色のカラー画像データの最初の16ライン分は、無効データとして取り扱われるので、バッファメモリ22には格納されない。
【0033】
以上の動作により、バッファメモリ22には、図6に示すように各色のカラー画像データが格納される。図6の例では、1ラインが5120画素であり、バッファメモリ22として4MビットのDRAMを使用しており、19ビットのアドレスデータのうち、下位側の10ビットが主走査アドレスであって、上位側の9ビットが副走査アドレスである。図6からも明らかなように、副走査方向に一列に並ぶ画素の画像データは、主走査アドレスが相互に同一である。たとえば各ラインの第1画素目は、各色のカラー画像データともに、下位10ビットの主走査アドレスは0である。
【0034】
バッファメモリ22からのカラー画像データの読み出しに際しては、副走査方向拡大・主走査方向拡縮回路23により読み出しアドレスが発生され、バッファメモリ22から高域強調回路24にカラー画像データが供給される。このとき、高域強調回路24による処理に適した順序でカラー画像信号が読み出され、かつ、副走査方向の拡大および主走査方向の拡大、縮小が適宜行われる。
【0035】
読み出し時の副走査アドレスは副走査方向拡大・主走査方向拡縮回路23の副走査アドレス発生回路46により発生され、副走査方向縮小回路21R,21G,21Bの動作と同様に、加算器42からキャリー信号が出力されたときだけ、副走査アドレスが所定数ずつインクリメントされる。したがって、拡大率に応じて同一のラインのカラー画像データが重複して読み出され、副走査方向の拡大が行われることになる。もちろん、拡大率が1の場合、加算器42から毎回キャリー信号が出力され、重複した読み出しは行われない。ただし、副走査アドレス発生回路46の場合は、各色のカラー画像データを所定の順序で読み出す必要があるため、初期設定値の相互に異なる3個のレジスタを備えており、それら3個のレジスタが、各々3回ずつ順次副走査アドレスを出力する。
【0036】
読み出し時の主走査アドレスは副走査方向拡大・主走査方向拡縮回路23の主走査アドレス発生回路56により発生される。この主走査アドレス発生回路56は、分周回路57により9分周されたクロック信号に同期して動作するので、拡縮率が1の場合、副走査アドレスが9回変化する間に1回だけ変化する。また、拡大フラグのレベルに応じて、加算器52からキャリー信号が出力されたときに主走査アドレスをインクリメントする状態と、加算器52からキャリー信号が出力されたときに主走査アドレスを出力しない状態とに切り替わるので、各画素のカラー画像データの重複読み出しや間引きにより、主走査方向の拡縮が行われる。
【0037】
このような副走査方向拡大・主走査方向拡縮回路23によるバッファメモリ22からのカラー画像データの読み出しにより、たとえば図7に示すように、0,1400,2800,14000,15400,16800,3C000,3D400,3E800,1,1401,2801,14001,15401,16801,3C001,3D401,3E801,2,1402,2802,14002,15402,16802,3C002,3D402,3E802という順序で読み出しアドレスが生成され、赤、赤、赤、青、青、青、緑、緑、緑の順にカラー画像データが読み出される。
【0038】
これは、周辺画素に基づいて注目画素を補正するという高域強調回路24によるフィリタリング処理に適合した順序でカラー画像データを読み出すためであり、しかも、副走査方向に一列に並ぶ3個の画素の9個のカラー画像データを読み出すときには、0,1400,2800,14000,15400,16800,3C000,3D400,3E800というように、下位10ビットの主走査アドレスが全て同一(この例では0)であり、高速ページモードなどにより高速読み出しが可能である。なお、上記各アドレスは16進数で表現している。
【0039】
高域強調回路24により高域強調されたカラー画像データは、シアン、マゼンタ、イエロー各色のカラー画像データに適宜変換され、色補正、墨生成、下色除去、記録調整用のγ補正、あるいは誤差拡散などの各種の処理が施された後、DMAC9によりRAM3に転送される。
【0040】
なお、上記実施形態では、本発明の画像処理装置をファクシミリ装置に組み込んだが、本発明の画像処理装置は、ファクシミリ装置に限らず、プリンタ、イメージスキャナ、コピー機、あるいはそれらの複合機など、画像処理機能を有するあらゆる電子機器に組み込むことができる。
【0041】
【発明の効果】
以上説明したように請求項1に記載した発明の画像処理装置によれば、カラー画像データを記憶手段に記憶させながら副走査方向の縮小を行い、記憶手段からのカラー画像データの読み出し時以降に副走査方向の拡大ならびに主走査方向の縮小および拡大を行うので、副走査方向の拡大ならびに主走査方向の縮小および拡大を各色共通に処理できることから、製造コストを低減できる。しかも、拡大時の大量の画像データを記憶手段に記憶させる必要がないので、記憶手段の容量を削減できる。さらには、相互に独立にアクセス可能な記憶手段を各色毎に設けないので、このことからも製造コストを低減できる。
【0042】
また、請求項2に記載した発明の画像処理装置によれば、請求項1に記載の画像処理装置による効果に加えて、容易に画像を副走査方向に拡大できる。
【0043】
更に、請求項3に記載した発明の画像処理装置によれば、画像処理装置によれば、請求項1または請求項2に記載の画像処理装置による効果に加えて、容易に画像を主走査方向に縮小あるいは拡大できる。
【0044】
また、請求項4に記載した発明の画像処理装置によれば、請求項1ないし請求項3のいずれかに記載の画像処理装置による効果に加えて、主走査アドレスを一定値にしたまま副走査アドレスの値を変化させることにより、副走査方向に並ぶ画素の画像データを順次高速に読み出せることから、高域強調などのフィルタリング処理を高速に行える。
【図面の簡単な説明】
【図1】本発明に係る画像処理装置を備えたファクシミリ装置の回路ブロック図である。
【図2】本発明に係る画像処理装置の要部の回路ブロック図である。
【図3】本発明に係る画像処理装置に備えられた副走査方向縮小回路の回路ブロック図である。
【図4】本発明に係る画像処理装置に備えられた副走査方向拡大・主走査方向拡縮回路の副走査方向拡大部の回路ブロック図である。
【図5】本発明に係る画像処理装置に備えられた副走査方向拡大・主走査方向拡縮回路の主走査方向拡縮部の回路ブロック図である。
【図6】バッファメモリへの書き込みアドレスの説明図である。
【図7】バッファメモリからの読み出しアドレスの説明図である。
【符号の説明】
1 CPU
3 RAM
5 ROM
6 EEPROM
7 ゲートアレイ
9 DMAC
11 読取部
21R,21G,21B 副走査方向縮小回路
22 バッファメモリ
23 副走査方向拡大・主走査方向拡縮回路
24 高域強調回路
31 副走査方向縮小率設定レジスタ
32 加算器
33 レジスタ
34 論理積回路
35 フリップフロップ回路
36 副走査アドレス発生回路
37 主走査アドレス発生回路
41 副走査方向拡大率設定レジスタ
42 加算器
43 レジスタ
44 論理積回路
45 フリップフロップ回路
46 副走査アドレス発生回路
51 主走査方向拡縮率設定レジスタ
52 加算器
53 レジスタ
54 論理積回路
55 フリップフロップ回路
56 主走査アドレス発生回路
57 分周回路
Claims (4)
- カラー画像データを記憶する記憶手段を有する画像処理装置であって、
主走査方向に配列された各ラインの画素列に対応するカラー画像データを、設定された縮小率に応じて画素列単位で適宜間引きながら前記記憶手段に記憶させることにより、画像を副走査方向に縮小させる副走査方向縮小手段を、各色毎に備え、
副走査方向の拡大ならびに主走査方向の縮小および拡大は、前記記憶手段からのカラー画像データの読み出し時以降に行う構成としたことを特徴とする画像処理装置。 - 前記記憶手段に記憶されたカラー画像データを、設定された拡大率に応じて画素列単位で適宜重複して読み出すことにより、画像を副走査方向に拡大させる副走査方向拡大手段を、各色共通に1個備えた、請求項1に記載の画像処理装置。
- 前記記憶手段に記憶されたカラー画像データを、設定された縮小率あるいは拡大率に応じて画素単位で適宜間引きあるいは重複して読み出すことにより、画像を主走査方向に縮小あるいは拡大させる主走査方向拡縮手段を、各色共通に1個備えた、請求項1または請求項2に記載の画像処理装置。
- 前記記憶手段は、読出時に主走査アドレスを一定値にしたまま副走査アドレスの値を変化させることにより高速読出が可能なメモリからなり、
前記各色毎の副走査方向縮小手段は、縮小率が1の場合は画像データの間引きを行わず、かつ縮小率の値に係わらず、前記記憶手段に画像データを書き込むに際して、副走査方向に一直線上に並ぶ全ての画素の各色の画像データをそれぞれ1組として、各組毎に共通の主走査アドレスを発生させる、請求項1ないし請求項3のいずれかに記載の画像処理装置。
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