JPH09186853A - 画像処理装置及びその方法 - Google Patents
画像処理装置及びその方法Info
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- JPH09186853A JPH09186853A JP45996A JP45996A JPH09186853A JP H09186853 A JPH09186853 A JP H09186853A JP 45996 A JP45996 A JP 45996A JP 45996 A JP45996 A JP 45996A JP H09186853 A JPH09186853 A JP H09186853A
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Abstract
(57)【要約】
【課題】 画像品位の高い斜体画像を生成できない。
【解決手段】 ライン毎に入力された画像信号に対して
変倍部１０９にて画像の斜体処理を行う際に、制御部１
１１が画像信号をメモリに記憶する、その書込み開始ア
ドレスをライン毎に斜体角度（画像の傾き量）とその変
倍率に応じて変化させるように制御する。
変倍部１０９にて画像の斜体処理を行う際に、制御部１
１１が画像信号をメモリに記憶する、その書込み開始ア
ドレスをライン毎に斜体角度（画像の傾き量）とその変
倍率に応じて変化させるように制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、画像信号に対して
画像の斜体処理を行う画像処理装置及びその方法に関す
るものである。
画像の斜体処理を行う画像処理装置及びその方法に関す
るものである。
【０００２】
【従来の技術】従来より提案されている斜体処理の技術
では、ライン毎に入力される画像信号を記憶するメモリ
からの読み出し開始タイミングをＣＰＵでライン毎に制
御することで、所望の斜体出力を得ている。
では、ライン毎に入力される画像信号を記憶するメモリ
からの読み出し開始タイミングをＣＰＵでライン毎に制
御することで、所望の斜体出力を得ている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例では、画像の１ラインの時間間隔が短い高速な複写
機では、ＣＰＵで１ライン毎に読み出し開始タイミング
を変えることはできず、２ライン毎、或いは３ライン毎
にしか変えられないため、画像にぎざつきが発生してい
た。
来例では、画像の１ラインの時間間隔が短い高速な複写
機では、ＣＰＵで１ライン毎に読み出し開始タイミング
を変えることはできず、２ライン毎、或いは３ライン毎
にしか変えられないため、画像にぎざつきが発生してい
た。
【０００４】本発明は、上記課題を解決するために成さ
れたもので、画像品位の高い斜体画像を生成できる画像
処理装置及びその方法を提供することを目的とする。
れたもので、画像品位の高い斜体画像を生成できる画像
処理装置及びその方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の画像処理方法は、画像信号をライン毎に入
力し、入力された画像信号を記憶し、前記画像信号を記
憶する際に、書込み開始アドレスを制御する、各工程を
有し、画像の斜体処理を行うことを特徴とする。
に、本発明の画像処理方法は、画像信号をライン毎に入
力し、入力された画像信号を記憶し、前記画像信号を記
憶する際に、書込み開始アドレスを制御する、各工程を
有し、画像の斜体処理を行うことを特徴とする。
【０００６】また、上記目的を達成するために、本発明
の画像処理装置は、画像信号をライン毎に入力する入力
手段と、前記入力手段により入力された画像信号を記憶
する記憶手段と、前記記憶手段に画像信号を記憶する際
に、書込み開始アドレスを制御する制御手段とを有し、
画像の斜体処理を行うことを特徴とする。
の画像処理装置は、画像信号をライン毎に入力する入力
手段と、前記入力手段により入力された画像信号を記憶
する記憶手段と、前記記憶手段に画像信号を記憶する際
に、書込み開始アドレスを制御する制御手段とを有し、
画像の斜体処理を行うことを特徴とする。
【０００７】
【発明の実施の形態】以下、図面を参照しながら本発明
に係る実施の形態を詳細に説明する。
に係る実施の形態を詳細に説明する。
【０００８】（画像処理部の構成）図１は、デジタル・
フルカラー複写機の画像処理部の構成を示すブロック図
である。図において、３ラインＣＣＤ１０１は原稿から
の反射光を色分解して電気信号に変換する。Ａ／Ｄ変換
部１０２はＣＣＤ１０１からのアナログＲＧＢ信号をデ
ジタル信号に変換する。
フルカラー複写機の画像処理部の構成を示すブロック図
である。図において、３ラインＣＣＤ１０１は原稿から
の反射光を色分解して電気信号に変換する。Ａ／Ｄ変換
部１０２はＣＣＤ１０１からのアナログＲＧＢ信号をデ
ジタル信号に変換する。
【０００９】シェーディング補正部１０３はＣＣＤ１０
１の各画素の感度を補正し、光源の光量の傾きを補正す
る。また、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブル
ー）の信号はＡ／Ｄ変換部１０２から出力された８ビッ
トのデジタル画像信号である。ここで、ＣＣＤ１０１は
ＲＧＢ用のそれぞれ３つのＣＣＤラインセンサがある一
定距離をもって配置されている。このため、上述のデジ
タル画像信号は、この空間的ズレによって発生した時間
的なズレを持った信号となっている。そこで、３ライン
つなぎ部１０４において、この時間的ズレが補正され
る。
１の各画素の感度を補正し、光源の光量の傾きを補正す
る。また、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブル
ー）の信号はＡ／Ｄ変換部１０２から出力された８ビッ
トのデジタル画像信号である。ここで、ＣＣＤ１０１は
ＲＧＢ用のそれぞれ３つのＣＣＤラインセンサがある一
定距離をもって配置されている。このため、上述のデジ
タル画像信号は、この空間的ズレによって発生した時間
的なズレを持った信号となっている。そこで、３ライン
つなぎ部１０４において、この時間的ズレが補正され
る。
【００１０】入力マスキング部１０５はＣＣＤ１０１か
らのＲＧＢの分光特性を標準ＲＧＢ空間に補正するため
の演算を行う。
らのＲＧＢの分光特性を標準ＲＧＢ空間に補正するため
の演算を行う。
【００１１】ＬＯＧ変換部１０６はＲＡＭによって構成
されたルックアップテーブルであり、Ｒ（レッド）、Ｇ
（グリーン）、Ｂ（ブルー）の輝度信号がＣ（シア
ン）、Ｍ（マゼンタ）、Ｙ（イエロー）の濃度信号にそ
れぞれ変換される。
されたルックアップテーブルであり、Ｒ（レッド）、Ｇ
（グリーン）、Ｂ（ブルー）の輝度信号がＣ（シア
ン）、Ｍ（マゼンタ）、Ｙ（イエロー）の濃度信号にそ
れぞれ変換される。
【００１２】マスキング／ＵＣＲ部１０７は入力された
Ｃ（シアン）、Ｍ（マゼンタ）、Ｙ（イエロー）の濃度
信号からプリント記録用に使われるトナーの色にごりを
除去する演算を行うと共に、Ｂｋ（ブラック）信号を生
成する。
Ｃ（シアン）、Ｍ（マゼンタ）、Ｙ（イエロー）の濃度
信号からプリント記録用に使われるトナーの色にごりを
除去する演算を行うと共に、Ｂｋ（ブラック）信号を生
成する。
【００１３】Ｆ値補正部１０８は記録する濃度の指定に
合わせて濃度値（Ｆ値）を各色毎に補正するための補正
テーブルである。変倍部１０９は画像の大きさを変える
変倍回路である。
合わせて濃度値（Ｆ値）を各色毎に補正するための補正
テーブルである。変倍部１０９は画像の大きさを変える
変倍回路である。
【００１４】同期信号生成部１１０は後述する基本クロ
ックＶＣＬＫに基づいて図２に示す同期信号を生成す
る。図２において、ＬＳＹＮＣは１ライン（主走査）の
始めを表す同期信号である。ＲＶＥとＷＶＥは主走査同
期信号であり、変倍部１０９を制御するためのものであ
る。ＰＥは画像の１ページ（副走査）の有効区間を表す
信号である。Ｌ−ＩＮＴ及びＰ−ＩＮＴ信号については
更に後述する。
ックＶＣＬＫに基づいて図２に示す同期信号を生成す
る。図２において、ＬＳＹＮＣは１ライン（主走査）の
始めを表す同期信号である。ＲＶＥとＷＶＥは主走査同
期信号であり、変倍部１０９を制御するためのものであ
る。ＰＥは画像の１ページ（副走査）の有効区間を表す
信号である。Ｌ−ＩＮＴ及びＰ−ＩＮＴ信号については
更に後述する。
【００１５】制御部１１１は図３に示すように、本装置
の制御を司るマイクロコンピュータ（以下ＣＰＵ）３０
１、ＣＰＵ３０１を動作させるプログラムを格納したＲ
ＯＭ３０２、各種プログラムを実行する際に作業領域
（ワークエリア）として用いるＲＡＭ３０３、及びＣＰ
Ｕ３０１に接続される入出力ポート（以下Ｉ／Ｏポー
ト）３０４により構成されている。また、Ｒ／Ｅ＊信号
はＩ／Ｏポート３０４から出力される信号である。
の制御を司るマイクロコンピュータ（以下ＣＰＵ）３０
１、ＣＰＵ３０１を動作させるプログラムを格納したＲ
ＯＭ３０２、各種プログラムを実行する際に作業領域
（ワークエリア）として用いるＲＡＭ３０３、及びＣＰ
Ｕ３０１に接続される入出力ポート（以下Ｉ／Ｏポー
ト）３０４により構成されている。また、Ｒ／Ｅ＊信号
はＩ／Ｏポート３０４から出力される信号である。
【００１６】発振器１１２から出力されたクロックは分
周回路１１３で分周され、同期信号生成部１１０に基本
クロックＶＣＬＫとして出力される。
周回路１１３で分周され、同期信号生成部１１０に基本
クロックＶＣＬＫとして出力される。
【００１７】（変倍部の構成）次に、デジタル・フルカ
ラー複写機において、主走査方向の変倍は画像データの
変倍用メモリへの書き込みと、メモリからの読み出しを
制御することによって行われる。つまり、メモリから同
じ画像データを続けて読み出せば拡大したことになり、
メモリへ書き込む画像データを間引いて書き込めば縮小
したことになる。尚、本実施形態では、この変倍回路に
所定の回路を付加して斜体画像の形成も行える構成とな
っている。
ラー複写機において、主走査方向の変倍は画像データの
変倍用メモリへの書き込みと、メモリからの読み出しを
制御することによって行われる。つまり、メモリから同
じ画像データを続けて読み出せば拡大したことになり、
メモリへ書き込む画像データを間引いて書き込めば縮小
したことになる。尚、本実施形態では、この変倍回路に
所定の回路を付加して斜体画像の形成も行える構成とな
っている。
【００１８】図４は、本実施形態における変倍部の構成
を示すブロック図である。これは、図１の変倍部１０９
に相当する部分である。図４に示すようにＲＡＭ−Ｒ／
Ｗ部４０１、制御信号生成部Ａ４０２、制御信号生成部
Ｂ４０３、及び制御信号生成部Ｃ４０４により構成され
ている。以下、本実施の形態における変倍部の各部の構
成を順に説明する。
を示すブロック図である。これは、図１の変倍部１０９
に相当する部分である。図４に示すようにＲＡＭ−Ｒ／
Ｗ部４０１、制御信号生成部Ａ４０２、制御信号生成部
Ｂ４０３、及び制御信号生成部Ｃ４０４により構成され
ている。以下、本実施の形態における変倍部の各部の構
成を順に説明する。
【００１９】（ＲＡＭ−Ｒ／Ｗ部）まず、ＲＡＭ−Ｒ／
Ｗ部４０１について図５を用いて説明する。図５におい
て、ＳＲＡＭ５１２とＳＲＡＭ５１３の２つのＳＲＡＭ
に対して、交互に書込みと読み出しを行う。ＢＯＥ＊が
１でＡＯＥ＊が０の時にはＳＲＡＭ５１２から画像デー
タが読み出され、ＳＲＡＭ５１３には画像データが書き
込まれている。反対にＡＯＥ＊が１でＢＯＥ＊が０の時
にはＳＲＡＭ５１３から画像データが読み出され、ＳＲ
ＡＭ５１２には画像データが書き込まれている。ＢＯＥ
＊、ＡＯＥ＊の各信号は図８に示す制御信号生成部Ｃ４
０４のＪＫフロップフリップ８０８で生成され、１ライ
ン毎の同期信号ＬＳＹＮＣと図９に示す関係を有する。
つまり、ＳＲＡＭ５１２、５１３の読み出しと書き込み
を１ライン毎に交互に行う。
Ｗ部４０１について図５を用いて説明する。図５におい
て、ＳＲＡＭ５１２とＳＲＡＭ５１３の２つのＳＲＡＭ
に対して、交互に書込みと読み出しを行う。ＢＯＥ＊が
１でＡＯＥ＊が０の時にはＳＲＡＭ５１２から画像デー
タが読み出され、ＳＲＡＭ５１３には画像データが書き
込まれている。反対にＡＯＥ＊が１でＢＯＥ＊が０の時
にはＳＲＡＭ５１３から画像データが読み出され、ＳＲ
ＡＭ５１２には画像データが書き込まれている。ＢＯＥ
＊、ＡＯＥ＊の各信号は図８に示す制御信号生成部Ｃ４
０４のＪＫフロップフリップ８０８で生成され、１ライ
ン毎の同期信号ＬＳＹＮＣと図９に示す関係を有する。
つまり、ＳＲＡＭ５１２、５１３の読み出しと書き込み
を１ライン毎に交互に行う。
【００２０】また、ＪＫフリップフロップ８０８のリセ
ット端子に入力されているＣＰＵ−ＲＥＳＥＴ＊信号は
電源投入時ＣＰＵ３０１をリセットするために一旦０に
なる信号である。ＪＫフリップフロップ８０８のリセッ
ト端子に０が入力されると、ＢＯＥ＊は１に、ＡＯＥ＊
は０になる。
ット端子に入力されているＣＰＵ−ＲＥＳＥＴ＊信号は
電源投入時ＣＰＵ３０１をリセットするために一旦０に
なる信号である。ＪＫフリップフロップ８０８のリセッ
ト端子に０が入力されると、ＢＯＥ＊は１に、ＡＯＥ＊
は０になる。
【００２１】ＳＲＡＭ５１２、５１３のＷＥ＊端子には
それぞれＡＯＥ＊、ＢＯＥ＊信号とＷＣＫ信号をゲート
５１９、５２０で論理演算したものが入力されている。
これは、ＳＲＡＭへの画像データの書き込みを制御する
ためのものである。ＷＣＫは図６に示す制御信号生成部
Ａ４０２で生成される。
それぞれＡＯＥ＊、ＢＯＥ＊信号とＷＣＫ信号をゲート
５１９、５２０で論理演算したものが入力されている。
これは、ＳＲＡＭへの画像データの書き込みを制御する
ためのものである。ＷＣＫは図６に示す制御信号生成部
Ａ４０２で生成される。
【００２２】ＳＲＡＭ５１２、５１３を読み書きする際
のアドレスは１３ビットのカウンタ５０８、５０９で生
成される。カウンタ５０８は書込み時のアドレスを生成
するアップカウンタであり、カウンタ５０９は読み出し
時のアドレスを生成するためのアップカウンタである。
カウンタ５０８、５０９を動かすクロックはそれぞれＷ
ＣＫとＲＣＫであり、図６の制御信号生成部Ａ４０２で
生成される。
のアドレスは１３ビットのカウンタ５０８、５０９で生
成される。カウンタ５０８は書込み時のアドレスを生成
するアップカウンタであり、カウンタ５０９は読み出し
時のアドレスを生成するためのアップカウンタである。
カウンタ５０８、５０９を動かすクロックはそれぞれＷ
ＣＫとＲＣＫであり、図６の制御信号生成部Ａ４０２で
生成される。
【００２３】カウンタ５０９のロード値は、ＬＤ端子に
入力されたＲＶＥ＊信号が１の時に、レジスタ５２１に
設定した値がカウンタ５０９にロード値として設定され
る。またカウンタ５０８のロード値は、ＬＤ端子に入力
されたＷＶＥ＊信号が１の時に、ラッチ５０７の出力値
が設定される。ラッチ５０７に入力される値は、最初の
ライン時にはレジスタ５０５に設定されている値であ
り、それ以外のでは加算器５０４の出力値である。その
切り替えはセレクタ５０６によって行われ、そのセレク
タ５０６を制御する信号は図８に示す制御信号生成部Ｃ
４０４で生成されるＰ−ＩＮＴ信号である。
入力されたＲＶＥ＊信号が１の時に、レジスタ５２１に
設定した値がカウンタ５０９にロード値として設定され
る。またカウンタ５０８のロード値は、ＬＤ端子に入力
されたＷＶＥ＊信号が１の時に、ラッチ５０７の出力値
が設定される。ラッチ５０７に入力される値は、最初の
ライン時にはレジスタ５０５に設定されている値であ
り、それ以外のでは加算器５０４の出力値である。その
切り替えはセレクタ５０６によって行われ、そのセレク
タ５０６を制御する信号は図８に示す制御信号生成部Ｃ
４０４で生成されるＰ−ＩＮＴ信号である。
【００２４】また、加算器５０４はラッチ５０７の出力
値とセレクタ５０３の出力値を加算する。セレクタ５０
３の入力はレジスタ５０１、５０２に設定された値であ
り、そのセレクタ５０３を制御する信号は制御信号生成
部Ｂ４０３で生成されたＷＣＡＥ信号である。これによ
ってカウンタ５０８にロードされる値が順次増加し、１
ライン毎のＳＲＡＭ５１２、５１３への書き込み開始ア
ドレスが増加していき、斜体画像となる。
値とセレクタ５０３の出力値を加算する。セレクタ５０
３の入力はレジスタ５０１、５０２に設定された値であ
り、そのセレクタ５０３を制御する信号は制御信号生成
部Ｂ４０３で生成されたＷＣＡＥ信号である。これによ
ってカウンタ５０８にロードされる値が順次増加し、１
ライン毎のＳＲＡＭ５１２、５１３への書き込み開始ア
ドレスが増加していき、斜体画像となる。
【００２５】そして、斜体の角度はレジスタ５０１、５
０２に入れる値の大きさで決まる。レジスタ５０１、５
０２に入れた値が小さければ斜体の角度は小さく、レジ
スタ５０１、５０２に入れた値が大きければ斜体の角度
も大きくなる。
０２に入れる値の大きさで決まる。レジスタ５０１、５
０２に入れた値が小さければ斜体の角度は小さく、レジ
スタ５０１、５０２に入れた値が大きければ斜体の角度
も大きくなる。
【００２６】次に、セレクタ５０８、５０９は、ＳＲＡ
Ｍ５１２、５１３がそれぞれ書込み動作時には、アドレ
スとしてカウンタ５０８の出力が入力され、読みだし動
作時にはアドレスとしてカウンタ５０９の出力が入力さ
れるように、ＡＯＥ＊信号とＢＯＥ＊信号に従ってアド
レスを切り換えるためのセレクタである。
Ｍ５１２、５１３がそれぞれ書込み動作時には、アドレ
スとしてカウンタ５０８の出力が入力され、読みだし動
作時にはアドレスとしてカウンタ５０９の出力が入力さ
れるように、ＡＯＥ＊信号とＢＯＥ＊信号に従ってアド
レスを切り換えるためのセレクタである。
【００２７】５１４はトライ・ステイト・バッファであ
り、ＢＯＥ＊が１の時に出力がハイ・インピーダンスに
なる。これは、ＳＲＡＭ５１２の出力とＶin信号がぶつ
からないようにするためのものである。同様に、５１７
もトライ・ステイト・バッファであり、ＡＯＥ＊が１の
時に出力がハイ・インピーダンスになる。これは、ＳＲ
ＡＭ５１３の出力とＶin信号がぶつからないようにする
ためのものである。
り、ＢＯＥ＊が１の時に出力がハイ・インピーダンスに
なる。これは、ＳＲＡＭ５１２の出力とＶin信号がぶつ
からないようにするためのものである。同様に、５１７
もトライ・ステイト・バッファであり、ＡＯＥ＊が１の
時に出力がハイ・インピーダンスになる。これは、ＳＲ
ＡＭ５１３の出力とＶin信号がぶつからないようにする
ためのものである。
【００２８】また、５１８はセレクタであり、ＡＯＥ＊
信号の制御に従ってＳＲＡＭ５１２、５１３の出力のど
ちらかを選択してＶout 信号として出力する。
信号の制御に従ってＳＲＡＭ５１２、５１３の出力のど
ちらかを選択してＶout 信号として出力する。
【００２９】（制御信号生成部Ａ）次に、制御信号生成
部Ａ４０２について図６を用いて説明する。図６におい
て、６０３は４ビットのダウンカウンタであり、そのロ
ード値はレジスタ６０１に設定された値がＬＤ端子に１
が入力された時に設定される。ＣＬＲ端子には図８に示
す制御信号生成部Ｃ４０４で生成されたＬ−ＩＮＴ信号
が入力されている。Ｌ−ＩＮＴ信号は、図２に示すよう
に１ライン中のＷＶＥ信号の先頭１クロック分１になる
信号である。即ち、Ｌ−ＩＮＴ信号が１の時にカウンタ
６０３のカウント値は初期化され、ＣＯ端子からの出力
は１になり、ロード値が設定される。カウンタ６０３は
Ｅ端子に１が入力されている間に動作し、０が入力され
ている間は止まっている。そして、カウンタ６０３の値
が０になるとＣＯ端子から１が出力される。ＣＯ端子は
ＬＤ端子と接続されており、つまり、カウンタの値が０
になると、ＬＤ値がカウンタにロードされる。カウンタ
のＥ端子はゲート６０７の出力が入力され、Ｒ／Ｅ＊信
号が０の時にはＥ端子には常に１が入力される。Ｒ／Ｅ
＊信号は図３に示すＩ／Ｏポート３０４から出力された
信号であり、縮小と変倍時には１になり、拡大時には０
になる。
部Ａ４０２について図６を用いて説明する。図６におい
て、６０３は４ビットのダウンカウンタであり、そのロ
ード値はレジスタ６０１に設定された値がＬＤ端子に１
が入力された時に設定される。ＣＬＲ端子には図８に示
す制御信号生成部Ｃ４０４で生成されたＬ−ＩＮＴ信号
が入力されている。Ｌ−ＩＮＴ信号は、図２に示すよう
に１ライン中のＷＶＥ信号の先頭１クロック分１になる
信号である。即ち、Ｌ−ＩＮＴ信号が１の時にカウンタ
６０３のカウント値は初期化され、ＣＯ端子からの出力
は１になり、ロード値が設定される。カウンタ６０３は
Ｅ端子に１が入力されている間に動作し、０が入力され
ている間は止まっている。そして、カウンタ６０３の値
が０になるとＣＯ端子から１が出力される。ＣＯ端子は
ＬＤ端子と接続されており、つまり、カウンタの値が０
になると、ＬＤ値がカウンタにロードされる。カウンタ
のＥ端子はゲート６０７の出力が入力され、Ｒ／Ｅ＊信
号が０の時にはＥ端子には常に１が入力される。Ｒ／Ｅ
＊信号は図３に示すＩ／Ｏポート３０４から出力された
信号であり、縮小と変倍時には１になり、拡大時には０
になる。
【００３０】ここで、拡大時にはレジスタ６０１に０が
設定され、カウンタの値は常に０になるのでＣＯ端子か
らは常に１が出力される。そして、Ｒ／Ｅ＊信号は０な
のでゲート６０７の出力は１になり、よって、ゲート６
０６の入力は両方１になり、ゲート６０６の出力は０に
なる。ゲート６０６の出力が０ならばゲート６１０の出
力も０になるのでＷＣＫとＶＣＬＫは等しくなる。つま
り、拡大時にはライトアドレス用のカウンタ５０８への
クロックが間引かれることはない。
設定され、カウンタの値は常に０になるのでＣＯ端子か
らは常に１が出力される。そして、Ｒ／Ｅ＊信号は０な
のでゲート６０７の出力は１になり、よって、ゲート６
０６の入力は両方１になり、ゲート６０６の出力は０に
なる。ゲート６０６の出力が０ならばゲート６１０の出
力も０になるのでＷＣＫとＶＣＬＫは等しくなる。つま
り、拡大時にはライトアドレス用のカウンタ５０８への
クロックが間引かれることはない。
【００３１】また、縮小／等倍時にはゲート６０６の２
つの入力のうちどちらかに０が入力されるとＶＣＬＫが
間引かれ、間引かれたＶＣＬＫがＷＣＫとしてカウンタ
６０８に入力される。ゲート６０６の入力の１つはカウ
ンタ６０３のＣＯ端子の出力であり、カウンタ６０３の
ロード値であるレジスタ６０１の値によって間引かれ方
が変化する。つまり、変倍率によってレジスタ６０１値
を変化させ、その関係は縮小／等倍時には図１０に示す
ようになる。これは変倍率（Ｍ％）とレジスタ６０１の
値とは以下の関係になっていることを意味する。また、
拡大時にはレジスタ６０１の値は０を設定する。
つの入力のうちどちらかに０が入力されるとＶＣＬＫが
間引かれ、間引かれたＶＣＬＫがＷＣＫとしてカウンタ
６０８に入力される。ゲート６０６の入力の１つはカウ
ンタ６０３のＣＯ端子の出力であり、カウンタ６０３の
ロード値であるレジスタ６０１の値によって間引かれ方
が変化する。つまり、変倍率によってレジスタ６０１値
を変化させ、その関係は縮小／等倍時には図１０に示す
ようになる。これは変倍率（Ｍ％）とレジスタ６０１の
値とは以下の関係になっていることを意味する。また、
拡大時にはレジスタ６０１の値は０を設定する。
【００３２】レジスタ６０１の値＝整数部｛１／（Ｍ／
１００）｝−１ ゲート６０６の他方の入力はゲート６０７の出力であ
る。ゲート６０７に入力されているＲ／Ｅ＊信号が０の
時には加算器６０４の出力の反転がゲート６０７の出力
そのものとなる。つまり、加算器６０４のＣＯ端子から
１が出力された時にＶＣＬＫが間引かれ、間引かれたＶ
ＣＬＫがＷＣＫとしてカウンタ６０８に入力される。
１００）｝−１ ゲート６０６の他方の入力はゲート６０７の出力であ
る。ゲート６０７に入力されているＲ／Ｅ＊信号が０の
時には加算器６０４の出力の反転がゲート６０７の出力
そのものとなる。つまり、加算器６０４のＣＯ端子から
１が出力された時にＶＣＬＫが間引かれ、間引かれたＶ
ＣＬＫがＷＣＫとしてカウンタ６０８に入力される。
【００３３】１３ビットの加算器６０４はレジスタ６０
２に設定された値とラッチ６１３の出力を加算する。ラ
ッチ６１３の出力値は１ライン中のＷＶＥ信号の先頭１
クロック分０になる信号Ｌ−ＩＮＴ＊によって制御され
たセレクタ６０９の出力である。つまり、ＷＶＥの先頭
１クロック分は、レジスタ６０８に設定された値が４１
３から出力され、それ以後は１クロック前の４１３の出
力値とレジスタ６０２の値が加算器６０４で加算され
る。そして、加算器の値が８１９１を越えると、ＣＯ端
子から１が出力される。
２に設定された値とラッチ６１３の出力を加算する。ラ
ッチ６１３の出力値は１ライン中のＷＶＥ信号の先頭１
クロック分０になる信号Ｌ−ＩＮＴ＊によって制御され
たセレクタ６０９の出力である。つまり、ＷＶＥの先頭
１クロック分は、レジスタ６０８に設定された値が４１
３から出力され、それ以後は１クロック前の４１３の出
力値とレジスタ６０２の値が加算器６０４で加算され
る。そして、加算器の値が８１９１を越えると、ＣＯ端
子から１が出力される。
【００３４】レジスタ６０２に設定される値と変倍率
（Ｍ％）とは以下の関係になる。
（Ｍ％）とは以下の関係になる。
【００３５】レジスタ６０２の値＝小数部｛１／（Ｍ／
１００）｝×８１９２ ＲＣＫは、縮小／等倍時にはゲート６１５の１つの入力
であるＲ／Ｅ＊信号が１なので、ゲート６１５の出力は
０になり、結局、ＲＣＫはＶＣＬＫそのものとなる。拡
大時には、ゲート６１４の２つの入力のうち、どちらか
に０が入力された時にのみ、ＲＣＫはＶＣＬＫと同じに
なる。ゲート６１４の１つの入力はセレクタ６０５の出
力であり、これは拡大時にはＲＶＥ信号になり、縮小／
等倍時にはＷＶＥ信号となる。ゲート６１４の他方の入
力は、加算器６０４のＣＯ出力をインバータ６１２で反
転したものであり、つまり加算器６０４のＣＯ出力が１
の時にＲＣＫがＶＣＬＫと同じになる。ＲＣＫは図５の
カウンタ５０９に入力され、ＲＣＫ信号の立ち上がりエ
ッジでカウンタが増え、つまりＲＡＭからの読み出しア
ドレスが増加する。
１００）｝×８１９２ ＲＣＫは、縮小／等倍時にはゲート６１５の１つの入力
であるＲ／Ｅ＊信号が１なので、ゲート６１５の出力は
０になり、結局、ＲＣＫはＶＣＬＫそのものとなる。拡
大時には、ゲート６１４の２つの入力のうち、どちらか
に０が入力された時にのみ、ＲＣＫはＶＣＬＫと同じに
なる。ゲート６１４の１つの入力はセレクタ６０５の出
力であり、これは拡大時にはＲＶＥ信号になり、縮小／
等倍時にはＷＶＥ信号となる。ゲート６１４の他方の入
力は、加算器６０４のＣＯ出力をインバータ６１２で反
転したものであり、つまり加算器６０４のＣＯ出力が１
の時にＲＣＫがＶＣＬＫと同じになる。ＲＣＫは図５の
カウンタ５０９に入力され、ＲＣＫ信号の立ち上がりエ
ッジでカウンタが増え、つまりＲＡＭからの読み出しア
ドレスが増加する。
【００３６】（制御信号生成部Ｂ）次に、制御信号生成
部Ｂ４０３について図７を用いて説明する。この制御信
号生成部Ｂ４０３はＷＣＡＥ信号を生成する。ＷＣＡＥ
信号は図５におけるＲＡＭの書き込みアドレスのライン
毎の初期値を変えるために、加算器５０４の加算値をセ
レクタ５０３で切り替えるための制御信号である。
部Ｂ４０３について図７を用いて説明する。この制御信
号生成部Ｂ４０３はＷＣＡＥ信号を生成する。ＷＣＡＥ
信号は図５におけるＲＡＭの書き込みアドレスのライン
毎の初期値を変えるために、加算器５０４の加算値をセ
レクタ５０３で切り替えるための制御信号である。
【００３７】例えば、複写倍率５０％で３０度の斜体画
像を形成する場合を図１１を用いて考える。この場合、
１ライン毎にある決った値、オフセット（ＯＦＳ）づつ
画像をずらしていくことが必要であり、その値は以下の
式で算出できる。
像を形成する場合を図１１を用いて考える。この場合、
１ライン毎にある決った値、オフセット（ＯＦＳ）づつ
画像をずらしていくことが必要であり、その値は以下の
式で算出できる。
【００３８】 ＯＦＳ＝ｔａｎθ（度）×１００／複写倍率（％） ５０％、３０度の場合には ＯＦＳ＝ｔａｎ３０（度）×１００／５０（％） ≒１．１５４７ となり、１ライン毎に１．１５４７画素づつ画像をずら
していけばよいことになる。つまり、上述の場合、ＲＡ
Ｍの書き込みアドレスを１．１５４７ずつ加算していけ
ば良い。
していけばよいことになる。つまり、上述の場合、ＲＡ
Ｍの書き込みアドレスを１．１５４７ずつ加算していけ
ば良い。
【００３９】次式のようにＯＦＳの整数部分の加算値が
図５のレジスタ５０１に設定され、レジスタ５０２には
レジスタ５０１より１多い値が設定される。但し、斜体
角度が負の場合にはレジスタ５０１には補数を設定し、
レジスタ５０２にはレジスタ５０１より１少ない値を設
定する。
図５のレジスタ５０１に設定され、レジスタ５０２には
レジスタ５０１より１多い値が設定される。但し、斜体
角度が負の場合にはレジスタ５０１には補数を設定し、
レジスタ５０２にはレジスタ５０１より１少ない値を設
定する。
【００４０】レジスタ５０１＝整数部（ＯＦＳ） ＯＦＳの小数部分の加算は、図７の加算器７０２で行
う。加算器７０２は１３ビットの加算器なので、加算値
となるレジスタ７０１の値はＯＦＳの小数部分の８１９
２倍を設定する。つまり、レジスタ７０１の値は次式の
通りとなる。
う。加算器７０２は１３ビットの加算器なので、加算値
となるレジスタ７０１の値はＯＦＳの小数部分の８１９
２倍を設定する。つまり、レジスタ７０１の値は次式の
通りとなる。
【００４１】 レジスタ７０１＝小数部（ＯＦＳ）×８１９２ このレジスタ７０１の値も斜体の角度が負の時には上式
の値の補数を設定する。この場合には、加算器７０２の
端子の極性をゲート７０７で反転させるために１ビット
のレジスタ７０６に１を設定し、ＣＯ端子の出力の反転
がＷＣＡＥ信号になるようにする。逆に、斜体角度が正
の場合にはレジスタ７０６には０を設定しておく。
の値の補数を設定する。この場合には、加算器７０２の
端子の極性をゲート７０７で反転させるために１ビット
のレジスタ７０６に１を設定し、ＣＯ端子の出力の反転
がＷＣＡＥ信号になるようにする。逆に、斜体角度が正
の場合にはレジスタ７０６には０を設定しておく。
【００４２】レジスタ７０３は加算値の初期値であり、
通常は０を設定しておく。制御信号Ｐ−ＩＮＴによって
セレクタ７０４の出力は最初のラインの時のみレジスタ
７０３の値が選択され、それ以後は１ライン前の加算器
７０２の出力とレジスタ７０２の値が加算される。
通常は０を設定しておく。制御信号Ｐ−ＩＮＴによって
セレクタ７０４の出力は最初のラインの時のみレジスタ
７０３の値が選択され、それ以後は１ライン前の加算器
７０２の出力とレジスタ７０２の値が加算される。
【００４３】Ｐ−ＩＮＴ信号は図２に示すようにページ
の最初の１ラインだけ１になる信号であり、図４に示す
制御信号生成部Ｃ４０４で生成される。
の最初の１ラインだけ１になる信号であり、図４に示す
制御信号生成部Ｃ４０４で生成される。
【００４４】（制御信号生成部Ｃ）次に、制御信号生成
部Ｃ４０４について図８を用いて説明する。制御信号生
成部Ｃは既に述べたＬ−ＩＮＴ、Ｌ−ＩＮＴ＊、Ｐ−Ｉ
ＮＴ、ＡＯＥ＊、ＢＯＥ＊の各信号を生成する。図８に
おいて、８０１、８０２はＶＣＬＫに同期して動作する
フリップ・フロップであり、ＷＶＥ信号をＶＣＬＫで同
期をとった信号の反転信号と、その信号を１クロック遅
らせたものとをゲート８０３でアンドしたものであり、
図２に示すように１ライン毎に１クロック分だけ１にな
る信号である。また、Ｌ−ＩＮＴ＊信号はＬ−ＩＮＴ信
号をインバータ８０４で反転したものである。
部Ｃ４０４について図８を用いて説明する。制御信号生
成部Ｃは既に述べたＬ−ＩＮＴ、Ｌ−ＩＮＴ＊、Ｐ−Ｉ
ＮＴ、ＡＯＥ＊、ＢＯＥ＊の各信号を生成する。図８に
おいて、８０１、８０２はＶＣＬＫに同期して動作する
フリップ・フロップであり、ＷＶＥ信号をＶＣＬＫで同
期をとった信号の反転信号と、その信号を１クロック遅
らせたものとをゲート８０３でアンドしたものであり、
図２に示すように１ライン毎に１クロック分だけ１にな
る信号である。また、Ｌ−ＩＮＴ＊信号はＬ−ＩＮＴ信
号をインバータ８０４で反転したものである。
【００４５】８０５、８０６はＶＣＬＫに同期して動作
するリセット端子付きのフリップ・フロップであり、副
走査の画像の有効区間を示す同期信号ＰＥを、主走査の
同期信号ＬＳＹＮＣで同期をとった信号と、その信号を
更に１ラインおくらせたものとをゲート６０７でアンド
したものであり、図２に示すように１ページ毎に１ライ
ン分だけ１になる信号である。
するリセット端子付きのフリップ・フロップであり、副
走査の画像の有効区間を示す同期信号ＰＥを、主走査の
同期信号ＬＳＹＮＣで同期をとった信号と、その信号を
更に１ラインおくらせたものとをゲート６０７でアンド
したものであり、図２に示すように１ページ毎に１ライ
ン分だけ１になる信号である。
【００４６】８０８はＪＫフリップ・フロップであり、
ＬＳＹＮＣ信号の立ち上がりエッジが入力される毎に出
力の極性がトグルで変化する。その結果、図９に示すよ
うに１ライン毎に１と０が変わる信号となり、ＡＯＥ＊
とＢＯＥ＊は互いに逆の極性になっている。
ＬＳＹＮＣ信号の立ち上がりエッジが入力される毎に出
力の極性がトグルで変化する。その結果、図９に示すよ
うに１ライン毎に１と０が変わる信号となり、ＡＯＥ＊
とＢＯＥ＊は互いに逆の極性になっている。
【００４７】尚、本発明は『ホストコンピュータ、イン
タフェース、プリンタ等の』複数の機器から構成される
システムに適用しても、『複写機等の』１つの機器から
なる装置に適用しても良い。また、本発明はシステム或
いは装置にプログラムを供給することによって実施され
る場合にも適用できることは言うまでもない。この場
合、本発明に係るプログラムを格納した記憶媒体が本発
明を構成することになる。そして、該記憶媒体からその
プログラムをシステム或いは装置に読み出すことによっ
て、そのシステム或いは装置が、予め定められた仕方で
動作する。
タフェース、プリンタ等の』複数の機器から構成される
システムに適用しても、『複写機等の』１つの機器から
なる装置に適用しても良い。また、本発明はシステム或
いは装置にプログラムを供給することによって実施され
る場合にも適用できることは言うまでもない。この場
合、本発明に係るプログラムを格納した記憶媒体が本発
明を構成することになる。そして、該記憶媒体からその
プログラムをシステム或いは装置に読み出すことによっ
て、そのシステム或いは装置が、予め定められた仕方で
動作する。
【００４８】
【発明の効果】以上説明したように本発明によれば、画
像品位の高い斜体画像を生成することが可能となる。
像品位の高い斜体画像を生成することが可能となる。
【００４９】
【図１】実施の形態における画像処理装置の構成を示す
ブロック図である。
ブロック図である。
【図２】図１に示す同期信号生成部における信号のタイ
ミングチャートである。
ミングチャートである。
【図３】図１に示す制御部の構成を示すブロック図であ
る。
る。
【図４】図１に示す変倍部の構成を示すブロック図であ
る。
る。
【図５】図４に示すＲＡＭ−Ｒ／Ｗ部の構成を示すブロ
ック図である。
ック図である。
【図６】図４に示す制御信号生成部Ａの構成を示すブロ
ック図である。
ック図である。
【図７】図４に示す制御信号生成部Ｂの構成を示すブロ
ック図である。
ック図である。
【図８】図４に示す制御信号生成部Ｃの構成を示すブロ
ック図である。
ック図である。
【図９】ＡＯＥ＊信号、ＢＯＥ＊信号を説明するための
図である。
図である。
【図１０】変倍率とレジスタ６０１の設定値との対応を
示す図である。
示す図である。
【図１１】斜体角度と変倍率による斜体画像を説明する
ための図である。
ための図である。
１０１ ３ラインＣＣＤ １０２ Ａ／Ｄ変換部 １０３ シェーディング補正部 １０４ ３ラインつなぎ部 １０５ 入力マスキング部 １０６ ＬＯＧ変換部 １０７ マスキング／ＵＣＲ部 １０８ Ｆ値補正部 １０９ 変倍部 １１０ 同期信号生成部 １１１ 制御部 １１２ 発振器 １１３ 分周回路
Claims (6)
- 【請求項１】 画像信号をライン毎に入力する入力手段
と、 前記入力手段により入力された画像信号を記憶する記憶
手段と、 前記記憶手段に画像信号を記憶する際に、書込み開始ア
ドレスを制御する制御手段とを有し、 画像の斜体処理を行うことを特徴とする画像処理装置。 - 【請求項２】 前記制御手段は、書込み開始アドレスを
ライン毎に移動量と変倍率に応じて変化させることを特
徴とする請求項１記載の画像処理装置。 - 【請求項３】 前記画像の移動量は、画像の傾き量であ
ることを特徴とする請求項２記載の画像処理装置。 - 【請求項４】 画像信号をライン毎に入力し、 入力された画像信号を記憶し、 前記画像信号を記憶する際に、書込み開始アドレスを制
御する、 各工程を有し、 画像の斜体処理を行うことを特徴とする画像処理方法。 - 【請求項５】 前記制御工程は、書込み開始アドレスを
ライン毎に移動量と変倍率に応じて変化させることを特
徴とする請求項４記載の画像処理方法。 - 【請求項６】 前記画像の移動量は、画像の傾き量であ
ることを特徴とする請求項５記載の画像処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP45996A JPH09186853A (ja) | 1996-01-08 | 1996-01-08 | 画像処理装置及びその方法 |
| US08/777,091 US6137921A (en) | 1996-01-08 | 1996-12-30 | Image processing apparatus and method for performing image inclination |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP45996A JPH09186853A (ja) | 1996-01-08 | 1996-01-08 | 画像処理装置及びその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186853A true JPH09186853A (ja) | 1997-07-15 |
Family
ID=11474394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP45996A Withdrawn JPH09186853A (ja) | 1996-01-08 | 1996-01-08 | 画像処理装置及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186853A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7349123B2 (en) | 2004-03-24 | 2008-03-25 | Lexmark International, Inc. | Algorithms and methods for determining laser beam process direction position errors from data stored on a printhead |
| US7375738B2 (en) | 2004-03-24 | 2008-05-20 | Lexmark International, Inc. | Electronic systems and methods for reducing laser beam process direction position errors |
-
1996
- 1996-01-08 JP JP45996A patent/JPH09186853A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7349123B2 (en) | 2004-03-24 | 2008-03-25 | Lexmark International, Inc. | Algorithms and methods for determining laser beam process direction position errors from data stored on a printhead |
| US7375738B2 (en) | 2004-03-24 | 2008-05-20 | Lexmark International, Inc. | Electronic systems and methods for reducing laser beam process direction position errors |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |