JPH10134177A - 画像処理装置及びその方法 - Google Patents

Abstract

(57)【要約】 【課題】 斜体処理によるぎざつきを防止し、良好な斜
体処理を可能とする。 【解決手段】 ライン毎に入力される画像信号を記憶す
るＳＲＡＭ７０７，７０８と、ＳＲＡＭ７０７，７０８
から画像信号をライン毎に読み出すアドレスカウンタ７
０３と、ＳＲＡＭ７０７，７０８から読み出された画像
信号を補間処理する補間演算部１０５と、アドレスカウ
ンタ７０３による画像信号の読み出し開始位置及び補間
演算部による画像信号の補間率を画像の移動量及び変倍
率に応じて制御する補間率生成部１０６とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像信号に対して
画像の移動及び変倍処理を行う画像処理装置及びその方
法に関するものである。

【０００２】

【従来の技術】デジタル複写機の如く、原稿画像を光電
的に読み取って得た画像信号を電気的に処理する装置に
おいて、原稿画像を傾けて出力する斜体処理が提案され
ている。

【０００３】本出願人も、特開昭６２−２３２２５９号
公報、特開昭６３−１９９５６８号公報に記載の如く、
上述した斜体処理を提案している。

【０００４】これら公報に記載された斜体処理は、ライ
ン毎に入力する画像信号を記憶するメモリからの読み出
し開始タイミング或いはアドレスを１又は複数ライン単
位に変化させていくことにより所望の斜体出力を得てい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来例では、画像を１ライン処理する時間間隔が短い高速
な複写機の場合、読み出し開始タイミング或いはアドレ
スを１ライン毎に変えることはできず、２ライン毎或い
は３ライン毎にしか変えられないため、出力画像にぎざ
つきが発生していた。

【０００６】このぎざつきは、画像信号に対して拡大処
理を行った場合に、特にぎざつきが強調されてしまい、
好ましいものではなかった。

【０００７】本発明は上記課題を解決するためになされ
たもので、斜体処理によるぎざつきを防止し、良好な斜
体処理を可能とする画像処理装置及びその方法を提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ライン毎に入力される画像信号を記憶す
る記憶手段と、前記記憶手段からの読み出し開始位置又
は前記記憶手段への書き込み開始位置を画像の移動量及
び変倍率に応じて制御する制御手段とを有し、画像の移
動及び変倍処理を行うことを特徴とする。

【０００９】また、上記目的を達成するために、本発明
は、ライン毎に入力される画像信号を記憶手段に記憶
し、前記記憶手段からの読み出し開始位置又は前記記憶
手段への書き込み開始位置を画像の移動量及び変倍率に
応じて制御し、画像の移動及び変倍処理を行うことを特
徴とする。

【００１０】

【発明の実施の形態】以下、図面を参照しながら本発明
に係る実施の形態を詳細に説明する。

【００１１】（画像処理部）図１は、デジタル・フルカ
ラー複写機の画像処理部の構成を示す概略ブロック図で
ある。同図において、１０１は赤（Ｒ）、緑（Ｇ）及び
青（Ｂ）のフィルタを備えた３本のＣＣＤラインセンサ
で構成され、原稿からの反射光を色分解して電気信号に
変換した後、アナログＲＧＢ信号を出力する３ラインＣ
ＣＤである。１０２はＣＣＤ１０１からのアナログＲＧ
Ｂ信号をそれぞれデジタルＲＧＢ信号に変換するＡ／Ｄ
変換部である。

【００１２】１０３はシェーディング補正部であり、Ｃ
ＣＤ１０１の各画素の感度の不均一や光源の光量の傾き
等に起因するシェーディング歪を補正するものである。
同図において、Ｒ，Ｇ，Ｂとして示した信号はＡ／Ｄ変
換部１０２から出力された各８ビットのデジタル画像信
号である。

【００１３】ここで、ＣＣＤ１０１はＲ，Ｇ，Ｂ用のそ
れぞれ３つのＣＣＤラインセンサがある一定距離をもっ
て配置されている。そのため、出力されるデジタル画像
信号は３本のＣＣＤラインセンサの空間的ズレによって
発生した時間的なズレを持った信号となっている。そこ
で、１０４に示す３ラインつなぎ部においてこの時間的
ズレが補正される。

【００１４】１０５は入力マスキング部であり、ＣＣＤ
１０１のＲＧＢの分光特性を標準のＲＧＢ空間に補正す
るための演算を行う。１０６はＬＯＧ変換部であり、Ｒ
ＡＭに書き込まれたルックアップテーブルによって構成
され、Ｒ，Ｇ，Ｂの輝度信号をそれぞれＣ（シアン）、
Ｍ（マゼンタ）、Ｙ（イエロー）の濃度信号に変換す
る。

【００１５】１０７はマスキング／ＵＣＲ部であり、入
力されたＣ，Ｍ，Ｙの濃度信号からプリント記録用に使
われるトナーの色にごりを除去すると共にＢｋ（ブラッ
ク）信号を生成する。１０８はＦ値補正部であり、指定
された濃度に合わせて濃度値（Ｆ値）を各色毎に補正す
るための補正テーブルで構成される。

【００１６】１０９は変倍部であり、画像の大きさを任
意に変える変倍回路で構成される。１１２は画像を処理
する基本クロックＶＣＬＫを生成するための発振器であ
り、その出力を分周回路１１３で分周したものがＶＣＬ
Ｋとなる。

【００１７】１１１は制御部であり、本装置の制御を司
るマイクロコンピュータ（ＣＰＵ）、ＣＰＵを動作させ
るプログラムを格納したＲＯＭ、各種プログラムを実行
する際にワークエリアとして用いるＲＡＭ、及びＣＰＵ
に接続され制御される入出力ポート（Ｉ／Ｏポート）で
構成される。図中のＲ／Ｅ＊信号はこのＩ／Ｏポートか
ら出力された信号である。

【００１８】１１０は同期信号生成部であり、図２に示
すような各種同期信号を生成する。図２において、ＬＳ
ＹＮＣは１ライン（主走査）の始めを表す同期信号であ
る。ＲＶＥ及びＷＶＥは主走査同期信号であり、変倍部
１０９を制御するためのものである。ＰＥは画像の１ペ
ージ（副走査）の有効区間を表す信号である。また、Ｐ
−ＩＮＴ信号については更に後述する。

【００１９】本デジタル・フルカラー複写機において、
主走査方向の変倍は変倍部１０９に設けられた画像デー
タの変倍用メモリへの書き込みと、メモリからの読み出
しを制御することで行われる。つまり、メモリから同じ
画像データを続けて読み出せば拡大したことになり、メ
モリへ画像データを間引いて書き込めば縮小したことに
なる。

【００２０】（変倍部１０９）図３は、第１の実施形態
における変倍部１０９の詳細な構成を示すブロック図で
あり、図１に示す変倍部１０９に相当する部分である。

【００２１】図３において、２０１，２０４，２０８は
それぞれＲ／Ｅ＊信号に応じて出力を切り換えるセレク
タである。このＲ／Ｅ＊信号は制御部１１１のＩ／Ｏポ
ートから出力された信号であり、縮小と等倍時には
“１”である、拡大時には“０”である。各セレクタに
よって画像信号の流れを拡大時とそれ以外の時とで変え
ている。つまり、拡大時（Ｒ／Ｅ＊信号“０”）には、
セレクタ１０１、ＲＡＭ−Ｒ／Ｗ部２０３、セレクタ２
０４、補間演算部２０５、セレクタ２０８、ゲート２０
９の順で画像信号が流れる。また、縮小と等倍時（Ｒ／
Ｅ＊信号“１”）には、セレクタ２０４、補間演算部２
０５、セレクタ２０１、ＲＡＭ−Ｒ／Ｗ信号２０３、セ
レクタ２０８、ゲート２０９の順で画像信号が流れる。

【００２２】ゲート２０９は無効画像をカットするため
のもので、後述する無効画像制御部２０７からのＰＶＧ
Ｔ信号によって制御される。ＲＡＭ−Ｒ／Ｗ部２０３は
内蔵のＳＲＡＭ２１０への画像データの読み出しと書き
込みを行う。アドレスロード値生成部２０２はＲＡＭ−
Ｒ／Ｗ部２０３によるＳＲＡＭ２１０からのデータの読
み出し／書き込みを行う際のアドレスを、ライン毎の開
始アドレスである１３ビットのロード値ＣＬＤとして生
成する。

【００２３】補間演算部２０５は画像データに対して補
間演算を行い、補間率生成部２０６はその補間演算の際
の４ビットの補間率ＰＲＡＴＥ＜３．．０＞を生成す
る。

【００２４】信号セレクタ部（Ａ）２１１はＲＡＭ−Ｒ
／Ｗ部２０３とアドレスロード値生成部２０２との間の
信号をＲ／Ｅ＊信号に応じて制御する。同様に、信号セ
レクタ部（Ｂ）２１２はアドレスロード値生成部２０２
に入力される信号をＲ／Ｅ＊信号に応じて制御する。

【００２５】ここで、図３に示す各部の詳細な構成及び
動作について以下に説明する。

【００２６】（ＲＡＭ−Ｒ／Ｗ部２０３）ＲＡＭ−Ｒ／
Ｗ部２０３の詳細な説明を図４を用いて行う。ＲＡＭ−
Ｒ／Ｗ部２０３に内蔵されるＳＲＡＭ２１０はＳＲＡＭ
−Ａ３０８とＳＲＡＭ−Ｂ３０７の２つのＳＲＡＭから
なり、これら２つのＳＲＡＭに対して、交互に書き込み
と読み出しが行われる。具体的には、ＢＯＥ＊が“１”
でＡＯＥ＊が“０”の時にＳＲＡＭ−Ｂ３０７から画像
データが読み出され、ＳＲＡＭ−Ａ３０８には画像デー
タが書き込まれている。一方、ＡＯＥ＊が“１”でＢＯ
Ｅ＊が“０”の時にＳＲＡＭ−Ａ３０８から画像データ
が読み出され、ＳＲＡＭ−Ｂ３０７には画像データが書
き込まれている。ＢＯＥ＊、ＡＯＥ＊の信号はＪＫフリ
ップフロップ３０４で生成され、１ライン毎の同期信号
ＳＬＹＮＣに従って図５に示すような関係で生成され
る。つまり、ＳＲＡＭ−Ａ３０８とＳＲＡＭ−Ｂ３０７
に対して読み出しと書き込みが１ライン毎に交互に行わ
れる。

【００２７】ＪＫフリップフロップ３０４のリセット端
子に入力されるＣＰＵ−ＲＥＳＥＴ＊信号は電源投入時
に制御部１１１内のＣＰＵをリセットするために一旦
“０”になる信号である。ＪＫフリップフロップ３０４
のリセット端子に“０”が入力されるとＢＯＥ＊は
“１”に、ＡＯＥ＊は“０”になる。

【００２８】また、ＳＲＡＭ３０７（３０８）のＷＥ＊
端子にはそれぞれＡＯＥ＊、ＢＯＥ＊信号とＷＣＫ信号
をゲート３１０（３０９）で論理演算したものが入力さ
れている。これは、ＳＲＡＭ３０７（３０８）への画像
データの書き込みを制御するためである。また、ＷＣＫ
は図３に示す補間率生成部２０６から入力される。

【００２９】ＳＲＡＭ３０７（３０８）を読み書きする
際のアドレスは１３ビットカウンタ３０２，３０３で生
成される。カウンタ３０２は書込み時のアドレスを生成
するアップカウンタであり、カウンタ３０３は読み出し
時のアドレスを生成するためのアップカウンタである。
カウンタ３０２，３０３を動かすクロックはそれぞれＷ
ＣＫとＲＣＫであり、図３に示す補間率生成部２０６で
作られる。

【００３０】このカウンタ３０２には、ＬＤ端子に入力
されるＷ−ＬＤ信号が“１”の時に、ＷＣＬＤの値がロ
ード値として設定される。また、カウンタ３０３には、
ＬＤ端子に入力されたＲ−ＬＤ信号が“１”の時に、Ｒ
ＣＬＤの値がロード値として設定される。カウンタ３０
２，３０３はそれぞれＥ端子に入力されるＷＶＥ信号と
ＲＶＥ信号が“１”の時に動作し、“０”の時にはカウ
ント動作が停止する。従って、カウンタ３０３へのＲＣ
ＬＤの値を変化させることで、ＳＲＡＭ３０８，３０７
の読み出し開始アドレスを変化させることができ、更に
カウンタ３０２へのＷＣＬＤの値を変化させることで、
ＳＲＡＭ３０８，３０８の書き込み開始アドレスを変化
させることができる。

【００３１】このように、拡大時には読み出し開始アド
レスを変化させ、また縮小／等倍時には書き出し開始ア
ドレスを変化させることにより、図６に示すような斜体
機能が達成できる。

【００３２】尚、読み出し開始アドレスを変化させる
か、書き出し開始アドレスを変化させるかの切り換え
は、図３におけるアドレスロード値生成部２０２から出
力されるカウンタロード値ＣＬＤが信号セレクタ部
（Ａ）１１１でＲ／Ｅ＊信号に応じて選択され、ＲＣＬ
Ｄとして出力されるか、ＷＣＬＤとして出力されるかに
よって行われる。

【００３３】図４に示すセレクタ３０５，３０６は、Ｓ
ＲＡＭ３０８又は３０７が書き込み動作時には、アドレ
スとしてカウンタ３０２の出力が入力され、読み出し動
作時にはアドレスとしてカウンタ３０３の出力が入力さ
れるように、ＡＯＥ＊信号とＢＯＥ＊信号に従って入力
アドレスを切り換えるためのセレクタである。

【００３４】また、トライ・ステイト・バッファ３１１
にはセレクタ２０１からの画像信号Ｖ1 が入力され、Ｂ
ＯＥ＊が“１”の時に出力はハイ・インピーダンスにな
る。これはＳＲＡＭ−Ａ３０８の出力とトライ・ステイ
ト・バッファ３１１の出力が衝突しないようにするため
のものである。同様に、トライ・ステイト・バッファ３
１４にもセレクタ２０１からの画像信号Ｖ1 が入力さ
れ、ＡＯＥ＊が“１”の時に出力はハイ・インピーダン
スになる。これはＳＲＡＭ−Ｂ３０７の出力とトライ・
ステイト・バッファ３１４の出力が衝突しないようにす
るためのものである。

【００３５】セレクタ３１５はＳＲＡＭ−Ａ３０８が読
み出し状態にある時にはＳＲＡＭ−Ａ３０８からバッフ
ァ３１６を介して入力されるデータを選択し、またＳＲ
ＡＭ−Ｂ３０７が読み出し状態にある時にはＳＲＡＭ−
Ｂ３０７からバッファ３１７を介して入力されるデータ
を選択し、Ｖ2 として出力するためのものである。

【００３６】（無効画像制御部２０７）次に、無効画像
制御部２０７の詳細な説明を図７を用いて行う。まずア
ドレスロード値生成部１０２から入力されるＶ−ＥＮＢ
１、Ｖ−ＥＮＢ２、ＳＴＡＲＴの各信号のＯＲ信号がＪ
Ｋフリップ・フロップ４０２に入力され、Ｖ−ＥＮＢ
１、Ｖ−ＥＮＢ２、ＳＴＡＲＴのうちどれか１つでも
“１”になるとＰＶＧＴ信号は“１”になり、Ｖ−ＥＮ
Ｂ１、Ｖ−ＥＮＢ２、ＳＴＡＲＴの全信号が“０”の時
にＲ−ＬＤ信号が“１”になるとＰＶＧＴ信号は“０”
になる。フリップ・フロップ４０１は回路の遅延を合わ
せるためのものである。また、ゲート４０３はＲ／Ｅ＊
信号が“１”の時に（縮小／等倍等）、ＰＶＧＴが
“１”になるようにするためのものである。

【００３７】（アドレスロード値生成部２０２）図８
は、アドレスロード値生成部２０２の詳細な構成を示す
図である。同図において、５０６はアドレスロード値Ｃ
ＬＤとしてＹ端子から出力するデータを、Ａ，Ｂ，Ｃに
入力されるデータの中から選択するためのセレクタであ
る。図９はセレクタ５０６のａ，ｂ，ｃ端子に入力され
る制御入力と選択されるＹ出力との関係を示す図であ
る。そのセレクト信号であるＳＴＡＲＴ、ＣＭＰ１、Ｃ
ＭＰ２の各信号はセレクト信号生成部５０７で生成され
る。Ｂ，Ｃに入力されるデータは制御部１１１内のＣＰ
Ｕによって予めレジスタ５０８とレジスタ５０９に設定
されている値である。

【００３８】一方、Ａに入力されるデータはレジスタ５
０３に設定された画像の１ライン目の値であり、それ以
降のラインでは加算器５０２の出力である。この切り換
えはＰ−ＩＮＴ信号によってセレクタ５０４で行われ
る。図１０は、図１に示す同期信号生成部１１０内に設
けられているＰ−ＩＮＴ信号生成回路の構成を示す図で
ある。この回路は、図２に示すように画像の最初の１ラ
イン分だけ“１”になるＰ−ＩＮＴ信号を生成する。即
ち、ＣＰＵ−ＲＥＳＥＴ＊が電源投入直後、１回“０”
になり、フリップ・フロップ６０１，６０２を初期化
し、これによりＰ−ＩＮＴ信号は最初“０”となり、そ
の後、ＰＥ信号が発生するまで“０”のままである。そ
して、ＰＥ信号の発生時に、フリップ・フロップ６０１
のＱ出力及びフリップ・フロップ６０２のＱ＊出力がそ
れぞれ“１”となり、次のＬＳＹＮＣの入力まで、ゲー
ト６０３から“１”が出力される。

【００３９】図８に戻り、加算器５０２の出力は端子Ａ
と端子Ｂの加算結果（２６ビット）である。この加算器
５０２のＢ端子に入力される値はラッチ５０５に保持さ
れている１ライン前のセレクタ５０４の出力データ（２
６ビット）である。一方、Ａ端子にはＣＡＥ信号が
“１”の時にはレジスタ５０１に設定された値が入力さ
れ、またＣＡＥ信号が“０”の時には“０”が入力され
る。つまり、ＣＡＥ信号が“０”の時には加算器の出力
は増加せず、加算されないのと同様の結果になる。尚、
ＣＡＥ信号は図３に示す補間率生成部２０６で作られ
る。

【００４０】また、図８に示すＳＴＡＲＴ信号は後述す
る図１１に示す回路でＭ−ＶＥ信号の先頭１画素分だけ
“１”になるように生成され、その時図８のセレクタ５
０６の出力がＡ端子に入力されるラッチ５０５からの２
６ビットデータのうちの上位１３ビットのデータにな
る。即ち、ＳＴＡＲＴ信号が画像の頭で１画素分“１”
になり、図４に示すカウンタ３０３又は３０２に１ライ
ン毎のスタートアドレスがロードされる。尚、どちらの
カウンタのロード値になるかは、図３に示す信号セレク
タ部（Ａ）２１１によってＲ／Ｅ＊信号に応じて選択さ
れる。また、信号セレクタ部（Ａ）２１１については図
１３を用いて後に詳細に説明する。

【００４１】これにより、拡大時には１ライン毎にＲＡ
Ｍ−Ｒ／Ｗ部２０３に与える読み出し開始アドレスをず
らし、縮小／等倍時には書き込み開始アドレスをずらす
ことが可能となり、画像位置がずれることで斜体画像と
なる。

【００４２】斜体の角度は、アドレス加算値である図８
に示すレジスタ５０１に入れる値の大きさで決まる。レ
ジスタ５０１に入れた値が小さければ斜体の角度は小さ
く、レジスタ５０１に入れた値が大きければ斜体の角度
も大きくなる。具体的には、斜体角度をθとすると、８
１９２×ｔａｎθがレジスタ５０１に入れる値となる。
また、角度がマイナスの時にはレジスタ５０１に入れる
値を負の数（補数）にすれば良い。

【００４３】図１１は、図８に示すセレクト信号生成部
５０７の詳細な構成を示す図である。図１１において、
Ｍ−Ａｄｒは図３に示すＲＡＭ−Ｒ／Ｗ部２０３で生成
される１３ビットのリードアドレス値Ｒ−Ａｄｒ或いは
ライトアドレス値Ｗ−Ａｄｒが図３に示す信号セレクタ
部（Ａ）２１１でセレクトされた信号である。

【００４４】Ｍ−Ａｄｒはコンパレータ７０５のＡ端子
に入力され、Ｂ端子に入力されるレジスタ７０１の値と
比較され、等しくなるとＨｉｔ１信号が発生する。レジ
スタ７０７のビット０のＣＭＰＥ１信号はＨｉｔ１信号
による回路制御を許可するか禁止するかを制御し、ＣＭ
ＰＥ１信号が“０”の時には禁止、ＣＭＰＥ１信号が
“１”の時には許可となる。ＣＭＰ１信号が“１”の時
に、図８に示すセレクタ５０６のＹ端子からの出力はＢ
端子に入力される信号になる。そして、レジスタ７０７
のビット１のＶＥＮＢ１信号はＣＭＰ１信号が“１”に
なった時、画像を有効にするか無効にするかの切り換え
信号（Ｖ−ＥＮＢ１）となり、“１”の時有効にし、
“０”の時無効にする。

【００４５】同様に、Ｍ−Ａｄｒがレジスタ７０２に設
定したアドレスと等しくなったことをコンパレータ７０
６が検出するとＨｉｔ２信号を発生する。レジスタ７０
８のビット０のＣＭＰＥ２信号はＨｉｔ２信号による回
路制御を許可するか禁止するかを制御し、ＣＭＰＥ２信
号が“０”の時には禁止、ＣＭＰＥ２信号が“１”の時
には許可となる。そして、レジスタ７０８のビット１の
ＶＥＮＢ２信号はＣＭＰ２信号が“１”になった時、画
像を有効にするか無効にするかの切り換え信号（Ｖ−Ｅ
ＮＢ２）となり、“１”の時有効にし、“０”の時無効
にする。

【００４６】また、セレクト信号生成部５０７のＶ−Ｅ
ＮＢ１，Ｖ−ＥＮＢ２，ＳＴＡＲＴ，Ｒ−ＬＤは図７に
示す無効画像制御部２０７に入力され、例えばＣＭＰＥ
１が“１”、Ｖ−ＥＮＢ１が“１”、レジスタ３０１の
設定値が“１０”、ＣＭＰＥ２が“１”、Ｖ−ＥＮＢ２
が“０”、レジスタ３０２の設定値が“３０００”の
時、図１２に示すように、リードアドレスが［１０］か
ら［３０００］の間だけ図７に示す無効画像制御部２０
７のＰＶＧＴ信号が“１”になり、これにより、図３に
示すゲート２０９でＰＶＧＴ信号が“１”の区間の画像
データＶOUT の値が“０”になる。この時、図８に示す
レジスタ５０８及び５０９はセレクタ信号生成部５０７
のレジスタ７０１，７０２の設定値より“１”だけ大き
い値、即ち“１１”と“３００１”に設定しておく。

【００４７】（信号セレクタ部（Ａ）２１１）図１３
は、図３に示す信号セレクタ部（Ａ）２１１の詳細な構
成を示すブロック図である。同図において、８０１，８
０２，８０３，８０４，８０５はセレクタであり、Ｓ端
子の入力が“０”の時には出力端子ＹからはＡ端子の信
号が出力され、Ｓ端子の入力が“１”の時には出力端子
ＹからはＢ端子の信号が出力される。また、８０１，８
０４，８０５は１３ビットのセレクタであり、８０２と
８０３は１ビットのセレクタである。そして、セレクタ
８０１，８０２，８０３，８０４，８０５のＳ端子には
それぞれＲ／Ｅ＊信号が入力されている。

【００４８】８０６，８０７はインバータであり、ＷＶ
Ｅ信号，ＲＶＥ信号をそれぞれ反転してＷＶＥ＊信号，
ＲＶＥ＊信号を出力する。また、８０８，８０９は１３
ビットのレジスタである。

【００４９】これにより、図１４に示す論理に従ってそ
れぞれの信号がセレクトされる。

【００５０】（信号セレクタ部（Ｂ）２１２）図１５
は、図３に示す信号セレクタ部（Ｂ）２１２の詳細な構
成を示すブロック図である。同図において、９０１，９
０２は１ビットのセレクタであり、Ｓ端子の入力が
“０”の時には出力端子ＹからはＡ端子の信号が出力さ
れ、Ｓ端子の入力が“１”の時には出力端子ＹからはＢ
端子の信号が出力される。そして、９０１，９０２のＳ
端子にはそれぞれＲ／Ｅ＊信号が入力されている。

【００５１】これにより、図１６に示す論理に従ってそ
れぞれの信号がセレクトされる。

【００５２】（補間演算部２０５）図１７は、補間演算
部２０５の詳細な構成を示すブロック図である。補間演
算部２０５は変倍の倍率に応じた４ビットの補間率ＰＲ
ＡＴＥ＜３．．０＞を図３に示す補間率生成部２０６か
ら受け取り、その補間率に従って２画素間のデータの線
形補間演算を行い、演算結果の値をＶ４として出力す
る。

【００５３】図１７において、１００３，１００４，１
００５，１００６はセレクタであり、補間率ＰＲＡＴＥ
＜３．．０＞の各ビットにより制御される。また、１０
０７，１００８，１００９，１０１０は加算器であり、
加算器１００７，１００８，１００９のＡ端子の入力デ
ータとＢ端子の入力データと出力データの関係は、 出力データ＝（Ａ入力データ＋Ｂ入力データ）／２ であり、加算器１０１０のＡ端子の入力データ、Ｂ端子
の入力データ、及び出力データＶ4 の関係は、 出力データ＝（Ａ入力データ＋Ｂ入力データ＋１）／２ である。

【００５４】各々のセレクタ及び加算器に入力されるデ
ータＸ，Ｙは、図３に示すセレクタ２０４からの入力デ
ータＶ3 を１クロック遅らせたデータと２クロック遅ら
せたデータである。１００１，１００２は図１８に示す
ラッチ付きフリップ・フロップであり、具体的には、図
１９に示すようにフリップ・フロップ１１０１とセレク
タ１１０２で定義される。即ち、図１７において、Ｄａ
ｔａ−Ｒｅｑ信号が“１”になると、ＶＣＬＫの立ち上
がりでＶ3 の新しいデータがフリップ・フロップ１００
１，１００２から出力されるが、Ｄａｔａ−Ｒｅｑ信号
が“０”の時は出力されるデータは変化しない。

【００５５】この回路構成によるＶ4 とデータＸ，Ｙ、
補間率ＰＲＡＴＥとの関係は次式のようになる。

【００５６】Ｖ4 ＝Ｘ×（１５−ＰＲＡＴＥ＋１）／１
６＋Ｙ×（ＰＲＡＴＥ）／１６ （補間率生成部２０６）図２０は、４ビットの補間率Ｐ
ＲＡＴＥ＜３．．０＞を生成する補間率生成部２０６の
詳細な構成を示すブロック図である。同図において、１
２０１はセレクタであり、Ｒ／Ｅ＊信号が“１”の時
（縮小、等倍時）にはＶＥ信号はＷＶＥ信号となり、
“０”の時（拡大時）にはＶＥ信号はＲＶＥ信号にな
る。

【００５７】１２０２は４ビットカウンタであり、ＣＬ
Ｒ端子にはＶＥ信号とＶＣＬＫ信号によって生成される
Ｌ−ＩＮＴ信号が入力されている。即ち、ＶＥ信号の入
力時にフリップ・フロップ１２２１のＱ＊出力と、フリ
ップ・フロップ１２２２のＱ出力がそれぞれ“０”とな
り、これにより、ゲート１２２３からはＬ−ＩＮＴ信号
が出力される。従って、Ｌ−ＩＮＴ信号は１ラインの最
初の１画素分“１”になる信号である。４ビットカウン
タ１２０２のＣＬＲ端子に“１”が入力されるとカウン
ト値は初期化され、ＲＣ端子からの出力は“０”にな
り、カウンタ１２０２のロード値としてレジスタ１２０
３の値が設定される。１２０５は１３ビットの加算器で
あり、加算結果が“８１９１”を越えると、ＣＯ端子か
らの出力（キャリー信号）が“１”になる。ＶＥ信号が
“１”の区間においてこのキャリー信号が“１”になる
と、Ｄａｔａ−Ｒｅｑ信号が“１”になり、図３に示す
補間演算部２０５に入力される。また、この時、ゲート
回路１２１６からＲＣＫ信号がＲＡＭ−Ｒ／Ｗ部２０３
へ出力される。従って、このＲＣＫ信号によりＲＡＭ−
Ｒ／Ｗ部２０３の各ＳＲＡＭ３０８，３０７より変倍率
に応じたタイミングで画像信号の読み出しが行われ、主
走査方向に関する変倍処理が実行される。

【００５８】１２０６はセレクタであり、ラインの先頭
で１画素分“０”になるＬ−ＩＮＴ＊信号によって制御
され、Ｌ−ＩＮＴ＊信号が“０”の時にはＡ端子の入力
が出力され、Ｌ−ＩＮＴ＊信号が“１”の時にはＢ端子
の入力が出力される。

【００５９】ここで、縮小時と等倍時にレジスタ１２０
３に設定される値（ｎ）、レジスタ１２０４に設定され
る値（Ｘ）及び倍率（Ｍ％）の間の関係は図２１に示す
ようになっている。尚、拡大時には、 Ｍ（％）＝８１９２００／Ｘ の関係になっており、レジスタ１２０３に設定される値
（ｎ）は“０”である。また、レジスタ１２０８の値は
補間率ＰＲＡＴＥ＜３．．０＞のライン毎の初期値であ
り、セレクタ１２１０の制御入力としてＰ−ＩＮＴが入
力され、１ページ（副走査）の最初だけレジスタ１２０
８の値がセレクタ１２１０から出力される。

【００６０】レジスタ１２０９の値（ＯＦＳＴ）は補間
率ＰＲＡＴＥ＜３．．０＞のオフセット値であり、ＯＦ
ＳＴ、倍率（Ｍ）及び斜体角度（θ）の間の関係は次の
ようになっている。

【００６１】 ＯＦＳＴ＝８１９２００／Ｍ（％）×ｔａｎθ 図２２は、その補間率ＰＲＡＴＥ＜３．．０＞の画素毎
の値の変化を示す図である。図の例は、拡大倍率（Ｍ）
が４００％で、斜体角度が４５度の場合であり、上述の
ように、レジスタ１２０４に設定される値（Ｘ）と、レ
ジスタ１２０９の値（ＯＦＳＴ）の値はそれぞれ次のよ
うになる。また、レジスタ１２０８の値は通常“０”の
固定値である。

【００６２】 Ｘ＝８１９２００／Ｍ（％） ＝８１９２００／４００ ＝２０４８ ＯＦＳＴ＝８１９２００／Ｍ（％）×ｔａｎθ ＝８１９２００／４００×ｔａｎ４５ ＝２０４８ 図２２に示す１３０１は有効画像範囲であり、左端が１
ラインの先頭を表している。□の画素は拡大する前の画
素を表し、○の画素は拡大の補間演算で得られた画素を
表している。この例では、４００％の拡大なので□の画
素１つに対して○の画素が３つ作られ４倍に画素を増や
している様子を表している。□と○の中の数字は補間率
ＰＲＡＴＥ＜３．．０＞の１０進数での値を表してい
る。

【００６３】まず、画素Ｐは画像の１ページ（副走査）
の最初で、かつ１ライン（主走査）の最初なので、図２
０に示すセレクタ１２０６の制御信号Ｌ−ＩＮＴ＊は
“０”であり、そのＡ端子の入力が選択され、またセレ
クタ１２１０の制御信号Ｐ−ＩＮＴは“１”であり、そ
のＢ端子の入力が選択され、画素Ｐの補間率は初期値で
あるレジスタ１２０８の値そのものとなり、“０”であ
る。

【００６４】次に、画素Ｐ1 の補間率は初期値０にレジ
スタ１２０４の値（Ｘ＝２０４８）を加算器１２０５で
加算した値（２０４８）の上位４ビットの値であり、
“４”になる。また同様に、画素Ｐ2 の補間率はＰ1 の
フリップ・フロップ１２０７の出力値（２０４８）とレ
ジスタ１２０４の値（Ｘ＝２０４８）を加算器１２０５
で加算した値（４０９６）の上位４ビットの値であり
“８”になる。このようにして補間率は変化し、画素Ｑ
になると加算器１２０５は１周して“０”に戻る。図２
３は、各画素に関するフリップ・フロップ１２０７の出
力値と補間率との関係を示す図である。

【００６５】ここで、画素Ｐの画像データをＶ（Ｐ）、
画素Ｑの画像データをＶ（Ｑ）とし、画素Ｐ1 〜Ｐ3 の
各画像データをそれぞれＶ（Ｐ1 ）〜Ｖ（Ｐ3 ）とする
と、以下のように画像データは補間率ＰＲＡＴＥ
（３．．０）から生成される。この演算は上述したよう
に、図１７に示す補間演算部で行われ、その結果生成さ
れる画像データは図１７に示すＶ4 に相当する。

【００６６】 Ｖ（Ｐ） ＝Ｖ（Ｐ）×１＋Ｖ（Ｑ）×０＝Ｖ（Ｐ） Ｖ（Ｐ1 ）＝Ｖ（Ｐ）×（３／４）＋Ｖ（Ｑ）×（１／
４） Ｖ（Ｐ2 ）＝Ｖ（Ｐ）×（１／２）＋Ｖ（Ｑ）×（１／
２） Ｖ（Ｐ3 ）＝Ｖ（Ｐ）×（１／４）＋Ｖ（Ｑ）×（３／
４） 次に、図２２に示す画素Ｓ1 は次のラインの先頭であ
り、その補間率は、Ｐ−ＩＮＴが“０”であるので、画
素Ｐの時のフリップ・フロップ１２１１の出力値（０）
とレジスタ１２０９の値（ＯＦＳＴ＝２０４８）を加算
器１２１２で加算した値（２０４８）の上位４ビットの
値、即ち“４”となる。また同様に、画素Ｓ2 の補間率
は、画素Ｓ1 の時のフリップ・フロップ１２１１の出力
値（２０４８）とレジスタ１２０９の値（ＯＦＳＴ＝２
０４８）を加算器１２１２で加算した値（４０９６）の
上位４ビットの値、即ち“８”となる。以下同様にし
て、各画素に対する補間率が決定される。

【００６７】このように、加算器１２１２からの出力は
ライン毎の補間率の初期値となり、ライン毎に補間率の
初期値がレジスタ１２０９の値（ＯＦＳＴ）ずつ変化す
ることになる。従って、斜体時に補間率ＰＲＡＴＥ＜
３．．０＞の値も画像と同様に、ライン毎に斜体角度に
応じてずらしていくことが可能となる。

【００６８】また、加算器１２１２の加算結果が“８１
９１”を越えると、ＣＯ端子からの出力（キャリー信
号）が“１”になる。Ｐ−ＩＮＴ信号が“０”の区間に
おいて、このキャリー信号が“１”になるとＣＡＥ信号
が“１”になり、図３に示すアドレスロード値生成部２
０２に入力される。

【００６９】そして、レジスタ１２１３は加算器１２１
２からのキャリー信号の極性を制御するためのもので、
このレジスタ１２１３の値が“１”であればキャリー信
号の極性はゲート１２１５で反転される。この制御は斜
体角度の方向に応じて行われる。

【００７０】尚、本発明は複数の機器（例えば、ホスト
コンピュータ，インタフェイス機器，リーダ，プリンタ
など）から構成されるシステムに適用しても、一つの機
器からなる装置（例えば、複写機，ファクシミリ装置な
ど）に適用してもよい。

【００７１】また、本発明の目的は前述した実施形態の
機能を実現するソフトウェアのプログラムコードを記録
した記憶媒体を、システム或いは装置に供給し、そのシ
ステム或いは装置のコンピュータ（ＣＰＵ若しくはＭＰ
Ｕ）が記憶媒体に格納されたプログラムコードを読出し
実行することによっても、達成されることは言うまでも
ない。

【００７２】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。

【００７３】プログラムコードを供給するための記憶媒
体としては、例えばフロッピーディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。

【００７４】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部又は全部
を行い、その処理によって前述した実施形態の機能が実
現される場合も含まれることは言うまでもない。

【００７５】更に、記憶媒体から読出されたプログラム
コードが、コンピュータに挿入された機能拡張ボードや
コンピュータに接続された機能拡張ユニットに備わるメ
モリに書込まれた後、そのプログラムコードの指示に基
づき、その機能拡張ボードや機能拡張ユニットに備わる
ＣＰＵなどが実際の処理の一部又は全部を行い、その処
理によって前述した実施形態の機能が実現される場合も
含まれることは言うまでもない。

【００７６】

【発明の効果】以上説明したように、本発明によれば、
変倍処理を伴う斜体処理においても、画像にぎざつきの
ない、画像品位の高い画像出力を得ることが可能とな
る。

【００７７】更に、補間回路は変倍処理に用いる回路を
そのまま用いることが可能なので、大きなコストアップ
なしに、実現することが可能である。

【００７８】

【図面の簡単な説明】

【図１】デジタル・フルカラー複写機の画像処理部の構
成を示す概略ブロック図である。

【図２】同期信号生成部で生成される各種同期信号のタ
イミングチャートである。

【図３】第１の実施形態における変倍部の詳細な構成を
示すブロック図である。

【図４】図３に示すＲＡＭ−Ｒ／Ｗ部の詳細な構成を示
す図である。

【図５】１ライン毎の同期信号ＳＬＹＮＣに従って生成
される信号ＢＯＥ＊、ＡＯＥ＊の関係を示す図である。

【図６】斜体処理された出力画像を示す図である。

【図７】図３に示す無効画像制御部の詳細な構成を示す
ブロック図である。

【図８】図３に示すアドレスロード値生成部の詳細な構
成を示すブロック図である。

【図９】図８に示すセレクタのａｂｃ制御入力とＹ出力
との関係を示す図である。

【図１０】同期信号生成部内のＰ−ＩＮＴ信号生成回路
の構成を示す図である。

【図１１】図８に示すセレクト信号生成部の詳細な構成
を示す図である。

【図１２】無効画像制御部のＰＶＧＴ信号による制御を
示す図である。

【図１３】図３に示す信号セレクタ部（Ａ）の詳細な構
成を示すブロック図である。

【図１４】図３に示す信号セレクタ部（Ａ）のセレクト
論理を示す図である。

【図１５】図３に示す信号セレクタ部（Ｂ）の詳細な構
成を示すブロック図である。

【図１６】図３に示す信号セレクタ部（Ｂ）のセレクト
論理を示す図である。

【図１７】図３に示す補間演算部の詳細な構成を示すブ
ロック図である。

【図１８】ラッチ付きフリップ・フロップを示す図であ
る。

【図１９】図１８に示すラッチ付きフリップ・フロップ
の詳細を示す図である。

【図２０】図３に示す補間率生成部の詳細な構成を示す
ブロック図である。

【図２１】設定される値（Ｘ）及び倍率（Ｍ％）の間の
関係を示す図である。

【図２２】補間率の画素毎の値の変化を示す図である。

【図２３】各画素に関するフリップ・フロップの出力値
と補間率を示す図である。

【符号の説明】

２０２ リードアドレス・ロード値生成部 ２０３ ＲＡＭ−Ｒ／Ｗ部 ２０５ 補間演算部 ２０６ 補間率生成部 ２０７ 無効画像制御部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ライン毎に入力される画像信号を記憶す
   る記憶手段と、 前記記憶手段からの読み出し開始位置又は前記記憶手段
   への書き込み開始位置を画像の移動量及び変倍率に応じ
   て制御する制御手段とを有し、 画像の移動及び変倍処理を行うことを特徴とする画像処
   理装置。
2. 【請求項２】 前記制御手段は、更に画像の補正率に応
   じて制御することを特徴とする請求項１記載の画像処理
   装置。
3. 【請求項３】 前記画像の移動量は画像の傾き量である
   ことを特徴とする請求項１記載の画像処理装置。
4. 【請求項４】 ライン毎に入力される画像信号を記憶手
   段に記憶し、 前記記憶手段からの読み出し開始位置又は前記記憶手段
   への書き込み開始位置を画像の移動量及び変倍率に応じ
   て制御し、 画像の移動及び変倍処理を行うことを特徴とする画像処
   理方法。
5. 【請求項５】 前記制御工程は、更に画像の補正率に応
   じて制御することを特徴とする請求項４記載の画像処理
   方法。
6. 【請求項６】 前記画像の移動量は画像の傾き量である
   ことを特徴とする請求項４記載の画像処理方法。