JPH0832793A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ぎざつきのない高品位な画像出力可能な斜体
処理を行なうこと。 【構成】 ライン毎に入力される画像信号を記憶するＳ
ＲＡＭ７０７，７０８と、ＳＲＡＭ７０７，７０８から
画像信号をライン毎に読出すアドレスカウンタ７０３
と、ＳＲＡＭ７０７，７０８から読出された画像信号を
補間処理する補間演算部１０５と、アドレスカウンタ７
０３による画像信号の読出し開始位置及び補間演算部に
よる画像信号の補間率を画像の移動量及び変倍率に応じ
て制御する補間率生成部１０６とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像信号に対して画像の
移動及び変倍処理を行なう画像処理装置に関するもので
ある。

【０００２】

【従来の技術】デジタル複写機の如く、原稿画像を光電
的に読取って得た画像信号を電気的に処理する装置にお
いて、原稿画像を傾けて出力する斜体処理が提案されて
いる。

【０００３】本出願人も、特開昭６２−２３２２５９号
公報，特開昭６３−１９９５６８号公報に記載の如く、
前述の如くの斜体処理を提案している。

【０００４】これら公報に記載の斜体処理は、ライン毎
に入力する画像信号を記憶するメモリからの読出し開始
タイミング或いはアドレスを１又は複数ライン単位に変
化させていくことにより所望の斜体出力を得ている。

【０００５】

【発明が解決しようとする課題】しかし、画像の１ライ
ンの時間間隔が短い高速な複写機では、読出し開始タイ
ミング或いはアドレスを１ライン毎に変えることはでき
ず、２ライン毎あるいは３ライン毎にしか変えられない
ため画像にぎざつきが発生していた。

【０００６】このぎざつきは、画像信号に対して拡大処
理を行った場合には、ぎざつきが強調されてしまい、好
ましいものではなかった。

【０００７】

【課題を解決するための手段】本発明は以上の点に鑑み
てなされたもので、斜体処理による画像のぎざつきを防
止し、良好な斜体処理を可能とするものであり、詳しく
は、ライン毎に入力される画像信号を記憶する記憶手段
と、前記記憶手段から画像信号をライン毎に読出す読出
手段と、前記記憶手段から読出された画像信号を補間処
理する処理手段と、前記読出手段による画像信号の読出
し開始位置及び前記処理手段による画像信号の補間率を
画像の移動量及び変倍率に応じて制御する制御手段とを
有する画像処理装置を提供するものである。

【０００８】

【実施例】以下、図面を参照して本発明を詳細に説明す
る。

【０００９】図１はデジタル・フルカラー複写機の画像
処理回路のブロック図である。９０１は赤（Ｒ）、緑
（Ｇ）及び青（Ｂ）のフィルタを備えた３本のＣＣＤラ
インセンサを有し原稿からの反射光を色分解して電気信
号に変換してアナログＲＧＢ信号を出力する３ラインＣ
ＣＤである。９０２はＣＣＤ９０１からのアナログＲＧ
Ｂ信号を夫々デジタルＲＧＢ信号に変換するＡ／Ｄ変換
部である。

【００１０】シェーディング補正部９０３は、ＣＣＤ９
０１の各画素の感度の不均一や光源の光量の傾き等に起
因するシェーディング歪を補正するものである。同図に
おいて、Ｒ、Ｇ、Ｂとして示した信号はＡ／Ｄ変換部９
０２から出力された各８ビットのデジタル画像信号であ
る。

【００１１】ＣＣＤ９０１は、Ｒ、Ｇ、Ｂ用のそれぞれ
３つのＣＣＤラインセンサが、ある一定距離をもって配
置されている。従って、このデジタル画像信号は、この
３本のＣＣＤラインセンサの空間的ズレによって発生し
た時間的なズレを持った信号となっている。３ラインつ
なぎ部９０４においてこの時間的ズレが補正される。

【００１２】入力マスキング部９０５は、ＣＣＤ９０１
のＲＧＢの分光特性を標準ＲＧＢ空間に補正するための
演算を行う。

【００１３】ＬＯＧ変換部９０６はＲＡＭによって構成
されたルックアップテーブルであり、Ｒ、Ｇ、Ｂの輝度
信号がそれぞれＣ（シアン）、Ｍ（マゼンタ）、Ｙ（イ
エロー）の濃度信号に変換される。

【００１４】マスキング／ＵＣＲ部９０７は、入力され
たＣ、Ｍ、Ｙの濃度信号からプリント記録用に使われる
トナーの色にごりを除去する演算と、Ｂｋ（ブラック）
信号を生成する。

【００１５】Ｆ値補正部９０８は、プリントする濃度の
指定に合わせて濃度値（Ｆ値）を各色ごとに補正するた
めの補正テーブルであり、変倍部９０９は画像の大きさ
を変える変倍回路である。９１２は画像を処理する基本
クロックＶＣＬＫを生成するための発振器であり、その
出力を分周回路９１３で分周したものがＶＣＬＫとな
る。

【００１６】制御部９１１は本装置の制御を司るマイク
ロコンピュータ（以下ＣＰＵ）と、ＣＰＵを動作させる
プログラムを格納したＲＯＭ、各種プログラムを実行す
るワークエリアとして用いるＲＡＭと、ＣＰＵに接続さ
れる入出力ポート（以下Ｉ／Ｏポート）からなる。Ｒ／
Ｅ＊信号はこのＩ／Ｏポートから出力された信号であ
る。

【００１７】同期信号生成部９１０は、図２に示す各種
同期信号を生成する。ＬＳＹＮＣは１ライン（主走査）
の始めを表す同期信号である。ＲＶＥとＷＶＥは主走査
同期信号であり、変倍部９０９を制御するためのもので
ある。ＰＥは画像の１ページ（副走査）の有効区間を表
す信号である。

【００１８】本デジタル・フルカラー複写機において主
走査方向の変倍は、変倍部９０９に設けられた画像デー
タの変倍用メモリへの書き込みと、メモリからの読み出
しを制御することで行われる。つまり、メモリから同じ
画像データを続けて読み出せば拡大したことになり、メ
モリへ画像データを間引いて書き込めば縮小したことに
なる。本デジタル・フルカラー複写機の機能において、
図３のように原稿画像をななめ出力する斜体機能がある
が、これは上述の変倍機能に用いた、メモリから画像デ
ータを読み出すタイミングをずらすことで実現してい
る。具体的には変倍部９０９においてメモリからの読み
だしを制御するＲＶＥ信号の発生タイミングを制御部９
１１で図４のように各ライン毎に変えればいい。

【００１９】（変倍部９０９）図５は本発明を適用した
変倍部９０９の一実施例のブロック図である。これは、
図１の変倍部９０９に相当する部分である。

【００２０】図５において１０１、１０４、１０８はＲ
／Ｅ＊信号に応じて出力を切り換えるセレクタである。
Ｒ／Ｅ＊信号は制御部９１１のＩ／Ｏポートから出力さ
れた信号であり、縮小と等倍時には１になり、拡大時に
は０になる。このセレクタによって画像信号の流れを拡
大時とそれ以外の時とで変えている。つまり、拡大時
（Ｒ／Ｅ＊信号は０）にはセレクタ１０１、ＲＡＭ−Ｒ
／Ｗ部１０３、セレクタ１０４、補間演算部１０５、セ
レクタ１０８、ゲート１０９の順で画像信号が流れる。
そして、縮小／等倍時（Ｒ／Ｅ＊信号は１）にはセレク
タ１０４、補間演算部１０５、セレクタ１０１、ＲＡＭ
−Ｒ／Ｗ部１０３、セレクタ１０８、ゲート１０９の順
で画像信号が流れる。

【００２１】ゲート１０９は無効画像をカットするため
のゲートであり、無効画像制御部１０７からのＰＶＧＴ
信号によって制御される。

【００２２】ＲＡＭ−Ｒ／Ｗ部１０３は内蔵のＳＲＡＭ
１１０への画像データの読み出しと書込みを行う。リー
ドアドレスロード値生成部１０２では、ＲＡＭ−Ｒ／Ｗ
部１０３でＳＲＡＭ１１０からのデータの読みだしを行
う際のアドレスの、ラインごとの１３ビットのロード値
ＲＣＬＤを生成する。

【００２３】補間演算部１０５は画像データに対して補
間演算を行い、補間率生成部１０６はその補間演算の際
の４ビットの補間率ＰＲＡＴＥ＜３．．０＞を生成す
る。

【００２４】以下、図５の各部の詳細説明を行なう。

【００２５】（ＲＡＭ−Ｒ／Ｗ部１０３）ＲＡＭ−Ｒ／
Ｗ部１０３の詳細な説明を図６を用いて行う。ＲＡＭ−
Ｒ／Ｗ部１０３に内蔵のＳＲＡＭ１１０はＳＲＡＭ−Ａ
７０８とＳＲＡＭ−Ｂ７０７の２つのＳＲＡＭからな
り、これら２つのＳＲＡＭに対して、交互に書込みと読
みだしを行う。即ち、ＢＯＥ＊が１でＡＯＥ＊が０の時
にはＳＲＡＭ−Ｂ７０７から画像データが読み出され、
ＳＲＡＭ−Ａ７０８には画像データが書き込まれてい
る。反対にＡＯＥ＊が１でＢＯＥ＊が０の時にはＳＲＡ
Ｍ−Ａ７０８から画像データが読み出され、ＳＲＡＭ−
Ｂ７０７には画像データが書き込まれている。ＢＯＥ
＊、ＡＯＥ＊の信号はＪＫフリップフロップ７０４で生
成され、１ラインごとの同期信号ＬＳＹＮＣと図７の様
な関係で生成される。つまり、ＳＲＡＭ−Ａ７０８とＳ
ＲＡＭ−Ｂ７０７に対して読み出しと書き込みを１ライ
ンごとに交互に行う。

【００２６】ＪＫフリップフロップ７０４のリセット端
子に入力されているＣＰＵ−ＲＥＳＥＴ＊信号は電源投
入時に制御部９１１内のＣＰＵをリセットするために一
旦０になる信号である。ＪＫフリップフロップ７０４の
リセット端子に０が入力されるとＢＯＥ＊は１に、ＡＯ
Ｅ＊は０になる。

【００２７】ＳＲＡＭ７０７、７０８のＷＥ＊端子に
は、それぞれＡＯＥ＊、ＢＯＥ＊信号とＷＣＫ信号をゲ
ート７１０、７０９で論理演算したものが入力されてい
る。これは、ＳＲＡＭへの画像データの書込みを制御す
るためである。ＷＣＫは図５の補間率生成部１０６から
入力される。

【００２８】ＳＲＡＭ７０８、７０７を読み書きする際
のアドレスは１３ビットカウンタ７０２、７０３で生成
される。７０２は書込み時のアドレスを生成するアップ
カウンタで、７０３は読みだし時のアドレスを生成する
ためのアップカウンタである。カウンタ７０２、７０３
を動かすクロックはそれぞれＷＣＫとＲＣＫであり、図
５の補間率生成部１０６で作られる。

【００２９】カウンタ７０２には、ＬＤ端子に入力され
たＷＶＥ＊信号が１の時に、レジスタ７０１に設定した
値がロード値として設定される。カウンタ７０３にはＬ
Ｄ端子に入力されたＲ−ＬＤ信号が１の時に、図５のリ
ードアドレスロード値生成部１０２で後述の如く、生成
された１３ビットのＲＣＬＤ信号がロード値として設定
される。カウンタ７０２、７０３はそれぞれＥ端子に入
力されるＷＶＥ信号とＲＶＥ信号が１の時に動作し、０
の時にはカウント動作が停止する。従って、カウンタ７
０３へのＲＣＬＤ信号の値を変化させることにより、Ｓ
ＲＡＭ７０８、７０７の読みだし開始アドレスを変化さ
せることができ、これにより、図３の如くの斜体機能を
達成できる。

【００３０】セレクタ７０５、７０６は、ＳＲＡＭ７０
８と７０７がそれぞれ書込み動作時には、アドレスとし
てカウンタ７０２の出力が入力され、読みだし動作時に
はアドレスとしてカウンタ７０３の出力が入力されるよ
うに、ＡＯＥ＊信号とＢＯＥ＊信号に従ってアドレスを
切り換えるためのセレクタである。

【００３１】７１１はセレクタ１０１からの画像信号Ｖ
₁が入力されるトライ・ステイト・バッファであり、Ｂ
ＯＥ＊が１の時には出力はハイ・インピーダンスにな
る。これはＳＲＡＭ−Ａ７０８の出力とトライ・ステイ
ト・バッファ７１１の出力がぶつからないようにするた
めのものである。同様に、７１４もセレクタ１０１から
の画像信号Ｖ₁が入力されるトライ・ステイト・バッフ
ァであり、ＡＯＥ＊が１の時には出力はハイ・インピー
ダンスになる。これはＳＲＡＭ−Ｂ７０７の出力とトラ
イ・ステイト・バッファ７１４の出力がぶつからないよ
うにするためのものである。

【００３２】セレクタ７１５はＳＲＡＭ−Ａ７０８が読
みだし状態にある時にはＶ₂としてＳＲＡＭ−Ａ７０８
のデータをバッファ７１６を介して出力し、ＳＲＡＭ−
Ｂ７０７が読みだし状態にある時にはＶ₂としてＳＲＡ
Ｍ−Ｂ７０７のデータをバッファ７１７を介して出力す
るためのものである。

【００３３】（無効画像制御部１０７）無効画像制御部
１０７の詳細な説明を図８を用いて行う。

【００３４】リードアドレス・ロード値生成部１０２か
ら入力された、Ｖ−ＥＮＢ１信号、Ｖ−ＥＮＢ２信号、
ＳＴＡＲＴ信号のＯＲ信号がＪＫフリップ・フロップ５
０２に入力され、Ｖ−ＥＮＢ１信号、Ｖ−ＥＮＢ２信
号、ＳＴＡＲＴ信号のうちどれか１つでも１になるとＰ
ＶＧＴ信号は１になり、Ｖ−ＥＮＢ１信号、Ｖ−ＥＮＢ
２信号、ＳＴＡＲＴ信号の全てが０のときにＲ−ＬＤ信
号が１になるとＰＶＧＴ信号は０になる。フリップ・フ
ロップ５０１は回路の遅延を合わせるためのものであ
る。

【００３５】（リードアドレス・ロード値生成部１０
２）図９はリードアドレス・ロード値生成部１０２の詳
細図である。２０６はリードアドレス・ロード値ＲＣＬ
ＤとしてＹ端子から出力するデータを、Ａ、Ｂ、Ｃに入
力されるデータの中から選択するためのセレクタであ
る。ａ、ｂ、ｃ端子に入力されるセレクト信号に従って
図１０のように制御される。そのセレクト信号であるＳ
ＴＡＲＴ信号、ＣＭＰ１信号、ＣＭＰ２信号はセレクト
信号生成部２０７で生成される。Ｂ、Ｃに入力されるデ
ータはレジスタ２０８とレジスタ２０９に制御部９１１
内のＣＰＵによって設定されている値である。

【００３６】Ａに入力されるデータは、画像の１ライン
目はレジスタ２０３に設定された値であり、それ以降の
ラインでは加算器２０２の出力である。その切り換えは
Ｐ−ＩＮＴ信号によってセレクタ２０４で行われる。図
１１が図１の同期信号生成部９１０内に設けられている
Ｐ−ＩＮＴ信号のの生成回路であり、図２に示すように
画像の最初の１ライン分だけ１になるＰ−ＩＮＴ信号を
生成する。ＣＰＵ−ＲＥＳＥＴ＊は電源投入直後１回０
になり、フリップ・フロップ８０４、８０５を初期化
し、これにより、Ｐ−ＩＮＴは最初０になり、ＰＥ信号
が発生するまで０のままである。そして、ＰＥ信号の発
生時にフリップ・フロップ８０４のＱ出力及びフリップ
・フロップ８０５のＱ＊出力が夫々１となり、次のＬＳ
ＹＮＣの入力迄、ゲート８０６から１出力がなされる。

【００３７】加算器２０２の出力は端子Ａと端子Ｂの加
算結果（２６ビット）である。加算器２０２のＢ端子に
入力される値はラッチ２０５に保持されている１ライン
前のセレクタ２０４の出力データ（２６ビット）であ
る。Ａ端子に入力される値はＲＣＡＥ信号が１の時には
レジスタ２０１に設定された値であり、ＲＣＡＥ信号が
０の時には０が入力される。つまり、ＲＣＡＥ信号が０
の時には加算器の出力は増加せず、加算されないのと同
様の結果になる。ＲＣＡＥ信号は図５の補間率生成部１
０６で作られる。

【００３８】図９のＳＴＡＲＴ信号は後述する図１２の
回路でＲＶＥ信号の先頭１画素分だけ１になるように生
成され、その時図９のセレクタ２０６の出力はＡ端子に
入力されるラッチ２０５からの２６ビットデータのうち
の上位１３ビットのデータになる。つまりＳＴＡＲＴ信
号が画像の頭で１画素分１になって、リードカウンタ７
０３に１ラインごとのスタートアドレスがロードされ
る。

【００３９】これによって、１ラインごとにＲＡＭ−Ｒ
／Ｗ部１０３に与える読み出し開始アドレスをずらす事
が可能となり、１ラインごとに読み出される画像位置が
ずれることで斜体画像となる。

【００４０】斜体の角度はアドレス加算値であるレジス
タ２０１に入れる値の大きさで決まる。レジスタ２０１
に入れた値が小さければ斜体の角度は小さく、レジスタ
２０１に入れた値が大きければ斜体の角度も大きくな
る。具体的には、斜体角度をθとすると、8192×tanθ
がレジスタ２０１に入れる値となる。角度がマイナスの
時にはレジスタ２０１に入れる値を負の数（補数）にす
れば良い。

【００４１】図１２は図９のセレクト信号生成部２０７
の詳細図である。Ｒ−Ａｄｒは図５のＲＡＭ−Ｒ／Ｗ部
１０３で生成した１３ビットのリードアドレス値であ
り、図６のリードアドレスカウンタ７０３の出力であ
る。Ｒ−Ａｄｒはコンパレータ３０５のＡ端子に入力さ
れ、Ｂ端子に入力されるレジスタ３０１の値と比較さ
れ、等しくなるとＨｉｔ１信号が発生する。レジスタ３
０７のビット０のＣＭＰＥ１信号はＨｉｔ１信号による
回路制御を許可するか禁止するかを制御し、ＣＭＰＥ１
信号が０の時は禁止、ＣＭＰＥ１信号が１の時は許可に
なる。ＣＭＰ１信号が１の時に、図９のセレクタ２０６
のＹ端子からの出力はＢ端子に入力される信号になる。
つまり、リードアドレスカウンタ７０３のアドレスＲ−
Ａｄｒがレジスタ３０１に設定したアドレスになると、
レジスタ２０８（図９）に設定したアドレスにリードア
ドレスカウンタ７０３のアドレスが飛ぶ。

【００４２】レジスタ３０７のビット１のＶＥＮＢ１信
号は、ＣＭＰ１信号が１の時になった時に画像を有効に
するか無効にするかの切り換えであり、１の時有効に
し、０の時に無効にする。

【００４３】同様に、リードアドレスカウンタ７０３の
アドレスＲ−Ａｄｒがレジスタ３０２に設定したアドレ
スと等しくなったことをコンパレータ３０６が検出する
とＨｉｔ２信号を発生する。レジスタ３０８のビット０
のＣＭＰＥ２信号はＨｉｔ２信号による回路制御を許可
するか禁止するかを制御し、ＣＭＰＥ２信号が０の時は
禁止、ＣＭＰＥ２信号が１の時は許可になる。レジスタ
３０８のビット１のＶＥＮＢ２信号は、ＣＭＰ２信号が
１の時になった時に画像を有効にするか無効にするかの
切り換えであり、１の時有効にし、０の時に無効にす
る。またＣＭＰ２信号が１になると、レジスタ２０９
（図２）に設定したアドレスにリードアドレスカウンタ
７０３のアドレスが飛ぶ。

【００４４】また、セレクト信号生成部２０７のＶＥＮ
Ｂ１，ＶＥＮＢ２，ＳＴＡＲＴ，Ｒ−ＬＤは図８の無効
画像制御部１０７に入力され、例えば、ＣＭＰＥ１が
１、ＶＥＮＢ１信号が１、レジスタ３０１の設定値が１
０、ＣＭＰＥ２が１、ＶＥＮＢ２信号が０、レジスタ３
０２の設定値が３０００の時、図１３のようにリードア
ドレスが１０から３０００の間だけ図８の無効画像制御
部１０７のＰＶＧＴ信号が１になり、これにより、図５
のゲート１０９でＰＶＧＴ信号が０の区間の画像データ
Ｖ_OUTの値を０にする。この時図９のレジスタ２０８と
２０９はそれぞれレジスタ３０１、３０２の設定値より
１大きい設定値つまり、１１と３００１にしておく。

【００４５】（補間演算部１０５）図１４は補間演算部
１０５の詳細なブロック図である。補間演算部１０５は
変倍の倍率に応じた４ビットの補間率ＰＲＡＴＥ＜
３．．０＞を図５の補間率生成部１０６から受け取り、
２画素間のデータを線形補間演算を行った値をＶ４とし
て出力する。６０３、６０４、６０５、６０６はセレク
タであり、ＰＲＡＴＥ＜３．．０＞の各ビットによって
各セレクタは制御される。

【００４６】６０７、６０８、６０９、６１０は加算器
であり、加算器６０７、６０８、６０９のＡ端子の入力
データとＢ端子の入力データと出力データの関係は、 出力データ＝（Ａ入力データ＋Ｂ入力データ）／２ であり、加算器６１０のＡ端子の入力データとＢ端子の
入力データと出力データ（Ｖ₄）の関係は、 出力データ＝（Ａ入力データ＋Ｂ入力データ＋１）／２ である。

【００４７】各セレクタ、加算器に入力されるデータ
Ｘ、Ｙは、図５のセレクタ１０４からの入力データＶ₃
の１クロック遅れのデータと２クロック遅れのデータで
ある。６０１、６０２は図１５に示したラッチ付きフリ
ップ・フロップで、それは図１６のように通常のフリッ
プ・フロップ１７０１とセレクタ１７０２で定義され
る。つまり、図１４において、ＭＤａｔａ−Ｒｅｑ信号
が１になると、ＶＣＬＫの立ち上がりでＶ₃の新しいデ
ータがフリップ・フロップ６０１、６０２から出力され
るが、Ｄａｔａ−Ｒｅｑ信号が０の間は出力されるデー
タは変化しない。

【００４８】この回路構成によるＶ４とＸ、Ｙ、ＰＲＡ
ＴＥとの関係は下式のようになる。

【００４９】Ｖ４＝Ｘ×（１５−ＰＲＡＴＥ＋１）／１
６＋Ｙ×（ＰＲＡＴＥ）／１６ （補間率生成部）図１７は４ビットの補間率ＰＲＡＴＥ
＜３．．０＞を生成するための補間率生成部１０６の詳
細なブロック図である。

【００５０】４０１はセレクタであり、Ｒ／Ｅ＊信号が
１の時（縮小、等倍時）にはＶＥ信号はＷＶＥ信号とな
り、０の時（拡大時）にはＶＥ信号はＲＶＥ信号にな
る。

【００５１】４０２は４ビットカウンタであり、ＣＬＲ
端子にはＶＥ信号とＶＣＬＫ信号によって生成されたＬ
−ＩＮＴ信号が入力されている。即ち、ＶＥ信号の入力
時にフリップ・フロップ８０１のＱ＊出力とフリップ・
フロップ８０２のＱ出力が夫々０となり、これにより、
Ｌ−ＩＮＴ信号がゲート８０３より出力される。従っ
て、Ｌ−ＩＮＴ信号は１ラインの最初の１画素分１にな
る信号である。４ビットカウンタ４０２のＣＬＲ端子に
１が入力されるとカウント値は初期化され、Ｒ_C端子か
らの出力は０になり、レジスタ４０３の値がカウンタ４
０２のロード値として設定される。４０５は１３ビット
の加算器であり、加算結果が８１９１を越えるとＣＯ端
子からの出力（キャリー信号）が１になる。ＶＥ信号が
１の区間において、このキャリー信号が１になるとＤａ
ｔａ−Ｒｅｑ信号が１になり、補間演算部１０５に入力
される。また、このときゲート回路４１６からＲＣＫ信
号がＲＡＭ−Ｒ／Ｗ部１０３へ出力される。従って、こ
のＲＣＫ信号によりＲＡＭ−Ｒ／Ｗ部１０３のＳＲＡＭ
７０８，７０７より変倍率に応じたタイミングで画像信
号の読出しがなされ、主走査方向に関する変倍処理が実
行される。

【００５２】４０６はセレクタであり、ラインの先頭で
１画素分０になるＬ−ＩＮＴ＊信号によって制御され、
Ｌ−ＩＮＴ＊信号が０の時にはＡ端子の入力が出力さ
れ、Ｌ−ＩＮＴ＊信号が１の時にはＢ端子の入力が出力
される。

【００５３】縮小時と等倍時には、レジスタ４０３に設
定される値（ｎ）とレジスタ４０４に設定される値
（Ｘ）と倍率（Ｍ％）の間の関係は図１８のような関係
になっている。尚、拡大時には、 Ｍ（％）＝８１９２００／Ｘ の関係になっており、レジスタ４０３に設定される値
（ｎ）は０である。

【００５４】レジスタ４０８の値は補間率ＰＲＡＴＥ＜
３．．０＞のラインごとの初期値であり、セレクタ４１
０の制御入力としてＰ−ＩＮＴが入力され、１ページ
（副走査）の最初だけレジスタ４０８の値がセレクタ４
１０から出力される。

【００５５】レジスタ４０９の値（ＯＦＳＴ）は補間率
ＰＲＡＴＥ＜３．．０＞のオフセット値であり、ＯＦＳ
Ｔと倍率（Ｍ）と斜体角度（θ）の間は以下の関係にな
っている。

【００５６】 ＯＦＳＴ＝８１９２００／Ｍ（％）×ｔａｎθ

【００５７】図１９はその補間率ＰＲＡＴＥ＜３．．０
＞の画素ごとの値の変化を図にしたものである。

【００５８】拡大倍率（Ｍ）が４００％で、斜体角度が
４５度だとすると上述の通り、レジスタ４０４に設定さ
れる値（Ｘ）と、レジスタ４０９の値（ＯＦＳＴ）の値
はそれぞれ、下記のようになる。レジスタ４０８の値は
通常０の固定値である。

【００５９】Ｘ＝８１９２００／Ｍ（％） ８１９２００／４００ ２０４８ ＯＦＳＴ＝８１９２００／Ｍ（％）×ｔａｎθ ＝８１９２００／４００×ｔａｎ４５ ＝２０４８

【００６０】図１９の１９０１は有効画像範囲であり、
左端が１ラインの先頭を表している。□の画素は拡大す
る前の画素を表し、○の画素は拡大の補間演算で得られ
た画素を表している。４００％の拡大なので□の画素１
つに対して○の画素が３つ作られ４倍に画素を増やして
いる様子を表している。□と○の中の数字は補間率ＰＲ
ＡＴＥ＜３．．０＞の１０進数での値を表している。

【００６１】画素Ｐは画像の１ページ（副走査）の最初
でかつ１ライン（主走査）の最初なので、セレクタ４０
６の制御信号Ｌ−ＩＮＴ＊は０であり、そのＡ端子の入
力が選択され、また、セレクタ４１０の制御信号Ｐ−Ｉ
ＮＴは１でありそのＢ端子の入力が選択されるので、画
素Ｐの補間率は初期値であるレジスタ４０８の値そのも
のとなり０である。

【００６２】Ｐ₁の画素の補間率は初期値０にレジスタ
４０４の値（Ｘ）２０４８を加算器４０５で加算した値
２０４８の上位４ビットの値であり４になる。同様にＰ
₂の画素の補間率はＰ₁のフリップ・フロップ４０７の出
力値２０４８とレジスタ４０４の値（Ｘ）２０４８を加
算器４０５で加算した値４０９６の上位４ビットの値で
あり８になる。このようにして補間率は変化していき、
画素Ｑになると加算器４０５は１周して０にもどる。各
画素に関するフリップ・フロップ４０７の出力値と補間
率の関係を図２０に示す。

【００６３】Ｐの画素の画像データをＶ（Ｐ）、Ｑの画
素の画像データをＶ（Ｑ）とし、Ｐ１〜Ｐ３の画素の画
像データをそれぞれＶ（Ｐ₁）〜Ｖ（Ｐ₃）とすると、以
下のように画像データは補間率ＰＲＡＴＥ（３．．０）
から生成される。この演算は上述の通り図１４の補間演
算部１０５で行われ、その結果生成される画像データは
図１４中ではＶ４に相当する。

【００６４】 Ｖ（Ｐ）＝Ｖ（Ｐ）×１＋Ｖ（Ｑ）×０＝Ｖ（Ｐ） Ｖ（Ｐ₁）＝Ｖ（Ｐ）×（３／４）＋Ｖ（Ｑ）×（１／
４） Ｖ（Ｐ₂）＝Ｖ（Ｐ）×（１／２）＋Ｖ（Ｑ）×（１／
２） Ｖ（Ｐ₃）＝Ｖ（Ｐ）×（１／４）＋Ｖ（Ｑ）×（３／
４） Ｓ₁は次のラインの先頭画素でありその補間率は、Ｐ−
ＩＮＴは０であるので、Ｐの時のフリップ・フロップ４
１１の出力値０とレジスタ４０９の値（ＯＦＳＴ）２０
４８を加算器４１２で加算した値２０４８の上位４ビッ
トの値４となる。同様に、Ｓ₂の画素の補間率は、Ｓ₁の
時のフリップ・フロップ４１１の出力値２０４８とレジ
スタ４０９の値（ＯＦＳＴ）２０４８を加算器４１２で
加算した値４０９６の上位４ビットの値８となる。以
下、同様にして、各画素に対する補間率が決定される。

【００６５】つまり、４１２は加算器であり、加算器４
１２の出力がラインごとの補間率の初期値となるので、
すなわちラインごとに補間率の初期値がレジスタ４０９
の値（ＯＦＳＴ）ずつ変化することになる。これによっ
て、斜体時に補間率ＰＲＡＴＥ＜３．．０＞の値も画像
と同様に、ラインごとに斜体角度に応じてずらしていく
事が可能となる。

【００６６】加算器４１２の加算結果が８１９１を越え
るとＣＯ端子からの出力（キャリー信号）が１になる。
Ｐ−ＩＮＴ信号が０の区間において、このキャリー信号
が１になるとＲＣＡＥ信号が１になり、図５のリードア
ドレス・ロード値生成部１０２に入力される。

【００６７】レジスタ４１３は加算器４１２からのキャ
リー信号の極性を制御するためのもので、レジスタ４１
３の値が１ならキャリー信号の極性はゲート４１５で反
転される。この制御は斜体角度の方向に応じて行われ
る。

【００６８】

【発明の効果】以上説明した様に、本発明によると、ラ
イン毎に入力される画像信号を記憶する記憶手段と、前
記記憶手段から画像信号をライン毎に読出す読出手段
と、前記記憶手段から読出された画像信号を補間処理す
る処理手段と、前記読出手段による画像信号の読出し開
始位置及び前記処理手段による画像信号の補間率を画像
の移動量及び変倍率に応じて制御する制御手段とを有す
るので、変倍処理を伴う斜体処理においても、画像にぎ
ざつきのない、画像品位の高い画像出力を得ることが可
能となる。

【図面の簡単な説明】

【図１】本発明による画像処理回路のブロック図。

【図２】各種同期信号のタイミングチャート図。

【図３】斜体画像の説明図。

【図４】斜体処理の説明図。

【図５】変倍部のブロック図。

【図６】ＲＡＭ−Ｒ／Ｗ部のブロック図。

【図７】ＡＯＥ＊信号及びＢＯＥ＊信号のタイミングチ
ャート図。

【図８】無効画像制御部のブロック図。

【図９】リードアドレス・ロード値生成部のブロック
図。

【図１０】セレクタの説明図。

【図１１】信号生成回路のブロック図。

【図１２】セレクト信号生成部のブロック図。

【図１３】ＰＶＧＴ信号の説明図。

【図１４】補間演算部のブロック図。

【図１５】フリップ・フロップの説明図。

【図１６】フリップ・フロップの構成図。

【図１７】補間率生成部のブロック図。

【図１８】レジスタにセットされる値の説明図。

【図１９】画像処理例の説明図。

【図２０】補間率の説明図。

【符号の説明】

１０２ リードアドレス・ロード値生成部 １０３ ＲＡＭ−Ｒ／Ｗ部 １０５ 補間演算部 １０６ 補間率生成部 １０７ 無効画像制御部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｔ 3/00 Ｇ０６Ｆ 15/66 ３４０

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ライン毎に入力される画像信号を記憶す
   る記憶手段と、 前記記憶手段から画像信号をライン毎に読出す読出手段
   と、 前記記憶手段から読出された画像信号を補間処理する処
   理手段と、 前記読出手段による画像信号の読出し開始位置及び前記
   処理手段による画像信号の補間率を画像の移動量及び変
   倍率に応じて制御する制御手段とを有することを特徴と
   する画像処理装置。
2. 【請求項２】 請求項１に記載の画像処理装置におい
   て、前記制御手段は前記記憶手段からの画像信号の読出
   しタイミングを更に制御することを特徴とする画像処理
   装置。
3. 【請求項３】 請求項１に記載の画像処理装置におい
   て、前記画像の移動量は画像の傾き量であることを特徴
   とする画像処理装置。