JP3669613B2 - 画像データ出力方法、画像データ出力装置及び画像読取装置 - Google Patents
画像データ出力方法、画像データ出力装置及び画像読取装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、CCDラインセンサ等の光電変換素子を用いて読み取られた画像データを取扱う画像データ出力方法、画像データ出力装置及び画像読取装置に関する。
【0002】
【従来の技術】
イメージスキャナ、デジタル複写機、ファクシミリ装置等に用いられるこの種の画像読取装置では、読取素子としてCCDラインセンサが多用されている。例えば、デジタル複写機では、中低速機が普及し、さらに近年の高速処理要求に応えるべく高速機に移行しつつある。
【0003】
何れにしても、CCDラインセンサの出力を偶数画素と奇数画素との2系統に分けて出力させることを基本としている。ここに、中低速のデジタル複写機では、偶数画素、奇数画素に分割された2系統のCCDラインセンサの出力信号を各々分割されたままアンプで増幅した後、偶数画素、奇数画素の画像データをその分割前の順序となるように時系列的に交互に合成(マルチプレクス)してA/D変換器でデジタル的な画像データとし、画像処理部に入力させるようにしている。この点、高速のデジタル複写機では、偶数画素、奇数画素に分割された2系統のCCDラインセンサの出力信号を各々分割されたままアンプで増幅し、さらに、A/D変換器でデジタル的な画像データに変換して、2系統のまま、画像処理部に入力させるようにしている。
【0004】
ここで、デジタル信号のダイナミックレンジを決定する場合には、電源オン時に画像データを一律の周波数でサンプリングしてピーク値を検出し、そのピーク値に基づき適正な画像データとなるようにアンプゲインを決定している。
【0005】
また、画像データを画像処理部が取り込むタイミング関係としては、CCDラインセンサを駆動するクロック〜CCDラインセンサ出力〜A/D変換器の出力遅延時間〜画像処理部までの遅延時間を見積っており、画像処理部のサンプリングクロックに見積った上記の時間を逆算して、CCDラインセンサの駆動クロックの位相を設計するようにしている。
【0006】
【発明が解決しようとする課題】
ところが、従来の高速のデジタル複写機によると、偶数画素、奇数画素に分割された2系統のまま、画像データを画像入力部に入力させているため、例えば、1系統8ビットの場合であれば2系統で16ビットが必要となる、といった具合にデータバスが大きくなってしまう。この結果、基板面積も大きくなり、構成によっては、電線、コネクタも2倍となり、コスト高となる欠点がある。また、画像処理部において1系統に合成するまでの間、回路は2系統分を並列に設ける必要があり、回路規模が大きくなり、この点でもコスト高となる。
【0007】
そこで、高速のデジタル複写機についても、偶数画素、奇数画素のデータを交互に合成(マルチプレクサ)した1系統の画像データを画像処理部に入力し、画像データのピークレベルが最適となるように調整する手法を適用した場合を考える。まず、デジタル複写機の光源として最近では光量変動の小さなキセノンランプが使用されており、電源オン時に一度調整を行なえばよいとされている。これに対して、画像データのピークレベルを調整する場合は、1系統の画像データに合成する以前の偶数画素、奇数画素の2系統分のアナログ部分のアンプゲインを操作することにより行なうことになる。ここに、ピークレベルの検出は、画像処理部で行ない、検出されたピークレベルに基づいて偶数画素、奇数画素用の各々の系統のアンプゲインを可変操作して設定する。
【0008】
ところが、ピークレベル検出部が1系統に合成された画像データを、再度、偶数画素と奇数画素との2系統に分けた後に検出する構成とした場合、回路を2系統並列に設ける必要があり、その分、回路規模が大きくなり、コスト高となる。一方、ピークレベル検出部が1系統の画像データを1画素ずつサンプリングし、偶数画素、奇数画素の各々のピークレベルを検出する構成の場合、ピークレベル検出部を高速で動作させる必要があり、素子(一般には、ゲートアレイ)の発熱が大きくなってしまう。
【0009】
また、画像データをサンプリングするためのクロックとして、1画素ずつサンプリングするためのクロックしか存在しないので、ハーネスを介して高速でデータを転送する場合に、クロックと画像データとの間のスキューによりデータの受取りが難しい場合もある。
【0010】
さらには、画像処理部のサンプリングクロックにCCDラインセンサ用の駆動クロックの位相を設計して合わせ込んでいるので、高速動作になるほど、タイミングのマージンが小さくなり、設計が困難なものとなっている。
【0011】
そこで、本発明の第1の目的は、本来の画像読取時、ピーク検出時等の状況に応じて、必要なときに必要な画像データが得られる画像データ出力方法及び画像データ出力装置を提供することである。
【0012】
本発明の第2の目的は、転送速度や目標コストを考慮した場合に、画像データに対して転送クロックの位相を合わせることと、転送クロックに対して画像データの位相を合わせることとが選択自在な画像データ出力装置を提供することである。
【0013】
本発明の第3の目的は、出力された画像データの周波数によりそのままの周波数状態で次段に転送させるか、或いは、周波数を下げて次段に転送させるかが選択自在な画像データ出力装置を提供することである。
【0014】
本発明の第4の目的は、本来的に、画像周波数の高い画像読取装置においても、電源オン時には画像データをサンプリングする周波数を下げてピーク値を検出することができ、適正なアンプゲインを設定できる画像読取装置を提供することである。
【0015】
【課題を解決するための手段】
請求項1記載の発明の画像データ出力方法は、n系統に分割された画像データを、その分割前の順序となるように時系列的に交互に合成して出力する合成出力と、或る特定の系統の画像データのみを出力する単独出力とを選択自在とし、単独出力が選択された場合にはその画像データの出力期間を合成出力が選択された場合の出力期間に対してn倍にする。請求項2記載の発明の画像データ出力装置は、n系統に分割された画像データをその分割前の順序となるように時系列的に交互に合成して出力する合成出力手段と、n系統に分割された画像データのうち、或る特定の系統の画像データのみを出力する単独出力手段と、これらの合成出力手段と単独出力手段との何れか一方を選択する選択手段と、この選択手段により前記単独出力手段が選択された場合にはその画像データの出力期間を合成出力手段が選択された場合の出力期間に対してn倍とさせる出力期間切換手段と、を備える。
【0016】
従って、合成出力を選択すれば次段に対して合成されて1系統にまとられた画像データが出力され、単独出力を選択すれば次段に対して或る特定の系統の画像データのみが出力されるので、必要なときに必要な画像データが得られる。この際、単独出力による画像データの出力期間は合成出力時の出力期間のn倍とされるので、その画像データの処理に関するタイミングのマージンが大きくなる。例えば、ピーク検出を行なう場合であれば、単独出力とさせることで、必要最小限のクロック速度にてピーク検出を行なわせることができる。
【0017】
請求項3記載の発明は、請求項2記載の画像データ出力装置において、画像データに対して転送クロックの位相を合わせる第1位相制御手段と、外部より与えられる転送クロックに対して画像データの位相を合わせる第2位相制御手段と、これらの第1位相制御手段と第2位相制御手段との何れか一方を選択する選択手段と、をさらに備える。従って、選択手段により第1位相制御手段を選択すれば、画像データに対して転送クロックの位相を合わせた構成となり、選択手段により第2位相制御手段を選択すれば外部より与えられる転送クロックに対して画像データの位相を合わせる構成となり、転送速度や目標コスト等を考慮した任意の構成を採れるので、高速動作になるほどタイミングのマージンが小さくなってしまう不都合を回避し得る。
【0018】
請求項4記載の発明は、請求項2又は3記載の画像データ出力装置において、出力される画像データを1画素ずつサンプリングさせるためのクロックと、n画素毎にサンプリングさせるn種類のクロックとを出力するサンプリングクロック出力手段と、このサンプリングクロック出力手段が出力するクロックを選択するクロック選択手段と、をさらに備える。従って、クロック選択手段でクロックを選択することで、画像データをそのままの周波数で次段に転送させるか、周波数を下げて次段に転送させるかを切換えることができ、高速で画像データを転送する場合でもクロックと画像データとの間のスキューの影響を回避できる。
【0019】
請求項5記載の発明の画像読取装置は、請求項2,3又は4記載の画像データ出力装置と、この画像データ出力装置中の各単独出力手段が選択された状態で画像データのピーク値を検出するピーク検出手段と、このピーク検出手段により検出されたピーク値に基づき前記画像データ出力装置に入力される系統毎のアナログ画像データに対するアンプゲインを可変設定するゲイン決定手段と、を備える。従って、本来的に、画像周波数の高い画像読取装置においても、電源オン時には単独出力手段を選択してそのピーク値を検出することで画像データをサンプリングする周波数を下げた状態で検出動作を行なえるので、回路規模が増大したり、高速動作に伴い素子の発熱が大きくなったりするような不都合を生ずることなく、適正なアンプゲインを設定できる。
【0020】
【発明の実施の形態】
本発明の一実施の形態を図面に基づいて説明する。まず、本発明が適用される画像読取装置の装置構成の概要を図2を参照して説明する。この画像読取装置の上部には、原稿1をセットさせるコンタクトガラス2が配設されている。このコンタクトガラス2の副走査方向に隣接する位置には白色基準板3が配設されている。なお、コンタクトガラス2上にはセットされた原稿1を押える原稿圧板が設けられていても、原稿1を自動的に搬送セットするADFが搭載されていてもよい。
【0021】
原稿読取装置の内部においては、前記コンタクトガラス2面や白色基準板3面をスリット露光する光源4や、コンタクトガラス2面上の原稿1や白色基準板3からの反射光を順次受けて偏向させる第1,2,3ミラー5,6,7や結像レンズ8による読取光学系9が設けられている。ここに、光源4と第1ミラー5とは第1走行体を構成し、第2,3ミラー6,7は第2走行体を構成し、モータ10を駆動源として光路長を一定に保つように2:1の速度比で副走査方向に往復駆動されるように設定されている。また、前記結像レンズ8の焦点位置には光電変換素子、例えば、1次元ラインセンサ構成のCCD11が設けられている。このCCD11は各画素毎に入射光量に対応した電圧を出力し、画像処理部12に画像信号として出力する。
【0022】
ここで、前記CCD11は結像レンズ8より入力された光画像信号に対応した電圧を主走査方向の順序で時系列となるアナログ画像信号を取り出すものであるが、前記画像処理部12に対しては主走査方向の順序で偶数(Even numbers) 、奇数(Odd numbers)番目のアナログ画像信号を画像データEDT,ODTとして2系統(n=2)に分割して出力するものが用いられている。このような画像データEDT,ODTが入力される画像処理部12中には図1に示すようなデータ出力回路(画像データ出力装置)21が設けられている。
【0023】
図1に基づきデータ出力回路21の構成を説明する。まず、サンプリングクロックCLK1に従い、画像データEDT,ODTを各々デジタル画像データに変換するA/D変換器(ADC1)22,(ADC2)23が設けられている。これらのA/D変換器22,23の出力側には各々ANDゲート24,25が設けられている。これらのANDゲート24,25の他方の入力にはクロックが与えられているが、ANDゲート24,25間ではその出力タイミングを逆相とさせるためANDゲート24側に対してはインバータ26が介在されている。ANDゲート24,25の出力側にはNORゲート27を介して、ラッチ機能を果たし所定タイミングでデジタル画像データDTを出力するフリップフロップ(FF1)28が設けられている。また、奇数画素の画像データODTのみ出力させるイネーブル信号Eno(“H”レベル時に有効となる)と、偶数画素の画像データEDTのみ出力させるイネーブル信号Ene(“H”レベル時に有効となる)とが用意され、これらのイネーブル信号Eno,Eneを入力とするORゲート29と排他的ORゲート30とが設けられている。また、イネーブル信号EnoがJ端子に入力され、イネーブル信号Eneがk端子に入力され、A/D変換器22,23用のサンプリングクロックCLK1がck端子に入力されたフリップフロップ(FF2)31が設けられている。前記ANDゲート24,25に対するクロック入力線上には、前記ORゲート29の出力がLレベルの時に有効とされてサンプリングクロックCLK1を通すバッファ(B1)32と、前記排他的ORゲート30の出力がHレベルの時に有効とされて前記フリップフロップ31の出力を通すバッファ(B2)33とが並列的に設けられている。
【0024】
従って、外部より指示されるイネーブル信号Eno,Ene、ORゲート29及び排他的ORゲート30により選択手段34が構成されている。また、イネーブル信号Eno,EneがともにLレベルの場合のA/D変換器22,23、ANDゲート24,25、インバータ26、NORゲート27、フリップフロップ28及びバッファ32により合成出力手段35が構成されている。一方、イネーブル信号Eno,Eneの何れか一方がHレベルの場合のA/D変換器22,23、ANDゲート24,25、インバータ26、NORゲート27、フリップフロップ28及びバッファ33により単独出力手段36が構成されている。A/D変換器22,23の何れの出力を有効とさせるかは、フリップフロップ31に対してJ端子に入力されるイネーブル信号EnoがHレベルであるか、k端子に入力されるイネーブル信号EneがHレベルであるかに基づく。また、フリップフロップ31により出力期間切換手段37が構成されている。即ち、このフリップフロップ31はサンプリングクロックCLK1を1周期毎(1画素期間毎)のクロックとなるように2倍(=n倍)に延ばすものである。
【0025】
一方、サンプリングクロックCLK1の2倍の周波数に設定されたクロックCLK2と、外部から入力されるクロックEXTCLKとが用意されて、各々、ANDゲート38,39が設けられている。これらのANDゲート38,39の他方の入力には出力する画像データを何れのクロックに位相を合わせるかを選択するための選択手段として選択信号SELCLK1が用意されている。選択信号SELCLK1がHレベルの場合には外部から入力されるクロックEXTCLKが選択され、選択信号SELCLK1がLレベルの場合にはクロックCLK2が選択される構成である。このため、ANDゲート38側に対してはインバータ40が介在されている。また、前記ANDゲート38,39の出力を入力とするORゲート41が設けられ、このORゲート41の出力側は2分周機能を果たすD型のフリップフロップ(FF3)42に入力されている。このフリップフロップ42のQ端子はバッファ(B3)43を介して前記フリップフロップ28のck端子に接続されている。前記バッファ43は前記ORゲート29の出力がHレベルの時(即ち、単独出力時)に有効とされる。また、前記ORゲート41の出力側はバッファ(B4)44を介して前記フリップフロップ28のck端子に接続されている。前記バッファ44は前記ORゲート29の出力がLレベルの時(即ち、合成出力時)に有効とされる。従って、クロックCLK2に基づきANDゲート38、ORゲート41、フリップフロップ42及びバッファ43又はバッファ44及びフリップフロップ28の経路で、画像データに対して転送クロック(CLK2)の位相を合わせる第1位相制御手段45が構成され、外部から入力されるクロックEXTCLKに基づきANDゲート39、ORゲート41、フリップフロップ42及びバッファ43又はバッファ44及びフリップフロップ28の経路で、転送クロック(EXTCLK)に対して画像データの位相を合わせる第2位相制御手段46が構成されている。
【0026】
さらに、前記ORゲート41の出力、前記フリップフロップ42のQ端子出力、前記フリップフロップ42の/Q端子出力を各々入力とするバッファ(B7)47,(B6)48,(B5)49が設けられ、サンプリングクロックCLK3,CLK4を出力するサンプリングクロック出力手段50が構成されている。バッファ47は1画素ずつサンプリングさせるためのクロック出力用であり、バッファ48,49は2画素毎(=n画素毎)にサンプリングさせるためのクロック出力用である。また、バッファ47の出力とバッファ48の出力とは同一ピンに設定され、クロックCLK3とされている。バッファ49の出力はクロックCLK4とされ、バッファ48の出力によるクロックCLK3とは逆相関係となる。ここに、これらのバッファ47,48,49はクロック選択手段となるサンプリングクロック選択信号SELCLK2に基づき有効とされるもので、このサンプリングクロック選択信号SELCLK2がLレベルの場合にはバッファ47が有効とされ、サンプリングクロック選択信号SELCLK2がHレベルの場合にはバッファ48,49が有効とされる。
【0027】
このような構成において、図3ないし図5に示すタイムチャートを参照して動作を説明する。まず、系統毎の画像データEDT,ODTがA/D変換器22,23に入力されている状態でサンプリングクロックCLK1によりデジタル化される。ここでは、便宜上、サンプリングクロックCLK1の立上りタイミングでサンプリングされ、何クロックか後の立下りで出力されるものとする。
【0028】
ここで、イネーブル信号Eno,EneがともにLレベルの場合の動作を図3のタイムチャートを参照して説明する。イネーブル信号Eno,EneがともにLレベルのため、ORゲート29の出力、排他的ORゲート30の出力がともにLレベルであるので、バッファ32が有効となり、サンプリングクロックCLK1がANDゲート24,25に入力される(ただし、インバータ26が介在されているため、ANDゲート24側とANDゲート25側とでは逆相となる)。これらのANDゲート24,25には各々A/D変換器22,23の出力が入力されているので、サンプリングクロックCLK1のHレベル期間にはANDゲート25を介して奇数画素の画像データが、サンプリングクロックCLK1のLレベル期間にはANDゲート25を介して偶数画素の画像データが各々有効となり、NORゲート27で時系列的に合成されてフリップフロップ28にラッチされる。即ち、2系統に分割された画像データODT,EDTを、その分割前の順序となるように時系列的に交互に合成して1系統のデータとして出力する合成出力手段35が機能する。通常の画像出力時には、この合成出力手段35を機能させるモードが選択される。
【0029】
一方、サンプリングクロックCLK1の2倍の周波数のクロックCLK2或いは外部からのクロックEXTCLKは、ORゲート41からその周波数のままバッファ44に入力されるか、フリップフロップ42により2分周されてバッファ43に入力される。ここでは、ORゲート29の出力がLレベルであるので、バッファ44側が有効となり、サンプリングクロックCLK1の2倍の周波数のクロックがフリップフロップ28のサンプリングクロックとなり、このクロックの周波数にて画像データDTとして出力される。
【0030】
次に、イネーブル信号EnoがHレベルで、イネーブル信号EneがLレベルの場合の動作を図4のタイムチャートを参照して説明する。この場合、ORゲート29の出力、排他的ORゲート30の出力がともにHレベルであるので、バッファ33が有効となる。このバッファ33にはフリップフロップ31の出力が入力されており、この場合は、イネーブル信号Eno側がHレベルであるのでHレベルのクロックが入力される。従って、インバータ26を介してANDゲート24は無効となり、ANDゲート25の出力(奇数画素側)のみがNORゲート27を経てフリップフロップ28に入力される。イネーブル信号EneがHレベルで、イネーブル信号EnoがLレベルの場合には逆となり、ANDゲート24の出力(偶数画素側)のみがNORゲート27を経てフリップフロップ28に入力される。また、ORゲート29の出力がHレベルであるので、バッファ43側が有効となり、フリップフロップ28にはクロックCLK2又はEXTCLKをフリップフロップ42により2分周したクロックがサンプリングクロックとして入力される。これにより、このクロックの周波数にて画像データDTとして出力される。
【0031】
つまり、ピーク値検出時などにおいては、単独出力手段36を機能させることにより、偶数画素又は奇数画素なる何れか一方のみの系統の画像データを出力させることも可能な上に、その場合の出力期間が、図3に示したような時系列的に1系統に合成した画像データとしての出力期間に対して、図4に示すように2倍(n倍)となる。特に、クロックCLK2はA/D変換器22又は23のサンプリングクロック(CLK1)に対してフリップフロップ28で確実にラッチし得るように位相が設定されたクロックであり、クロックEXTCLKは外部より入力されるクロックであり、何れのクロックCLK2又はEXTCLKが選択された場合でもフリップフロップ28で確実にラッチさせることができる。この結果、画像周波数の高い画像読取装置であっても、偶数画素又は奇数画素なる何れか一方のみの系統の画像データを出力させてそのピーク値を検出するような場合には必要最小限のクロック速度(周波数)に下げて検出動作を行なえることになる。このためにも、ピークレベル検出部を系統毎に設ける必要はなく回路規模が増大せず、かつ、ピーク検出に際して高速動作させる必要がなく、素子の発熱も抑制できる。
【0032】
次に、出力される画像データDTを次段でサンプリングする際の処理について説明する。この際、サンプリングクロック選択信号SELCLK2をLレベルとすると、1画素ずつのサンプリングとなり、バッファ47のみが有効となり、ORゲート41に基づくクロックCLK3がサンプリング用に出力される。つまり、クロックCLK2又はEXTCLKと同一のクロックとして出力される。
【0033】
一方、サンプリングクロック選択信号SELCLK2をHレベルとすると、2画素毎(1画素置き)のサンプリングとなり、バッファ48,49が有効となる。即ち、逆相関係にあるクロックCLK3,CLK4がサンプリング用に出力される。ここに、これらのクロックCLK3,CLK4は2分周用のフリップフロップ42の出力によるものであり、クロックCLK2又はEXTCLKを2分周したクロックとして出力される。図5はクロックCLK2を2分周している場合のタイムチャートを示し、クロックCLK3で画像データODTに対応する奇数画素分がサンプリングされ、クロックCLK4で画像データEDTに対応する偶数画素分がサンプリングされる。
【0034】
従って、サンプリングクロック選択信号SELCLK2によりサンプリングクロックを選択することで、画像データDTをそのままの周波数で次段のピーク検出回路等に転送させるか、周波数を下げて次段のピーク検出回路に転送させるかを切換えることができ、高速で画像データを転送する場合でもクロックと画像データとの間のスキューの影響を回避することができる。この際、バッファ47,48の出力は同一ピンとされているので、サンプリングクロック数を増やすことによる回路規模の増大を最小限に抑えることができる。
【0035】
ところで、前述したデータ出力回路21周りの概略構成を図6に示す。前記データ出力回路21の入力側にはCCD11から得られる奇数、偶数の各々の系統別の画像データODT,EDTを増幅するアンプ51,52が接続されている。即ち、アンプ51はA/D変換器23の入力側に接続され、アンプ52はA/D変換器22の入力側に接続されている。また、前記データ出力回路21の出力側にはピーク検出回路(ピーク検出手段)53が接続されている。さらに、ピーク検出回路53から得られるピーク値を取り込んでアンプ51,52のゲインを決定する電圧a1,a2を演算する処理を行なうCPU54が設けられている。このCPU54によって決定されたアンプゲインとなるように前記アンプ51,52のゲインを可変させるD/A変換器55が設けられている。これらのCPU54とD/A変換器55とによりゲイン決定手段56が構成されている。
【0036】
図示例は、奇数側の画像データODTの大きさを決定するアンプ51のゲインを決定する場合を示しており、データ出力回路21に与えられる信号は、イネーブル信号Ene=Lレベル、イネーブル信号Eno=Hレベル、選択信号SELCLK2=Hレベルとされている。従って、この状態ではピーク検出回路53は奇数側の画像データODTのみが出力される画像データDTをクロックCLK4のタイミングでサンプリングしてピーク値を検出する。CPU54は検出されたピーク値を取り込んでアンプ51のゲインを決定するための電圧a1の値をどの程度にすればよいか演算し、D/A変換器55に対してその値となるような設定値を設定する。このような動作を、ピーク値が目標値になるまで同様に繰り返すことにより、アンプ51の最適なゲインが設定される。
【0037】
偶数側の画像データEDTの大きさを決定するアンプ52のゲインを決定する場合には、データ出力回路21に与える信号を、イネーブル信号Ene=Hレベル、イネーブル信号Eno=Lレベル、選択信号SELCLK2=Hレベルとして、クロックCLK3を用いて同様に行なえばよい。
【0038】
従って、本実施の形態によれば、本来的に、画像周波数の高い画像読取装置においても、電源オン時には単独出力手段36側を選択してそのピーク値をピーク検出回路53で検出することで画像データをサンプリングする周波数を下げた状態で検出動作を行なえるので、従来のように回路規模が増大したり、高速動作に伴い素子の発熱が大きくなったりするような不都合を生ずることなく、アンプ51,52に対して適正なアンプゲインを設定することができる。
【0039】
なお、本実施の形態では、奇数、偶数の2系統出力を1系統に合成する構成例で説明したが、一般的にはn系統、例えば、4系統等の如く、細かく分割されている場合にも同様に適用し得る。
【0040】
【発明の効果】
請求項1記載の発明の画像データ出力方法によれば、n系統に分割された画像データを、その分割前の順序となるように時系列的に交互に合成して出力する合成出力と、或る特定の系統の画像データのみを出力する単独出力とを選択自在とし、単独出力が選択された場合にはその画像データの出力期間を合成出力が選択された場合の出力期間に対してn倍にし、請求項2記載の発明の画像データ出力装置によれば、n系統に分割された画像データをその分割前の順序となるように時系列的に交互に合成して出力する合成出力手段と、n系統に分割された画像データのうち、或る特定の系統の画像データのみを出力する単独出力手段と、これらの合成出力手段と単独出力手段との何れか一方を選択する選択手段と、この選択手段により前記単独出力手段が選択された場合にはその画像データの出力期間を合成出力手段が選択された場合の出力期間に対してn倍とさせる出力期間切換手段と、を備えるので、合成出力を選択すれば次段に対して合成されて1系統にまとられた画像データを出力させ、単独出力を選択すれば次段に対して或る特定の系統の画像データのみを出力させることができ、よって、必要なときに必要な画像データを得ることができ、この際、単独出力による画像データの出力期間は合成出力時の出力期間のn倍にするので、その画像データの処理に関するタイミングのマージンを大きくすることができ、例えば、ピーク検出を行なう場合であれば、単独出力とさせることで、必要最小限のクロック速度にてピーク検出を行なわせることができる。
【0041】
請求項3記載の発明によれば、請求項2記載の画像データ出力装置において、画像データに対して転送クロックの位相を合わせる第1位相制御手段と、外部より与えられる転送クロックに対して画像データの位相を合わせる第2位相制御手段と、これらの第1位相制御手段と第2位相制御手段との何れか一方を選択する選択手段と、をさらに備えるので、選択手段により第1位相制御手段を選択すれば、画像データに対して転送クロックの位相を合わせた構成、選択手段により第2位相制御手段を選択すれば外部より与えられる転送クロックに対して画像データの位相を合わせる構成とすることができ、結局、転送速度や目標コスト等を考慮した任意の構成を採ることができるので、高速動作になるほどタイミングのマージンが小さくなってしまう不都合を回避することができる。
【0042】
請求項4記載の発明によれば、請求項2又は3記載の画像データ出力装置において、出力される画像データを1画素ずつサンプリングさせるためのクロックと、n画素毎にサンプリングさせるn種類のクロックとを出力するサンプリングクロック出力手段と、このサンプリングクロック出力手段が出力するクロックを選択するクロック選択手段と、をさらに備えるので、クロック選択手段でクロックを選択することで、画像データをそのままの周波数で次段に転送させるか、周波数を下げて次段に転送させるかを切換えることができ、高速で画像データを転送する場合でもクロックと画像データとの間のスキューの影響を回避することができる。
【0043】
請求項5記載の発明の画像読取装置によれば、請求項2,3又は4記載の画像データ出力装置と、この画像データ出力装置中の各単独出力手段が選択された状態で画像データのピーク値を検出するピーク検出手段と、このピーク検出手段により検出されたピーク値に基づき前記画像データ出力装置に入力される系統毎のアナログ画像データに対するアンプゲインを可変設定するゲイン決定手段と、を備えるので、本来的に、画像周波数の高い画像読取装置においても、電源オン時には単独出力手段を選択してそのピーク値を検出することで画像データをサンプリングする周波数を下げた状態で検出動作を行なうことができ、よって、回路規模が増大したり、高速動作に伴い素子の発熱が大きくなったりするような不都合を生ずることなく、適正なアンプゲインを設定することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態のデータ出力回路を示すブロック図である。
【図2】画像読取装置の構成を示す概略構成図である。
【図3】Ene,EnoがともにLレベルの場合の動作を示すタイムチャートである。
【図4】Ene,Enoの一方がHレベルの場合の動作を示すタイムチャートである。
【図5】サンプリングクロックの出力例を示すタイムチャートである。
【図6】アンプゲインの可変設定を含む周辺概略構成を示すブロック図である。
【符号の説明】
35 合成出力手段
36 単独出力手段
37 出力期間切換手段
45 第1位相制御手段
46 第2位相制御手段
50 サンプリングクロック出力手段
51,52 アンプ
53 ピーク検出手段
56 ゲイン決定手段
Claims (5)
- n系統に分割された画像データを、その分割前の順序となるように時系列的に交互に合成して出力する合成出力と、或る特定の系統の画像データのみを出力する単独出力とを選択自在とし、単独出力が選択された場合にはその画像データの出力期間を合成出力が選択された場合の出力期間に対してn倍にすることを特徴とする画像データ出力方法。
- n系統に分割された画像データをその分割前の順序となるように時系列的に交互に合成して出力する合成出力手段と、
n系統に分割された画像データのうち、或る特定の系統の画像データのみを出力する単独出力手段と、
これらの合成出力手段と単独出力手段との何れか一方を選択する選択手段と、この選択手段により前記単独出力手段が選択された場合にはその画像データの出力期間を合成出力手段が選択された場合の出力期間に対してn倍とさせる出力期間切換手段と、
を備えることを特徴とする画像データ出力装置。 - 画像データに対して転送クロックの位相を合わせる第1位相制御手段と、
外部より与えられる転送クロックに対して画像データの位相を合わせる第2位相制御手段と、
これらの第1位相制御手段と第2位相制御手段との何れか一方を選択する選択手段と、
をさらに備えることを特徴とする請求項2記載の画像データ出力装置。 - 出力される画像データを1画素ずつサンプリングさせるためのクロックと、n画素毎にサンプリングさせるn種類のクロックとを出力するサンプリングクロック出力手段と、
このサンプリングクロック出力手段が出力するクロックを選択するクロック選択手段と、
をさらに備えることを特徴とする請求項2又は3記載の画像データ出力装置。 - 請求項2,3又は4記載の画像データ出力装置と、
この画像データ出力装置中の各単独出力手段が選択された状態で画像データのピーク値を検出するピーク検出手段と、
このピーク検出手段により検出されたピーク値に基づき前記画像データ出力装置に入力される系統毎のアナログ画像データに対するアンプゲインを可変設定するゲイン決定手段と、
を備えることを特徴とする画像読取装置。
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JP21463697A JP3669613B2 (ja) | 1997-08-08 | 1997-08-08 | 画像データ出力方法、画像データ出力装置及び画像読取装置 |
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