JP3661793B2 - バーチャルコンカチネーションmfi位相調整方法及びバーチャルコンカチネーションmfi位相調整回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、バーチャルコンカチネーション技術によってSTM(Synchronous Transfer Mode)フレームのペイロードに格納されたデータフレームの転送遅延によって生じる遅延差を吸収し、もとのデータに復元しやすくするためのバーチャルコンカチネーションMFI位相調整方法及びMFI位相調整回路に関する。
【0002】
【従来の技術】
SDHフレーム(Synchronous Digital Hierarchy)フレームやSTM(Synchronous Transfer Mode)フレームに、データトラヒックを効率良く格納する技術にバーチャルコンカチネーション技術がある。2.488Mbpsで転送されるSTM−16フレームは、9×16列のSOH(Section Over Head)領域と261×16列のペイロード領域が合計9行で構成されており、ペイロード領域には51.84Mbps相当のデータフレームであるVC(Virtual Container)−3が最大48チャネル分、155.52Mbps相当のデータフレームであるVC−4が最大16チャネル分、格納される。
【0003】
なお、従来のSTMフレームのペイロードにおいてVC−3やVC−4などの単位フレームが順番に格納される処理単位をチャネル(CH)と呼んでいるが、本発明ではそれを物理チャネル(物理CH)という。STM−16フレームのペイロードでは、VC−3ならば先頭より順に物理CH1〜物理CH48、VC−4ならば先頭より物理CH1〜物理CH16という。
【0004】
バーチャルコンカチネーションは、送信側で複数の物理CHのVC−3(またはVC−4)のグループを一つのデータフレームと見なし、連続するデータをこれらの順番に格納し、受信側ではそれらのVC−3(またはVC−4)より順番にデータを取りだし、データを再生するものである。例えば、450Mbpsのトラヒックを622.08Mbps相当のVC−4−4cで転送すると、150Mbps以上が無駄になる。そこで、3個のVC−4でバーチャルコンカチネーションのグループを構成すれば466.56Mbps(3×155.52Mbps)の帯域となり、帯域の無駄は約16Mbpsに縮まる。X本の物理CHのVC−3(またはVC−4)でバーチャルコンカチネーションのグループを構成することをVC−3−Xv(またはVC−4−Xv)という。同一のグループを構成するVC−3(またはVC−4)は、常に決まった物理チャネルで転送される。例えばあるバーチャルコンカチネーションのグループ1(VC−3−7v)は物理CH1〜物理CH7で、また他のグループ2(VC−3−7v)は物理CH9〜物理CH15で転送するようにする。その決め方は自由であり、予め設定しておく。
【0005】
図5はSTM−16フレームの例を示す図である。物理CH1〜48のうち、物理CH1〜物理CH7でVC−3−7vのバーチャルコンカチネーションのグループ1を構成する場合を示している。グループ1内のデータ格納順序は自由に設定することができるが、一例として物理CH1→物理CH2→物理CH3→物理CH4→物理CH5→物理CH6→物理CH7→物理CH1と若番順序で格納する方法がある。
【0006】
バーチャルコンカチネーションでは、受信側で遅延差(MFI位相差)の調整処理(MFI位相調整ともいう。)を行うことが必要なことが多い。個々のVC−3(またはVC−4)は独立した物理チャネルで転送されるため、同一のバーチャルコンカチネーションのグループでも異なる経路で転送される可能性がある。これは、転送途中のスイッチ(SW)やクロスコネクト(XC)段数やその内部処理遅延が経路により異なるためである。
【0007】
図6は、前述のような遅延差が生じる様子を説明する図である。ノードAからデータをVC−3−3vに格納してノードBに転送する例を示している。ノード53においてバーチャルコンカチネーション生成回路51からXC装置52を通ったあと、2本のVC−3はXC装置54を通り、残りのVC−3はXC装置55を経由してノード58に到達する場合がある。ノードB内ではXC装置56によってまとめられ、バーチャルコンカチネーション終端回路57でデータを復元する。XC装置54の経路とXC装置55の経路では伝播遅延や装置内遅延など様々な遅延差を生じる要素がある。
【0008】
そこで、バーチャルコンカチネーションに用いる物理チャネルのVC−3(またはVC−4)では、そのPOH(Path Over Head)のH4バイト領域に、フレーム番号をあらわすマルチプル・フレーム・インジケータMFI(Multiple Frame
Indicator)値を付加して、MFI位相調整に利用する。
【0009】
図7はT1X1.5/2001−029で定義されるH4バイトを示す図である。H4バイトは各物理CH毎のVC−3(またはVC−4)のPOH毎に、サイクリックに付加する。
【0010】
MFI値は4ビットのMFI1領域と8ビットのMFI2領域で構成され、生成側では、MFI1は同一物理CH内でVC−3(またはVC−4)の1フレーム毎(125μsec毎)に1ずつインクリメントする。MFI2も同一物理CHの16フレーム毎(2msec毎)に1ずつインクリメントする。MFI1とMFI2をあわせた12ビットでは512msec周期となる。生成側では、同一のバーチャルコンカチネーションを構成するVC−3(またはVC−4)のPOH領域のH4バイトに同じ12ビットのMFI値を付加する。
【0011】
受信側では、受信したVC−3(またはVC−4)のMFI値を参照するとともに、そのデータを位相調整メモリに一旦格納し、同一のバーチャルコンカチネーションのグループを構成するVC−3(またはVC−4)のMFI値が揃ったならば、そのMFI値のVC−3(またはVC−4)で転送されてきたデータを前記位相調整メモリから出力することによりMFI位相調整を行う。MFIを用いれば、最大でMFI周期の半分(256msec)までのMFI位相調整が可能である。
【0012】
次に、従来のバーチャルコンカチネーションのMFI位相調整回路の構成及び動作を説明する。
図8は、従来例のMFI位相調整回路の構成を示す図である。MFI位相処理回路は、STMペイロードからMFI値を抽出するとともに、前記ペイロードを出力するMFI抽出回路4と、出力されたペイロードを位相調整メモリ12に書き込む書き込み制御部10と、位相調整メモリ12からペイロードを読み出す読み出し制御部11と、を備える。また、前記位相調整メモリ12の制御に関し、14−n(n=1〜N、Nは48以下の整数)はMFI位相一致判定回路、3−nは同期管理部、13−h(h=1〜48)はMFI同期判定回路、8はチャネル制御メモリ、9−nはタイマ回路、15−nは14−nと3−nおよび9−nをあわせた処理部である。
【0013】
図9、図10、図11は、図8のMFI位相調整の動作を説明する処理フローを示す図であり、図9は物理チャネル毎の位相調整メモリへの書き込み及びMFI値の連続性のチェック、図10はMFI値による位相一致の判定、図11は位相調整メモリの読み出しのそれぞれ動作フローを示す図である。
受信データVC−3(またはVC−4)が入力されると、書き込み制御回路10はそのペイロード(POHは除き、データ部のみ)を物理CH別、MFI値別に領域を区切った位相調整メモリ12に格納する(図9のA71)。同時に、MFI抽出回路4により受信した物理CH h(hは1以上48以下)のMFI値をH4バイトより抽出し(図9のA72)、MFI同期判定回路13−hは、1フレーム毎に各物理CH毎に、MFI値がインクリメントされているか否かをチェックして(図9のA73)、MFI値の連続性のチェックを行う。MFI値のインクリメントが正しく行われていれば物理CH hのMFI同期が確立しているとみなし、MFI同期判定回路13−hの出力を信号MFISYNC(h)=1に設定する(図9のA75)。一方、A73でMFI値のインクリメントが正しくないと判断した場合には、物理CH hのMFI同期は確立していないとみなし、信号MFISYNC(h)=0に設定する(図9のA75−2)。これらの処理は常時行う(この処理をMFI同期判定、MFI同期の確立を同期確立ともいう)。
【0014】
以上の動作と同時にMFI値による位相一致の判定の動作を行う。バーチャルコンカチネーショングループn(以下、グループn)で、MFI位相一致判定回路14−nは出力をフラグ値F(n)=0にセットする(図10のA81)。そして、グループn内の任意の物理CHでMFI値=000(h)を受信したら(図10のA82)、タイマ回路9−nに対してカウント開始トリガ信号を送出してタイマ回路9−nのカウントを開始する(図10のA83)。このときフラグ値F(n)=0のままとする(図10のA84)。タイマ回路9−nがカウントアップしタイマ最大時間Tmax以内にグループnの全物理CHでMFI値=000(h)を受信すると(図10のA85のY)、フラグ値F(n)=1に設定し、受信しなければ(図10のA85のN)、F(n)=0のままとする。フラグ値F(n)=1のときはMFI値が揃い、遅延量を揃えることができる状態とみなす(この処理をMFI位相一致判定、MFI位相の一致をMFI位相一致ともいう)。
【0015】
同期管理部3−nは、位相調整メモリの読み出しの動作を管理しており、グループnの物理CHのMFI同期が確立し(図11のA61−1→A61)かつMFI位相が一致した場合(図11のA62)、制御信号C(n)=1を出力することで、グループnの全物理CHに対してMFI値=000(h)の領域に格納したデータの読み出し許可を与え(図11のA63)、読み出し制御回路11はそのデータを位相調整メモリ12より読み出して出力する。そして1フレーム時間が経過して(図11のA64)、次のVC−3(またはVC−4)を受信したとき、グループnの全物理CHでMFI同期が確立されてれば(図11のA65のY)、グループnの全物理CHに対しMFI値の領域のデータ読み出し許可を与える。そして、この許可により位相調整メモリ12からデータを読み出すことにより位相調整されたデータとする。MFI同期が確立されていなければ(図11のA65のN)、A61−1に戻る。なお、MFI位相一致判定の処理は、立上げ後のMFI位相調整の開始時およびMFI同期がはずれたときのみでよく、常時動作させる必要はない。
【0016】
図12は従来例のMFI位相一致判定の動作を説明する図である。物理CH1〜物理CH3でVC−3−3vを構成する場合を示している。はじめ何等かの理由で物理CH3のMFI値=000(h)が到着しない。この後、物理CH1にMFI値=000(h)のVC−3が到着するとタイマで制限時間Tmax(ここでは256msecとする)をカウントし始め、制限時間Tmax内で物理CH2のMFI値=000(h)も受信されるが、物理CH3のMFI値=000(h)は未到着のためMFI位相一致とはみなされず、タイマの制限時間Tmaxは終了する。4096フレーム(512msec)後に物理CH3にMFI値=000(h)のVC−3が到着し、そこから再度タイマで256msecカウントをはじめる。この後、256msec以内に物理CH1〜物理CH3のMFI値=000(h)が揃って受信されているので、MFI位相一致とみなす。MFI位相一致となると、そのMFI値を有するVC−3で転送されてきたデータを位相調整メモリから読み出しを開始する。
【0017】
このように従来のMFI位相調整回路の動作では、MFI位相一致判定処理をMFI=000(h)のフレームを用いて行うため、MFI位相一致判定の処理間隔は約512msec毎になる。
【0018】
図13はデータを格納しておく位相調整メモリの一例を示す図である。図13(a)に示すように物理CH毎にバンク分けをする。また、図13(b)に示すように物理CH内でもMFI値毎にバンク分けを行う。各物理CHとも最大で4096フレーム(512msec相当)のメモリとなる。ハードウェア規模の制約で512msec相当の位相調整メモリ空間が得られず、Tmax時間相当の位相調整が可能なメモリ空間の場合は、タイマもTmaxまでのカウントとし、MFI位相一致判定の処理も、Tmax時間内にMFI値=000(h)が揃うか否かを判定する。このときのMFI位相調整範囲はTmax時間である。
【0019】
【発明が解決しようとする課題】
従来のMFI位相調整回路は、前述の例で示すように、はじめのMFI値=000(h)の検出動作の開始から、次のMFI値=000(h)の検出動作まで4096フレーム(512msec)の期間を要し、その間の動作は停止していることになるから、かかるバーチャルコンカチネーション終端回路のMFI位相調整回路では、MFI位相一致判定に処理時間がかかる点で問題がある。
【0020】
以上のように、異なる経路を経由する同一のバーチャルコンカチネーションを構成する物理チャネルを受信するSTM装置においては、転送遅延差を吸収して各物理CHから正しくデータを取り出すために、遅延差の吸収処理を行う必要があるが、従来のMFI位相調整回路では、特に、立ち上げ時やプロテクションやビット誤りによってMFI位相が一致しなくなった場合の復旧処理に時間がかかり、データ瞬断が長引く可能性がある。
(発明の目的)
本発明の目的は、以上のような問題点を解決するものであり、バーチャルコンカチネーション終端回路等においてSTMフレームのペイロードに格納されたデータフレームの転送の遅延時間差を吸収する位相調整時間を短縮することを可能とするバーチャルコンカチネーションMFI位相調整方法及びMFI位相調整回路を提供することにある。
【0021】
本発明の他の目的は、バーチャルコンカチネーション終端回路等において立ち上げ時やプロテクションやビット誤りによってMFI位相が一致しなくなった場合の復旧処理の時間及びデータ瞬断を短縮することを可能とするバーチャルコンカチネーションMFI位相調整方法及びMFI位相調整回路を提供することにある。
【0022】
【課題を解決するための手段】
本発明は、バーチャルコンカチネーションの1ないし複数のグループを構成する物理チャネルを含むSTMペイロード信号のデータ部分を、前記物理チャネル毎にMFI値別に位相調整メモリに記憶し、前記グループ毎の全ての物理チャネルにおいて所定の制限時間内で比較用MFI値に等しいMFI値の受信に基づいて前記位相調整メモリに記憶した前記データ部分の読み出しを開始することにより物理チャネル間の遅延差を吸収するバーチャルコンカチネーションMFI位相調整に関し、前記グループ毎に全ての物理チャネルで、前記制限時間内に受信されるMFI値の最大値に所定の加算値を加算した最大MFI値を次の前記制限時間内における前記比較用MFIとすることを特徴とする。
【0023】
また、前記位相調整メモリに記憶した前記データ部分の読み出しの開始は、前記比較用MFI値に等しいMFI値の受信時に、MFI値の連続性が満たされていることを条件とし、前記比較用MFI値の初期値は、物理チャネルの先頭のMFI値とすることを特徴とする。
【0024】
より具体的には、合計N個のバーチャルコンカチネーションのグループのMFI位相調整が可能なMFI位相調整回路において、その時に受信している物理CH1〜物理CH48(最大)の受信MFI値の中の最大のもの(最大MFI値という。)を検出する最大MFI判定回路(6)と、最大MFI値に加算パラメータ(AVAL)を加算してその下位12ビットを基準MFI値として出力する加算器(7)と、基準MFI値を比較用MFI値としてラッチして、グループn(1≦n≦N)の全物理CHについて、比較用MFI値と一致するMFI値をタイマ最大値Tmax以内に受信できたかを判定するMFI位相一致判定回路(2−n、n=1〜N)を配置する。
【0025】
なお、加算器(7)の出力である基準MFI値は、MFI同期判定回路(5−1〜5−48)のいずれかで先頭のMFI値(=000(h))を受信したら基準MFI値を当該先頭のMFI値(=000(h))にリセットする構成とする。(図1)
【0026】
バーチャルコンカチネーション終端回路のMFI位相調整回路において、MFI位相一致判定の実施を先頭のMFI値=000(h)のときに限定せず、時限時間Tmaxのカウント終了時に物理CH1〜物理CH48で受信している最も大きなMFI値(最大MFI値)に、例えば12ビットの加算パラメータAVALを加算した値の下位12ビットを基準MFI値として、MFI位相一致判定においてはタイマが最大値までカウントアップしてMFI位相一致判定結果がMFI位相の不一致(NG)となった直後に、基準MFI値を比較用MFI値としてラッチし、この比較用MFI値と等しいMFI値をあるバーチャルコンカチネーションを構成する全物理CHでTmax時間内に受信できたか判定することで、MFI位相一致判定のNG判定時から次のMFI位相一致判定動作までの待ち時間を少なくし、MFI位相調整時間を短縮する。
【0027】
より詳細には、本発明のバーチャルコンカチネーションMFI位相調整回路は、
STMペイロード信号からPOH領域のH4バイトにあるMFI値を抽出して出力するMFI抽出回路(例えば図1の4)と、
STMペイロード信号のデータ部を記憶し、物理チャネル毎にバンク分けされ、また、MFI番号毎に領域を区切った位相調整メモリ(例えば図1の12)と、STMペイロード信号のデータ部分を位相調整メモリの該当する領域に書き込む書き込み制御回路(例えば図1の10)と、
物理チャネル毎にMFI値の連続性をチェックするMFI同期判定回路(例えば図1の5−1〜5−48)と、
物理チャネル毎に属するバーチャルコンカチネーションのグループ番号を記憶するチャネル制御メモリ(例えば図1の8)と、
チャネル制御メモリに設定されたあるグループ(n)の全ての物理チャネルで、指定MFI値と等しいMFI値を持つVC−3フレーム又はVC−4フレームが先頭の物理チャネルを受信してから制限時間(例えば図2のTmax)以内に到着することを検出し、制限時間Tmax以内に全物理チャネルで到着したならば位相一致検出信号(例えば図1のF(n)=1)を出力する、MFI位相一致判定回路(2−n、n=1〜N:Nは最大バーチャルコンカチネーションのグループ数)と、
バーチャルコンカチネーションのグループ(n)に属する全物理チャネルのMFI同期判定回路(例えば図1の5−1〜5−48)のMFI同期判定の結果が同期確立の場合、位相一致検出信号(例えば図1のF(n)=1)を受信したならばそのグループを構成する全物理チャネルの、MFI位相一致判定回路(例えば図1の2−n)で検出に用いたMFI値と等しいMFI値の領域に格納されたデータの出力を許可する制御信号(例えば図1のC(n)=1)を生成する同期管理部(例えば図1の3−n、n=1〜N)と、
同期管理部から入力される制御信号(例えば図1のC(n)=1)にしたがって、位相調整メモリから、出力を許可された物理チャネルのMFI番号毎の領域からデータを読み出す読み出し制御回路(例えば図1の11)と、
MFI同期判定回路(例えば図1の5−1〜5−48)より、最新の受信MFI値を出力し、その受信MFI値中の最大MFI値を選択する最大MFI判定回路(例えば図1の6)と、
該最大MFI値に予め設定した12ビットの加算パラメータ値(例えば図1のAVAL)を加算してその下位12ビットを基準MFI値として出力するとともに、MFI同期判定回路(5−1〜5−48)のいずれかでMFI値の初期値(例えば図2、4の000(h))を受信したならば基準MFI値を前記初期値(例えば図2、4の000(h))にリセットする加算器(例えば図1の7)と、
を有し、
MFI位相一致判定回路では、制限時間(例えば図2のTmax)毎に基準MFI値をラッチして、該基準MFI値をMFI位相一致判定の比較用MFI値として用いることを特徴とする。
【0028】
以上によりMFI位相一致判定間隔が例えば4096フレーム(512msec)おきではなく、それよりも短い周期でMFI位相一致判定動作を行うので、MFI位相調整処理時間を早めることが可能である。したがって、初期の立ち上げ時にMFI位相調整を早期に確立できるとともに、伝送路切り換え(プロテクション)やビット誤りでMFI位相が一致しなくなったときに早期に復旧することが可能となる。
【0029】
【発明の実施の形態】
次に、本発明のバーチャルコンカチネーションMFI位相調整方法及びバーチャルコンカチネーションMFI位相調整回路の一実施の形態について、図面を参照して詳細に説明する。
【0030】
(構成の説明)
図1は、STM−16フレームで転送されてきたバーチャルコンカチネーションの物理CH間の遅延差の吸収(MFI位相調整)を行う、データ通信装置に用いられる本実施の形態のMFI位相調整回路を示すブロック図である。処理するバーチャルコンカチネーションのグループ数は最大でN(Nは1以上、48以下の正の整数)である。
【0031】
本実施の形態のMFI位相調整回路の構成は、
入力されたSTM−16フレームから各物理CH(物理CH1〜物理CH48)のペイロード部を抽出するとともに、その中の各物理CHのH4バイトからMFI1領域(4ビット)とMFI2領域(8ビット)を取り出して12ビットのMFI値(受信MFI値)として出力するMFI抽出回路4と、
物理CH毎に受信したMFI値がVC−3(またはVC−4)毎にインクリメントされているか否かを検査して同期確立を判定し、MFISYNC(h)信号を出力するMFI同期判定回路5−h(h=1〜48)と、
各物理CHで受信した最新のMFI値のうち最大のもの(最大MFI値)を選択出力する最大MFI判定回路6と、
最大MFI値に12ビットの加算パラメータ値AVALを加算してその下位12ビットを基準MFI値として出力するとともに、MFI同期判定回路5−1〜5−48のいずれかでMFI値=000(h)を受信したならば、基準MFI値=000(h)(初期値)にリセット機能する機能を持つ加算器7と、
各物理CH1〜CH48のバーチャルコンカチネーションのグループ登録情報(バーチャルコンカチネーショングループのいずれかに属するか否かを示す属有効・無効設定及びそのグループ番号)を保持するチャネル制御メモリ8と、
カウント開始トリガ信号を受信したならば、1フレーム(125μsec)毎に1ずつカウントアップし、最大Tmax時間までカウントし、カウント値をタイマ値として出力するタイマ回路9−n、
チャネル制御メモリ8からのグループ番号情報に応じて、MFI抽出回路4から入力されるMFI値より自バーチャルコンカチネーショングループに属する全物理CHのものを選び、また、加算器7より入力される基準MFI値を前記タイマ回路9−nから出力されるタイマ値の最大値であるタイマ最大値Tmax毎にラッチしてこれを比較用MFI値として、その全物理CHについてTmax時間以内にラッチした比較用MFI値に等しいMFI値を受信しているか否かによりMFI位相一致判定を行いフラグ信号F(n)を出力するとともに、タイマ回路9−nの停止状態でグループnを構成する物理CHの中で、MFI値が予め設定された比較用MFI値と一致するものを受信したならば、前記カウント開始トリガ信号をタイマ回路9−nに出力するMFI位相一致判定回路2−n、及び、
MFI位相一致判定回路2−nより出力するフラグ信号F(n)からグループnのMFI位相一致の状態を判定し、また、MFI同期判定回路5−h(h=1〜48)が出力する48CH分のMFISYNC(h)信号のうち、自グループnの全物理CHが全て同期確立の状態であることを判定し、MFI位相一致かつ同期確立のときには制御信号C(n)=1を出力し、MFI位相一致か同期確立のいずれかでも満たさない(NG)ならば制御信号C(n)=0を出力する同期管理部3−n、
からなるグループnの同期処理部1−n(n=1〜N)と、
最大Tmax時間分のMFI位相調整が可能な、物理CH毎に領域を区切ったデータ格納用の位相調整メモリ12と、
到着したVC−3(またはVC−4)のデータ部を物理CH毎にMFI値別に位相調整メモリ12に書き込む書き込み制御回路10と、
同期管理部3−n(n=1〜N)から出力される制御信号C(n)に応じて、物理CHのMFI位相が揃ったVC−3(またはVC−4)に格納されていたデータを出力する読み出し制御回路11と、
から構成される。
【0032】
(動作の説明)
次に、本発明の実施の形態の動作を図1〜図4を参照して説明する。
MFI抽出回路4にSTM−16のペイロード信号が入力される。MFI抽出回路4は、SOHとAUポインタのタイミングは0にマスクし、ペイロード部のみを出力するとともに、各物理CHのPOH領域のH4バイトよりMFI1値とMFI2値を抽出し、12ビットのMFI値(受信MFI値)にして物理CH毎に出力する。この受信MFI値は、MFI位相一致判定回路2−n(n=1〜N)と、MFI同期判定回路5−h(h=1〜48)に入力される。
【0033】
MFI同期判定回路5−hは、受信MFI値が1フレーム(125μsec)毎に1ずつインクリメントされているか否かのチェックを行い、その結果はMFISYNC(h)信号として出力する。MFISYNC(h)信号は各グループnの同期管理部3−nに入力される。MFI同期判定回路5−hは、MFI同期が確立しているときに最新のMFI値を出力する。
【0034】
最大MFI判定回路6は、MFI同期判定回路5−1〜5−48から出力される各受信MFI値の最大のものを選択して出力する。加算器7は最大MFI値に加算パラメータAVALを加算してその下位12ビットを基準MFI値として出力するとともに、MFI同期判定回路5−1〜5−48のいずれかで000(h)を受信したときには基準MFI値を000(h)にリセットする機能を有する。12ビットの加算パラメータ値AVALは任意に設定可能とする。一例としてAVAL=000000010000(b)とする。基準MFI値は各グループnのMFI位相一致判定回路2−nに入力される。
【0035】
図2は、MFI位相一致判定回路2−nの動作を説明する処理フローを示す図である。初期状態として基準MFI値=000(h)、比較用MFI値=000(h)、フラグ値F(n)=0とする(図2のA1)。グループn内の任意の物理CHで比較用MFI値に一致するMFI値を受信したら(A2)、タイマ回路9−nに対してカウント開始トリガ信号を出力し、タイマ回路9−nのカウントアップを開始する(A3)。タイマ回路9−nの最大値Tmax時間以内にチャネル制御メモリに設定されたグループnの全物理CHで、比較用MFI値と等しいMFI値を受信できたならば(A5のY)、位相一致検出信号としてフラグ値F(n)=1を設定する(A7)。受信できなければ(A5のN)フラグ値F(n)=0を出力するとともに(A6)、最新の基準MFI値をラッチし比較用MFI値として保持する(A8)。
【0036】
図3はチャネル制御メモリ8の一例を示す図である。これは従来と同じ構成である。物理CH1〜物理CH48に領域を区切り、それぞれに対するグループ番号を設定する。図3では、物理CH1〜物理CH7でグループ1を構成し、物理CH9〜物理CH15でグループ2を構成する例を示している。グループ番号は最大値が48のため6ビットずつで良い。また、それぞれバーチャルコンカチネーションの有効/無効を示す1ビット(0、1)を設け、いずれのグループにも属さない物理CHと区別する。
【0037】
同期管理部3−nは、MFI同期判定回路5−1〜5−48が出力するMFISYNC(h)信号とMFI位相一致判定回路2−nが出力するフラグ値F(n)を入力し、グループnを構成する全物理CHのMFI同期判定の結果が同期確立ならば、MFI位相一致判定回路2−nが出力するフラグ値F(n)が1であるか0であるかを調べる。フラグ値が0ならば、制御信号C(n)=0を出力し、一方1ならば制御信号C(n)=1を出力する。
読み出し制御部11は、同期管理部3−nが出力する制御信号C(n)に基づいて位相調整メモリ12に書き込んだデータの読み出し開始を制御する。制御信号C(n)=0ならば読み出しを見合わせ、制御信号C(n)=1で読み出しを開始する。
【0038】
上述のMFI位相調整処理の動作をタイミングチャートを用いて説明する。図4は、物理CH1〜3までのVC−3×3本で、VC−3−3vのバーチャルコンカチネーショングループ1を構成する場合のタイミングチャートを示す図である。初期状態では基準MFI値=000(h)、比較用MFI値=000(h)である。初期状態では物理CH1が最も早く到着し、これをトリガにタイマ回路9−nのカウントアップを開始する。2フレーム後に物理CH2を受信するが、物理CH3がTmax時間以内に到着しないため、一回目の位相調整処理ではMFI位相は揃わない。タイマがTmaxに到達してカウントアップが終了したとき、受信している最大MFI値=801(h)である。加算パラメータAVAL=10(h)とすると、基準MFI値=811(h)となる。MFI位相一致判定回路2−1では該811(h)を比較用MFI値としてラッチして保持する。
【0039】
そして、MFI値=811(h)のフレームが到着した時点から、再度MFI位相一致判定処理を行う。図4では、物理CH3が最も早くMFI=811(h)となり、その時点からタイマ回路9−nのカウントアップを開始する。そして、順次物理CH1、物理CH2で811(h)のMFI値のフレームが到着する。これらはタイマ値が最大値Tmaxになる以前に到着が完了するので、物理CH2が到着したときにMFI位相一致判定回路2−1ではグループ1のMFI位相が一致したものと判定する。
【0040】
このときMFI位相一致判定回路2−1から信号F(1)=1を同期管理部3−1に出力する。また、同時にMFI同期判定回路5−1〜5−3からもMFISYNC(1)〜(3)=1が出力されているならば、同期管理部3−1はMFI同期が確立したものと判定し、信号C(1)=1を出力する。
【0041】
図1に示す読み出し制御回路11は、グループnの同期管理部3−nから制御信号C(n)=1を受け取ると位相調整メモリ12の該当する物理CHのメモリ領域の中の指定されたMFI領域に書かれているデータを読み出して出力する。以上の動作により、ノード間における転送遅延が生じているとしてもその遅延が揃ってMFI位相調整がなされたデータを出力することができる。
【0042】
以上の実施の形態においては、加算パラメータ値AVAL=000000010000(b)、時限時間Tmax=256msecとしてMFI位相一致判定を行う例を説明したが、これらの設定は、伝送システム等の特性により適宜変更することが可能である。また、受信MFI値によるMFI同期判定の処理は、生成側のMFI値の正しいインクリメントに基づくことができるシステムにおいては、物理CH毎のMFI同期判定回路5−1〜5−48におけるMFI同期判定の機能は省略可能である。この場合、同期管理部3−1〜3−N又は同期処理部1−1〜1−NはMFI位相一致判定回路2−1〜2−Nの出力に基づいて読み出し制御回路11を制御することとなる。
【発明の効果】
本発明によれば、異なる経路で転送される同一バーチャルコンカチネーションの物理CHのデータを受信したときに、MFI位相調整処理を早く行うことが可能である。これによって、伝送路切り換え(プロテクション)やビット誤りによって、MFI位相一致にならずにデータが瞬断しても、早期の復旧が可能であるという顕著な効果を奏する。
【0043】
その理由は、初期立ち上げ時やプロテクション時に、ビット誤りによって物理CH間のMFI位相が一致しないときにおいても、バーチャルコンカチネーションのグループ毎に行うMFI位相一致の判定(確認)を、時限時間毎に前時限時間の最終時点の最大MFI値に所定の加算値(加算パラメータ)を加算した基準MFI値により繰り返し行うことにより、MFI最大周期の例えば4096フレーム毎(512msec毎)よりも短い間隔でMFI位相一致の判定を行い、MFI位相の一致時に位相調整メモリからの読み出し開始タイミングを生成するようにしているためである。
【0044】
例えば、加算パラメータAVAL=000000010000(b)とする。これはMFI値の5ビット目、MFI2領域のLSBに1を加算することに等しい。MFI2領域のLSBは2msec毎にカウントアップされるので、加算パラメータAVAL=000000010000(b)とすると、最大MFI値から2msec後に基準MFI値を設定することになる。これは、タイマが時限時間Tmaxとなりタイムアウトになってから最短で2msec後より、再び新たな基準MFI値でMFI位相一致の判定の処理を開始することを意味する。時限時間Tmax=256msecのとき、加算パラメータAVAL=7FF(h)(256msecに相当)以下ならば、MFI位相一致の判定の処理間隔は512msec(4096フレーム)以下になる。このように、加算パラメータAVALを適切に設定することで、グループ毎のMFI位相一致の判定をMFI最大周期の4096フレーム毎よりも短い間隔で行うことが可能である。
【図面の簡単な説明】
【図1】 本発明に係る一実施の形態を説明する図である。
【図2】 本発明に係るMFI位相一致判定回路2−nの動作を説明する図である。
【図3】 本発明に係るチャネル制御メモリの構成の一例を説明する図である。
【図4】 本発明に係るMFI位相調整の位相一致の判定の動作を説明する図である。
【図5】 従来例におけるSTM−16フレーム構成を説明する図である。
【図6】 従来例における経路差を説明する図である。
【図7】 従来例におけるH4バイトを説明する図である。
【図8】 従来例におけるMFI位相調整回路の構成を示す図である。
【図9】 従来例におけるMFI位相調整の動作のうち、位相調整メモリへの書き込み及びMFI値の連続性のチェックの動作の処理フローを示す図である。
【図10】 従来例におけるMFI位相調整の動作のうち、MFI値による位相一致判定の動作の処理フローを示す図である。
【図11】 従来例におけるMFI位相調整の動作のうち、位相調整メモリの読み出しの動作の処理フローを示す図である。
【図12】 従来例におけるMFI位相調整の位相一致の判定の動作を説明する図である。
【図13】 位相調整メモリの一例を示す図である。
【符号の説明】
1−1〜1−N バーチャルコンカチネーショングループ毎の同期処理部
2―n グループnのMFI位相一致判定回路
3−1〜3−N 同期管理部
4 MFI抽出回路
5−1〜5−48 物理CH毎のMFI同期判定回路
6 最大MFI判定回路
7 加算器
8 チャネル制御メモリ
9 タイマ回路
10 書き込み制御回路
11 読み出し制御回路
12 位相調整メモリ
Claims (8)
- バーチャルコンカチネーションの1ないし複数のグループを構成する物理チャネルを含むSTMペイロード信号のデータ部分を、前記物理チャネル毎にMFI値別に位相調整メモリに記憶し、前記グループ毎の全ての物理チャネルにおいて所定の制限時間内で比較用MFI値に等しいMFI値の受信に基づいて前記位相調整メモリに記憶した前記データ部分の読み出しを開始することにより物理チャネル間の遅延差を吸収するバーチャルコンカチネーションMFI位相調整方法であって、
前記グループ毎に全ての物理チャネルで、前記制限時間内に受信されるMFI値の最大値に所定の加算値を加算した最大MFI値を次の前記制限時間内における前記比較用MFIとすることを特徴とするバーチャルコンカチネーションMFI位相調整方法。 - 前記位相調整メモリに記憶した前記データ部分の読み出しの開始は、前記比較用MFI値に等しいMFI値の受信時に、MFI値の連続性が満たされていることを条件とすることを特徴とする請求項1記載のバーチャルコンカチネーションMFI位相調整方法。
- 前記比較用MFI値の初期値は、物理チャネルの先頭のMFI値とすることを特徴とする請求項1又は2記載のバーチャルコンカチネーションMFI位相調整方法。
- バーチャルコンカチネーションの1ないし複数のグループを構成する物理チャネルを含むSTMペイロード信号のデータ部分を前記物理チャネル毎にMFI値別に記憶する位相調整メモリを用いて物理チャネル間の遅延差を吸収するバーチャルコンカチネーションMFI位相調整回路であって、
バーチャルコンカチネーションのグループ毎に全ての物理チャネルで、先頭の物理チャネルを受信してから所定の制限時間以内に比較用MFI値と等しいMFI値を持つVC−3フレーム又はVC−4フレームの到着を検出したとき、バーチャルコンカチネーションの当該グループを構成する全物理チャネルについて位相調整メモリからデータの出力許可信号を出力するグループ毎の同期処理部と、
前記グループ毎の同期処理部から出力される出力許可信号により前記位相調整メモリから当該物理チャネルの前記MFI値別の領域からデータを読み出す読み出し制御回路と、
前記グループ毎の全ての物理チャネルのMFI値中の最大MFI値を選択する最大MFI判定回路と、
該最大MFI値に予め設定した加算パラメータ値を加算したMFI値又は前記グループのいずれかで先頭のMFI値を受信したならばMFI値の初期値を基準MFI値として出力する加算器と、
を有し、
前記同期処理部では、制限時間毎に前記基準MFI値をラッチして、該基準MFI値をMFI位相一致の判定に用いる前記比較用MFI値とすることを特徴とするバーチャルコンカチネーションMFI位相調整回路。 - 物理チャネル毎にMFI値の連続性をチェックするMFI同期判定回路を備え、前記同期処理部は、前記比較用MFI値に等しいMFI値の受信時に、MFI値の連続性が満たされていることを条件として出力許可信号を出力することを特徴とする請求項4記載のバーチャルコンカチネーションMFI位相調整回路。
- 前記比較用MFI値の初期値は、物理チャネルの先頭のMFI値とすることを特徴とする請求項4又は5記載のバーチャルコンカチネーションMFI位相調整回路。
- バーチャルコンカチネーションの1ないし複数のグループを構成する物理チャネルを含むSTMペイロード信号のデータ部分を前記物理チャネル毎にMFI値別に記憶する位相調整メモリを用いて物理チャネル間の遅延差を吸収するバーチャルコンカチネーションMFI位相調整回路であって、
物理チャネル毎に、受信されたMFI値の連続性をチェックするとともに最新のMFI値を出力するMFI同期判定回路と、
バーチャルコンカチネーションのグループ毎に全ての物理チャネルで、先頭の物理チャネルを受信してから所定の制限時間以内に比較用MFI値と等しいMFI値を持つVC−3フレーム又はVC−4フレームの到着を検出したとき、位相一致検出信号を出力するMFI位相一致判定回路と、
前記MFI同期判定回路によりバーチャルコンカチネーションのグループ毎に該グループに属する全物理チャネルのMFI値の連続性が検出され、前記MFI位相一致判定回路の前記到着検出信号を受信したならば該グループを構成する全物理チャネルについての前記連続性の検出に用いたMFI値と等しいMFI値の領域に格納されたデータの出力許可信号を出力する同期管理部と、
前記同期管理部から出力される前記出力許可信号により前記位相調整メモリから当該物理チャネルの前記MFI値別の領域からデータを読み出す読み出し制御回路と、
前記MFI同期判定回路から出力されるMFI値中の最大MFI値を選択する最大MFI判定回路と、
該最大MFI値に予め設定した加算パラメータ値を加算したMFI値又は前記MFI同期判定回路のいずれかで先頭のMFI値を受信したならばMFI値の初期値を基準MFI値として出力する加算器と、
を有し、
MFI位相一致判定回路では、前記制限時間毎に基準MFI値をラッチして、該基準MFI値をMFI位相一致判定に用いる前記比較用MFI値とすることを特徴とするバーチャルコンカチネーションMFI位相調整回路。 - STMペイロード信号からPOH領域のH4バイトにあるMFI値を抽出して出力するMFI抽出回路と、
STMペイロード信号のデータ部を記憶し、物理チャネル毎にバンク分けされ、また、MFI番号毎に領域を区切った位相調整メモリと、
STMペイロード信号のデータ部分を位相調整メモリの該当する領域に書き込む書き込み制御回路と、
物理チャネル毎にMFI値の連続性をチェックするMFI同期判定回路と、
物理チャネル毎に属するバーチャルコンカチネーションのグループ番号を記憶するチャネル制御メモリと、
チャネル制御メモリに設定されたグループ毎に全ての物理チャネルで、指定MFI値と等しいMFI値を持つVC−3フレーム又はVC−4フレームが先頭の物理チャネルを受信してから制限時間以内に到着することを検出し、前記制限時間以内に全物理チャネルで到着したならば位相一致検出信号を出力するMFI位相一致判定回路と、
バーチャルコンカチネーションのグループ毎に属する全物理チャネルのMFI同期判定回路のMFI同期判定の結果が同期確立の場合、位相一致検出信号を受信したならばそのグループを構成する全物理チャネルの、MFI位相一致判定回路で検出に用いたMFI値と等しいMFI値の領域に格納されたデータの出力を許可する制御信号を生成する同期管理部と、
同期管理部から入力される制御信号にしたがって、位相調整メモリから、出力を許可された物理チャネルのMFI番号毎の領域からデータを読み出す読み出し制御回路と、
MFI同期判定回路より、最新の受信MFI値を出力し、その受信MFI値中の最大MFI値を選択する最大MFI判定回路と、
該最大MFI値に予め設定した12ビットの加算パラメータ値を加算してその下位12ビットを基準MFI値として出力するとともに、MFI同期判定回路のいずれかでMFI値の初期値を受信したならば基準MFI値を前記初期値にリセットする加算器と、
を有し、
MFI位相一致判定回路では、前記制限時間毎に基準MFI値をラッチして、該基準MFI値をMFI位相一致判定の比較用MFI値として用いることを特徴とするバーチャルコンカチネーションMFI位相調整回路。
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