JP2003333007A - バーチャルコンカチネーションｍｆｉ位相調整方法及びバーチャルコンカチネーションｍｆｉ位相調整回路 - Google Patents
バーチャルコンカチネーションｍｆｉ位相調整方法及びバーチャルコンカチネーションｍｆｉ位相調整回路Info
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- JP2003333007A JP2003333007A JP2002134661A JP2002134661A JP2003333007A JP 2003333007 A JP2003333007 A JP 2003333007A JP 2002134661 A JP2002134661 A JP 2002134661A JP 2002134661 A JP2002134661 A JP 2002134661A JP 2003333007 A JP2003333007 A JP 2003333007A
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Abstract
(57)【要約】 （修正有）
【課題】 ＳＴＭフレームのペイロードに格納されたデ
ータフレームの転送遅延時間差を吸収する位相調整の開
始時間を短縮する。立ち上げ時やプロテクションやビッ
ト誤りによってＭＦＩ位相が一致しなくなった場合の復
旧を早めデータ瞬断を短縮する。 【解決手段】 バーチャルコンカチネーションの１ない
し複数のグループを構成する物理チャネルを含むＳＴＭ
ペイロード信号のデータ部分を、前記物理チャネル毎に
ＭＦＩ値別に位相調整メモリ１２に記憶し、前記グルー
プ毎の全ての物理チャネルにおいてタイマによる所定の
制限時間Ｔｍａｘ内で比較用ＭＦＩ値に等しいＭＦＩ値
の受信に基づいて前記位相調整メモリに記憶した前記デ
ータ部分の読み出しを開始する。
ータフレームの転送遅延時間差を吸収する位相調整の開
始時間を短縮する。立ち上げ時やプロテクションやビッ
ト誤りによってＭＦＩ位相が一致しなくなった場合の復
旧を早めデータ瞬断を短縮する。 【解決手段】 バーチャルコンカチネーションの１ない
し複数のグループを構成する物理チャネルを含むＳＴＭ
ペイロード信号のデータ部分を、前記物理チャネル毎に
ＭＦＩ値別に位相調整メモリ１２に記憶し、前記グルー
プ毎の全ての物理チャネルにおいてタイマによる所定の
制限時間Ｔｍａｘ内で比較用ＭＦＩ値に等しいＭＦＩ値
の受信に基づいて前記位相調整メモリに記憶した前記デ
ータ部分の読み出しを開始する。
Description
【０００１】
【発明の属する技術分野】本発明は、バーチャルコンカ
チネーション技術によってＳＴＭ（SynchronousTransfe
r Mode）フレームのペイロードに格納されたデータフレ
ームの転送遅延によって生じる遅延差を吸収し、もとの
データに復元しやすくするためのバーチャルコンカチネ
ーションＭＦＩ位相調整方法及びＭＦＩ位相調整回路に
関する。
チネーション技術によってＳＴＭ（SynchronousTransfe
r Mode）フレームのペイロードに格納されたデータフレ
ームの転送遅延によって生じる遅延差を吸収し、もとの
データに復元しやすくするためのバーチャルコンカチネ
ーションＭＦＩ位相調整方法及びＭＦＩ位相調整回路に
関する。
【０００２】
【従来の技術】ＳＤＨフレーム（Synchronous Digital
Hierarchy）フレームやＳＴＭ（Synchronous Transfer
Mode）フレームに、データトラヒックを効率良く格納す
る技術にバーチャルコンカチネーション技術がある。
２．４８８Ｍｂｐｓで転送されるＳＴＭ−１６フレーム
は、９×１６列のＳＯＨ（Section Over Head）領域と
２６１×１６列のペイロード領域が合計９行で構成され
ており、ペイロード領域には５１．８４Ｍｂｐｓ相当の
データフレームであるＶＣ（Virtual Container）−３
が最大４８チャネル分、１５５．５２Ｍｂｐｓ相当のデ
ータフレームであるＶＣ−４が最大１６チャネル分、格
納される。
Hierarchy）フレームやＳＴＭ（Synchronous Transfer
Mode）フレームに、データトラヒックを効率良く格納す
る技術にバーチャルコンカチネーション技術がある。
２．４８８Ｍｂｐｓで転送されるＳＴＭ−１６フレーム
は、９×１６列のＳＯＨ（Section Over Head）領域と
２６１×１６列のペイロード領域が合計９行で構成され
ており、ペイロード領域には５１．８４Ｍｂｐｓ相当の
データフレームであるＶＣ（Virtual Container）−３
が最大４８チャネル分、１５５．５２Ｍｂｐｓ相当のデ
ータフレームであるＶＣ−４が最大１６チャネル分、格
納される。
【０００３】なお、従来のＳＴＭフレームのペイロード
においてＶＣ−３やＶＣ−４などの単位フレームが順番
に格納される処理単位をチャネル（ＣＨ）と呼んでいる
が、本発明ではそれを物理チャネル（物理ＣＨ）とい
う。ＳＴＭ−１６フレームのペイロードでは、ＶＣ−３
ならば先頭より順に物理ＣＨ１〜物理ＣＨ４８、ＶＣ−
４ならば先頭より物理ＣＨ１〜物理ＣＨ１６という。
においてＶＣ−３やＶＣ−４などの単位フレームが順番
に格納される処理単位をチャネル（ＣＨ）と呼んでいる
が、本発明ではそれを物理チャネル（物理ＣＨ）とい
う。ＳＴＭ−１６フレームのペイロードでは、ＶＣ−３
ならば先頭より順に物理ＣＨ１〜物理ＣＨ４８、ＶＣ−
４ならば先頭より物理ＣＨ１〜物理ＣＨ１６という。
【０００４】バーチャルコンカチネーションは、送信側
で複数の物理ＣＨのＶＣ−３（またはＶＣ−４）のグル
ープを一つのデータフレームと見なし、連続するデータ
をこれらの順番に格納し、受信側ではそれらのＶＣ−３
（またはＶＣ−４）より順番にデータを取りだし、デー
タを再生するものである。例えば、４５０Ｍｂｐｓのト
ラヒックを６２２．０８Ｍｂｐｓ相当のＶＣ−４−４ｃ
で転送すると、１５０Ｍｂｐｓ以上が無駄になる。そこ
で、３個のＶＣ−４でバーチャルコンカチネーションの
グループを構成すれば４６６．５６Ｍｂｐｓ（３×１５
５．５２Ｍｂｐｓ）の帯域となり、帯域の無駄は約１６
Ｍｂｐｓに縮まる。Ｘ本の物理ＣＨのＶＣ−３（または
ＶＣ−４）でバーチャルコンカチネーションのグループ
を構成することをＶＣ−３−Ｘｖ（またはＶＣ−４−Ｘ
ｖ）という。同一のグループを構成するＶＣ−３（また
はＶＣ−４）は、常に決まった物理チャネルで転送され
る。例えばあるバーチャルコンカチネーションのグルー
プ１（ＶＣ−３−７ｖ）は物理ＣＨ１〜物理ＣＨ７で、
また他のグループ２（ＶＣ−３−７ｖ）は物理ＣＨ９〜
物理ＣＨ１５で転送するようにする。その決め方は自由
であり、予め設定しておく。
で複数の物理ＣＨのＶＣ−３（またはＶＣ−４）のグル
ープを一つのデータフレームと見なし、連続するデータ
をこれらの順番に格納し、受信側ではそれらのＶＣ−３
（またはＶＣ−４）より順番にデータを取りだし、デー
タを再生するものである。例えば、４５０Ｍｂｐｓのト
ラヒックを６２２．０８Ｍｂｐｓ相当のＶＣ−４−４ｃ
で転送すると、１５０Ｍｂｐｓ以上が無駄になる。そこ
で、３個のＶＣ−４でバーチャルコンカチネーションの
グループを構成すれば４６６．５６Ｍｂｐｓ（３×１５
５．５２Ｍｂｐｓ）の帯域となり、帯域の無駄は約１６
Ｍｂｐｓに縮まる。Ｘ本の物理ＣＨのＶＣ−３（または
ＶＣ−４）でバーチャルコンカチネーションのグループ
を構成することをＶＣ−３−Ｘｖ（またはＶＣ−４−Ｘ
ｖ）という。同一のグループを構成するＶＣ−３（また
はＶＣ−４）は、常に決まった物理チャネルで転送され
る。例えばあるバーチャルコンカチネーションのグルー
プ１（ＶＣ−３−７ｖ）は物理ＣＨ１〜物理ＣＨ７で、
また他のグループ２（ＶＣ−３−７ｖ）は物理ＣＨ９〜
物理ＣＨ１５で転送するようにする。その決め方は自由
であり、予め設定しておく。
【０００５】図５はＳＴＭ−１６フレームの例を示す図
である。物理ＣＨ１〜４８のうち、物理ＣＨ１〜物理Ｃ
Ｈ７でＶＣ−３−７ｖのバーチャルコンカチネーション
のグループ１を構成する場合を示している。グループ１
内のデータ格納順序は自由に設定することができるが、
一例として物理ＣＨ１→物理ＣＨ２→物理ＣＨ３→物理
ＣＨ４→物理ＣＨ５→物理ＣＨ６→物理ＣＨ７→物理Ｃ
Ｈ１と若番順序で格納する方法がある。
である。物理ＣＨ１〜４８のうち、物理ＣＨ１〜物理Ｃ
Ｈ７でＶＣ−３−７ｖのバーチャルコンカチネーション
のグループ１を構成する場合を示している。グループ１
内のデータ格納順序は自由に設定することができるが、
一例として物理ＣＨ１→物理ＣＨ２→物理ＣＨ３→物理
ＣＨ４→物理ＣＨ５→物理ＣＨ６→物理ＣＨ７→物理Ｃ
Ｈ１と若番順序で格納する方法がある。
【０００６】バーチャルコンカチネーションでは、受信
側で遅延差（ＭＦＩ位相差）の調整処理（ＭＦＩ位相調
整ともいう。）を行うことが必要なことが多い。個々の
ＶＣ−３（またはＶＣ−４）は独立した物理チャネルで
転送されるため、同一のバーチャルコンカチネーション
のグループでも異なる経路で転送される可能性がある。
これは、転送途中のスイッチ（ＳＷ）やクロスコネクト
（ＸＣ）段数やその内部処理遅延が経路により異なるた
めである。
側で遅延差（ＭＦＩ位相差）の調整処理（ＭＦＩ位相調
整ともいう。）を行うことが必要なことが多い。個々の
ＶＣ−３（またはＶＣ−４）は独立した物理チャネルで
転送されるため、同一のバーチャルコンカチネーション
のグループでも異なる経路で転送される可能性がある。
これは、転送途中のスイッチ（ＳＷ）やクロスコネクト
（ＸＣ）段数やその内部処理遅延が経路により異なるた
めである。
【０００７】図６は、前述のような遅延差が生じる様子
を説明する図である。ノードＡからデータをＶＣ−３−
３ｖに格納してノードＢに転送する例を示している。ノ
ード５３においてバーチャルコンカチネーション生成回
路５１からＸＣ装置５２を通ったあと、２本のＶＣ−３
はＸＣ装置５４を通り、残りのＶＣ−３はＸＣ装置５５
を経由してノード５８に到達する場合がある。ノードＢ
内ではＸＣ装置５６によってまとめられ、バーチャルコ
ンカチネーション終端回路５７でデータを復元する。Ｘ
Ｃ装置５４の経路とＸＣ装置５５の経路では伝播遅延や
装置内遅延など様々な遅延差を生じる要素がある。
を説明する図である。ノードＡからデータをＶＣ−３−
３ｖに格納してノードＢに転送する例を示している。ノ
ード５３においてバーチャルコンカチネーション生成回
路５１からＸＣ装置５２を通ったあと、２本のＶＣ−３
はＸＣ装置５４を通り、残りのＶＣ−３はＸＣ装置５５
を経由してノード５８に到達する場合がある。ノードＢ
内ではＸＣ装置５６によってまとめられ、バーチャルコ
ンカチネーション終端回路５７でデータを復元する。Ｘ
Ｃ装置５４の経路とＸＣ装置５５の経路では伝播遅延や
装置内遅延など様々な遅延差を生じる要素がある。
【０００８】そこで、バーチャルコンカチネーションに
用いる物理チャネルのＶＣ−３（またはＶＣ−４）で
は、そのＰＯＨ(Path Over Head)のＨ４バイト領域に、
フレーム番号をあらわすマルチプル・フレーム・インジ
ケータＭＦＩ（Multiple FrameIndicator）値を付加し
て、ＭＦＩ位相調整に利用する。
用いる物理チャネルのＶＣ−３（またはＶＣ−４）で
は、そのＰＯＨ(Path Over Head)のＨ４バイト領域に、
フレーム番号をあらわすマルチプル・フレーム・インジ
ケータＭＦＩ（Multiple FrameIndicator）値を付加し
て、ＭＦＩ位相調整に利用する。
【０００９】図７はＴ１Ｘ１．５／２００１−０２９で
定義されるＨ４バイトを示す図である。Ｈ４バイトは各
物理ＣＨ毎のＶＣ−３（またはＶＣ−４）のＰＯＨ毎
に、サイクリックに付加する。
定義されるＨ４バイトを示す図である。Ｈ４バイトは各
物理ＣＨ毎のＶＣ−３（またはＶＣ−４）のＰＯＨ毎
に、サイクリックに付加する。
【００１０】ＭＦＩ値は４ビットのＭＦＩ１領域と８ビ
ットのＭＦＩ２領域で構成され、生成側では、ＭＦＩ１
は同一物理ＣＨ内でＶＣ−３（またはＶＣ−４）の１フ
レーム毎（１２５μｓｅｃ毎）に１ずつインクリメント
する。ＭＦＩ２も同一物理ＣＨの１６フレーム毎（２ｍ
ｓｅｃ毎）に１ずつインクリメントする。ＭＦＩ１とＭ
ＦＩ２をあわせた１２ビットでは５１２ｍｓｅｃ周期と
なる。生成側では、同一のバーチャルコンカチネーショ
ンを構成するＶＣ−３（またはＶＣ−４）のＰＯＨ領域
のＨ４バイトに同じ１２ビットのＭＦＩ値を付加する。
ットのＭＦＩ２領域で構成され、生成側では、ＭＦＩ１
は同一物理ＣＨ内でＶＣ−３（またはＶＣ−４）の１フ
レーム毎（１２５μｓｅｃ毎）に１ずつインクリメント
する。ＭＦＩ２も同一物理ＣＨの１６フレーム毎（２ｍ
ｓｅｃ毎）に１ずつインクリメントする。ＭＦＩ１とＭ
ＦＩ２をあわせた１２ビットでは５１２ｍｓｅｃ周期と
なる。生成側では、同一のバーチャルコンカチネーショ
ンを構成するＶＣ−３（またはＶＣ−４）のＰＯＨ領域
のＨ４バイトに同じ１２ビットのＭＦＩ値を付加する。
【００１１】受信側では、受信したＶＣ−３（またはＶ
Ｃ−４）のＭＦＩ値を参照するとともに、そのデータを
位相調整メモリに一旦格納し、同一のバーチャルコンカ
チネーションのグループを構成するＶＣ−３（またはＶ
Ｃ−４）のＭＦＩ値が揃ったならば、そのＭＦＩ値のＶ
Ｃ−３（またはＶＣ−４）で転送されてきたデータを前
記位相調整メモリから出力することによりＭＦＩ位相調
整を行う。ＭＦＩを用いれば、最大でＭＦＩ周期の半分
（２５６ｍｓｅｃ）までのＭＦＩ位相調整が可能であ
る。
Ｃ−４）のＭＦＩ値を参照するとともに、そのデータを
位相調整メモリに一旦格納し、同一のバーチャルコンカ
チネーションのグループを構成するＶＣ−３（またはＶ
Ｃ−４）のＭＦＩ値が揃ったならば、そのＭＦＩ値のＶ
Ｃ−３（またはＶＣ−４）で転送されてきたデータを前
記位相調整メモリから出力することによりＭＦＩ位相調
整を行う。ＭＦＩを用いれば、最大でＭＦＩ周期の半分
（２５６ｍｓｅｃ）までのＭＦＩ位相調整が可能であ
る。
【００１２】次に、従来のバーチャルコンカチネーショ
ンのＭＦＩ位相調整回路の構成及び動作を説明する。図
８は、従来例のＭＦＩ位相調整回路の構成を示す図であ
る。ＭＦＩ位相処理回路は、ＳＴＭペイロードからＭＦ
Ｉ値を抽出するとともに、前記ペイロードを出力するＭ
ＦＩ抽出回路４と、出力されたペイロードを位相調整メ
モリ１２に書き込む書き込み制御部１０と、位相調整メ
モリ１２からペイロードを読み出す読み出し制御部１１
と、を備える。また、前記位相調整メモリ１２の制御に
関し、１４−ｎ（ｎ＝１〜Ｎ、Ｎは４８以下の整数）は
ＭＦＩ位相一致判定回路、３−ｎは同期管理部、１３−
ｈ（ｈ＝１〜４８）はＭＦＩ同期判定回路、８はチャネ
ル制御メモリ、９−ｎはタイマ回路、１５−ｎは１４−
ｎと３−ｎおよび９−ｎをあわせた処理部である。
ンのＭＦＩ位相調整回路の構成及び動作を説明する。図
８は、従来例のＭＦＩ位相調整回路の構成を示す図であ
る。ＭＦＩ位相処理回路は、ＳＴＭペイロードからＭＦ
Ｉ値を抽出するとともに、前記ペイロードを出力するＭ
ＦＩ抽出回路４と、出力されたペイロードを位相調整メ
モリ１２に書き込む書き込み制御部１０と、位相調整メ
モリ１２からペイロードを読み出す読み出し制御部１１
と、を備える。また、前記位相調整メモリ１２の制御に
関し、１４−ｎ（ｎ＝１〜Ｎ、Ｎは４８以下の整数）は
ＭＦＩ位相一致判定回路、３−ｎは同期管理部、１３−
ｈ（ｈ＝１〜４８）はＭＦＩ同期判定回路、８はチャネ
ル制御メモリ、９−ｎはタイマ回路、１５−ｎは１４−
ｎと３−ｎおよび９−ｎをあわせた処理部である。
【００１３】図９、図１０、図１１は、図８のＭＦＩ位
相調整の動作を説明する処理フローを示す図であり、図
９は物理チャネル毎の位相調整メモリへの書き込み及び
ＭＦＩ値の連続性のチェック、図１０はＭＦＩ値による
位相一致の判定、図１１は位相調整メモリの読み出しの
それぞれ動作フローを示す図である。受信データＶＣ−
３（またはＶＣ−４）が入力されると、書き込み制御回
路１０はそのペイロード（ＰＯＨは除き、データ部の
み）を物理ＣＨ別、ＭＦＩ値別に領域を区切った位相調
整メモリ１２に格納する（図９のＡ７１）。同時に、Ｍ
ＦＩ抽出回路４により受信した物理ＣＨ ｈ（ｈは１以
上４８以下）のＭＦＩ値をＨ４バイトより抽出し（図９
のＡ７２）、ＭＦＩ同期判定回路１３−ｈは、１フレー
ム毎に各物理ＣＨ毎に、ＭＦＩ値がインクリメントされ
ているか否かをチェックして（図９のＡ７３）、ＭＦＩ
値の連続性のチェックを行う。ＭＦＩ値のインクリメン
トが正しく行われていれば物理ＣＨ ｈのＭＦＩ同期が
確立しているとみなし、ＭＦＩ同期判定回路１３−ｈの
出力を信号ＭＦＩＳＹＮＣ（ｈ）＝１に設定する（図９
のＡ７５）。一方、Ａ７３でＭＦＩ値のインクリメント
が正しくないと判断した場合には、物理ＣＨ ｈのＭＦ
Ｉ同期は確立していないとみなし、信号ＭＦＩＳＹＮＣ
（ｈ）＝０に設定する（図９のＡ７５−２）。これらの
処理は常時行う（この処理をＭＦＩ同期判定、ＭＦＩ同
期の確立を同期確立ともいう）。
相調整の動作を説明する処理フローを示す図であり、図
９は物理チャネル毎の位相調整メモリへの書き込み及び
ＭＦＩ値の連続性のチェック、図１０はＭＦＩ値による
位相一致の判定、図１１は位相調整メモリの読み出しの
それぞれ動作フローを示す図である。受信データＶＣ−
３（またはＶＣ−４）が入力されると、書き込み制御回
路１０はそのペイロード（ＰＯＨは除き、データ部の
み）を物理ＣＨ別、ＭＦＩ値別に領域を区切った位相調
整メモリ１２に格納する（図９のＡ７１）。同時に、Ｍ
ＦＩ抽出回路４により受信した物理ＣＨ ｈ（ｈは１以
上４８以下）のＭＦＩ値をＨ４バイトより抽出し（図９
のＡ７２）、ＭＦＩ同期判定回路１３−ｈは、１フレー
ム毎に各物理ＣＨ毎に、ＭＦＩ値がインクリメントされ
ているか否かをチェックして（図９のＡ７３）、ＭＦＩ
値の連続性のチェックを行う。ＭＦＩ値のインクリメン
トが正しく行われていれば物理ＣＨ ｈのＭＦＩ同期が
確立しているとみなし、ＭＦＩ同期判定回路１３−ｈの
出力を信号ＭＦＩＳＹＮＣ（ｈ）＝１に設定する（図９
のＡ７５）。一方、Ａ７３でＭＦＩ値のインクリメント
が正しくないと判断した場合には、物理ＣＨ ｈのＭＦ
Ｉ同期は確立していないとみなし、信号ＭＦＩＳＹＮＣ
（ｈ）＝０に設定する（図９のＡ７５−２）。これらの
処理は常時行う（この処理をＭＦＩ同期判定、ＭＦＩ同
期の確立を同期確立ともいう）。
【００１４】以上の動作と同時にＭＦＩ値による位相一
致の判定の動作を行う。バーチャルコンカチネーション
グループｎ（以下、グループｎ）で、ＭＦＩ位相一致判
定回路１４−ｎは出力をフラグ値Ｆ（ｎ）＝０にセット
する（図１０のＡ８１）。そして、グループｎ内の任意
の物理ＣＨでＭＦＩ値＝０００（ｈ）を受信したら（図
１０のＡ８２）、タイマ回路９−ｎに対してカウント開
始トリガ信号を送出してタイマ回路９−ｎのカウントを
開始する（図１０のＡ８３）。このときフラグ値Ｆ
（ｎ）＝０のままとする（図１０のＡ８４）。タイマ回
路９−ｎがカウントアップしタイマ最大時間Ｔｍａｘ以
内にグループｎの全物理ＣＨでＭＦＩ値＝０００（ｈ）
を受信すると（図１０のＡ８５のＹ）、フラグ値Ｆ
（ｎ）＝１に設定し、受信しなければ（図１０のＡ８５
のＮ）、Ｆ（ｎ）＝０のままとする。フラグ値Ｆ（ｎ）
＝１のときはＭＦＩ値が揃い、遅延量を揃えることがで
きる状態とみなす（この処理をＭＦＩ位相一致判定、Ｍ
ＦＩ位相の一致をＭＦＩ位相一致ともいう）。
致の判定の動作を行う。バーチャルコンカチネーション
グループｎ（以下、グループｎ）で、ＭＦＩ位相一致判
定回路１４−ｎは出力をフラグ値Ｆ（ｎ）＝０にセット
する（図１０のＡ８１）。そして、グループｎ内の任意
の物理ＣＨでＭＦＩ値＝０００（ｈ）を受信したら（図
１０のＡ８２）、タイマ回路９−ｎに対してカウント開
始トリガ信号を送出してタイマ回路９−ｎのカウントを
開始する（図１０のＡ８３）。このときフラグ値Ｆ
（ｎ）＝０のままとする（図１０のＡ８４）。タイマ回
路９−ｎがカウントアップしタイマ最大時間Ｔｍａｘ以
内にグループｎの全物理ＣＨでＭＦＩ値＝０００（ｈ）
を受信すると（図１０のＡ８５のＹ）、フラグ値Ｆ
（ｎ）＝１に設定し、受信しなければ（図１０のＡ８５
のＮ）、Ｆ（ｎ）＝０のままとする。フラグ値Ｆ（ｎ）
＝１のときはＭＦＩ値が揃い、遅延量を揃えることがで
きる状態とみなす（この処理をＭＦＩ位相一致判定、Ｍ
ＦＩ位相の一致をＭＦＩ位相一致ともいう）。
【００１５】同期管理部３−ｎは、位相調整メモリの読
み出しの動作を管理しており、グループｎの物理ＣＨの
ＭＦＩ同期が確立し（図１１のＡ６１−１→Ａ６１）か
つＭＦＩ位相が一致した場合（図１１のＡ６２）、制御
信号Ｃ（ｎ）＝１を出力することで、グループｎの全物
理ＣＨに対してＭＦＩ値＝０００（ｈ）の領域に格納し
たデータの読み出し許可を与え（図１１のＡ６３）、読
み出し制御回路１１はそのデータを位相調整メモリ１２
より読み出して出力する。そして１フレーム時間が経過
して（図１１のＡ６４）、次のＶＣ−３（またはＶＣ−
４）を受信したとき、グループｎの全物理ＣＨでＭＦＩ
同期が確立されてれば（図１１のＡ６５のＹ）、グルー
プｎの全物理ＣＨに対しＭＦＩ値の領域のデータ読み出
し許可を与える。そして、この許可により位相調整メモ
リ１２からデータを読み出すことにより位相調整された
データとする。ＭＦＩ同期が確立されていなければ（図
１１のＡ６５のＮ）、Ａ６１−１に戻る。なお、ＭＦＩ
位相一致判定の処理は、立上げ後のＭＦＩ位相調整の開
始時およびＭＦＩ同期がはずれたときのみでよく、常時
動作させる必要はない。
み出しの動作を管理しており、グループｎの物理ＣＨの
ＭＦＩ同期が確立し（図１１のＡ６１−１→Ａ６１）か
つＭＦＩ位相が一致した場合（図１１のＡ６２）、制御
信号Ｃ（ｎ）＝１を出力することで、グループｎの全物
理ＣＨに対してＭＦＩ値＝０００（ｈ）の領域に格納し
たデータの読み出し許可を与え（図１１のＡ６３）、読
み出し制御回路１１はそのデータを位相調整メモリ１２
より読み出して出力する。そして１フレーム時間が経過
して（図１１のＡ６４）、次のＶＣ−３（またはＶＣ−
４）を受信したとき、グループｎの全物理ＣＨでＭＦＩ
同期が確立されてれば（図１１のＡ６５のＹ）、グルー
プｎの全物理ＣＨに対しＭＦＩ値の領域のデータ読み出
し許可を与える。そして、この許可により位相調整メモ
リ１２からデータを読み出すことにより位相調整された
データとする。ＭＦＩ同期が確立されていなければ（図
１１のＡ６５のＮ）、Ａ６１−１に戻る。なお、ＭＦＩ
位相一致判定の処理は、立上げ後のＭＦＩ位相調整の開
始時およびＭＦＩ同期がはずれたときのみでよく、常時
動作させる必要はない。
【００１６】図１２は従来例のＭＦＩ位相一致判定の動
作を説明する図である。物理ＣＨ１〜物理ＣＨ３でＶＣ
−３−３ｖを構成する場合を示している。はじめ何等か
の理由で物理ＣＨ３のＭＦＩ値＝０００（ｈ）が到着し
ない。この後、物理ＣＨ１にＭＦＩ値＝０００（ｈ）の
ＶＣ−３が到着するとタイマで制限時間Ｔｍａｘ（ここ
では２５６ｍｓｅｃとする）をカウントし始め、制限時
間Ｔｍａｘ内で物理ＣＨ２のＭＦＩ値＝０００（ｈ）も
受信されるが、物理ＣＨ３のＭＦＩ値＝０００（ｈ）は
未到着のためＭＦＩ位相一致とはみなされず、タイマの
制限時間Ｔｍａｘは終了する。４０９６フレーム（５１
２ｍｓｅｃ）後に物理ＣＨ３にＭＦＩ値＝０００（ｈ）
のＶＣ−３が到着し、そこから再度タイマで２５６ｍｓ
ｅｃカウントをはじめる。この後、２５６ｍｓｅｃ以内
に物理ＣＨ１〜物理ＣＨ３のＭＦＩ値＝０００（ｈ）が
揃って受信されているので、ＭＦＩ位相一致とみなす。
ＭＦＩ位相一致となると、そのＭＦＩ値を有するＶＣ−
３で転送されてきたデータを位相調整メモリから読み出
しを開始する。
作を説明する図である。物理ＣＨ１〜物理ＣＨ３でＶＣ
−３−３ｖを構成する場合を示している。はじめ何等か
の理由で物理ＣＨ３のＭＦＩ値＝０００（ｈ）が到着し
ない。この後、物理ＣＨ１にＭＦＩ値＝０００（ｈ）の
ＶＣ−３が到着するとタイマで制限時間Ｔｍａｘ（ここ
では２５６ｍｓｅｃとする）をカウントし始め、制限時
間Ｔｍａｘ内で物理ＣＨ２のＭＦＩ値＝０００（ｈ）も
受信されるが、物理ＣＨ３のＭＦＩ値＝０００（ｈ）は
未到着のためＭＦＩ位相一致とはみなされず、タイマの
制限時間Ｔｍａｘは終了する。４０９６フレーム（５１
２ｍｓｅｃ）後に物理ＣＨ３にＭＦＩ値＝０００（ｈ）
のＶＣ−３が到着し、そこから再度タイマで２５６ｍｓ
ｅｃカウントをはじめる。この後、２５６ｍｓｅｃ以内
に物理ＣＨ１〜物理ＣＨ３のＭＦＩ値＝０００（ｈ）が
揃って受信されているので、ＭＦＩ位相一致とみなす。
ＭＦＩ位相一致となると、そのＭＦＩ値を有するＶＣ−
３で転送されてきたデータを位相調整メモリから読み出
しを開始する。
【００１７】このように従来のＭＦＩ位相調整回路の動
作では、ＭＦＩ位相一致判定処理をＭＦＩ＝０００
（ｈ）のフレームを用いて行うため、ＭＦＩ位相一致判
定の処理間隔は約５１２ｍｓｅｃ毎になる。
作では、ＭＦＩ位相一致判定処理をＭＦＩ＝０００
（ｈ）のフレームを用いて行うため、ＭＦＩ位相一致判
定の処理間隔は約５１２ｍｓｅｃ毎になる。
【００１８】図１３はデータを格納しておく位相調整メ
モリの一例を示す図である。図１３（ａ）に示すように
物理ＣＨ毎にバンク分けをする。また、図１３（ｂ）に
示すように物理ＣＨ内でもＭＦＩ値毎にバンク分けを行
う。各物理ＣＨとも最大で４０９６フレーム（５１２ｍ
ｓｅｃ相当）のメモリとなる。ハードウェア規模の制約
で５１２ｍｓｅｃ相当の位相調整メモリ空間が得られ
ず、Ｔｍａｘ時間相当の位相調整が可能なメモリ空間の
場合は、タイマもＴｍａｘまでのカウントとし、ＭＦＩ
位相一致判定の処理も、Ｔｍａｘ時間内にＭＦＩ値＝０
００（ｈ）が揃うか否かを判定する。このときのＭＦＩ
位相調整範囲はＴｍａｘ時間である。
モリの一例を示す図である。図１３（ａ）に示すように
物理ＣＨ毎にバンク分けをする。また、図１３（ｂ）に
示すように物理ＣＨ内でもＭＦＩ値毎にバンク分けを行
う。各物理ＣＨとも最大で４０９６フレーム（５１２ｍ
ｓｅｃ相当）のメモリとなる。ハードウェア規模の制約
で５１２ｍｓｅｃ相当の位相調整メモリ空間が得られ
ず、Ｔｍａｘ時間相当の位相調整が可能なメモリ空間の
場合は、タイマもＴｍａｘまでのカウントとし、ＭＦＩ
位相一致判定の処理も、Ｔｍａｘ時間内にＭＦＩ値＝０
００（ｈ）が揃うか否かを判定する。このときのＭＦＩ
位相調整範囲はＴｍａｘ時間である。
【００１９】
【発明が解決しようとする課題】従来のＭＦＩ位相調整
回路は、前述の例で示すように、はじめのＭＦＩ値＝０
００（ｈ）の検出動作の開始から、次のＭＦＩ値＝００
０（ｈ）の検出動作まで４０９６フレーム（５１２ｍｓ
ｅｃ）の期間を要し、その間の動作は停止していること
になるから、かかるバーチャルコンカチネーション終端
回路のＭＦＩ位相調整回路では、ＭＦＩ位相一致判定に
処理時間がかかる点で問題がある。
回路は、前述の例で示すように、はじめのＭＦＩ値＝０
００（ｈ）の検出動作の開始から、次のＭＦＩ値＝００
０（ｈ）の検出動作まで４０９６フレーム（５１２ｍｓ
ｅｃ）の期間を要し、その間の動作は停止していること
になるから、かかるバーチャルコンカチネーション終端
回路のＭＦＩ位相調整回路では、ＭＦＩ位相一致判定に
処理時間がかかる点で問題がある。
【００２０】以上のように、異なる経路を経由する同一
のバーチャルコンカチネーションを構成する物理チャネ
ルを受信するＳＴＭ装置においては、転送遅延差を吸収
して各物理ＣＨから正しくデータを取り出すために、遅
延差の吸収処理を行う必要があるが、従来のＭＦＩ位相
調整回路では、特に、立ち上げ時やプロテクションやビ
ット誤りによってＭＦＩ位相が一致しなくなった場合の
復旧処理に時間がかかり、データ瞬断が長引く可能性が
ある。 （発明の目的）本発明の目的は、以上のような問題点を
解決するものであり、バーチャルコンカチネーション終
端回路等においてＳＴＭフレームのペイロードに格納さ
れたデータフレームの転送の遅延時間差を吸収する位相
調整時間を短縮することを可能とするバーチャルコンカ
チネーションＭＦＩ位相調整方法及びＭＦＩ位相調整回
路を提供することにある。
のバーチャルコンカチネーションを構成する物理チャネ
ルを受信するＳＴＭ装置においては、転送遅延差を吸収
して各物理ＣＨから正しくデータを取り出すために、遅
延差の吸収処理を行う必要があるが、従来のＭＦＩ位相
調整回路では、特に、立ち上げ時やプロテクションやビ
ット誤りによってＭＦＩ位相が一致しなくなった場合の
復旧処理に時間がかかり、データ瞬断が長引く可能性が
ある。 （発明の目的）本発明の目的は、以上のような問題点を
解決するものであり、バーチャルコンカチネーション終
端回路等においてＳＴＭフレームのペイロードに格納さ
れたデータフレームの転送の遅延時間差を吸収する位相
調整時間を短縮することを可能とするバーチャルコンカ
チネーションＭＦＩ位相調整方法及びＭＦＩ位相調整回
路を提供することにある。
【００２１】本発明の他の目的は、バーチャルコンカチ
ネーション終端回路等において立ち上げ時やプロテクシ
ョンやビット誤りによってＭＦＩ位相が一致しなくなっ
た場合の復旧処理の時間及びデータ瞬断を短縮すること
を可能とするバーチャルコンカチネーションＭＦＩ位相
調整方法及びＭＦＩ位相調整回路を提供することにあ
る。
ネーション終端回路等において立ち上げ時やプロテクシ
ョンやビット誤りによってＭＦＩ位相が一致しなくなっ
た場合の復旧処理の時間及びデータ瞬断を短縮すること
を可能とするバーチャルコンカチネーションＭＦＩ位相
調整方法及びＭＦＩ位相調整回路を提供することにあ
る。
【００２２】
【課題を解決するための手段】本発明は、バーチャルコ
ンカチネーションの１ないし複数のグループを構成する
物理チャネルを含むＳＴＭペイロード信号のデータ部分
を、前記物理チャネル毎にＭＦＩ値別に位相調整メモリ
に記憶し、前記グループ毎の全ての物理チャネルにおい
て所定の制限時間内で比較用ＭＦＩ値に等しいＭＦＩ値
の受信に基づいて前記位相調整メモリに記憶した前記デ
ータ部分の読み出しを開始することにより物理チャネル
間の遅延差を吸収するバーチャルコンカチネーションＭ
ＦＩ位相調整に関し、前記グループ毎に全ての物理チャ
ネルで、前記制限時間内に受信されるＭＦＩ値の最大値
に所定の加算値を加算した最大ＭＦＩ値を次の前記制限
時間内における前記比較用ＭＦＩとすることを特徴とす
る。
ンカチネーションの１ないし複数のグループを構成する
物理チャネルを含むＳＴＭペイロード信号のデータ部分
を、前記物理チャネル毎にＭＦＩ値別に位相調整メモリ
に記憶し、前記グループ毎の全ての物理チャネルにおい
て所定の制限時間内で比較用ＭＦＩ値に等しいＭＦＩ値
の受信に基づいて前記位相調整メモリに記憶した前記デ
ータ部分の読み出しを開始することにより物理チャネル
間の遅延差を吸収するバーチャルコンカチネーションＭ
ＦＩ位相調整に関し、前記グループ毎に全ての物理チャ
ネルで、前記制限時間内に受信されるＭＦＩ値の最大値
に所定の加算値を加算した最大ＭＦＩ値を次の前記制限
時間内における前記比較用ＭＦＩとすることを特徴とす
る。
【００２３】また、前記位相調整メモリに記憶した前記
データ部分の読み出しの開始は、前記比較用ＭＦＩ値に
等しいＭＦＩ値の受信時に、ＭＦＩ値の連続性が満たさ
れていることを条件とし、前記比較用ＭＦＩ値の初期値
は、物理チャネルの先頭のＭＦＩ値とすることを特徴と
する。
データ部分の読み出しの開始は、前記比較用ＭＦＩ値に
等しいＭＦＩ値の受信時に、ＭＦＩ値の連続性が満たさ
れていることを条件とし、前記比較用ＭＦＩ値の初期値
は、物理チャネルの先頭のＭＦＩ値とすることを特徴と
する。
【００２４】より具体的には、合計Ｎ個のバーチャルコ
ンカチネーションのグループのＭＦＩ位相調整が可能な
ＭＦＩ位相調整回路において、その時に受信している物
理ＣＨ１〜物理ＣＨ４８（最大）の受信ＭＦＩ値の中の
最大のもの（最大ＭＦＩ値という。）を検出する最大Ｍ
ＦＩ判定回路（６）と、最大ＭＦＩ値に加算パラメータ
（ＡＶＡＬ）を加算してその下位１２ビットを基準ＭＦ
Ｉ値として出力する加算器（７）と、基準ＭＦＩ値を比
較用ＭＦＩ値としてラッチして、グループｎ（１≦ｎ≦
Ｎ）の全物理ＣＨについて、比較用ＭＦＩ値と一致する
ＭＦＩ値をタイマ最大値Ｔｍａｘ以内に受信できたかを
判定するＭＦＩ位相一致判定回路（２−ｎ、ｎ＝１〜
Ｎ）を配置する。
ンカチネーションのグループのＭＦＩ位相調整が可能な
ＭＦＩ位相調整回路において、その時に受信している物
理ＣＨ１〜物理ＣＨ４８（最大）の受信ＭＦＩ値の中の
最大のもの（最大ＭＦＩ値という。）を検出する最大Ｍ
ＦＩ判定回路（６）と、最大ＭＦＩ値に加算パラメータ
（ＡＶＡＬ）を加算してその下位１２ビットを基準ＭＦ
Ｉ値として出力する加算器（７）と、基準ＭＦＩ値を比
較用ＭＦＩ値としてラッチして、グループｎ（１≦ｎ≦
Ｎ）の全物理ＣＨについて、比較用ＭＦＩ値と一致する
ＭＦＩ値をタイマ最大値Ｔｍａｘ以内に受信できたかを
判定するＭＦＩ位相一致判定回路（２−ｎ、ｎ＝１〜
Ｎ）を配置する。
【００２５】なお、加算器（７）の出力である基準ＭＦ
Ｉ値は、ＭＦＩ同期判定回路（５−１〜５−４８）のい
ずれかで先頭のＭＦＩ値（＝０００（ｈ））を受信した
ら基準ＭＦＩ値を当該先頭のＭＦＩ値（＝０００
（ｈ））にリセットする構成とする。（図１）
Ｉ値は、ＭＦＩ同期判定回路（５−１〜５−４８）のい
ずれかで先頭のＭＦＩ値（＝０００（ｈ））を受信した
ら基準ＭＦＩ値を当該先頭のＭＦＩ値（＝０００
（ｈ））にリセットする構成とする。（図１）
【００２６】バーチャルコンカチネーション終端回路の
ＭＦＩ位相調整回路において、ＭＦＩ位相一致判定の実
施を先頭のＭＦＩ値＝０００（ｈ）のときに限定せず、
時限時間Ｔｍａｘのカウント終了時に物理ＣＨ１〜物理
ＣＨ４８で受信している最も大きなＭＦＩ値（最大ＭＦ
Ｉ値）に、例えば１２ビットの加算パラメータＡＶＡＬ
を加算した値の下位１２ビットを基準ＭＦＩ値として、
ＭＦＩ位相一致判定においてはタイマが最大値までカウ
ントアップしてＭＦＩ位相一致判定結果がＭＦＩ位相の
不一致（ＮＧ）となった直後に、基準ＭＦＩ値を比較用
ＭＦＩ値としてラッチし、この比較用ＭＦＩ値と等しい
ＭＦＩ値をあるバーチャルコンカチネーションを構成す
る全物理ＣＨでＴｍａｘ時間内に受信できたか判定する
ことで、ＭＦＩ位相一致判定のＮＧ判定時から次のＭＦ
Ｉ位相一致判定動作までの待ち時間を少なくし、ＭＦＩ
位相調整時間を短縮する。
ＭＦＩ位相調整回路において、ＭＦＩ位相一致判定の実
施を先頭のＭＦＩ値＝０００（ｈ）のときに限定せず、
時限時間Ｔｍａｘのカウント終了時に物理ＣＨ１〜物理
ＣＨ４８で受信している最も大きなＭＦＩ値（最大ＭＦ
Ｉ値）に、例えば１２ビットの加算パラメータＡＶＡＬ
を加算した値の下位１２ビットを基準ＭＦＩ値として、
ＭＦＩ位相一致判定においてはタイマが最大値までカウ
ントアップしてＭＦＩ位相一致判定結果がＭＦＩ位相の
不一致（ＮＧ）となった直後に、基準ＭＦＩ値を比較用
ＭＦＩ値としてラッチし、この比較用ＭＦＩ値と等しい
ＭＦＩ値をあるバーチャルコンカチネーションを構成す
る全物理ＣＨでＴｍａｘ時間内に受信できたか判定する
ことで、ＭＦＩ位相一致判定のＮＧ判定時から次のＭＦ
Ｉ位相一致判定動作までの待ち時間を少なくし、ＭＦＩ
位相調整時間を短縮する。
【００２７】より詳細には、本発明のバーチャルコンカ
チネーションＭＦＩ位相調整回路は、ＳＴＭペイロード
信号からＰＯＨ領域のＨ４バイトにあるＭＦＩ値を抽出
して出力するＭＦＩ抽出回路（例えば図１の４）と、Ｓ
ＴＭペイロード信号のデータ部を記憶し、物理チャネル
毎にバンク分けされ、また、ＭＦＩ番号毎に領域を区切
った位相調整メモリ（例えば図１の１２）と、ＳＴＭペ
イロード信号のデータ部分を位相調整メモリの該当する
領域に書き込む書き込み制御回路（例えば図１の１０）
と、物理チャネル毎にＭＦＩ値の連続性をチェックする
ＭＦＩ同期判定回路（例えば図１の５−１〜５−４８）
と、物理チャネル毎に属するバーチャルコンカチネーシ
ョンのグループ番号を記憶するチャネル制御メモリ（例
えば図１の８）と、チャネル制御メモリに設定されたあ
るグループ（ｎ）の全ての物理チャネルで、指定ＭＦＩ
値と等しいＭＦＩ値を持つＶＣ−３フレーム又はＶＣ−
４フレームが先頭の物理チャネルを受信してから制限時
間（例えば図２のＴｍａｘ）以内に到着することを検出
し、制限時間Ｔｍａｘ以内に全物理チャネルで到着した
ならば位相一致検出信号（例えば図１のＦ（ｎ）＝１）
を出力する、ＭＦＩ位相一致判定回路（２−ｎ、ｎ＝１
〜Ｎ：Ｎは最大バーチャルコンカチネーションのグルー
プ数）と、バーチャルコンカチネーションのグループ
（ｎ）に属する全物理チャネルのＭＦＩ同期判定回路
（例えば図１の５−１〜５−４８）のＭＦＩ同期判定の
結果が同期確立の場合、位相一致検出信号（例えば図１
のＦ（ｎ）＝１）を受信したならばそのグループを構成
する全物理チャネルの、ＭＦＩ位相一致判定回路（例え
ば図１の２−ｎ）で検出に用いたＭＦＩ値と等しいＭＦ
Ｉ値の領域に格納されたデータの出力を許可する制御信
号（例えば図１のＣ（ｎ）＝１）を生成する同期管理部
（例えば図１の３−ｎ、ｎ＝１〜Ｎ）と、同期管理部か
ら入力される制御信号（例えば図１のＣ（ｎ）＝１）に
したがって、位相調整メモリから、出力を許可された物
理チャネルのＭＦＩ番号毎の領域からデータを読み出す
読み出し制御回路（例えば図１の１１）と、ＭＦＩ同期
判定回路（例えば図１の５−１〜５−４８）より、最新
の受信ＭＦＩ値を出力し、その受信ＭＦＩ値中の最大Ｍ
ＦＩ値を選択する最大ＭＦＩ判定回路（例えば図１の
６）と、該最大ＭＦＩ値に予め設定した１２ビットの加
算パラメータ値（例えば図１のＡＶＡＬ）を加算してそ
の下位１２ビットを基準ＭＦＩ値として出力するととも
に、ＭＦＩ同期判定回路（５−１〜５−４８）のいずれ
かでＭＦＩ値の初期値（例えば図２、４の０００
（ｈ））を受信したならば基準ＭＦＩ値を前記初期値
（例えば図２、４の０００（ｈ））にリセットする加算
器（例えば図１の７）と、を有し、ＭＦＩ位相一致判定
回路では、制限時間（例えば図２のＴｍａｘ）毎に基準
ＭＦＩ値をラッチして、該基準ＭＦＩ値をＭＦＩ位相一
致判定の比較用ＭＦＩ値として用いることを特徴とす
る。
チネーションＭＦＩ位相調整回路は、ＳＴＭペイロード
信号からＰＯＨ領域のＨ４バイトにあるＭＦＩ値を抽出
して出力するＭＦＩ抽出回路（例えば図１の４）と、Ｓ
ＴＭペイロード信号のデータ部を記憶し、物理チャネル
毎にバンク分けされ、また、ＭＦＩ番号毎に領域を区切
った位相調整メモリ（例えば図１の１２）と、ＳＴＭペ
イロード信号のデータ部分を位相調整メモリの該当する
領域に書き込む書き込み制御回路（例えば図１の１０）
と、物理チャネル毎にＭＦＩ値の連続性をチェックする
ＭＦＩ同期判定回路（例えば図１の５−１〜５−４８）
と、物理チャネル毎に属するバーチャルコンカチネーシ
ョンのグループ番号を記憶するチャネル制御メモリ（例
えば図１の８）と、チャネル制御メモリに設定されたあ
るグループ（ｎ）の全ての物理チャネルで、指定ＭＦＩ
値と等しいＭＦＩ値を持つＶＣ−３フレーム又はＶＣ−
４フレームが先頭の物理チャネルを受信してから制限時
間（例えば図２のＴｍａｘ）以内に到着することを検出
し、制限時間Ｔｍａｘ以内に全物理チャネルで到着した
ならば位相一致検出信号（例えば図１のＦ（ｎ）＝１）
を出力する、ＭＦＩ位相一致判定回路（２−ｎ、ｎ＝１
〜Ｎ：Ｎは最大バーチャルコンカチネーションのグルー
プ数）と、バーチャルコンカチネーションのグループ
（ｎ）に属する全物理チャネルのＭＦＩ同期判定回路
（例えば図１の５−１〜５−４８）のＭＦＩ同期判定の
結果が同期確立の場合、位相一致検出信号（例えば図１
のＦ（ｎ）＝１）を受信したならばそのグループを構成
する全物理チャネルの、ＭＦＩ位相一致判定回路（例え
ば図１の２−ｎ）で検出に用いたＭＦＩ値と等しいＭＦ
Ｉ値の領域に格納されたデータの出力を許可する制御信
号（例えば図１のＣ（ｎ）＝１）を生成する同期管理部
（例えば図１の３−ｎ、ｎ＝１〜Ｎ）と、同期管理部か
ら入力される制御信号（例えば図１のＣ（ｎ）＝１）に
したがって、位相調整メモリから、出力を許可された物
理チャネルのＭＦＩ番号毎の領域からデータを読み出す
読み出し制御回路（例えば図１の１１）と、ＭＦＩ同期
判定回路（例えば図１の５−１〜５−４８）より、最新
の受信ＭＦＩ値を出力し、その受信ＭＦＩ値中の最大Ｍ
ＦＩ値を選択する最大ＭＦＩ判定回路（例えば図１の
６）と、該最大ＭＦＩ値に予め設定した１２ビットの加
算パラメータ値（例えば図１のＡＶＡＬ）を加算してそ
の下位１２ビットを基準ＭＦＩ値として出力するととも
に、ＭＦＩ同期判定回路（５−１〜５−４８）のいずれ
かでＭＦＩ値の初期値（例えば図２、４の０００
（ｈ））を受信したならば基準ＭＦＩ値を前記初期値
（例えば図２、４の０００（ｈ））にリセットする加算
器（例えば図１の７）と、を有し、ＭＦＩ位相一致判定
回路では、制限時間（例えば図２のＴｍａｘ）毎に基準
ＭＦＩ値をラッチして、該基準ＭＦＩ値をＭＦＩ位相一
致判定の比較用ＭＦＩ値として用いることを特徴とす
る。
【００２８】以上によりＭＦＩ位相一致判定間隔が例え
ば４０９６フレーム（５１２ｍｓｅｃ）おきではなく、
それよりも短い周期でＭＦＩ位相一致判定動作を行うの
で、ＭＦＩ位相調整処理時間を早めることが可能であ
る。したがって、初期の立ち上げ時にＭＦＩ位相調整を
早期に確立できるとともに、伝送路切り換え（プロテク
ション）やビット誤りでＭＦＩ位相が一致しなくなった
ときに早期に復旧することが可能となる。
ば４０９６フレーム（５１２ｍｓｅｃ）おきではなく、
それよりも短い周期でＭＦＩ位相一致判定動作を行うの
で、ＭＦＩ位相調整処理時間を早めることが可能であ
る。したがって、初期の立ち上げ時にＭＦＩ位相調整を
早期に確立できるとともに、伝送路切り換え（プロテク
ション）やビット誤りでＭＦＩ位相が一致しなくなった
ときに早期に復旧することが可能となる。
【００２９】
【発明の実施の形態】次に、本発明のバーチャルコンカ
チネーションＭＦＩ位相調整方法及びバーチャルコンカ
チネーションＭＦＩ位相調整回路の一実施の形態につい
て、図面を参照して詳細に説明する。
チネーションＭＦＩ位相調整方法及びバーチャルコンカ
チネーションＭＦＩ位相調整回路の一実施の形態につい
て、図面を参照して詳細に説明する。
【００３０】（構成の説明）図１は、ＳＴＭ−１６フレ
ームで転送されてきたバーチャルコンカチネーションの
物理ＣＨ間の遅延差の吸収（ＭＦＩ位相調整）を行う、
データ通信装置に用いられる本実施の形態のＭＦＩ位相
調整回路を示すブロック図である。処理するバーチャル
コンカチネーションのグループ数は最大でＮ（Ｎは１以
上、４８以下の正の整数）である。
ームで転送されてきたバーチャルコンカチネーションの
物理ＣＨ間の遅延差の吸収（ＭＦＩ位相調整）を行う、
データ通信装置に用いられる本実施の形態のＭＦＩ位相
調整回路を示すブロック図である。処理するバーチャル
コンカチネーションのグループ数は最大でＮ（Ｎは１以
上、４８以下の正の整数）である。
【００３１】本実施の形態のＭＦＩ位相調整回路の構成
は、入力されたＳＴＭ−１６フレームから各物理ＣＨ
（物理ＣＨ１〜物理ＣＨ４８）のペイロード部を抽出す
るとともに、その中の各物理ＣＨのＨ４バイトからＭＦ
Ｉ１領域（４ビット）とＭＦＩ２領域（８ビット）を取
り出して１２ビットのＭＦＩ値（受信ＭＦＩ値）として
出力するＭＦＩ抽出回路４と、物理ＣＨ毎に受信したＭ
ＦＩ値がＶＣ−３（またはＶＣ−４）毎にインクリメン
トされているか否かを検査して同期確立を判定し、ＭＦ
ＩＳＹＮＣ（ｈ）信号を出力するＭＦＩ同期判定回路５
−ｈ（ｈ＝１〜４８）と、各物理ＣＨで受信した最新の
ＭＦＩ値のうち最大のもの（最大ＭＦＩ値）を選択出力
する最大ＭＦＩ判定回路６と、最大ＭＦＩ値に１２ビッ
トの加算パラメータ値ＡＶＡＬを加算してその下位１２
ビットを基準ＭＦＩ値として出力するとともに、ＭＦＩ
同期判定回路５−１〜５−４８のいずれかでＭＦＩ値＝
０００（ｈ）を受信したならば、基準ＭＦＩ値＝０００
（ｈ）（初期値）にリセット機能する機能を持つ加算器
７と、各物理ＣＨ１〜ＣＨ４８のバーチャルコンカチネ
ーションのグループ登録情報（バーチャルコンカチネー
ショングループのいずれかに属するか否かを示す属有効
・無効設定及びそのグループ番号）を保持するチャネル
制御メモリ８と、カウント開始トリガ信号を受信したな
らば、１フレーム（１２５μｓｅｃ）毎に１ずつカウン
トアップし、最大Ｔｍａｘ時間までカウントし、カウン
ト値をタイマ値として出力するタイマ回路９−ｎ、チャ
ネル制御メモリ８からのグループ番号情報に応じて、Ｍ
ＦＩ抽出回路４から入力されるＭＦＩ値より自バーチャ
ルコンカチネーショングループに属する全物理ＣＨのも
のを選び、また、加算器７より入力される基準ＭＦＩ値
を前記タイマ回路９−ｎから出力されるタイマ値の最大
値であるタイマ最大値Ｔｍａｘ毎にラッチしてこれを比
較用ＭＦＩ値として、その全物理ＣＨについてＴｍａｘ
時間以内にラッチした比較用ＭＦＩ値に等しいＭＦＩ値
を受信しているか否かによりＭＦＩ位相一致判定を行い
フラグ信号Ｆ（ｎ）を出力するとともに、タイマ回路９
−ｎの停止状態でグループｎを構成する物理ＣＨの中
で、ＭＦＩ値が予め設定された比較用ＭＦＩ値と一致す
るものを受信したならば、前記カウント開始トリガ信号
をタイマ回路９−ｎに出力するＭＦＩ位相一致判定回路
２−ｎ、及び、ＭＦＩ位相一致判定回路２−ｎより出力
するフラグ信号Ｆ（ｎ）からグループｎのＭＦＩ位相一
致の状態を判定し、また、ＭＦＩ同期判定回路５−ｈ
（ｈ＝１〜４８）が出力する４８ＣＨ分のＭＦＩＳＹＮ
Ｃ（ｈ）信号のうち、自グループｎの全物理ＣＨが全て
同期確立の状態であることを判定し、ＭＦＩ位相一致か
つ同期確立のときには制御信号Ｃ（ｎ）＝１を出力し、
ＭＦＩ位相一致か同期確立のいずれかでも満たさない
（ＮＧ）ならば制御信号Ｃ（ｎ）＝０を出力する同期管
理部３−ｎ、からなるグループｎの同期処理部１−ｎ
（ｎ＝１〜Ｎ）と、最大Ｔｍａｘ時間分のＭＦＩ位相調
整が可能な、物理ＣＨ毎に領域を区切ったデータ格納用
の位相調整メモリ１２と、到着したＶＣ−３（またはＶ
Ｃ−４）のデータ部を物理ＣＨ毎にＭＦＩ値別に位相調
整メモリ１２に書き込む書き込み制御回路１０と、同期
管理部３−ｎ（ｎ＝１〜Ｎ）から出力される制御信号Ｃ
（ｎ）に応じて、物理ＣＨのＭＦＩ位相が揃ったＶＣ−
３（またはＶＣ−４）に格納されていたデータを出力す
る読み出し制御回路１１と、から構成される。
は、入力されたＳＴＭ−１６フレームから各物理ＣＨ
（物理ＣＨ１〜物理ＣＨ４８）のペイロード部を抽出す
るとともに、その中の各物理ＣＨのＨ４バイトからＭＦ
Ｉ１領域（４ビット）とＭＦＩ２領域（８ビット）を取
り出して１２ビットのＭＦＩ値（受信ＭＦＩ値）として
出力するＭＦＩ抽出回路４と、物理ＣＨ毎に受信したＭ
ＦＩ値がＶＣ−３（またはＶＣ−４）毎にインクリメン
トされているか否かを検査して同期確立を判定し、ＭＦ
ＩＳＹＮＣ（ｈ）信号を出力するＭＦＩ同期判定回路５
−ｈ（ｈ＝１〜４８）と、各物理ＣＨで受信した最新の
ＭＦＩ値のうち最大のもの（最大ＭＦＩ値）を選択出力
する最大ＭＦＩ判定回路６と、最大ＭＦＩ値に１２ビッ
トの加算パラメータ値ＡＶＡＬを加算してその下位１２
ビットを基準ＭＦＩ値として出力するとともに、ＭＦＩ
同期判定回路５−１〜５−４８のいずれかでＭＦＩ値＝
０００（ｈ）を受信したならば、基準ＭＦＩ値＝０００
（ｈ）（初期値）にリセット機能する機能を持つ加算器
７と、各物理ＣＨ１〜ＣＨ４８のバーチャルコンカチネ
ーションのグループ登録情報（バーチャルコンカチネー
ショングループのいずれかに属するか否かを示す属有効
・無効設定及びそのグループ番号）を保持するチャネル
制御メモリ８と、カウント開始トリガ信号を受信したな
らば、１フレーム（１２５μｓｅｃ）毎に１ずつカウン
トアップし、最大Ｔｍａｘ時間までカウントし、カウン
ト値をタイマ値として出力するタイマ回路９−ｎ、チャ
ネル制御メモリ８からのグループ番号情報に応じて、Ｍ
ＦＩ抽出回路４から入力されるＭＦＩ値より自バーチャ
ルコンカチネーショングループに属する全物理ＣＨのも
のを選び、また、加算器７より入力される基準ＭＦＩ値
を前記タイマ回路９−ｎから出力されるタイマ値の最大
値であるタイマ最大値Ｔｍａｘ毎にラッチしてこれを比
較用ＭＦＩ値として、その全物理ＣＨについてＴｍａｘ
時間以内にラッチした比較用ＭＦＩ値に等しいＭＦＩ値
を受信しているか否かによりＭＦＩ位相一致判定を行い
フラグ信号Ｆ（ｎ）を出力するとともに、タイマ回路９
−ｎの停止状態でグループｎを構成する物理ＣＨの中
で、ＭＦＩ値が予め設定された比較用ＭＦＩ値と一致す
るものを受信したならば、前記カウント開始トリガ信号
をタイマ回路９−ｎに出力するＭＦＩ位相一致判定回路
２−ｎ、及び、ＭＦＩ位相一致判定回路２−ｎより出力
するフラグ信号Ｆ（ｎ）からグループｎのＭＦＩ位相一
致の状態を判定し、また、ＭＦＩ同期判定回路５−ｈ
（ｈ＝１〜４８）が出力する４８ＣＨ分のＭＦＩＳＹＮ
Ｃ（ｈ）信号のうち、自グループｎの全物理ＣＨが全て
同期確立の状態であることを判定し、ＭＦＩ位相一致か
つ同期確立のときには制御信号Ｃ（ｎ）＝１を出力し、
ＭＦＩ位相一致か同期確立のいずれかでも満たさない
（ＮＧ）ならば制御信号Ｃ（ｎ）＝０を出力する同期管
理部３−ｎ、からなるグループｎの同期処理部１−ｎ
（ｎ＝１〜Ｎ）と、最大Ｔｍａｘ時間分のＭＦＩ位相調
整が可能な、物理ＣＨ毎に領域を区切ったデータ格納用
の位相調整メモリ１２と、到着したＶＣ−３（またはＶ
Ｃ−４）のデータ部を物理ＣＨ毎にＭＦＩ値別に位相調
整メモリ１２に書き込む書き込み制御回路１０と、同期
管理部３−ｎ（ｎ＝１〜Ｎ）から出力される制御信号Ｃ
（ｎ）に応じて、物理ＣＨのＭＦＩ位相が揃ったＶＣ−
３（またはＶＣ−４）に格納されていたデータを出力す
る読み出し制御回路１１と、から構成される。
【００３２】（動作の説明）次に、本発明の実施の形態
の動作を図１〜図４を参照して説明する。ＭＦＩ抽出回
路４にＳＴＭ−１６のペイロード信号が入力される。Ｍ
ＦＩ抽出回路４は、ＳＯＨとＡＵポインタのタイミング
は０にマスクし、ペイロード部のみを出力するととも
に、各物理ＣＨのＰＯＨ領域のＨ４バイトよりＭＦＩ１
値とＭＦＩ２値を抽出し、１２ビットのＭＦＩ値（受信
ＭＦＩ値）にして物理ＣＨ毎に出力する。この受信ＭＦ
Ｉ値は、ＭＦＩ位相一致判定回路２−ｎ（ｎ＝１〜Ｎ）
と、ＭＦＩ同期判定回路５−ｈ（ｈ＝１〜４８）に入力
される。
の動作を図１〜図４を参照して説明する。ＭＦＩ抽出回
路４にＳＴＭ−１６のペイロード信号が入力される。Ｍ
ＦＩ抽出回路４は、ＳＯＨとＡＵポインタのタイミング
は０にマスクし、ペイロード部のみを出力するととも
に、各物理ＣＨのＰＯＨ領域のＨ４バイトよりＭＦＩ１
値とＭＦＩ２値を抽出し、１２ビットのＭＦＩ値（受信
ＭＦＩ値）にして物理ＣＨ毎に出力する。この受信ＭＦ
Ｉ値は、ＭＦＩ位相一致判定回路２−ｎ（ｎ＝１〜Ｎ）
と、ＭＦＩ同期判定回路５−ｈ（ｈ＝１〜４８）に入力
される。
【００３３】ＭＦＩ同期判定回路５−ｈは、受信ＭＦＩ
値が１フレーム（１２５μｓｅｃ）毎に１ずつインクリ
メントされているか否かのチェックを行い、その結果は
ＭＦＩＳＹＮＣ（ｈ）信号として出力する。ＭＦＩＳＹ
ＮＣ（ｈ）信号は各グループｎの同期管理部３−ｎに入
力される。ＭＦＩ同期判定回路５−ｈは、ＭＦＩ同期が
確立しているときに最新のＭＦＩ値を出力する。
値が１フレーム（１２５μｓｅｃ）毎に１ずつインクリ
メントされているか否かのチェックを行い、その結果は
ＭＦＩＳＹＮＣ（ｈ）信号として出力する。ＭＦＩＳＹ
ＮＣ（ｈ）信号は各グループｎの同期管理部３−ｎに入
力される。ＭＦＩ同期判定回路５−ｈは、ＭＦＩ同期が
確立しているときに最新のＭＦＩ値を出力する。
【００３４】最大ＭＦＩ判定回路６は、ＭＦＩ同期判定
回路５−１〜５−４８から出力される各受信ＭＦＩ値の
最大のものを選択して出力する。加算器７は最大ＭＦＩ
値に加算パラメータＡＶＡＬを加算してその下位１２ビ
ットを基準ＭＦＩ値として出力するとともに、ＭＦＩ同
期判定回路５−１〜５−４８のいずれかで０００（ｈ）
を受信したときには基準ＭＦＩ値を０００（ｈ）にリセ
ットする機能を有する。１２ビットの加算パラメータ値
ＡＶＡＬは任意に設定可能とする。一例としてＡＶＡＬ
＝０００００００１００００（ｂ）とする。基準ＭＦＩ
値は各グループｎのＭＦＩ位相一致判定回路２−ｎに入
力される。
回路５−１〜５−４８から出力される各受信ＭＦＩ値の
最大のものを選択して出力する。加算器７は最大ＭＦＩ
値に加算パラメータＡＶＡＬを加算してその下位１２ビ
ットを基準ＭＦＩ値として出力するとともに、ＭＦＩ同
期判定回路５−１〜５−４８のいずれかで０００（ｈ）
を受信したときには基準ＭＦＩ値を０００（ｈ）にリセ
ットする機能を有する。１２ビットの加算パラメータ値
ＡＶＡＬは任意に設定可能とする。一例としてＡＶＡＬ
＝０００００００１００００（ｂ）とする。基準ＭＦＩ
値は各グループｎのＭＦＩ位相一致判定回路２−ｎに入
力される。
【００３５】図２は、ＭＦＩ位相一致判定回路２−ｎの
動作を説明する処理フローを示す図である。初期状態と
して基準ＭＦＩ値＝０００（ｈ）、比較用ＭＦＩ値＝０
００（ｈ）、フラグ値Ｆ（ｎ）＝０とする（図２のＡ
１）。グループｎ内の任意の物理ＣＨで比較用ＭＦＩ値
に一致するＭＦＩ値を受信したら（Ａ２）、タイマ回路
９−ｎに対してカウント開始トリガ信号を出力し、タイ
マ回路９−ｎのカウントアップを開始する（Ａ３）。タ
イマ回路９−ｎの最大値Ｔｍａｘ時間以内にチャネル制
御メモリに設定されたグループｎの全物理ＣＨで、比較
用ＭＦＩ値と等しいＭＦＩ値を受信できたならば（Ａ５
のＹ）、位相一致検出信号としてフラグ値Ｆ（ｎ）＝１
を設定する（Ａ７）。受信できなければ（Ａ５のＮ）フ
ラグ値Ｆ（ｎ）＝０を出力するとともに（Ａ６）、最新
の基準ＭＦＩ値をラッチし比較用ＭＦＩ値として保持す
る（Ａ８）。
動作を説明する処理フローを示す図である。初期状態と
して基準ＭＦＩ値＝０００（ｈ）、比較用ＭＦＩ値＝０
００（ｈ）、フラグ値Ｆ（ｎ）＝０とする（図２のＡ
１）。グループｎ内の任意の物理ＣＨで比較用ＭＦＩ値
に一致するＭＦＩ値を受信したら（Ａ２）、タイマ回路
９−ｎに対してカウント開始トリガ信号を出力し、タイ
マ回路９−ｎのカウントアップを開始する（Ａ３）。タ
イマ回路９−ｎの最大値Ｔｍａｘ時間以内にチャネル制
御メモリに設定されたグループｎの全物理ＣＨで、比較
用ＭＦＩ値と等しいＭＦＩ値を受信できたならば（Ａ５
のＹ）、位相一致検出信号としてフラグ値Ｆ（ｎ）＝１
を設定する（Ａ７）。受信できなければ（Ａ５のＮ）フ
ラグ値Ｆ（ｎ）＝０を出力するとともに（Ａ６）、最新
の基準ＭＦＩ値をラッチし比較用ＭＦＩ値として保持す
る（Ａ８）。
【００３６】図３はチャネル制御メモリ８の一例を示す
図である。これは従来と同じ構成である。物理ＣＨ１〜
物理ＣＨ４８に領域を区切り、それぞれに対するグルー
プ番号を設定する。図３では、物理ＣＨ１〜物理ＣＨ７
でグループ１を構成し、物理ＣＨ９〜物理ＣＨ１５でグ
ループ２を構成する例を示している。グループ番号は最
大値が４８のため６ビットずつで良い。また、それぞれ
バーチャルコンカチネーションの有効／無効を示す１ビ
ット（０、１）を設け、いずれのグループにも属さない
物理ＣＨと区別する。
図である。これは従来と同じ構成である。物理ＣＨ１〜
物理ＣＨ４８に領域を区切り、それぞれに対するグルー
プ番号を設定する。図３では、物理ＣＨ１〜物理ＣＨ７
でグループ１を構成し、物理ＣＨ９〜物理ＣＨ１５でグ
ループ２を構成する例を示している。グループ番号は最
大値が４８のため６ビットずつで良い。また、それぞれ
バーチャルコンカチネーションの有効／無効を示す１ビ
ット（０、１）を設け、いずれのグループにも属さない
物理ＣＨと区別する。
【００３７】同期管理部３−ｎは、ＭＦＩ同期判定回路
５−１〜５−４８が出力するＭＦＩＳＹＮＣ（ｈ）信号
とＭＦＩ位相一致判定回路２−ｎが出力するフラグ値Ｆ
（ｎ）を入力し、グループｎを構成する全物理ＣＨのＭ
ＦＩ同期判定の結果が同期確立ならば、ＭＦＩ位相一致
判定回路２−ｎが出力するフラグ値Ｆ（ｎ）が１である
か０であるかを調べる。フラグ値が０ならば、制御信号
Ｃ（ｎ）＝０を出力し、一方１ならば制御信号Ｃ（ｎ）
＝１を出力する。読み出し制御部１１は、同期管理部３
−ｎが出力する制御信号Ｃ（ｎ）に基づいて位相調整メ
モリ１２に書き込んだデータの読み出し開始を制御す
る。制御信号Ｃ（ｎ）＝０ならば読み出しを見合わせ、
制御信号Ｃ（ｎ）＝１で読み出しを開始する。
５−１〜５−４８が出力するＭＦＩＳＹＮＣ（ｈ）信号
とＭＦＩ位相一致判定回路２−ｎが出力するフラグ値Ｆ
（ｎ）を入力し、グループｎを構成する全物理ＣＨのＭ
ＦＩ同期判定の結果が同期確立ならば、ＭＦＩ位相一致
判定回路２−ｎが出力するフラグ値Ｆ（ｎ）が１である
か０であるかを調べる。フラグ値が０ならば、制御信号
Ｃ（ｎ）＝０を出力し、一方１ならば制御信号Ｃ（ｎ）
＝１を出力する。読み出し制御部１１は、同期管理部３
−ｎが出力する制御信号Ｃ（ｎ）に基づいて位相調整メ
モリ１２に書き込んだデータの読み出し開始を制御す
る。制御信号Ｃ（ｎ）＝０ならば読み出しを見合わせ、
制御信号Ｃ（ｎ）＝１で読み出しを開始する。
【００３８】上述のＭＦＩ位相調整処理の動作をタイミ
ングチャートを用いて説明する。図４は、物理ＣＨ１〜
３までのＶＣ−３×３本で、ＶＣ−３−３ｖのバーチャ
ルコンカチネーショングループ１を構成する場合のタイ
ミングチャートを示す図である。初期状態では基準ＭＦ
Ｉ値＝０００（ｈ）、比較用ＭＦＩ値＝０００（ｈ）で
ある。初期状態では物理ＣＨ１が最も早く到着し、これ
をトリガにタイマ回路９−ｎのカウントアップを開始す
る。２フレーム後に物理ＣＨ２を受信するが、物理ＣＨ
３がＴｍａｘ時間以内に到着しないため、一回目の位相
調整処理ではＭＦＩ位相は揃わない。タイマがＴｍａｘ
に到達してカウントアップが終了したとき、受信してい
る最大ＭＦＩ値＝８０１（ｈ）である。加算パラメータ
ＡＶＡＬ＝１０（ｈ）とすると、基準ＭＦＩ値＝８１１
（ｈ）となる。ＭＦＩ位相一致判定回路２−１では該８
１１（ｈ）を比較用ＭＦＩ値としてラッチして保持す
る。
ングチャートを用いて説明する。図４は、物理ＣＨ１〜
３までのＶＣ−３×３本で、ＶＣ−３−３ｖのバーチャ
ルコンカチネーショングループ１を構成する場合のタイ
ミングチャートを示す図である。初期状態では基準ＭＦ
Ｉ値＝０００（ｈ）、比較用ＭＦＩ値＝０００（ｈ）で
ある。初期状態では物理ＣＨ１が最も早く到着し、これ
をトリガにタイマ回路９−ｎのカウントアップを開始す
る。２フレーム後に物理ＣＨ２を受信するが、物理ＣＨ
３がＴｍａｘ時間以内に到着しないため、一回目の位相
調整処理ではＭＦＩ位相は揃わない。タイマがＴｍａｘ
に到達してカウントアップが終了したとき、受信してい
る最大ＭＦＩ値＝８０１（ｈ）である。加算パラメータ
ＡＶＡＬ＝１０（ｈ）とすると、基準ＭＦＩ値＝８１１
（ｈ）となる。ＭＦＩ位相一致判定回路２−１では該８
１１（ｈ）を比較用ＭＦＩ値としてラッチして保持す
る。
【００３９】そして、ＭＦＩ値＝８１１（ｈ）のフレー
ムが到着した時点から、再度ＭＦＩ位相一致判定処理を
行う。図４では、物理ＣＨ３が最も早くＭＦＩ＝８１１
（ｈ）となり、その時点からタイマ回路９−ｎのカウン
トアップを開始する。そして、順次物理ＣＨ１、物理Ｃ
Ｈ２で８１１（ｈ）のＭＦＩ値のフレームが到着する。
これらはタイマ値が最大値Ｔｍａｘになる以前に到着が
完了するので、物理ＣＨ２が到着したときにＭＦＩ位相
一致判定回路２−１ではグループ１のＭＦＩ位相が一致
したものと判定する。
ムが到着した時点から、再度ＭＦＩ位相一致判定処理を
行う。図４では、物理ＣＨ３が最も早くＭＦＩ＝８１１
（ｈ）となり、その時点からタイマ回路９−ｎのカウン
トアップを開始する。そして、順次物理ＣＨ１、物理Ｃ
Ｈ２で８１１（ｈ）のＭＦＩ値のフレームが到着する。
これらはタイマ値が最大値Ｔｍａｘになる以前に到着が
完了するので、物理ＣＨ２が到着したときにＭＦＩ位相
一致判定回路２−１ではグループ１のＭＦＩ位相が一致
したものと判定する。
【００４０】このときＭＦＩ位相一致判定回路２−１か
ら信号Ｆ（１）＝１を同期管理部３−１に出力する。ま
た、同時にＭＦＩ同期判定回路５−１〜５−３からもＭ
ＦＩＳＹＮＣ（１）〜（３）＝１が出力されているなら
ば、同期管理部３−１はＭＦＩ同期が確立したものと判
定し、信号Ｃ（１）＝１を出力する。
ら信号Ｆ（１）＝１を同期管理部３−１に出力する。ま
た、同時にＭＦＩ同期判定回路５−１〜５−３からもＭ
ＦＩＳＹＮＣ（１）〜（３）＝１が出力されているなら
ば、同期管理部３−１はＭＦＩ同期が確立したものと判
定し、信号Ｃ（１）＝１を出力する。
【００４１】図１に示す読み出し制御回路１１は、グル
ープｎの同期管理部３−ｎから制御信号Ｃ（ｎ）＝１を
受け取ると位相調整メモリ１２の該当する物理ＣＨのメ
モリ領域の中の指定されたＭＦＩ領域に書かれているデ
ータを読み出して出力する。以上の動作により、ノード
間における転送遅延が生じているとしてもその遅延が揃
ってＭＦＩ位相調整がなされたデータを出力することが
できる。
ープｎの同期管理部３−ｎから制御信号Ｃ（ｎ）＝１を
受け取ると位相調整メモリ１２の該当する物理ＣＨのメ
モリ領域の中の指定されたＭＦＩ領域に書かれているデ
ータを読み出して出力する。以上の動作により、ノード
間における転送遅延が生じているとしてもその遅延が揃
ってＭＦＩ位相調整がなされたデータを出力することが
できる。
【００４２】以上の実施の形態においては、加算パラメ
ータ値ＡＶＡＬ＝０００００００１００００（ｂ）、時
限時間Ｔｍａｘ＝２５６ｍｓｅｃとしてＭＦＩ位相一致
判定を行う例を説明したが、これらの設定は、伝送シス
テム等の特性により適宜変更することが可能である。ま
た、受信ＭＦＩ値によるＭＦＩ同期判定の処理は、生成
側のＭＦＩ値の正しいインクリメントに基づくことがで
きるシステムにおいては、物理ＣＨ毎のＭＦＩ同期判定
回路５−１〜５−４８におけるＭＦＩ同期判定の機能は
省略可能である。この場合、同期管理部３−１〜３−Ｎ
又は同期処理部１−１〜１−ＮはＭＦＩ位相一致判定回
路２−１〜２−Ｎの出力に基づいて読み出し制御回路１
１を制御することとなる。
ータ値ＡＶＡＬ＝０００００００１００００（ｂ）、時
限時間Ｔｍａｘ＝２５６ｍｓｅｃとしてＭＦＩ位相一致
判定を行う例を説明したが、これらの設定は、伝送シス
テム等の特性により適宜変更することが可能である。ま
た、受信ＭＦＩ値によるＭＦＩ同期判定の処理は、生成
側のＭＦＩ値の正しいインクリメントに基づくことがで
きるシステムにおいては、物理ＣＨ毎のＭＦＩ同期判定
回路５−１〜５−４８におけるＭＦＩ同期判定の機能は
省略可能である。この場合、同期管理部３−１〜３−Ｎ
又は同期処理部１−１〜１−ＮはＭＦＩ位相一致判定回
路２−１〜２−Ｎの出力に基づいて読み出し制御回路１
１を制御することとなる。
【発明の効果】本発明によれば、異なる経路で転送され
る同一バーチャルコンカチネーションの物理ＣＨのデー
タを受信したときに、ＭＦＩ位相調整処理を早く行うこ
とが可能である。これによって、伝送路切り換え（プロ
テクション）やビット誤りによって、ＭＦＩ位相一致に
ならずにデータが瞬断しても、早期の復旧が可能である
という顕著な効果を奏する。
る同一バーチャルコンカチネーションの物理ＣＨのデー
タを受信したときに、ＭＦＩ位相調整処理を早く行うこ
とが可能である。これによって、伝送路切り換え（プロ
テクション）やビット誤りによって、ＭＦＩ位相一致に
ならずにデータが瞬断しても、早期の復旧が可能である
という顕著な効果を奏する。
【００４３】その理由は、初期立ち上げ時やプロテクシ
ョン時に、ビット誤りによって物理ＣＨ間のＭＦＩ位相
が一致しないときにおいても、バーチャルコンカチネー
ションのグループ毎に行うＭＦＩ位相一致の判定（確
認）を、時限時間毎に前時限時間の最終時点の最大ＭＦ
Ｉ値に所定の加算値（加算パラメータ）を加算した基準
ＭＦＩ値により繰り返し行うことにより、ＭＦＩ最大周
期の例えば４０９６フレーム毎（５１２ｍｓｅｃ毎）よ
りも短い間隔でＭＦＩ位相一致の判定を行い、ＭＦＩ位
相の一致時に位相調整メモリからの読み出し開始タイミ
ングを生成するようにしているためである。
ョン時に、ビット誤りによって物理ＣＨ間のＭＦＩ位相
が一致しないときにおいても、バーチャルコンカチネー
ションのグループ毎に行うＭＦＩ位相一致の判定（確
認）を、時限時間毎に前時限時間の最終時点の最大ＭＦ
Ｉ値に所定の加算値（加算パラメータ）を加算した基準
ＭＦＩ値により繰り返し行うことにより、ＭＦＩ最大周
期の例えば４０９６フレーム毎（５１２ｍｓｅｃ毎）よ
りも短い間隔でＭＦＩ位相一致の判定を行い、ＭＦＩ位
相の一致時に位相調整メモリからの読み出し開始タイミ
ングを生成するようにしているためである。
【００４４】例えば、加算パラメータＡＶＡＬ＝０００
００００１００００（ｂ）とする。これはＭＦＩ値の５
ビット目、ＭＦＩ２領域のＬＳＢに１を加算することに
等しい。ＭＦＩ２領域のＬＳＢは２ｍｓｅｃ毎にカウン
トアップされるので、加算パラメータＡＶＡＬ＝０００
００００１００００（ｂ）とすると、最大ＭＦＩ値から
２ｍｓｅｃ後に基準ＭＦＩ値を設定することになる。こ
れは、タイマが時限時間Ｔｍａｘとなりタイムアウトに
なってから最短で２ｍｓｅｃ後より、再び新たな基準Ｍ
ＦＩ値でＭＦＩ位相一致の判定の処理を開始することを
意味する。時限時間Ｔｍａｘ＝２５６ｍｓｅｃのとき、
加算パラメータＡＶＡＬ＝７ＦＦ（ｈ）（２５６ｍｓｅ
ｃに相当）以下ならば、ＭＦＩ位相一致の判定の処理間
隔は５１２ｍｓｅｃ（４０９６フレーム）以下になる。
このように、加算パラメータＡＶＡＬを適切に設定する
ことで、グループ毎のＭＦＩ位相一致の判定をＭＦＩ最
大周期の４０９６フレーム毎よりも短い間隔で行うこと
が可能である。
００００１００００（ｂ）とする。これはＭＦＩ値の５
ビット目、ＭＦＩ２領域のＬＳＢに１を加算することに
等しい。ＭＦＩ２領域のＬＳＢは２ｍｓｅｃ毎にカウン
トアップされるので、加算パラメータＡＶＡＬ＝０００
００００１００００（ｂ）とすると、最大ＭＦＩ値から
２ｍｓｅｃ後に基準ＭＦＩ値を設定することになる。こ
れは、タイマが時限時間Ｔｍａｘとなりタイムアウトに
なってから最短で２ｍｓｅｃ後より、再び新たな基準Ｍ
ＦＩ値でＭＦＩ位相一致の判定の処理を開始することを
意味する。時限時間Ｔｍａｘ＝２５６ｍｓｅｃのとき、
加算パラメータＡＶＡＬ＝７ＦＦ（ｈ）（２５６ｍｓｅ
ｃに相当）以下ならば、ＭＦＩ位相一致の判定の処理間
隔は５１２ｍｓｅｃ（４０９６フレーム）以下になる。
このように、加算パラメータＡＶＡＬを適切に設定する
ことで、グループ毎のＭＦＩ位相一致の判定をＭＦＩ最
大周期の４０９６フレーム毎よりも短い間隔で行うこと
が可能である。
【図１】 本発明に係る一実施の形態を説明する図であ
る。
る。
【図２】 本発明に係るＭＦＩ位相一致判定回路２−ｎ
の動作を説明する図である。
の動作を説明する図である。
【図３】 本発明に係るチャネル制御メモリの構成の一
例を説明する図である。
例を説明する図である。
【図４】 本発明に係るＭＦＩ位相調整の位相一致の判
定の動作を説明する図である。
定の動作を説明する図である。
【図５】 従来例におけるＳＴＭ−１６フレーム構成を
説明する図である。
説明する図である。
【図６】 従来例における経路差を説明する図である。
【図７】 従来例におけるＨ４バイトを説明する図であ
る。
る。
【図８】 従来例におけるＭＦＩ位相調整回路の構成を
示す図である。
示す図である。
【図９】 従来例におけるＭＦＩ位相調整の動作のう
ち、位相調整メモリへの書き込み及びＭＦＩ値の連続性
のチェックの動作の処理フローを示す図である。
ち、位相調整メモリへの書き込み及びＭＦＩ値の連続性
のチェックの動作の処理フローを示す図である。
【図１０】 従来例におけるＭＦＩ位相調整の動作のう
ち、ＭＦＩ値による位相一致判定の動作の処理フローを
示す図である。
ち、ＭＦＩ値による位相一致判定の動作の処理フローを
示す図である。
【図１１】 従来例におけるＭＦＩ位相調整の動作のう
ち、位相調整メモリの読み出しの動作の処理フローを示
す図である。
ち、位相調整メモリの読み出しの動作の処理フローを示
す図である。
【図１２】 従来例におけるＭＦＩ位相調整の位相一致
の判定の動作を説明する図である。
の判定の動作を説明する図である。
【図１３】 位相調整メモリの一例を示す図である。
１−１〜１−Ｎ バーチャルコンカチネーショングル
ープ毎の同期処理部 ２―ｎ グループｎのＭＦＩ位相一致判定回
路 ３−１〜３−Ｎ 同期管理部 ４ ＭＦＩ抽出回路 ５−１〜５−４８ 物理ＣＨ毎のＭＦＩ同期判定回路 ６ 最大ＭＦＩ判定回路 ７ 加算器 ８ チャネル制御メモリ ９ タイマ回路 １０ 書き込み制御回路 １１ 読み出し制御回路 １２ 位相調整メモリ
ープ毎の同期処理部 ２―ｎ グループｎのＭＦＩ位相一致判定回
路 ３−１〜３−Ｎ 同期管理部 ４ ＭＦＩ抽出回路 ５−１〜５−４８ 物理ＣＨ毎のＭＦＩ同期判定回路 ６ 最大ＭＦＩ判定回路 ７ 加算器 ８ チャネル制御メモリ ９ タイマ回路 １０ 書き込み制御回路 １１ 読み出し制御回路 １２ 位相調整メモリ
Claims (8)
- 【請求項１】 バーチャルコンカチネーションの１ない
し複数のグループを構成する物理チャネルを含むＳＴＭ
ペイロード信号のデータ部分を、前記物理チャネル毎に
ＭＦＩ値別に位相調整メモリに記憶し、前記グループ毎
の全ての物理チャネルにおいて所定の制限時間内で比較
用ＭＦＩ値に等しいＭＦＩ値の受信に基づいて前記位相
調整メモリに記憶した前記データ部分の読み出しを開始
することにより物理チャネル間の遅延差を吸収するバー
チャルコンカチネーションＭＦＩ位相調整方法であっ
て、 前記グループ毎に全ての物理チャネルで、前記制限時間
内に受信されるＭＦＩ値の最大値に所定の加算値を加算
した最大ＭＦＩ値を次の前記制限時間内における前記比
較用ＭＦＩとすることを特徴とするバーチャルコンカチ
ネーションＭＦＩ位相調整方法。 - 【請求項２】 前記位相調整メモリに記憶した前記デー
タ部分の読み出しの開始は、前記比較用ＭＦＩ値に等し
いＭＦＩ値の受信時に、ＭＦＩ値の連続性が満たされて
いることを条件とすることを特徴とする請求項１記載の
バーチャルコンカチネーションＭＦＩ位相調整方法。 - 【請求項３】 前記比較用ＭＦＩ値の初期値は、物理チ
ャネルの先頭のＭＦＩ値とすることを特徴とする請求項
１又は２記載のバーチャルコンカチネーションＭＦＩ位
相調整方法。 - 【請求項４】 バーチャルコンカチネーションの１ない
し複数のグループを構成する物理チャネルを含むＳＴＭ
ペイロード信号のデータ部分を前記物理チャネル毎にＭ
ＦＩ値別に記憶する位相調整メモリを用いて物理チャネ
ル間の遅延差を吸収するバーチャルコンカチネーション
ＭＦＩ位相調整回路であって、バーチャルコンカチネー
ションのグループ毎に全ての物理チャネルで、先頭の物
理チャネルを受信してから所定の制限時間以内に比較用
ＭＦＩ値と等しいＭＦＩ値を持つＶＣ−３フレーム又は
ＶＣ−４フレームの到着を検出したとき、バーチャルコ
ンカチネーションの当該グループを構成する全物理チャ
ネルについて位相調整メモリからデータの出力許可信号
を出力するグループ毎の同期処理部と、前記グループ毎
の同期処理部から出力される出力許可信号により前記位
相調整メモリから当該物理チャネルの前記ＭＦＩ値別の
領域からデータを読み出す読み出し制御回路と、前記グ
ループ毎の全ての物理チャネルのＭＦＩ値中の最大ＭＦ
Ｉ値を選択する最大ＭＦＩ判定回路と、該最大ＭＦＩ値
に予め設定した加算パラメータ値を加算したＭＦＩ値又
は前記グループのいずれかで先頭のＭＦＩ値を受信した
ならばＭＦＩ値の初期値を基準ＭＦＩ値として出力する
加算器と、を有し、前記同期処理部では、制限時間毎に
前記基準ＭＦＩ値をラッチして、該基準ＭＦＩ値をＭＦ
Ｉ位相一致の判定に用いる前記比較用ＭＦＩ値とするこ
とを特徴とするバーチャルコンカチネーションＭＦＩ位
相調整回路。 - 【請求項５】 物理チャネル毎にＭＦＩ値の連続性をチ
ェックするＭＦＩ同期判定回路を備え、前記同期処理部
は、前記比較用ＭＦＩ値に等しいＭＦＩ値の受信時に、
ＭＦＩ値の連続性が満たされていることを条件として出
力許可信号を出力することを特徴とする請求項４記載の
バーチャルコンカチネーションＭＦＩ位相調整回路。 - 【請求項６】 前記比較用ＭＦＩ値の初期値は、物理チ
ャネルの先頭のＭＦＩ値とすることを特徴とする請求項
４又は５記載のバーチャルコンカチネーションＭＦＩ位
相調整回路。 - 【請求項７】 バーチャルコンカチネーションの１ない
し複数のグループを構成する物理チャネルを含むＳＴＭ
ペイロード信号のデータ部分を前記物理チャネル毎にＭ
ＦＩ値別に記憶する位相調整メモリを用いて物理チャネ
ル間の遅延差を吸収するバーチャルコンカチネーション
ＭＦＩ位相調整回路であって、物理チャネル毎に、受信
されたＭＦＩ値の連続性をチェックするとともに最新の
ＭＦＩ値を出力するＭＦＩ同期判定回路と、バーチャル
コンカチネーションのグループ毎に全ての物理チャネル
で、先頭の物理チャネルを受信してから所定の制限時間
以内に比較用ＭＦＩ値と等しいＭＦＩ値を持つＶＣ−３
フレーム又はＶＣ−４フレームの到着を検出したとき、
位相一致検出信号を出力するＭＦＩ位相一致判定回路
と、前記ＭＦＩ同期判定回路によりバーチャルコンカチ
ネーションのグループ毎に該グループに属する全物理チ
ャネルのＭＦＩ値の連続性が検出され、前記ＭＦＩ位相
一致判定回路の前記到着検出信号を受信したならば該グ
ループを構成する全物理チャネルについての前記連続性
の検出に用いたＭＦＩ値と等しいＭＦＩ値の領域に格納
されたデータの出力許可信号を出力する同期管理部と、
前記同期管理部から出力される前記出力許可信号により
前記位相調整メモリから当該物理チャネルの前記ＭＦＩ
値別の領域からデータを読み出す読み出し制御回路と、
前記ＭＦＩ同期判定回路から出力されるＭＦＩ値中の最
大ＭＦＩ値を選択する最大ＭＦＩ判定回路と、該最大Ｍ
ＦＩ値に予め設定した加算パラメータ値を加算したＭＦ
Ｉ値又は前記ＭＦＩ同期判定回路のいずれかで先頭のＭ
ＦＩ値を受信したならばＭＦＩ値の初期値を基準ＭＦＩ
値として出力する加算器と、を有し、ＭＦＩ位相一致判
定回路では、前記制限時間毎に基準ＭＦＩ値をラッチし
て、該基準ＭＦＩ値をＭＦＩ位相一致判定に用いる前記
比較用ＭＦＩ値とすることを特徴とするバーチャルコン
カチネーションＭＦＩ位相調整回路。 - 【請求項８】 ＳＴＭペイロード信号からＰＯＨ領域の
Ｈ４バイトにあるＭＦＩ値を抽出して出力するＭＦＩ抽
出回路と、ＳＴＭペイロード信号のデータ部を記憶し、
物理チャネル毎にバンク分けされ、また、ＭＦＩ番号毎
に領域を区切った位相調整メモリと、ＳＴＭペイロード
信号のデータ部分を位相調整メモリの該当する領域に書
き込む書き込み制御回路と、物理チャネル毎にＭＦＩ値
の連続性をチェックするＭＦＩ同期判定回路と、物理チ
ャネル毎に属するバーチャルコンカチネーションのグル
ープ番号を記憶するチャネル制御メモリと、チャネル制
御メモリに設定されたグループ毎に全ての物理チャネル
で、指定ＭＦＩ値と等しいＭＦＩ値を持つＶＣ−３フレ
ーム又はＶＣ−４フレームが先頭の物理チャネルを受信
してから制限時間以内に到着することを検出し、前記制
限時間以内に全物理チャネルで到着したならば位相一致
検出信号を出力するＭＦＩ位相一致判定回路と、バーチ
ャルコンカチネーションのグループ毎に属する全物理チ
ャネルのＭＦＩ同期判定回路のＭＦＩ同期判定の結果が
同期確立の場合、位相一致検出信号を受信したならばそ
のグループを構成する全物理チャネルの、ＭＦＩ位相一
致判定回路で検出に用いたＭＦＩ値と等しいＭＦＩ値の
領域に格納されたデータの出力を許可する制御信号を生
成する同期管理部と、同期管理部から入力される制御信
号にしたがって、位相調整メモリから、出力を許可され
た物理チャネルのＭＦＩ番号毎の領域からデータを読み
出す読み出し制御回路と、ＭＦＩ同期判定回路より、最
新の受信ＭＦＩ値を出力し、その受信ＭＦＩ値中の最大
ＭＦＩ値を選択する最大ＭＦＩ判定回路と、該最大ＭＦ
Ｉ値に予め設定した１２ビットの加算パラメータ値を加
算してその下位１２ビットを基準ＭＦＩ値として出力す
るとともに、ＭＦＩ同期判定回路のいずれかでＭＦＩ値
の初期値を受信したならば基準ＭＦＩ値を前記初期値に
リセットする加算器と、を有し、ＭＦＩ位相一致判定回
路では、前記制限時間毎に基準ＭＦＩ値をラッチして、
該基準ＭＦＩ値をＭＦＩ位相一致判定の比較用ＭＦＩ値
として用いることを特徴とするバーチャルコンカチネー
ションＭＦＩ位相調整回路。
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| JP2002134661A JP3661793B2 (ja) | 2002-05-09 | 2002-05-09 | バーチャルコンカチネーションｍｆｉ位相調整方法及びバーチャルコンカチネーションｍｆｉ位相調整回路 |
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-
2002
- 2002-05-09 JP JP2002134661A patent/JP3661793B2/ja not_active Expired - Fee Related
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