JP3643876B2 - モノリシック多層チップインダクタを製造するための方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、モノリシック(一体)多層超薄チップインダクタ(以下、「モノリシック多層チップインダクタ」又は「多層チップインダクタ」又は「チップインダクタ」又は単に「インダクタ」ともとも称する)に関し、特に、所望の数のコイル巻き数を得るように異なるコイル層(コイル状導体を有する層)の組合せを用いたモノリシック多層チップインダクタを製造する方法に関する。
【0002】
【従来の技術】
代表的な従来のモノリシック多層超薄チップインダクタには、2つのタイプがある。タイプIは、例えば、コイル(「コイルループ」とも称する)が印刷回路板(以下、単に「回路板」とも称する)の一部となっているプレーナ(平面状)インダクタであり、使用者がコアを組立てなければならないタイプである。タイプIIは、通常脆弱であり、手作業で回路板上に取り付けなければならないプレーナインダクタである。
【0003】
従来のチップインダクタに随伴する1つの問題は、温度変化に基因する回路板とチップインダクタの膨脹及び収縮によって惹起される。周囲温度が変化すると、回路板とインダクタの素材が膨脹又は収縮する。異なる素材は、それらの膨張係数の相違により異なる割合で膨脹又は収縮する。回路板とチップインダクタとは、膨脹係数が異なるので、異なる割合で膨脹又は収縮し、その結果、そのチップインダクタ即ちセラミックチップ素子と、該チップ素子がはんだ付けされている回路板に機械的応力を惹起する。
【0004】
従来のチップインダクタに随伴するもう1つの問題は、印刷回路板に実装すべきチップインダクタ(「セラミック素子」、「チップ素子」又は単に「素子」又は「部品」とも称する)の微小化が益々求められていることに基因する。例えば、PCMCIAカードに用いられる印刷回路板に実装すべき素子は、非常に薄くしなければならない。素子のサイズを小さくすることに伴っていろいろな問題が生じる。例えば、サイズを小さくすると、従来の素子では、その電気的特性及び信頼性が劣化し、コストが高くなる。
【0005】
従来のある種のチップインダクタに随伴するもう更に別の問題は、その製造工程における融通性が欠落していることである。チップインダクタは、通常、頂部コイル層、中間コイル層及び底部コイル層を含む、数層のコイルパターン層を用いて製造される。各コイルパターン層即ちコイル層は、その上下のコイル層と電気的に接続して連続したコイルを形成するために上下のコイル層の接続端に対応する接続端を有している。完成インダクタにおけるコイルの巻き数を決定する場合、製造業者は、頂部コイル層と底部コイル層のコイル巻き数を変更せず、頂部コイル層と底部コイル層の間の中間コイル層のコイル巻き数を変更する。従って、各コイル層の接続端を対応する接続端に電気的に接続するために各コイル層の接続端を整列させるためには、1度に2つの中間コイル層を追加しなければならない。その結果、チップ素子の厚みを増大させるとともに、コイルの使用効率を劣化させる。更に、各コイル層のコイル巻き数によっては、完成インダクタにおけるコイルの巻き数は、比較的大きい増減数でしか変更できない場合がある。
【0006】
【発明が解決しようとする課題】
従って、本発明の目的は、改良されたモノリシック多層超薄チップインダクタを製造する方法を提供することである。
本発明の他の目的は、頂部コイル層と底部コイル層と、随意選択として少くとも1つの中間コイル層を有する多層チップインダクタを製造する方法を提供することである。
本発明の他の目的は、完成インダクタの総コイル巻き数を比較的小さい増減数で変更することができるように複数の頂部成端層から選択された1つの頂部成端層を有する多層チップインダクタを製造する方法を提供することである。
本発明の他の目的は、インダクタの同じ一端縁に位置する2つの端子を有する多層チップインダクタを製造する方法を提供することである。
本発明の他の目的は、インダクタの同じ一端縁に2つの端子を有し、随意選択として、反対端に1つの無接続端子を有する多層チップインダクタを製造する方法を提供することである。
【0007】
本発明の他の目的は、タイプIのPCMCIAカードに使用するのに十分に小さい寸法を有するモノリシック多層チップインダクタを製造する方法を提供することである。
【0008】
本発明の他の目的は、同様なワイヤ巻線型インダクタより高いはんだ流動温度に耐えることができる(はんだが流れ出す温度が高い)多層チップインダクタを製造する方法を提供することである。
【0009】
本発明の他の目的は、優れた電気特性を有する多層チップインダクタを製造する方法を提供することである。
本発明の他の目的は、そのサイズのわりには多量のエネルギーを蓄積することができる多層チップインダクタを製造する方法を提供することである。
【0010】
本発明の更に他の目的は、多層チップインダクタを安価に大量生産することを可能にする製造方法を提供することである。
本発明の更に他の目的は、各々1.5巻きのコイル巻きを有する複数のコイル層から多層チップインダクタを製造する方法を提供することである。
【0011】
【課題を解決するための手段】
上記目的を解決するために、本発明は、互いに対向した第1端縁と第2端縁を有するモノリシック多層チップインダクタを製造するための方法であって、
該インダクタの設けるべきコイルの所望の巻き数を選定し、
第1端子を形成するために該インダクタの前記第1端縁にまで延長した第1端と、連結端を構成する第2端を有する底部コイル層を形成し、
該底部コイル層のコイルの巻き数と頂部コイル層の巻き数の和がほぼ前記所望の巻き数となるように、前記第1端子とは電気的に接続されない第2端子を形成するために該インダクタの前記第1端縁にまで延長した第1端と、前記底部コイル層の前記連結端に整合する連結端を構成する第2端を有し、各々異なるコイル巻き数を有する1組のコイル層から1つの頂部コイル層を選択し、
該選択された頂部コイル層を形成し、
各隣接するコイル層の整合する連結端を電気的に接続して前記底部コイル層から前記頂部コイル層まで連続したコイルを形成することから成る方法を提供する。
【0012】
本発明は、又、上記モノリシック多層チップインダクタ製造方法において、該インダクタの前記第2端縁に前記第1端子とは電気的に接続されない第3の無接続端子を形成することを特徴とする方法を提供する。
【0013】
【発明の効果】
本発明のモノリシック多層チップインダクタ製造方法は、幾つかの利点を提供する。
本発明の方法によれば、底部コイル層及び頂部コイル層の各々は、コイルを有し、完成インダクタの端子に対応するそれぞれ1つの端子をインダクタの同じ一端縁に有するものとして構成する。各コイル層のコイルの他端(端子を構成する側とは反対側の端部)は、接続端を構成し、電気的に接続されて1つの端子から他の端子へ連続したコイルを形成する。各コイル層は、1巻きのコイルを有するコイル層、1巻き以下のコイルを有するコイル層及び1巻き以上のコイルを有するコイル層の中から選択される。かくして、頂部コイル層としてコイル巻き数の異なるコイル層を選択することによってインダクタの総コイル巻き数を容易に選択することができる。
本発明の方法によって得られるインダクタの2つの端子は、インダクタの同じ一端縁に配置される。上述した膨張係数の不整合が問題となる場合、上記2つの端子を有する一端縁だけを印刷回路板にはんだ付けすることができ、インダクタの反対端をはんだ付けしないでおくことができる。それによって、当該素子即ちインダクタと、回路板に及ぼされる機械的応力を軽減することができる。
このインダクタより剛的な又は機械的により堅固な態様で回路板に接続する必要がある場合は、インダクタの反対端に形成された無接続端子も、回路板にはんだ付けしておくことができる。
2つの端子をインダクタの同じ一端縁に配置した構成は、又、印刷回路板上のトレースランを短くすることができるという利点をも提供する。
【0014】
頂部コイル層と底部コイル層の間に任意の数の中間コイル層を介設することができる。所望数のコイルループを得るために頂部コイル層と底部コイル層と中間コイル層の任意の組合せを選択することができる。又、それらのコイル層を選択する際、1つの端子から他の端子へ連続したコイルを形成するために各コイルの上記接続端(端子を構成する側とは反対側の端部)は、当該層の上下どちらかの面又は両方の面において他のコイルの接続端に対応する(整合する)ようにしなければならない。
【0015】
【発明の実施の形態】
以下に、本発明の好ましい実施形態をチップインダクタに適用した場合について説明するが、本発明は、このような実施形態に限定されるものではなく、本発明の精神及び範囲から逸脱することなく、いろいろな実施形態が可能であり、いろいろな変更及び改変を加えることができることを理解されたい。
本発明の方法によって製造されるモノリシック(一体)多層超薄チップインダクタ10は、モノリシック厚肉フィルム表面実装素子(「セラミック素子」又は端に「素子」とも称する)であり、その同じ一端縁に配置された2つの端子12,14を有し、反対端に配置された第3端子16を有する。第3端子16は、無接続端子である。
【0016】
このインダクタ10の使用者は、その同じ一端縁の2つの端子12,14だけを印刷回路板にはんだ付けするか、あるいは、3つの端子12,14,16のすべてを印刷回路板にはんだ付けするか随意に選択することができる。無接続端子16は、インダクタ10内のコイルには電気的に接続していない。一端縁の2つの端子12,14だけを印刷回路板にはんだ付けすることによって、セラミック素子10に作用する機械的応力を減少させることができる。機械的応力は、素子10と、それがはんだ付けされた回路板との間の熱膨張によって惹起される。そのような応力は、同じ一端縁の2つの端子12,14だけを印刷回路板にはんだ付けする構成においては端子12と14の間の間隔が、端子16と12、又は端子16と14の間に距離より狭いことによって減少される。
【0017】
熱膨張又は収縮によって惹起される機械的応力よりも、衝撃又は振動の方が大きな問題となるような場合は、使用者は、3つの端子12,14,16のすべてを印刷回路板にはんだ付けするか随意に選択することができる。その結果、インダクタ10は、その両端と3つの部位で回路板にはんだ付けされるので、剛性が高くなり、機械的により頑健になる。
【0018】
2つの端子12,14をインダクタ10の同じ一端縁に配置する構成のもう1つの利点は、印刷回路板上のトレースランを短くすることができることである。トレースランは、端子12,14を当該回路板にはんだ付けされた他の素子に接続するための導体である。
【0019】
図3、6及び9に示されるように、各コイル層(以下、単に「層」とも称する)は、1巻き半のコイルを有している。1層当り1巻き半のコイルをもたせることにより、従来技術におけるよりインダクタの所定の厚さ当りの総コイル巻き数を増大させることができる。ただし、1層当り1巻き半のコイルは、インダクタ10を製造する好ましい方法であるが、1層当りのコイル巻き数は、必要に応じて変更することができる。1層当りのコイル巻き数を1巻き半より減少させれば、トレースの幅を広くし、それによって電流担持容量を増大させることができるが、その結果として、同じインダクタンスを得るためには、インダクタの全厚を増大させなければならないので、インダクタンスの厚さを減少させることによる利点の一部が失われる。換言すれば、1層当りのコイル巻き数を1巻き半より減少させた場合、そうでない場合のインダクタの全厚と同じにしたとすれば、得られる最大インダクタンスが小さくなる。反対に、1層当りのコイル巻き数を1巻き半より多くすれば、所定のインダクタンスを得るのに必要なインダクタの厚さを減少させるこでるが、各コイルのトレース幅を狭くしなければならず、従って、インダクタの電流担持容量が減少する。本発明の好ましい実施形態においては1層当りのコイル巻き数を1巻き半とするのは、以上の理由からである。
【0020】
本発明の主要な利点は、インダクタのサイズが小さいことにある。本発明の方法によって得られるインダクタ10の「足跡」(平面面積)は、多くの場合、従来技術のそれの僅か1/4である。本発明のインダクタ10の好ましいサイズは、長さ0.375in(9.525mm)、幅0.25in(6.35mm)、厚さ0.047in(1.1938mm)である。ただし、本発明のインダクタは、ほとんどどのような寸法にでも適合するように製造することができる。上記の好ましいサイズは、本発明の部品(インダクタ)をタイプIのPCMCIAカードを含むいろいろなPCMCIAカードに適合させるのに十分な薄さとすることができる。PCMカードは小さいので、その回路板の面積が重要視され(回路板の面積が小さくなければならず)、高さ(厚さ)の制約が、貫通連結穴素子の使用を禁止する。そのために、PCMCIAカードには表面実装技術を用いなければならない。
【0021】
本発明の好ましい実施形態による小型インダクタの重要な利点は、そのような小さいパッケージ内に優れた電気的特性を内蔵させることができることである。本発明のインダクタ10は、高いインダクタンスを有し、しかも、そのインダクタンスは、広い周波数範囲に亙って非常に安定している。本発明の方法によって得られるインダクタは、100kHzから4MHzまでのインダクタンスの高い安定性を有するので、通常、500kHzで作動するDC/DC変換器に使用するのに非常に好適である。
【0022】
インダクタ10は、200kHzから4MHzの範囲の周波数において従来技術のものよりはるかに高い品質係数(Q)を有する。そのような高いQは、抵抗損失が低いことによって得られる。この高いQと、インダクタンスの安定性と、それに加えて7MHzのSRFとが相俟って、本発明の方法によって得られるインダクタは、少くとも2.5MHzの周波数で作動可能とされる。
【0023】
本発明の方法によって得られるインダクタ10は、又、電流定格及び熱発散性の点でも優れている。即ち、500kHzの周波数においては、25°Cの周囲温度下で20°Cの温度上昇を起す理論定格電流は、ほぼ0.6ampである。1MHzの周波数では、25°Cの周囲温度下で20°Cの温度上昇を起す理論定格電流は、ほぼ0.4amp以上である。
【0024】
又、本発明の方法によって得られるインダクタ10の構造体は、必然的に遮蔽(シールド)された構造となる。即ち、本発明の方法によって得られるインダクタ10は、ポットコアに類似した実効コア形状・寸法を有し、その結果として、EMI放射ノイズを低くする。
【0025】
本発明の方法によって得られるインダクタの更に別の利点は、そのサイズが小さい割りに多量のエネルギーを蓄積することができることである。図14のグラフに示されるように、本発明の方法によって得られるインダクタの飽和曲線は、従来の同等のインダクタに比べて「緩やか」である。即ち、典型的な従来技術のインダクタの場合は、飽和に達すると、インダクタンスが急激に低下するのに対して、本発明の方法によって得られるインダクタの場合は、印加される電流が増大するにつれてインダクタンスが徐々に低下する。このことは、本発明の方法によって得られるインダクタは、DC電流のレベルが高くなるにつれて引き続き追加のエネルギーを蓄積することができる能力を有していることによって実証されている(図15のグラフ参照)。
【0026】
本発明の方法によって得られるインダクタ10は、米国特許第5,302,932号(モノリシック多層チップインダクタ及びその製造方法)、米国特許出願第08/336,538号(電子厚肉フィルムデバイスの多端子及びその製造方法)、及び米国特許出願第08/336,491号(電子厚肉フィルムデバイスの成端及びその製造方法)に記載された方法の大部分を用いて製造される。
【0027】
図1には単一のインダクタ10が示されているが、図2〜13には、複数個のインダクタ10を製造する方法が示されている。
図2は、本発明の方法によって得られるインダクタの底部フェライト層即ち底部キャップ層18を示す。底部キャップ層(「底部層コイル」とも称する)18は、適正な磁気路を形成することができる厚さに達するまでプリントされる。この厚さは、最終部品(インダクタ)が有すべきコイルの数によって決定される。図1〜13には、いずれも、各コイル層に形成されら貫通穴又は開口(以下、単に「穴」とも称する)20が示されている。これらの穴の目的は、図1に示されるように個々の部品(インダクタ)に分割されたとき、端子12と14を分離することである。
【0028】
図3は、1巻き半の底部コイル22をプリントされた底部キャップ層18を示す。コイル22の一端は、図1に示されるように最終素子(インダクタ)10の端縁にまで延長し、端子12に接続する。コイル22の他端は、その一端から1巻き半延長したところに終端し、次のコイル層の対応する連結端に接続する連結端26を構成する。底部フェライト層即ち底部キャップ層18は、このようにコイル22をプリントされるので「底部コイル層」とも称される。
【0029】
次いで、この底部コイル層18の上に、図4に示されるように第1中間フェライト層(単に「第1フェライト層」又は「第1層」とも称する)28がプリントされる。第1フェライト層28は、各個別素子10について1つの貫通連絡穴又は開口30を有している。各連絡穴30は、各底部コイル22の連結端22に対応(整合)するように配置されている。これらの連絡穴30は、図5に示されるように第1連絡導電填材(単に「連絡填材」、「充填導体」又は「填材層」とも称する)32によって充填される。
【0030】
図6は、第1中間コイル36をプリントされた第1中間フェライト層28を示す。従って、第1中間フェライト層28は、「第1中間コイル層」又は「第1コイル層」とも称される。各第1中間コイル36も、やはり、1巻き半のコイルであり、その第1連結端38は、底部成端コイル22の連結端22に対応し、第2連結端39は、次の層の連結端に対応する。連結端26と38は、連絡填材32によって電気的に接続される。
【0031】
図7は、図4に示された第1フェライト層28と同様の第2中間フェライト層(単に「第2フェライト層」又は「第2層」とも称する)40を示す。
同様にして、図8は、図5に示された第1連絡填材32と同様の第2連絡填材42を示す。
【0032】
図9は、第2中間コイル46をプリントされた第2中間フェライト層40を示す。従って、第2中間フェライト層40は、「第2中間コイル層」又は「第2コイル層」とも称される。各第2中間コイル46も、やはり、1巻き半のコイルであり、その第1連結端48は、第1中間コイル36の第2連結端39に対応し、第2連結端50は、次の層の連結端に対応する。連結端39と48は、連絡填材42によって電気的に接続される。
最終インダクタに必要とされるコイル数に応じて図4〜9に示されるような必要な数の中間層を、上記工程を反復することによって追加のコイル層を形成することができる。
【0033】
図10、11、12は、それぞれ本発明に用いることができる3つの頂部成端コイルの52,54,56を示す。頂部成端コイル52,54又は56は、例えばフェライト層28,40のような中間フェライト層と填材層32,42のような連絡填材層の上にプリントされ、各素子10の端縁にまで延長して端子14(図1)に電気的に接続される。本発明によれば、頂部成端コイル52,54又は56のいずれかを適宜に使用することができる。その使用方法について以下に説明する。
【0034】
本発明の方法によって得られるインダクタ10は、3つの異なる頂部成端コイルの52,54,56(図10〜12)の1つを選択的に用いることができる。3つの異なる頂部成端コイルがなければ、インダクタ10の総コイル数(コイルの巻き数)を増減させるには、コイル数を3巻きづつ(3巻き単位で)増減させなければならない。従って、インダクタ10の総コイル数の増減単位を3巻きに限定しなければならないという望ましくない制約を受ける。
【0035】
頂部成端コイルを選択するに当っては、少くとも2つのことを考慮しなければならない。第1は、頂部成端コイルの連結端は、その前の(下の)層のコイルの第2連結端に電気的に接続することができるように整合していることである。例えば、図10及び12に示されるように、第1頂部成端コイル52及び第3頂部成端コイル56は、それぞれ連結端58,62を有しており、これらの連結端58,62は、下の層のコイルの連結端26(図3)及び50(図9)には整合するが、連結端39(図6)には整合しない。換言すれば、第1頂部成端コイル52及び第3頂部成端コイル56は、底部成端コイル22の後、又は、連絡填材層32を介して中間フェライト層28に追加された後の)第2中間コイル46の後には用いることができるが、第1中間コイル36の後には使用することはできない。同様にして、第2頂部成端コイル54の連結端60は、第1中間コイル36の連結端39にしか整合しないので、第2頂部成端コイル54は、第1中間コイル36の後にしか用いることができない。他の層の組合せを選択する場合も同じことである。
【0036】
第2の考慮事項は、インダクタ10に必要とされるコイルの巻き数である。例えば、頂部成端コイルを選択する場合、第1頂部成端コイル52の巻き数は、1/4巻きであり、第2頂部成端コイル54の巻き数は、3/4巻きであり、第3頂部成端コイル56の巻き数は、1 1/4(1と1/4)巻きであることに留意しなければならない。各頂部成端コイル52,54,56は、それぞれ、インダクタ10の端縁にまで延長し、端子14(図1)に電気的に接続される端子端(成端端部)64,66,68を有している。
【0037】
インダクタ10は、基本的に、底部成端コイル22(図3)(を含む底部成端コイル層18)と上述した3つの頂部成端コイル52,54,56(図10〜12)の1つ(を含む頂部成端コイル層)を積層することによって製造される。インダクタ10の製造者は、底部成端コイル層(「底部コイル層」とも称する)と頂部成端コイル層(「頂部コイル層」とも称する)の間には、必要がなければ、コイル層を介在させなくてもよく、あるいは、必要ならば、各コイルの連結端がその下又は上の層のコイルの連結端とが連絡填材によって電気的に接続することができるように整合する限り、第1中間コイル36(を第1中間コイル層28)を、又は、第1中間コイル36(を含む第1中間コイル層28)と第2中間コイル46(を含む第2中間コイル層40)を、又は、第1中間コイル36(を含む第1中間コイル層28)と第2中間コイル46(を含む第2中間コイル層40)に加えて更に追加の第1中間コイル36(を含む第1中間コイル層28)と第2中間コイル46(を含む第2中間コイル層40)を介設することを選択することができる。表1は、各コイル層のいろいろな可能な組合せの指針と、それによって得られるコイル巻き数を示す。
【0038】
端子12と14とは図1に示されるような相対位置関係に置かれているので、コイルの総巻き数は決して整数にはならない。即ち、インダクタ10は、必ず、整数の巻き数に3/4巻きを加えた巻き数を有する。
【0039】
本明細書で用いられる「底部」又は「頂部」という用語は、底部層の方が製造工程において先に製造される層であるということを必ずしも意味するものではなく、単に、図2〜13の説明を分かり易くするために選択された用語にすぎない。
【0040】
表1は、特定のコイルの巻き数に達するのに必要とされるコイル層の数列を示す。この表は、底部キャップと頂部キャップの間に介設される内部コイル層即ち中間コイル層だけを示しており、底部キャップ18(図2)と、底部キャップ18と同じ頂部キャップ(図13)は示していない。この表に示されたコイル層の各組み合わせは、底部成端コイル22から始まっており、底部成端コイル22の後、第1中間コイル36(図6)か、第1頂部成端コイル52(図10)か、あるいは第3頂部成端コイル56(図12)をプリントすることができる。
底部成端コイル22の上に第1頂部成端コイル52をプリントした場合は、1 3/4巻きのコイルを有するインダクタが得られる。
底部成端コイル22の上に第3頂部成端コイル56をプリントした場合は、2 3/4巻きのコイルを有するインダクタが得られる。
底部成端コイル22の上に第1中間コイル36を追加した場合は、第2中間コイル46か、あるいは、第2頂部成端コイル54をプリントすることができる。第2頂部成端コイル54をプリントした場合は、3 3/4巻きのコイルを有するインダクタが得られる。
第1中間コイル36の上に第2中間コイル46をプリントした場合は、製造者は、次に、(1) 更に追加の第1中間コイル36をプリントするか、(2) 第1頂部成端コイル52をプリントするか、(3) 第3頂部成端コイル56をプリントするかを選択することができる。1巻き単位で多い又は少ない任意の巻き数のコイルを有するインダクタを製造するためにこのパターンを繰り返すことができる。
【0041】
【表1】
表1において:
BT=底部成端コイル
F1=第1中間フェライト層
V1=第1連絡填材
C1=第1中間コイル
F2=第2中間フェライト層
V2=第2連絡填材
C2=第2中間コイル
TT1 =第1頂部成端コイル
TT2 =第2頂部成端コイル
TT3 =第3頂部成端コイル
【0042】
上記3つの頂部成端コイルの1つをプリントした後、頂部キャップ層70を最終部品(インダクタ)が所望の厚さに達するまでプリントする。このようにして形成されたウエハを複数の素子10に分割するための切り込みを整列させるために図に示されるようにマーク(目印)21を用いる。
プリント終了後、各層を高い温度で数分間乾燥させる。好ましい乾燥パラメータは、100°Cの温度で10分間である。
最終層を乾燥させた後、得られたウエハを個々の部品(インダクタ)に切断し、焼成する。好ましい焼結温度は900°Cである。
【0043】
インダクタ10を製造するのに用いられる磁性材料は、又、本発明の方法によって得られるインダクタが持つ優れた電気特性に寄与する。本発明の方法によって得られるインダクタ10は、亜鉛と、ニッケルと、ヘラウス・インコーポレイテッド社製のNi−Znフェライト厚肉フィルムペースト(部品No.IP9050.10.)で製造することが好ましい。
【0044】
以上、本発明を実施例に関連して説明したが、本発明は、ここに例示した実施例の構造及び形態に限定されるものではなく、
【図面の簡単な説明】
【図1】 図1は、本発明の方法によって得られるモノリシック多層超薄チップインダクタの一実施形態の透視図である。
【図2】 図2は、図1に示されたインダクタを製造するための本発明の方法の最初の工程を示す平面図である。
【図3】 図3は、本発明の上記方法の次の工程を示す平面図である。
【図4】 図4は、本発明の上記方法の更に次の工程を示す平面図である。
【図5】 図5は、本発明の上記方法の更に次の工程を示す平面図である。
【図6】 図6は、本発明の上記方法の更に次の工程を示す平面図である。
【図7】 図7は、本発明の上記方法の更に次の工程を示す平面図である。
【図8】 図8は、本発明の上記方法の更に次の工程を示す平面図である。
【図9】 図9は、本発明の上記方法の更に次の工程を示す平面図である。
【図10】 図10は、本発明の上記方法の更に次の工程を示す平面図である。
【図11】 図11は、本発明の上記方法の更に次の工程を示す平面図である。
【図12】 図12は、本発明の上記方法の更に次の工程を示す平面図である。
【図13】 図13は、本発明の上記方法の更に次の工程を示す平面図である。
【図14】 図14は、本発明の方法によって得られるインダクタのインダクタンス対DC電流の関係を示すグラフである。
【図15】 図15は、本発明の方法によって得られるインダクタのエネルギー蓄積容量対DC電流の関係を示すグラフである。
【符号の説明】
10:モノリシック多層超薄チップインダクタ
12,14:端子
16:無接続端子
18:底部キャップ(底部キャップ層)(底部コイル層)
22:底部コイル(底部成端コイル)
24:コイルの一端
26:コイルの他端(連結端)
28:第1中間フェライト層
30:連絡穴
32:連絡導電填材(填材層)
36:第1中間コイル
38:第1連結端
39:第2連結端
40:第1中間フェライト層
42:第2連絡導電填材(填材層)
46:第2中間コイル
48:第1連結端
50:第2連結端
52:第1頂部成端コイル
54:第2頂部成端コイル
56:第3頂部成端コイル
58,60,62:連結端
64,66,68:成端端部
70:頂部キャップ層(頂部キャップ層)(頂部コイル層)
Claims (2)
- 互いに対向した第1端縁と第2端縁を有するモノリシック多層チップインダクタを製造するための方法であって、
該インダクタの設けるべきコイルの所望の巻き数を選定し、
第1端子を形成するために該インダクタの前記第1端縁にまで延長した第1端と、連結端を構成する第2端を有する底部コイル層を形成し、
該底部コイル層のコイルの巻き数と頂部コイル層の巻き数の和がほぼ前記所望の巻き数となるように、前記第1端子とは電気的に接続されない第2端子を形成するために該インダクタの前記第1端縁にまで延長した第1端と、前記底部コイル層の前記連結端に整合する連結端を構成する第2端を有し、各々異なるコイル巻き数を有する1組のコイル層から1つの頂部コイル層を選択し、
該選択された頂部コイル層を形成し、
各隣接するコイル層の整合する連結端を電気的に接続して前記底部コイル層から前記頂部コイル層まで連続したコイルを形成することから成ることを特徴とするモノリシック多層チップインダクタ製造方法。 - 該インダクタの前記第2端縁に前記第1端子とは電気的に接続されない第3の無接続端子を形成することを特徴とする請求項1に記載のモノリシック多層チップインダクタ製造方法。
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